KR20210082221A - 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents

3차원 메모리 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20210082221A
KR20210082221A KR1020217015917A KR20217015917A KR20210082221A KR 20210082221 A KR20210082221 A KR 20210082221A KR 1020217015917 A KR1020217015917 A KR 1020217015917A KR 20217015917 A KR20217015917 A KR 20217015917A KR 20210082221 A KR20210082221 A KR 20210082221A
Authority
KR
South Korea
Prior art keywords
forming
memory device
divided
structures
divided block
Prior art date
Application number
KR1020217015917A
Other languages
English (en)
Other versions
KR102636958B1 (ko
Inventor
종 장
웬유 후아
질리앙 시아
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20210082221A publication Critical patent/KR20210082221A/ko
Application granted granted Critical
Publication of KR102636958B1 publication Critical patent/KR102636958B1/ko

Links

Images

Classifications

    • H01L27/11575—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H01L27/11519—
    • H01L27/11524—
    • H01L27/11548—
    • H01L27/11556—
    • H01L27/11565—
    • H01L27/1157—
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 개시는 3차원(3D) 메모리 디바이스 및 그 형성 방법을 제공한다. 3D 메모리 디바이스는 복수의 채널 구조를 포함하는 채널 구조, 채널 구조의 제 1 측에 제 1 방향을 따라 배열된 복수의 분할 블록 구조를 포함하는 제 1 계단 영역의 제 1 계단 구조, 및 채널 구조의 제 2 측에 제 1 방향을 따라 배열된 복수의 분할 블록 구조를 포함하는 제 2 계단 영역의 제 2 계단 구조를 포함한다. 제 1 수직 오프셋(offset)은 인접한 분할 블록 구조 간 경계를 정의한다. 각 분할 블록 구조는 제 1 방향과 상이한 제 2 방향을 따라 배열된 복수의 계단을 포함한다. 각 계단은 제 1 방향을 따라 배열된 복수의 단을 포함한다.

Description

3차원 메모리 디바이스 및 그 제조 방법
본 개시는 일반적으로 반도체 기술 분야에 관한 것으로, 특히 3차원(3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 축소되고 있다. 그러나, 메모리 셀의 피처 크기(feature size)가 하한에 도달함에 따라, 평면 공정 및 제조 기술이 까다로워지고 비용도 늘어난다. 따라서, 평면 메모리 셀의 메모리 밀도는 상한에 도달한다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이(array) 및 메모리 어레이와 주고받는 신호를 제어하기 위한 주변 디바이스를 포함한다. 전형적인 3D 메모리 아키텍처는 기판 위에 배열된 게이트 전극 스택(stack)과, 워드 라인(word line)을 관통하여 기판으로 교차하는 복수의 반도체 채널을 포함한다. 워드 라인과 반도체 채널의 교차는 메모리 셀을 형성한다.
3D 메모리 아키텍처는 각각의 개별 메모리 셀의 제어를 허용하기 위하여 전기적 접촉 방식을 요구한다. 일 전기적 접촉 방식은 계단 구조를 형성하여 각각의 개별 메모리 셀의 워드 라인을 연결하는 것이다. 계단 구조는 전형적인 3D 메모리 디바이스에서 반도체 채널을 따라 구비된 32개 이상의 워드라인을 연결하기 위하여 사용되었다.
반도체 기술이 진보함에 따라, 3D NAND 메모리 디바이스와 같은 3D 메모리 디바이스는 더 많은 ON(oxide/nitride) 층을 스케일링하고 있다. 결과적으로, 그러한 계단 구조를 형성하는 데 사용되는 기존의 다중 사이클 에칭 및 트리밍(trim) 공정에 의하여 처리 속도가 떨어지며 비용이 올라간다.
3차원 메모리 디바이스의 접촉 구조의 실시예 및 이를 형성하기 위한 방법이 본 개시에서 설명된다.
본 개시의 제 1 양태는 3차원(3D) 메모리 디바이스를 제공하며, 3차원 메모리 디바이스는 복수의 채널 구조를 포함하는 채널 구조 영역, 채널 구조의 제 1 측 상에 제 1 방향을 따라 배열된 복수의 분할 블록 구조를 포함하는 제 1 계단 영역 내의 제 1 계단 구조, 및 채널 구조의 제 2 측 상에 제 1 방향을 따라 배열된 복수의 분할 블록 구조를 포함하는 제 2 계단 영역 내의 제 2 계단 구조를 포함한다. 제 1 수직 오프셋(offset)은 인접한 분할 블록 구조 간 경계를 정의한다. 분할 블록 구조 각각은 제 1 방향과는 상이한 제 2 방향을 따라 배열된 복수의 계단을 포함한다. 계단 각각은 제 1 방향을 따라 배열된 복수의 단(step)을 포함한다.
일부 실시예에서, 3차원 메모리 디바이스는 채널 구조 영역 내에 제 2 방향을 따라 배열된 X2개의 단을 포함하는 상부 선택 게이트(top select gate) 계단 구조를 더 포함한다.
일부 실시예에서, 제 1 계단 영역 내의 복수의 분할 블록 구조와 제 2 계단 영역 내의 복수의 분할 블록 구조 간의 제 2 수직 오프셋은 한 단의 두께의 X2배와 동일하다.
일부 실시예에서, 인접한 계단 간 제 3 수직 오프셋은 한 단의 두께의 2X2배와 동일하다.
일부 실시예에서, 계단 각각은 X2 레벨로 대칭적으로 나뉘어진 2X2-1개의 단을 포함한다.
일부 실시예에서, 제 1 계단 구조 및 제 2 계단 구조는 복수의 유전체/전도성 층 쌍을 포함하고, 단 각각은 유전체/전도성 층 쌍을 포함한다.
일부 실시예에서, 제 1 방향 및 제 2 방향은 서로 수직이고, 유전체/전도성 층 쌍의 접촉면과 평행한 평면에 존재한다.
일부 실시예에서, 제 1 계단 영역 및 제 2 계단 영역 각각 내의 복수의 분할 블록 구조의 수는 X1이고, 각각의 분할 블록 구조 내의 각각의 복수의 계단의 수는 X3이다.
일부 실시예에서, 인접한 분할 블록 구조 간 제 1 수직 오프셋은 한 단의 두께의 2X2X3배이다.
일부 실시예에서, 제 1 계단 구조 및 제 2 계단 구조 내의 복수의 단의 총 수가 2X1(2X2-1)X3이고, 복수의 단은 2X1X2X3개의 상이한 레벨로 나뉘어져 있다.
일부 실시예에서, X1는 2이고, X2는 3이다.
본 개시의 다른 양태는 3차원(3D) 메모리 디바이스를 형성하기 위한 방법을 제공하며, 3차원 메모리 디바이스를 형성하기 위한 방법은 기판에 복수의 유전체 층 쌍을 가진 필름 스택(film stack)을 형성하는 단계, 복수의 채널 구조를 포함하는 필름 스택 내에 채널 구조 영역을 형성하는 단계, 및 제 1 계단 영역에 제 1 계단 구조 및 제 2 계단 영역 내에 제 2 계단 구조를 형성하는 단계를 포함하되, 제 1 계단 구조 및 제 2 계단 구조 각각은 제 1 방향을 따라 복수의 분할 블록 구조를 포함한다. 제 1 수직 오프셋은 인접한 분할 블록 구조 간 경계를 정의하고, 분할 블록 구조 각각은 제 1 방향과 상이한 제 2 방향을 따라 배열된 복수의 계단을 포함한다. 계단은 제 1 방향에 따라 배열된 복수의 단을 포함한다.
일부 실시예에서, 위 방법은 채널 구조 영역 내에 제 2 방향을 따라 배열된 X2개의 단을 포함하는 상부 선택 게이트 계단 구조를 형성하는 단계를 더 포함한다.
일부 실시예에서, 제 1 계단 구조 및 제 2 계단 구조를 형성하는 단계는 제 1 계단 영역 및 제 2 계단 영역 내에 복수의 초기 분할 단 구조를 형성하는 단계를 포함하되, 초기 분할 단 구조 각각은 제 1 방향을 따라 배열된 X2개의 단을 포함하고, 단 각각은 유전체 층 쌍을 포함한다.
일부 실시예에서, 복수의 초기 분할 단 구조를 형성하는 단계는 필름 스택 상에 2X1개의 제 1 분할 블록 패턴을 가진 제 1 계단 분할 패턴 마스크를 배치하는 단계와 제 1 계단 분할 패턴 마스크를 기초로 에칭-트리밍 프로세스를 이용하여 복수의 초기 분할 단 구조를 형성하는 단계를 포함한다.
일부 실시예에서, 제 1 계단 구조 및 제 2 계단 구조를 형성하는 단계는 초기 분할 단 구조 각각 내에 X3개의 계단을 형성하여 제 1 계단 영역 및 제 2 계단 영역 각각 내에 X1개의 분할 블록 구조를 형성하는 단계를 더 포함한다.
일부 실시예에서, 계단을 형성하는 단계는 계단이 제 2 방향을 따라 형성되도록 에칭-트리밍 프로세스를 이용하는 단계를 포함한다. 제 1 방향 및 제 2 방향은 서로 수직이고, 유전체 층 쌍의 접촉면과 평행한 평면에 존재한다.
일부 실시예에서, 에칭-트리밍 프로세스의 각 주기에서 에칭 깊이는 한 단의 두께의 2X2배이다.
일부 실시예에서, 제 1 계단 구조 및 제 2 계단 구조를 형성하는 단계는 적어도 두 개의 분할 블록 구조를 덮고, 적어도 두 개의 분할 블록 구조를 노출시키는 제 2 계단 분할 패턴 마스크를 배치하는 단계와 노출된 적어도 두 개의 분할 블록 구조를 한 단의 두께의 2X2X3배와 동일한 깊이로 에칭하는 단계를 더 포함한다.
본 개시의 다른 양태는 본 개시의 발명의 설명, 청구범위 및 도면에 비추어 통상의 기술자에 의해 이해될 수 있다.
여기에 포함되며 본 명세서의 일부를 이루는 첨부된 도면은 본 개시의 실시예를 도시하고, 명세서와 함께 본 개시의 원리를 설명하며 통상의 기술자가 본 개시를 만들고 사용할 수 있도록 한다.
도 1은 일부 실시예에 따른, 예시적 3차원(3D) 메모리 어레이 구조의 일부에 대한 사시도를 도시한다.
도 2는 일부 실시예에 따른, 다중 분할을 가진 계단 구조를 포함하는 3D 메모리 디바이스를 형성하는 예시적 방법의 흐름도이다.
도 3은 일부 실시예에 따른, 3D 메모리 디바이스의 예시적 구조의 단면도를 도시한다.
도 4, 6 및 8은 일부 실시예에 따른, 도 2에 나타난 방법의 특정 제조 단계에서 사용되는 예시적 마스크의 평면도를 도시한다.
도 5, 7 및 9는 일부 실시예에 따른, 도 2에 나타난 방법의 특정 단계에서의 3D 메모리 디바이스의 구조의 사시도를 도시한다.
본 발명의 특징 및 이점은 도면과 함께 아래에 설명된 상세한 설명을 고려하면 더욱 명백해질 것이며, 유사한 참조 문자는 본 문서 전체에서 대응하는 요소를 나타낸다. 도면에서, 유사한 참조 번호는 동일하고, 기능적으로 유사하고 및/또는 구조적으로 유사한 요소를 나타낸다. 요소가 처음 나타나는 도면은 해당 참조 번호의 맨 왼쪽 숫자로 표시된다.
본 개시의 실시예는 첨부된 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이는 단지 예시적인 목적임을 이해하여야 한다. 통상의 기술자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있다는 것을 인식할 것이다. 통상의 기술자에게는 본 개시가 다양한 다른 응용분야에서 이용될 수 있다는 것이 자명할 것이다.
명세서에서 "일 실시예", "실시예", "일 예시적 실시예", "일부 실시예" 등으로 언급된 것들은 설명된 실시예가 특정한 특징, 구조 또는 특성을 포함할 수 있다는 것을 나타내지만, 모든 실시예가 반드시 그러한 특정한 특징, 구조 또는 특성을 포함할 필요는 없다는 것을 주의하여야 한다. 더욱이, 그러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 더 나아가, 특정한 특징, 구조 또는 특성이 실시예와 관련되어 설명될 때, 그러한 특징, 구조 또는 특성에 영향을 미치는 것은, 명시적으로 기술되었는지 여부에 관계 없이, 통상의 기술자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 쓰임에 따라 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용된 용어 "하나 이상"은, 문맥에 적어도 부분적으로 의존하여, 단수의 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있고 또는 복수의 의미로 특징, 구조 또는 조합의 조합을 설명하는 데 사용될 수도 있다. 유사하게, "하나의", "그"와 같은 용어는, 문맥에 적어도 부분적으로 의존하여, 단수 용법을 전달하거나 또는 복수 용법을 전달하는 것으로 이해될 수 있다. 추가적으로, 용어 "기초로 한"은 반드시 배타적인 요인 세트를 전달하도록 의도된 것이 아니라고 이해할 수 있으며, 대신에, 문맥에 적어도 부분적으로 의존하여, 비필수적이며 명시적으로 설명되지 않은 추가적인 요인의 존재를 허용하는 의미로 해석될 수 있다.
본 개시에서 "위"("on", "above", "over")의 의미는, "위"가 어떤 것의 "바로 위"를 의미할 뿐 아니라, 어떤 것과의 사이에 중간 피처(feature) 또는 층을 가지는 어떤 것의 "위"의 의미도 포함하는 것으로 해석되어야 함을 쉽게 이해하여야 한다. 더욱이, "위"("above", "over")는 어떤 것의 “위”를 의미할 뿐 아니라, 어떤 것과의 사이에 중간 피처 또는 층이 없는 어떤 것의 “위”의 의미도 포함할 수 있다(즉, 어떤 것의 바로 위).
더 나아가, 설명의 편의를 위해 "밑", "하부", "위", "상부"("beneath", "below", "lower", "above", "upper" 등)와 같은 공간적으로 상대적인 용어가 하나의 요소 또는 특징과 도면에 표시된 다른 요소(들) 또는 특징(들)과의 관계를 설명하기 위하여 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여 사용 중이거나 공정 단계의 디바이스의 상이한 방향들을 포함하도록 의도된다. 장치는 다르게 지향(90도 회전 또는 다른 방향으로)될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 서술자(descriptor)는 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용된, 용어 "기판"은 후속 재료 층이 추가되는 재료를 지칭한다. 기판은 상면 및 하면을 포함한다. 기판의 상면은 전형적으로 반도체 디바이스가 형성되는 곳이므로, 달리 언급하지 않는 한 반도체 디바이스는 기판의 상단에 형성된다. 하면은 상면과 반대이므로, 기판의 하단은 기판의 상단과 반대이다. 기판 자체를 패턴화할 수 있다. 기판 위에 추가된 재료는 패턴화 될 수 있거나 패턴화되지 않은 채로 유지될 수 있다. 더욱이, 기판은 실리콘, 저마늄, 갈륨 아세나이드(gallium arsenide), 인듐 포스파이드(indium phosphide) 등 광범위의 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 재료로 만들어질 수 있다.
본 명세서에서 사용된, 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 상단과 하단을 가지며, 층의 하단은 기판과 상대적으로 가깝고 상단은 기판과 상대적으로 멀다. 층은 밑에 있거나 위에 있는 구조의 전체에 걸쳐 확장될 수 있거나, 밑에 있거나 위에 있는 구조의 범위보다 작은 범위를 가질 수 있다. 더 나아가, 층은 연속 구조의 두께보다 작은 두께를 갖는 균일하거나 불균일한 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상면 및 하면 사이의, 또는 그들 사이에 있는, 임의의 수평 평면 세트 사이에 위치할 수 있다. 기판은 층이 될 수 있고, 그 안에 하나 이상의 층을 포함할 수 있으며 및/또는 그 위에 및/또는 그 아래 하나 이상의 층을 포함할 수 있다. 층은 다중 층을 포함할 수 있다. 예를 들어, 상호 연결 층은 하나 이상의 전도성 및 접촉 층(접촉, 상호 연결 라인 및/또는 VIA(vertical interconnect access)가 형성됨)과 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용된, 용어 "명목의(nominal)/명목으로(nominally)"는, 제품 또는 공정의 설계 단계 동안 설정되는, 원하는 값보다 높거나 및/또는 낮은 값의 범위를 포함하는, 구성 요소 또는 공정 단계에 대한 특성 또는 매개 변수의 희망하는 값, 즉 목표 값을 지칭한다. 값의 범위는 제조 공정 또는 오차의 약간의 차이로 인해 발생할 수 있다. 본 명세서에서 사용된, 용어 "약"은 반도체 장치와 관련된 특정한 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 지칭한다. 특정한 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10 내지 30% 내에서 변하는 주어진 양의 값을 나타낼 수 있다(예컨대, 값의 ±10%, ±20% 또는 ±30%).
본 개시에서, 용어 "수평의/수평으로/가로/가로로"는 명목상 기판의 가로 표면과 평행인 것을 의미한다. 본 개시에서, 용어 "각각"은 단지 반드시 "전체 중 각각"을 의미하는 것이 아니라 "일부 중 각각"을 의미할 수도 있다.
본 명세서에서 사용된, 용어 "3D 메모리"는 가로로 향하는 기판에서 수직 방향을 향하도록 되어 기판에 대해 세로 방향으로 연장되는, 메모리 셀 트랜지스터 스트링(본 명세서에서 NAND 스트링과 같은 "메모리 스트링"이라고 함)을 가진 3차원(3D) 반도체 디바이스를 지칭한다. 본 명세서에서 사용되는, 용어 "수직의/수직으로"는 명목상 기판의 가로 표면과 수직인 것을 의미한다.
본 명세서에서, 설명의 편의를 위해, "계층(tier)"은 수직 방향을 따라 실질적으로 동일한 높이의 요소를 지칭하기 위해 사용된다. 예를 들어, 워드 라인과 밑의 게이트 유전체 층은 "한 계층"으로 지칭될 수 있고, 워드 라인과 밑의 절연 층은 함께 "한 계층"으로 지칭될 수 있으며, 실질적으로 동일한 높이의 워드 라인은 "워드 라인의 계층" 또는 이와 유사한 용어 등으로 지칭될 수 있다.
일부 실시예에서, 3D 메모리 디바이스의 메모리 스트링은 복수의 전도성 및 유전체 층 쌍을 통해 연장되는 반도체 기둥(예컨대, 실리콘 채널)을 포함한다. 복수의 전도성 및 유전체 층은 본 명세서에서 "교대 전도성 및 유전체 스택"이라고도 지칭된다. 전도성 층과 반도체 기둥의 교차점은 메모리 셀을 형성할 수 있다. 교대 전도성 및 유전체 스택의 전도성 층은 BEOL(back-end-of-line)에서 워드 라인과 연결될 수 있고, 여기서 워드 라인은 하나 이상의 컨트롤 게이트와 전기적으로 연결될 수 있다. 예시적인 목적으로, 워드 라인과 컨트롤 게이트는 본 개시를 설명하기 위해 상호 교환적으로 사용된다. 반도체 기둥의 상단(예컨대, 트랜지스터 드레인 영역)은 비트 라인과 연결될 수 있다(전기적으로 하나 이상의 반도체 기둥과 연결). 워드 라인과 비트 라인은 일반적으로 서로 수직으로 배치되어(예컨대, 각각 행과 열로), 메모리 "블록" 또는 "어레이 블록"이라고도 하는, 메모리의 "어레이"를 형성한다.
메모리 "다이(die)"는 하나 이상의 메모리 "평면(plane)"을 가질 수 있고, 각각의 메모리 평면은 복수의 메모리 블록을 가질 수 있다. 어레이 블록은 또한 복수의 메모리 "페이지(page)"로 분할될 수 있고, 여기서 각각의 메모리 페이지는 복수의 메모리 스트링을 가질 수 있다. 플래시 NAND 메모리 디바이스에서, 삭제 작업은 모든 메모리 블록에서 수행될 수 있으며 읽기/쓰기 작업은 모든 메모리 페이지에서 수행될 수 있다. 어레이 블록은 저장 기능을 수행하는 메모리 디바이스의 코어 영역이다. 더 높은 저장 밀도를 달성하기 위하여, 수직 3D 메모리 스택 수가 크게 증가하여, 제조에 복잡성과 비용이 추가된다.
메모리 다이는 코어에 지원 기능을 제공하는 다른 영역, 즉 주변부를 갖는다. 주변부 영역은 많은 디지털, 아날로그 및/또는 혼합 신호 회로, 예를 들어 행 및 열 디코더, 드라이버, 페이지 버퍼, 감지 증폭기, 타이밍 및 제어 등의 회로를 포함한다. 주변부 회로는 통상의 기술자에게 명백한 바와 같이, 트랜지스터, 다이오드, 커패시터, 저항 등과 같은 능동 및/또는 수동 반도체 소자를 사용한다.
3D 메모리 디바이스 아키텍처에서, 데이터를 저장하기 위한 메모리 셀은 수직으로 적층(stacked)되어 적층 저장 구조를 형성한다. 3D 메모리 디바이스는 워드 라인 팬아웃(fan-out)과 같은 목적을 위한 적층 저장 구조의 하나 이상의 측면에 형성된 계단 구조를 포함할 수 있고, 여기서 적층 저장 구조는 복수의 반도체 채널을 포함하며, 여기서 반도체 채널은 수직 또는 수평일 수 있다. 더 높은 저장 용량에 대한 요구가 계속해서 증가함에 따라, 적층 저장 구조의 수직 레벨(level)의 수도 증가한다. 따라서, 증가된 레벨로 계단 구조를 에칭하기 위하여 더 두꺼운 포토레지스트(photoresist, PR) 층과 같은 마스크 층이 필요하다. 그러나, 마스크 층의 두께의 증가는 계단 구조의 에칭 제어를 더 어렵게 할 수 있다.
본 개시에서, 계단 구조는 적어도 두 수평면(예컨대, x-y 평면을 따라) 및 적어도 두(예컨대, 제 1 및 제 2) 수직면(예컨대, z 축을 따라)을 포함하는 표면의 세트를 지칭하며, 각각의 수평면은 수평면의 제 1 가장자리로부터 위쪽으로 연장되는 제 1 수직면에 인접하고, 수평면의 제 2 가장자리로부터 아래쪽으로 연장되는 제 2 수직면과 인접한다. 각 수평면은 계단 구조에서 "단(step)" 또는 "계단"으로 지칭된다. 본 개시에서, 수평 방향은 기판의 상면(예컨대, 그 위에 구조를 형성하기 위한 제조 플랫폼을 제공하는 기판)과 평행한 방향(예컨대, x 축 또는 y 축)을 지칭할 수 있고, 수직 방향은 구조의 상면과 수직인 방향(예컨대, z 축)을 지칭할 수 있다.
계단 구조는 유전체 스택 층 위에 형성된 마스크 층을 사용하여 유전체 스택 층을 반복적으로 에칭함으로써 유전체 스택 층으로부터 형성될 수 있다. 일부 실시예에서, 마스크 층은 포토레지스트(PR) 층을 포함할 수 있다. 본 개시에서, 유전체 스택 층은 복수의 복수의 교차 배열된 유전체 층 쌍을 포함하고, 각 유전체 층 쌍의 두께가 한 레벨이다. 다시 말해, 각 유전체 층 쌍은 수직으로 한 레벨 높이이다. 본 개시에서, 용어 "단"은 계단 구조의 한 레벨을 지칭하고, 용어 "계단"은 둘 이상의 계단 구조 레벨을 지칭한다. 한 단(또는 계단)은 유전체 층 쌍 표면의 한 부분을 노출시킨다. 일부 실시예에서, 각 유전체 층 쌍은 제 1 재료 층 및 제 2 재료 층을 포함한다. 일부 실시예에서, 제 1 재료 층은 절연 재료 층을 포함한다. 일부 실시예에서, 제 2 재료 층은 전도성 재료 층으로 대체될 희생 재료 층을 포함한다. 일부 실시예에서, 각 유전체 층 쌍은 하나의 세트가 하나의 단을 형성할 수 있도록 기판 위에서 명목상 동일한 높이를 가질 수 있다.
계단 구조의 형성 동안, 마스크 층은 트리밍(예컨대, 유전체 스택 층의 경계로부터 점진적으로 및 내부로 에칭됨)되고 유전체 스택의 노출된 부분을 에칭하기 위한 에칭 마스크로 사용된다. 트리밍된 마스크 층의 양은 계단의 치수와 직접 관련(예컨대, 결정자)될 수 있다. 마스크 층의 트리밍은 적절한 에칭, 예를 들어 등방성 건식 에칭 또는 습식 에칭을 이용하여 얻어질 수 있다. 하나 이상의 마스크 층은 계단 구조의 형성을 위해 연속적으로 형성되고 트리밍될 수 있다. 각각의 유전체 층 쌍은, 마스크 층을 트리밍한 후에, 제 1 재료 층 및 제 2 재료 층 모두의 일부를 제거하기에 적절한 식각액(etchant)을 이용하여 에칭될 수 있다.
일부 실시예에서, 형성된 계단 구조는, 각각 다중 계단을 포함하는 다중 분할 블록 구조를 포함할 수 있고, 각각의 계단은 다중 단을 포함할 수 있다. 다중 분할 블록 구조, 다중 계단 및 다중 단은 상이한 방향을 따라 배열될 수 있다. 이와 같이, 계단 구조의 3D 공간은 많은 단을 형성하는 데 효율적으로 사용될 수 있다. 개시된 계단 구조의 제조 공정 동안, 사용될 마스크의 두께, 사용될 마스크의 수 및 트리밍 공정의 수를 감소시켜, 시간 당 에칭 웨이퍼 수(WPH)를 증가시킬 수 있다.
계단 구조 형성 이후, 마스크 층은 제거될 수 있다. 일부 실시예에서, 제 2 재료 층은 전도성 재료 층이고, 따라서 3D 메모리 구조의 게이트 전극(또는 워드 라인)이 될 수 있다. 일부 실시예에서, 계단 구조의 제 2 재료 층은 희생 재료 층이고 금속/도체 층(예컨대, 텅스텐)으로 대체되어 3D 메모리 구조의 게이트 전극(또는 워드 라인)을 형성할 수 있다. 이와 같이, 다중 유전체 층 쌍은 유전체/전도성 층 쌍이 될 수 있다.
계단 구조는 상호 접속 형성 공정 후 반도체 채널을 제어하기 위해 워드 라인 팬아웃으로서 상호 접속 방식을 제공할 수 있다. 계단 구조 내 각 유전체/전도성 층 쌍은 반도체 채널의 일부와 교차한다. 계단 구조 내 각 전도성 재료 층은 반도체 채널의 일부를 제어할 수 있다. 상호 접속 형성 공정의 예는 실리콘 산화물, 스핀-온-유전체 또는 BPSG(borophosphosilicate glass)과 같은 제 2 절연 재료를 계단 구조 위에 배치하거나 증착하는 것 및 제 2 절연 재료를 평탄화하는 것을 포함한다. 계단 구조 내 각 전도성 재료 층은 평탄화된 제 2 절연 재료의 복수의 접촉 구멍(contact hole)을 열기 위해 노출되고, 접촉 구멍은 질화 티타늄(titanium nitride)과 텅스텐과 같은 하나 이상의 전도성 재료로 채워져 복수의 VIA(vertical interconnect access) 구조를 형성한다.
설명의 편의를 위하여 메모리 디바이스의 다른 부분은 설명하지 않는다. 본 개시에서, "메모리 디바이스"는 일반적인 용어이며 메모리 칩(패키지), 메모리 다이 또는 메모리 다이의 임의의 부분일 수 있다.
예로서 3차원 NAND 디바이스를 사용하지만, 다양한 응용 및 설계에서, 개시된 구조는 금속 연결 또는 배선을 개선하기 위하여 유사하거나 상이한 반도체 구조에 적용될 수도 있다. 개시된 구조의 특정한 응용은 본 개시의 실시예에 의해 제한되지 않아야 한다.
도 1은 일부 실시예에 따른, 예시적 3차원(3D) 메모리 어레이 구조의 일부에 대한 사시도를 도시한다. 메모리 어레이 구조(100)는 기판(130), 기판(130) 위의 절연 필름(131), 절연 필름(131) 위의 한 계층의 하부 선택 게이트(LSG)(132) 및 LSG(132) 위에 적층되어 교차하는 전도성 및 유전체 층의 필름 스택(135)을 형성하는 복수의 계층의 컨트롤 게이트(133) - "워드 라인(WL)"이라고도 칭함 - 를 포함한다. 컨트롤 게이트(133) 계층에 인접한 유전체 층은 명확성을 위해 도 1에 나타나지 않는다.
각 계층의 컨트롤 게이트(133)는 필름 스택(135)을 통해 슬릿 구조(216-1 및 216-2)에 의해 분리된다. 메모리 어레이 구조(100)는 또한 컨트롤 게이트(133)의 스택 위에 상부 선택 게이트(top select gate, TSG)(134)의 계층을 포함한다. TSG(134), 컨트롤 게이트(133) 및 LSG(132)의 스택을 "게이트 전극"이라고도 한다. 메모리 어레이 구조(100)는 인접한 LSG(132) 사이에 기판(130)의 부분에 도핑된(doped) 소스 라인 영역(144)을 더 포함한다. 메모리 어레이 구조(100)는 채널 구조 영역(110)과 채널 구조 영역(110)의 양측에 두 계단 영역(121, 123)을 포함할 수 있다. 채널 구조 영역(110)은 각각 복수의 적층된 메모리 셀(140)을 포함하는 메모리 스트링(212)의 어레이를 포함할 수 있다.
각 메모리 스트링(212)은 절연 필름(131)과 교차하는 전도성 및 유전체 층의 필름 스택(135)을 통해 수직으로 연장되는 채널 구멍(channel hole)(136)을 포함한다. 메모리 스트링(212)은 또한 채널 구멍(136) 측벽에 메모리 필름(137), 메모리 필름(137) 위에 채널 층(138) 및 채널 층(138)에 둘러싸인 코어 충전 필름(core filling film)(139)을 포함한다. 메모리 셀(140)은 컨트롤 게이트(133) 및 메모리 스트링(212)의 교차점에서 형성될 수 있다. 메모리 어레이 구조(100)는 TSG(134)를 통해 메모리 스트링(212)과 연결된 복수의 비트 라인(BL)(141)을 더 포함한다.
메모리 어레이 구조(100)는 또한 복수의 접촉 구조(214)를 통해 게이트 전극과 연결된 복수의 금속 연결 배선(143)을 포함한다. 두 계단 영역(121 및 123)에서, 필름 스택(135)의 가장자리는 게이트 전극의 각 계층에 전기적 연결을 허용하는 계단 구조로 구성된다. 일부 실시예에서, 계단 구조는 수직 방향(예컨대, z 축을 따라 또는 z 방향)으로 서로 거리를 갖는 수평면(예컨대, x-y 평면을 따라)의 세트를 포함할 수 있다. 예시적인 목적으로, 도 1은 단이 x 방향을 향해 구성되며, z 방향을 따라서 수평 평면의 높이를 점진적으로 감소시킨다는 것을 나타낸다. 계단 영역(121 및 123)의 다중 단은 x 방향과 y 방향을 향해 구성되며, z 방향을 따라서 수평 평면의 높이를 증가 및/또는 감소시킬 수 있다는 것을 유의한다. 계단 영역(121 및 123)의 다중 단의 예시적인 구성은 다음 도면과 관련하여 아래에서 더 상세히 설명될 것이다.
또한, 도 1에서 예시적인 목적으로, 컨트롤 게이트의 세 계층(133-1, 133-2 및 133-3)이 TSG(134)의 한 계층 및 LSG(132)의 한 계층과 함께 나타나는 것을 유의한다. 본 예시에서, 각 메모리 스트링(212)은 컨트롤 게이트(133-1, 133-2 및 133-3)에 대응하는 세 메모리 셀(140-1, 140-2 및 140-3)을 각각 포함할 수 있다. 일부 실시예에서, 컨트롤 게이트의 수와 메모리 셀의 수는 저장 용량을 증가시키기 위해 3개보다 많을 수 있다. 메모리 어레이 구조(100)는 또한, 어레이 접촉을 통해, 다른 구조, 예를 들어 TSG 컷(cut), 공통 소스 접촉(common source contact) 및 더미 채널 구조(dummy channel structure)를 포함할 수 있다. 이러한 구조는 단순화를 위하여 도 3에 나타나지 않는다.
NAND 플래시 메모리에서 더 높은 저장 용량에 대한 요구로 인해, 3D 메모리 셀(140) 또는 워드 라인(133)의 수직 계층의 수는 이에 따라 증가하여, 더 많은 공정 복잡성 및 더 높은 제조 비용을 초래한다. 메모리 어레이 구조(100)의 메모리 셀(140) 또는 워드 라인(133)의 계층이 증가하면, 계단 구조에서 한 방향으로 다중 단을 형성하는 것은 더 어려워지고, 계단 구조에의 접촉 구조(214)를 형성하는 것 또한 더 어려워진다.
예를 들어, 많은 수의 수직으로 적층된 워드 라인(게이트 전극) 상에 접촉 구조(214)를 형성하기 위해서, 높은 종횡비 에칭이 접촉 구멍을 형성하는 데 필요하다. 늘어난 종횡비 에칭 동안, 계단 구조의 낮은 레벨에 있는 접촉 구멍의 임계 치수(critical dimension, CD)는 계단 구조의 상위 레벨에 있는 접촉 구멍보다 훨씬 클 수 있다. 또한, 계단 구조의 낮은 레벨에 있는 접촉 구멍의 프로파일(profile)은 큰 보잉(bowing)을 가질 수 있다. 접촉 구조의 큰 CD 바이어스 및 보잉 프로파일은 금속 부하 차이로 인한 메모리 성능 변화를 생성할 뿐만 아니라, 이웃한 접촉 구조 간 전기적 단락으로 인한 수율 손실을 유발할 수도 있다.
다른 예로서, 일부 기존 메모리 어레이 구조에서, 두 계단 영역(121 및 123) 중 하나는 일반적으로 메모리 셀 게이트 연결에 사용되지 않는 더미 계단 영역으로 사용된다. 즉, 다중 접촉 구멍은 두 계단 영역(121 및 123) 중 오직 하나에만 형성된다. 즉, 계단 구조의 통합 효율은 단지 50%이다. 더 나아가, 두 계단 구조(121 및 123) 중 하나만 이용하는 것은 계단 구조의 y 방향의 분할 구조가 반으로 줄어들어 더 많은 마스크를 필요로 한다.
따라서, 본 개시에서, 위 과제를 해결하기 위하여 다중 분할을 가진 계단 구조 및 그 제조 방법이 개시된다. 도 2를 참조하면, 일부 실시예에 따른, 다중 분할을 갖는 계단 구조를 포함하는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(200)의 흐름도가 도시되어 있다. 방법(200)에 나타난 공정 동작은 완전하지 않으며 다른 공정 동작이 전, 후 또는 예시된 공정 동작 중 임의의 사이에 수행될 수 있다. 일부 실시예에서, 예시 방법(200)의 일부 공정 동작은 생략되거나, 단순화를 위해 여기에 설명되지 않은 다른 공정 동작을 포함할 수 있다. 일부 실시예에서, 방법(200)의 공정 동작은 상이한 순서로 수행되거나 및/또는 변화될 수 있다. 도 3 내지 도 9는, 본 개시의 일부 실시예에 따른, 도 2에 나타난 방법(200)의 특정 제조 단계에서 예시적인 3D 메모리 디바이스의 다양한 구조의 개략도를 도시한다.
도 2에 나타난 바와 같이, 방법(200)은 동작(S210)에서 시작할 수 있으며, 여기에서 다중 교차하는 유전체 층 쌍을 포함하는 필름 스택이 기판 상에 배치될 수 있다. 도 3은 일부 실시예에 따른, 3D 메모리 디바이스의 예시적인 구조(300) - 구조(300)는 기판(130) 및 필름 스택(150)을 포함함 - 의 단면도를 도시한다. 도 3의 단면도는 도 1의 WL 방향(또는 x 방향)을 따른 것이다.
기판(130)은 후속 구조를 형성하기 위한 플랫폼을 제공할 수 있다. 일부 실시예에서, 기판(130)은 단결정 단층 실리콘 기판, 다결정 실리콘(폴리실리콘) 단층 실리콘 기판, 폴리실리콘 및 금속 다층 기판 등과 같은 임의의 적절한 기판을 갖는 임의의 적합한 반도체 기판일 수 있다. 기판(130)은 임의의 다른 적절한 재료, 예를 들어 실리콘 저마늄(silicon germanium), 실리콘 카바이드(silicon carbide), SOI(silicon on insulator), GOI(germanium on insulator), 유리, 갈륨 나이트라이드(gallium nitride), 갈륨 아세나이드(gallium arsenide), III-V 화합물, 및/또는 이들의 임의의 조합을 포함할 수 있다.
기판(130)의 전면(130f)은 본 명세서에서 기판의 "주 표면" 또는 "상면"으로도 지칭된다. 재료의 층은 기판의 전면(130f)에 배치될 수 있다. "최상부" 또는 "상부" 층은 기판의 전면(130f)으로부터 가장 먼 또는 더 먼 층이다. "최하부" 또는 "하부" 층은 기판의 전면(130f)으로부터 가장 가까운 또는 더 가까운 층이다. 일부 실시예에서, 기판(130)은 전면(130f) 상의 절연 필름을 더 포함할 수 있다.
필름 스택(150)은 기판(130)의 전면(130f)과 평행한 측면 방향으로 연장된다. 필름 스택(150)은 서로 교차로 적층된 유전체 층(152)("제 1 유전체 층"이라고도 함) 및 희생 층(154)("제 2 유전체 층"이라고도 함)을 포함하며, 유전체 층(152)은 필름 스택(150)의 최하부 및 최상부 층이 되도록 구성될 수 있다. 이러한 구성에서, 각 희생 층(154)은 두 유전체 층(152) 사이에 끼일 수 있고, 각 유전체 층(152)은 두 희생 층(154) 사이에 끼일 수 있다(최하부 및 최상부 층 제외).
유전체 층(152) 및 밑의 희생 층(154)은 교차하는 유전체 층 쌍(156)이라고도 한다. 필름 스택(150)의 형성은 유전체 층(152)이 동일한 두께 또는 상이한 두께를 갖도록 배치하는 것을 포함할 수 있다. 유전체 층(152)의 예시적 두께는 10nm 내지 500nm 범위일 수 있다. 희생 층(154)의 예시적 두께는 10nm 내지 500nm 범위일 수 있다. 비록 도 3의 필름 스택(150)에는 21개의 층만 도시되어 있으나, 이는 오직 예시적인 목적이며 임의의 수의 층이 필름 스택(150)에 포함될 수 있다는 것을 이해하여야 한다. 일부 실시예에서, 필름 스택(150)은 유전체 층(152) 및 희생 층(154)에 추가하여 층을 포함할 수 있고, 상이한 재료 및 상이한 두께로 만들어질 수 있다.
일부 실시예에서, 유전체 층(152)은 임의의 적절한 절연 재료, 예를 들어 실리콘 옥사이드(silicon oxide), 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 나이트라이드(silicon nitride), TEOS 또는 F-, C-, N- 및/또는 H-가 혼합된 실리콘 옥사이드를 포함한다. 유전체 층(152)은 또한 high-k 유전체 재료, 예를 들어 하프늄 옥사이드(hafnium oxide), 지르코늄 옥사이드(zirconium oxide), 알루미늄 옥사이드(aluminum oxide), 탄탈럼 옥사이드(tantalum oxide) 또는 란타넘 옥사이드(lanthanum oxide) 필름을 포함할 수 있다. 기판(130) 위의 유전체 층(152) 형성은 CVD(chemical vapor deposition), PVD(physical vapor deposition), PECVD(plasma-enhanced CVD), RTCVD(rapid thermal chemical vapor deposition), LPCVD(low pressure chemical vapor deposition), 스퍼터링(sputtering), MOCVD(metal-organic chemical vapor deposition), ALD(atomic layer deposition), HDP-CVD(high-density-plasma CVD), 열산화(thermal oxidation), 질화(nitridation), 임의의 다른 적절한 증착 방법, 및/또는 이들의 조합과 같은 임의의 적절한 증착 방법을 포함할 수 있다.
일부 실시예에서, 희생 층(154)은 유전체 층(152)과 상이한 임의의 적절한 재료를 포함하고, 선택적으로 제거될 수 있다. 예를 들어, 희생 층(154)은 실리콘 옥사이드, 실리콘 옥시나이트라이드, 실리콘 나이트라이드, TEOS, 다결정 실리콘, 다결정 저마늄, 다결정 저마늄-실리콘 및 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 희생 층(154)은 또한 비결정질(amorphous) 실리콘 또는 비결정질 저마늄과 같은 비결정질 반도체 재료를 포함할 수 있다. 희생 층(154)은 CVD, PVD, ALD, 열산화 또는 질화, 또는 이들의 임의의 조합과 같은 유전체 층(152)과 유사한 기술을 이용하여 배치될 수 있다.
일부 실시예에서, 희생 층(154)은 전도성 층으로 대체될 수 있으며, 전도성 층은 임의의 적절한 전도성 금속, 예를 들어 다결정 실리콘, 다결정 저마늄, 다결정 저마늄-실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 전도성 층은 또한 비결정질 실리콘, 비결정질 저마늄 또는 이들의 임의의 조합과 같은 비결정질 반도체 재료를 포함할 수 있다. 일부 실시예에서, 전도성 층의 다결정 또는 비결정질 재료는, 붕소, 인 또는 비소와 같은 임의의 적절한 유형의 도펀트(dopant)와 혼합될 수 있다. 전도성 층의 형성은 CVD, RTCVD, PECVD, LPCVD, MOCVD, HDP-CVD, PVD, ALD 또는 이들의 임의의 조합과 같은 임의의 적절한 증착 방법을 포함할 수 있다. 일부 실시예에서, 다결정 반도체 재료는 비결정질 상태로 증착되고 후속 열 처리를 통해 다결정으로 전환될 수 있다. 일부 실시예에서, 전도성 층의 도펀트는, 디보란(diborane, B2H6) 또는 포스핀(phosphine, PH3)과 같은 화학 기체를 동시에 흐르게 함으로써, 다결정 또는 비결정질 반도체 재료가 증착되듯이, 인시투(in-situ) 도핑을 통해 혼합될 수 있다. 플라즈마 도핑과 같은 3D 구조를 위한 도핑 기술은 또한 전도성 층의 전도도를 증가시키기 위해 사용될 수 있다. 일부 실시예에서, 도펀트 혼합 이후, 고온 어닐링(annealing) 공정이 수행되어 전도성 층의 도펀트를 활성화할 수 있다. 일부 실시예에서, 유전체 층(152)은 실리콘 옥사이드일 수 있고, 전도성 층은 다결정 실리콘일 수 있다. 본 개시에서, 희생 층(154)을 예로 들어 설명한다. 그러나 통상의 기술자는 아래에서 설명되는 구조 및 방법을 위해 희생 층(154)을 전도성 층으로 대체할 수 있다.
일부 실시예에서, 도 3에 도시된 바와 같이 x 방향을 따라, 3D 메모리 디바이스의 구조(300)는 채널 구조 영역(110)과 채널 구조 영역(110)의 양측에 두 계단 영역(121, 123)을 포함할 수 있다. 도 1과 관련하여 전술한 바와 같이, 채널 구조 영역(110)은 복수의 적층된 메모리 셀을 각각 포함하는 메모리 스트링의 배열을 형성하기 위해 사용될 수 있다. 두 계단 영역(121 및 123)은 아래에서 자세히 설명될 후속 공정에서 계단 구조를 형성하기 위해 사용될 수 있다. 예시를 위해, 도 3에서 채널 구조 영역(110)의 폭은 두 계단 영역(121 및 123)의 폭보다 작다는 것을 유의한다. 그러나, 도 3에 나타난 바와 같은 상이한 구성 요소 간의 치수 관계는 본 개시의 범위를 제한하지 않는다.
다시 도 2를 참조하면, 방법(220)은 동작(S220)으로 진행할 수 있으며, 여기에서 상부 선택 게이트 계단이 제 1 계단 영역과 인접하게 형성될 수 있고, 제 1 계단 영역과 제 2 계단 영역 사이의 z 방향에서 수직 오프셋이 발생한다. 도 4는 일부 실시예에 따른, 동작(S220) 및 동작(S230)에서 사용된 예시적 마스크의 평면도를 도시하며, 도 5는 일부 실시예에 따른, 동작(S220) 및 동작(S230) 이후 3D 메모리 디바이스의 구조(500)의 사시도를 도시한다.
도 5에 나타난 바와 같이, 일부 실시예에서, 동작(S220)은 채널 구조 영역(110)의 상부 단(510) 형성을 포함할 수 있다. 도 4에 나타난 바와 같이, 제 1 계단 마스크(410)는 채널 구조 영역(110)을 덮고, 제 1 및 제 2 계단 영역(123 및 121)을 노출하는 데 사용될 수 있다. 일부 실시예에서, 제 1 계단 마스크(410)는 포토레지스트 또는 탄소 기반 폴리머 재료를 포함할 수 있고, 리소그래피(lithography)와 같은 패턴화 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 제 1 계단 마스크(410)는 실리콘 옥사이드, 실리콘 나이트라이드, TEOS, SiARC(silicon-containing anti-reflective coating), 비결정질 실리콘 또는 다결정 실리콘과 같은 하드 마스크를 포함할 수도 있다. 하드 마스크는 O2 또는 CF4 화학물질을 이용한 RIE(reactive-ion-etching)과 같은 에칭 공정을 사용하여 패턴화될 수 있다. 또한, 제 1 계단 마스크(410)는 포토레지스트와 하드 마스크의 임의의 조합을 포함할 수 있다.
노출된 제 1 및 제 2 계단 영역(123 및 121) 모두의 상부로부터 적어도 하나의 교차하는 유전체 층 쌍(156)을 제거하기 위해 에칭 공정이 수행될 수 있다. 에칭 깊이는 상부 단(510)의 두께에 의해 결정된다. 일부 실시예에서, 상부 단(510)의 두께는 하나의 교차하는 유전체 층 쌍(156)일 수 있다. 본 예시에서, 유전체 층(152)에 대한 에칭 공정은 희생 층(154)에 대해 높은 선택성을 가질 수 있고, 및/또는 그 반대의 경우도 마찬가지이다. 따라서, 밑의 교차하는 유전체 층 쌍(156)은 에칭 정지 층으로서 기능할 수 있다. 그 결과, 도 5에 나타나 바와 같이, 상부 단(510)은 채널 구조 영역(110)에 형성될 수 있다.
일부 실시예에서, 상부 단(510)은 RIE 또는 다른 건식 에칭 공정과 같은 비등방성 에칭을 이용하여 에칭될 수 있다. 일부 실시예에서, 유전체 층(152)은 실리콘 옥사이드이다. 본 예시에서, 실리콘 옥사이드의 에칭은 CF4, C2F6, CHF3 또는 C3F6 및/또는 임의의 다른 적절한 기체와 같은 불소 기반 기체를 사용한 RIE를 포함할 수 있다. 일부 실시예에서, 실리콘 옥사이드 층은 불화수소산(hydrofluoric acid) 또는 불화수소산과 에틸렌 글리콜(ethylene glycol)의 혼합과 같은 습식 화학물질에 의해 제거될 수 있다. 일부 실시예에서, 시간 제한 에칭 접근이 사용될 수 있다. 일부 실시예에서, 실리콘 나이트라이드의 에칭은 O2, N2, CF4, NF3, Cl2, HBr, BCl3 및/또는 이들의 조합을 사용한 RIE를 포함할 수 있다. 단일 층을 제거하기 위한 방법 및 식각액은 본 개시의 실시예에 의해 제한되어서는 안 된다. 일부 실시예에서, 에칭 공정 이후, 제 1 계단 마스크(410)는 O2 또는 CF4 플라즈마를 사용한 건식 에칭 또는 레지스트/폴리머 스트리퍼, 예를 들어 용매 기반 화학물질을 사용한 습식 에칭과 같은 기법을 이용하여 제거될 수 있다.
도 5에 나타난 바와 같이, 일부 실시예에서, 동작(S220)은 제 1 계단 영역(123)에 인접한 채널 구조 영역(110)의 한 가장자리에 TSG 계단 구조(520)를 형성하는 단계를 더 포함할 수 있다. 일부 실시예에서, TSG 계단 구조(520)는 x 방향을 따라 구성되는 세 계단(520-1, 520-2 및 520-3)을 포함할 수 있다.
도 4에 나타난 바와 같이, 제 2 계단 마스크(420)는 채널 구조 영역(110) 및 제 2 계단 영역(121)을 초기에 덮고, 제 1 계단 영역(123)을 노출하는 데 사용될 수 있다. 일부 실시예에서, 제 2 계단 마스크는 포토레지스트 또는 탄소 기반 폴리머 재료를 포함할 수 있고, 리소그래피와 같은 패턴화 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 제 2 계단 마스크(420)는 실리콘 옥사이드, 실리콘 나이트라이드, TEOS, SiARC, 비결정질 실리콘 또는 다결정 실리콘과 같은 하드 마스크를 포함할 수도 있다. 하드 마스크는 O2 또는 CF4 화학물질을 이용한 RIE와 같은 에칭 공정을 사용하여 패턴화될 수 있다. 또한, 제 2 계단 마스크(420)는 포토레지스트와 하드 마스크의 임의의 조합을 포함할 수 있다.
TSG 계단 구조(520)는 제 2 계단 마스크(420)를 이용한 제 1 계단 영역(123)의 필름 스택(150)에 반복적인 에칭-트리밍 공정(예컨대, 3회 에칭-트리밍 공정)을 적용하여 형성될 수 있다. 에칭-트리밍 공정은 에칭 공정과 트리밍 공정을 포함한다. 에칭 공정 동안, 노출된 제 1 계단 영역(123)의 상부에서 적어도 하나의 교차하는 유전체 층 쌍(156)이 제거될 수 있다. 에칭 깊이는 TSG 계단 구조(520)의 각 단의 두께에 의해 결정된다. 일부 실시예에서 TSG 계단 구조(520)의 각 단의 두께는 하나의 교차하는 유전체 층 쌍(156)의 두께일 수 있다. 본 예시에서, 유전체 층(152)에 대한 에칭 공정은 희생 층(154)에 대해 높은 선택성을 가질 수 있고, 및/또는 그 반대의 경우도 마찬가지이다. 따라서, 밑의 교차하는 유전체 층 쌍(156)은 에칭 정지 층으로서 기능할 수 있다. 그 결과, TSG 계단 구조(520)의 한 단(예컨대, 520-1, 520-2 또는 520-3)이 각 에칭-트리밍 주기마다 형성될 수 있다.
일부 실시예에서, TSG 계단 구조(520)의 각 단(예컨대, 520-1, 520-2 또는 520-3)은 RIE 또는 다른 건식 에칭 공정과 같은 비등방성 에칭을 이용하여 에칭될 수 있다. 일부 실시예에서, 유전체 층(152)은 실리콘 옥사이드이다. 본 예시에서, 실리콘 옥사이드의 에칭은 CF4, C2F6, CHF3 또는 C3F6 및/또는 임의의 다른 적절한 기체와 같은 불소 기반 기체를 사용한 RIE를 포함할 수 있다. 일부 실시예에서, 실리콘 옥사이드 층은 불화수소산 또는 불화수소산과 에틸렌 글리콜의 혼합과 같은 습식 화학물질에 의해 제거될 수 있다. 일부 실시예에서, 시간 제한 에칭 접근이 사용될 수 있다. 일부 실시예에서, 실리콘 나이트라이드의 에칭은 O2, N2, CF4, NF3, Cl2, HBr, BCl3 및/또는 이들의 조합을 사용한 RIE를 포함할 수 있다. 단일 층을 제거하는 방법 및 식각액은 본 개시의 실시예에 의해 제한되어서는 안 된다.
트리밍 공정은, 제 2 계단 마스크(420)가 측면으로, x-y 평면의 방향으로 기판(130)의 전면(130f)과 평행하게 당겨질 수 있도록, 제 2 계단 마스크(420)에 적절한 에칭 공정(예컨대, 등방성 건식 에칭 또는 습식 에칭)을 적용하는 것을 포함한다. 도 4의 위에서 아래로 본 장면에서, 제 2 계단 마스크(420)는, 예를 들어 리소그래피에서의 포토레지스트에 의해 정의되는 초기 패턴으로부터 점진적으로 및 안쪽으로 에칭될 수 있다. 본 예시에서, 제 2 계단 마스크(420)의 초기 가장자리(420-1)는 제 2 가장자리(420-2)를 향하여, 그 다음 제 3 가장자리(420-3)를 향하여 점진적으로 트리밍될 수 있다. 에칭 트리밍 공정에서 x 방향의 측면 풀백(pull-back) 치수는 x 방향의 TSG 계단 구조(520)의 각 단의 측면 치수를 결정한다. 일부 실시예에서, TSG 계단 구조(520)의 각 단은 상이하거나 동일한 x 방향의 측면 치수를 가질 수 있다.
일부 실시예에서, 제 2 계단 마스크(420)의 트리밍은 x-y 평면의 모든 방향에서 등방성일 수 있다. 일부 실시예에서, x 방향에서 TSG 계단 구조(520)의 각 단의 측면 치수는 10nm 내지 100nm일 수 있다. 일부 실시예에서, 트리밍 공정은 O2, Ar, N2 등을 사용하는 RIE와 같은 건식 에칭을 포함할 수 있다. 제 2 계단 마스크(420)의 트리밍 후, 상부 단(510)의 최상면의 일 부분이 노출되고, 상부 단(510)의 다른 부분은 제 2 계단 마스크(420)에 의해 덮인 채로 있다. 에칭-트리밍 공정의 다음 주기는 에칭 공정과 함께 재개된다.
에칭-트리밍 공정을 3회 반복함으로써, TSG 계단 구조의 세 단(520-1, 520-2 및 520-3)은 상부 단(510)과 제 1 계단 영역(123) 사이에 위에서 아래로 형성될 수 있다. 에칭-트리밍 공정 동안, 제 2 계단 마스크(420)의 일부가 소모되고, 제 2 계단 마스크(420)의 두께는 감소될 수 있다. TSG 계단 구조(520)를 형성한 후, 제 2 계단 마스크(420)는 O2 또는 CF4 플라즈마를 이용한 건식 에칭 또는 레지스트/폴리머 스트리퍼, 예를 들어 용매 기반 화학물질을 이용한 습식 에칭과 같은 기법을 사용하여 제거될 수 있다.
다시 도 2를 참조하면, 방법(200)은 동작(S230)으로 진행할 수 있고, 여기서 제 1 분할 단 구조가 제 1 계단 영역에 형성될 수 있고 제 2 분할 단 구조가 제 2 계단 영역에 형성될 수 있다. 일부 실시예에서, 도 5에 나타난 바와 같이, 제 1 계단 영역(123)의 제 1 분할 단 구조(533)는 TSG 계단 구조(520)로 인해 제 2 계단 영역(121)의 제 2 분할 단 구조(531)보다 세 단 더 낮을 수 있다.
일부 실시예에서, 제 1 계단 분할 패턴 마스크(430)는 제 1 분할 단 구조(533) 및 제 2 분할 단 구조(531)를 형성하기 위해 사용될 수 있다. 도 4에 나타난 바와 같이, 제 1 계단 분할 패턴(SDP) 마스크(430)는, 채널 구조 영역(110) 및 채널 구조 영역(110)에 인접한 두 계단 영역(121 및 123)의 일부는 덮고 두 계단 영역(121 및 123)의 다른 부분은 노출시키도록 사용될 수 있다. 제 1 계단 분할 패턴 마스크(430)는 x 방향을 따라 두 계단 영역(121 및 123)으로 연장되고, y 방향을 따라 배열되는 다중 제 1 분할 블록 패턴(462)을 포함할 수 있다. 도 4에서, 두 제 1 분할 블록 패턴(462)이 예로서 양 측에 나타난다. 일부 다른 실시예에서, 제 1 계단 분할 패턴 마스크(430)는 양 측의 제 1 분할 블록 패턴(462)의 수(X1)를 포함할 수 있으며, X1은 2보다 크거나 같은 정수(예컨대, 2, 3, 4 등)이다.
일부 실시예에서, 제 1 계단 분할 패턴 마스크(430)는 포토레지스트 또는 탄소 기반 폴리머 재료를 포함할 수 있고, 리소그래피와 같은 패턴화 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 제 1 계단 분할 패턴 마스크(430)는 실리콘 옥사이드, 실리콘 나이트라이드, TEOS, SiARC, 비결정질 실리콘 또는 다결정 실리콘과 같은 하드 마스크를 포함할 수도 있다. 하드 마스크는 O2 또는 CF4 화학물질을 이용한 RIE(reactive-ion-etching)과 같은 에칭 공정을 사용하여 패턴화될 수 있다. 또한, 제 1 계단 분할 패턴 마스크(430)는 포토레지스트와 하드 마스크의 임의의 조합을 포함할 수 있다.
제 1 분할 단 구조(533) 및 제 2 분할 단 구조(531)는, 제 1 계단 분할 패턴 마스크(430)를 이용하여 제 1 계단 영역(123) 및 제 2 계단 영역(121)의 필름 스택(150)에 두 번의 에칭-트리밍 공정을 적용하여 형성될 수 있다. 에칭-트리밍 공정은 에칭 공정과 트리밍 공정을 포함한다. 에칭 공정 동안, 노출된 표면을 가진 필름 스택(150)의 일 부분은 제거될 수 있다. 에칭 깊이는 제 1 분할 단 구조(533) 및 제 2 분할 단 구조(531)의 각 단의 두께에 의해 결정된다. 일부 실시예에서, 단의 두께는 하나의 교차하는 유전체 층 쌍(156)의 두께일 수 있다. 본 예시에서, 유전체 층(152)에 대한 에칭 공정은 희생 층(154)에 대해 높은 선택성을 가질 수 있고, 및/또는 그 반대의 경우도 마찬가지이다. 따라서, 밑의 교차 유전체 층 쌍(156)은 에칭 정지 층으로서 기능할 수 있다. 그 결과, 한 단이 각 에칭-트리밍 주기 동안 형성될 수 있다.
일부 실시예에서, 제 1 분할 단 구조(533)와 제 2 분할 단 구조(531)의 단은 RIE 또는 다른 건식 에칭 공정과 같은 비등방성 에칭을 이용하여 에칭될 수 있다. 일부 실시예에서, 유전체 층(152)은 실리콘 옥사이드이다. 본 예시에서, 실리콘 옥사이드의 에칭은 CF4, C2F6, CHF3 또는 C3F6 및/또는 임의의 다른 적절한 기체와 같은 불소 기반 기체를 사용한 RIE를 포함할 수 있다. 일부 실시예에서, 실리콘 옥사이드 층은 불화수소산 또는 불화수소산과 에틸렌 글리콜의 혼합과 같은 습식 화학물질에 의해 제거될 수 있다. 일부 실시예에서, 시간 제한 에칭 접근(timed-etch approach)이 사용될 수 있다. 일부 실시예에서, 실리콘 나이트라이드의 에칭은 O2, N2, CF4, NF3, Cl2, HBr, BCl3 및/또는 이들의 조합을 사용한 RIE를 포함할 수 있다. 단일 층을 제거하는 방법 및 식각액은 본 개시의 실시예에 의해 제한되어서는 안 된다.
트리밍 공정은 제 1 계단 분할 패턴 마스크(430)가, x-y 평면의 방향으로 기판(130)의 전면(130f)과 평행하게 당겨질 수 있도록, 제 1 계단 분할 패턴 마스크(430)에 적절한 에칭 공정(예컨대, 등방성 건식 에칭 또는 습식 에칭)을 적용하는 것을 포함한다. 일부 실시예에서, 트리밍 공정은 O2, Ar, N2 등을 사용하는 RIE와 같은 건식 에칭을 포함할 수 있다. 도 4의 위에서 아래로 본 장면에서, 제 1 계단 분할 패턴 마스크(430)는, 제 1 계단 영역(123) 및 제 2 계단 영역(121) 모두에서, 초기 가장자리(430-1)로부터 최종 가장자리(430-2)를 향하여 안쪽으로 에칭될 수 있다. 에칭 트리밍 공정에서 측면 풀백 치수는 제 1 분할 단 구조(533) 및 제 2 분할 단 구조(531)의 각 단의 측면 치수를 결정한다.
일부 실시예에서, 제 1 분할 단 구조(533) 및 제 2 분할 단 구조(531)의 각 단은 x 방향에서 및/또는 y 방향에서 상이하거나 동일한 측면 치수를 가질 수 있다. 일부 실시예에서, x 방향 및 y 방향의 각 단의 폭이 같고 10nm 내지 100nm의 범위에 있을 수 있도록, 제 1 계단 분할 패턴 마스크(430)의 트리밍은 x-y 평면의 모든 방향에서 등방성일 수 있다.
에칭-트리밍 공정을 2회 반복함으로써, 도 5에 나타난 바와 같이, 3개의 단(533-1, 533-2 및 533-3)을 포함하는 제 1 분할 단 구조(533)가 제 1 계단 영역(123)에 형성될 수 있고, 3개의 단(531-1, 531-2 및 531-3)을 포함한 제 2 분할 단 구조(531)가 제 2 계단 영역(121)에 형성될 수 있다. 제 1 분할 단 구조(533)의 단(533-1)은 제 2 분할 단 구조(531)의 단(531-1)보다 세 단 더 낮다. 제 1 분할 단 구조(533)의 단(533-2)은 제 2 분할 단 구조(531)의 단(531-2)보다 세 단 더 낮다. 제 1 분할 단 구조(533)의 단(533-3)은 제 2 분할 단 구조(531)의 단 (531-3)보다 세 단 더 낮다.
z 방향의 단 차이는 TSG 계단 구조(520)의 단의 수에 의해 결정된다는 것을 유의한다. 일부 실시예에서, TSG 계단 구조(520)의 단의 수가 X2 - X2는 3보다 크거나 같은 정수임 - 인 경우, 제 1 분할 단 구조(533) 및 제 2 분할 단 구조(531) 각각에 동일한 수 X2의 단이 형성된다. 즉, 제 1 분할 단 구조(533) 및 제 2 분할 단 구조(531)의 제 1 단의 수는 제한되지 않는다.
도 5에 나타난 바와 같이, 제 1 분할 단 구조(533) 및 제 2 분할 단 구조(531)는 x 방향을 따라 연장되고 y 방향을 따라 주기적으로 배열되는 두 초기 분할 블록 구조(562)를 각각 포함한다. 각 초기 분할 블록 구조(562)는 하나의 제 1 분할 블록 패턴(462)에 대응되고, 후속 공정에서 분할 계단 블록 구조를 형성하는 데 사용될 수 있다. 제 1 분할 단 구조(533) 또는 제 2 분할 단 구조(531)의 초기 분할 블록 구조(562)의 수는 제 1 계단 분할 패턴 마스크(430)의 제 1 분할 블록 패턴(462)의 수 X1 - 2, 3, 4 등과 같음 - 에 의해 결정될 수 있다는 것을 유의한다.
에칭-트리밍 공정 동안, 제 1 계단 분할 패턴 마스크(430) 중 일부는 소모될 수 있고, 제 1 계단 분할 패턴 마스크(430)의 두께는 감소될 수 있다. 에칭-트리밍 공정 이후, 제 1 계단 분할 패턴 마스크(430)는 O2 또는 CF4 플라즈마를 사용한 건식 에칭 또는 레지스트/폴리머 스트리퍼, 예를 들어 용매 기반 화학물질을 사용한 습식 에칭과 같은 기법을 이용하여 제거될 수 있다.
다시 도 2를 참조하면, 방법(200)은 동작(S240)으로 진행할 수 있으며, 여기서 다중 계단이 제 1 분할 단 구조 및 제 2 분할 단 구조에 형성될 수 있다. 도 6은 일부 실시예에 따른 동작(S220 내지 S240)에서 사용되는 예시적 마스크의 평면도를 도시하고, 도 7은 일부 실시예에 따른 동작(S240) 이후 3D 메모리 디바이스의 구조(700)의 사시도를 도시한다.
도 7에 나타난 바와 같이, 계단(예컨대, 701, 702, 703, 704 등)은 x 방향을 따라 배열될 수 있다. 각 계단은 y 방향을 따라 배열된 다중 단(예컨대, 701-1, 701-2, 701-3 등)을 포함할 수 있다. 계단(701, 702, 703, 704 등)은 제 1 계단 영역(123) 및 제 2 계단 영역(121) 각각에서 교대로 배열될 수 있다는 것을 유의한다. 따라서, 도 7에 나타난 바와 같이 일부 실시예에서, 인접한 계단(예컨대, 701 및 703, 702 및 704 등)은 z 방향으로 6 단의 수직 오프셋을 갖는다. 즉, TSG 계단 구조(520)의 단의 수가 X2인 경우, x 방향을 따라 인접한 단(예컨대, 701-1 및 703-1, 702-2 및 704-2 등)은 z 방향으로 2X2의 수직 오프셋을 갖고, y 방향으로 인접한 단(예컨대, 701-1 및 701-2, 702-2 및 702-3 등)은 z 방향으로 한 단의 수직 오프셋을 갖는다.
일부 실시예에서, 다중 계단(701, 702, 703, 704 등)은 채널 구조 영역(110)과 제 1 계단 영역(123) 및 제 2 계단 영역(121)의 일부 위에 배치된 제 3 계단 마스크(640)를 이용하여 형성될 수 있다. 도 6에 나타난 바와 같이, 제 3 계단 마스크(640)는, 제 1 계단 영역(123)의 제 1 분할 단 구조(533) 및 제 2 계단 영역(121)의 제 2 분할 단 구조(531)의 일부를 덮고, 모두 y 방향을 따라 평행하게 연장되는 두 초기 가장자리(640-1)를 포함한다.
일부 실시예에서, 제 3 계단 마스크(640)는 포토레지스트 또는 탄소 기반 폴리머 재료를 포함할 수 있고, 리소그래피와 같은 패턴화 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 제 3 계단 마스크(640)는 실리콘 옥사이드, 실리콘 나이트라이드, TEOS, SiARC, 비결정질 실리콘 또는 다결정 실리콘과 같은 하드 마스크를 포함할 수도 있다. 하드 마스크는 O2 또는 CF4 화학물질을 이용한 RIE과 같은 에칭 공정을 사용하여 패턴화될 수 있다. 또한, 제 3 계단 마스크(640)는 포토레지스트와 하드 마스크의 임의의 조합을 포함할 수 있다.
다중 계단(701, 702, 703, 704 등)은 제 3 계단 마스크(640)를 이용하여 제 1 계단 영역(123)의 제 1 분할 단 구조(533) 및 제 2 계단 영역(121)의 제 2 분할 단 구조(531)의 노출된 부분에 반복적인 에칭-트리밍 공정(예컨대, 3회 에칭-트리밍 공정)을 적용하여 형성될 수 있다. 에칭-트리밍 공정은 에칭 공정과 트리밍 공정을 포함한다. 에칭 공정 동안, 제 1 계단 영역(123)의 제 1 분할 단 구조(533) 및 제 2 계단 영역(121)의 제 2 분할 단 구조의 노출된 표면의 상부에서 2X2 개의 교대하는 유전체 층 쌍(156)이 제거될 수 있다. 에칭 깊이는 각 계단의 두께를 결정한다. 그 결과, 한 계단이 각 에칭-트리밍 주기마다, 각 제 1 계단 영역(123) 및 제 2 계단 영역(121)에 형성될 수 있다. 두 계단은 한 단의 두께의 2X2배의 두께를 가지며, 제 1 계단 영역(123)에 형성된 계단은 제 2 계단 영역(121)에 형성된 계단보다, 한 단의 두께의 X2배의 깊이만큼 더 낮다.
일부 실시예에서, 계단은 RIE 또는 다른 건식 에칭 공정과 같은 비등방성 에칭을 이용하여 에칭될 수 있다. 일부 실시예에서, 유전체 층(152)은 실리콘 옥사이드 필름이다. 본 예시에서, 실리콘 옥사이드 필름의 에칭은 CF4, C2F6, CHF3 또는 C3F6 및/또는 임의의 다른 적절한 기체와 같은 불소 기반 기체를 사용한 RIE를 포함할 수 있다. 일부 실시예에서, 실리콘 옥사이드 층은 불화수소산 또는 불화수소산과 에틸렌 글리콜의 혼합과 같은 습식 화학물질에 의해 제거될 수 있다. 일부 실시예에서, 시간 제한 에칭 접근이 사용될 수 있다. 일부 실시예에서, 실리콘 나이트라이드 필름의 에칭은 O2, N2, CF4, NF3, Cl2, HBr, BCl3 및/또는 이들의 조합을 사용한 RIE를 포함할 수 있다. 단일 층을 제거하는 방법 및 식각액은 본 개시의 실시예에 의해 제한되어서는 안 된다.
트리밍 공정은, 제 3 계단 마스크(640)가 측면으로, x-y 평면의 방향으로 기판(130)의 전면(130f)과 평행하게 당겨질 수 있도록, 제 3 계단 마스크(640)에 적절한 에칭 공정(예컨대, 등방성 건식 에칭 또는 습식 에칭)을 적용하는 것을 포함한다. 도 6의 위에서 아래로 본 장면에서, 제 3 계단 마스크(640)는, 예를 들어 리소그래피에서의 포토레지스트에 의해 정의되는 초기 패턴으로부터 점진적으로 및 안쪽으로 에칭될 수 있다. 본 예시에서, 제 3 계단 마스크(640)의 초기 가장자리(640-1)는 최종 가장자리(640-X3)를 향하여 점진적으로 트리밍될 수 있으며, 여기서 X3은 제 1 계단 영역(123) 및 제 2 계단 영역(121) 각각에 상단에서 하단으로 형성될 수 있는 계단의 수를 결정하는 정수이다. 도 6 및 7에서 나타난 예시에서, X3은 6과 같지만, 3보다 큰 임의의 다른 정수일 수 있다. 각 트리밍 공정에서 x 방향의 측면 풀백 치수는 x 방향의 각 계단의 측면 치수를 결정한다. 일부 실시예에서, 각 계단은 상이하거나 동일한 x 방향의 측면 치수를 가질 수 있다.
일부 실시예에서, 제 3 계단 마스크(640)의 트리밍은 x-y 평면의 모든 방향에서 등방성일 수 있다. 일부 실시예에서, x 방향에서 각 계단의 측면 치수는 10nm 내지 100nm일 수 있다. 일부 실시예에서, 트리밍 공정은 O2, Ar, N2 등을 사용하는 RIE와 같은 건식 에칭을 포함할 수 있다. 제 3 계단 마스크(640)의 트리밍 후, 제 1 계단 영역(123)의 제 1 분할 단 구조(533) 및 제 2 계단 영역(121)의 제 2 분할 단 구조(531)의 최상면의 부분이 노출되고, 제 1 계단 영역(123)의 제 1 분할 단 구조(533) 및 제 2 계단 영역(121)의 제 2 분할 단 구조(531)의 나머지 부분은 제 3 계단 마스크(640)에 의해 덮인 채로 있다. 에칭-트리밍 공정의 다음 주기는 에칭 공정과 함께 재개된다.
에칭-트리밍 공정을 3회 반복함으로써, X3개의 계단이 위에서 아래로, 제 1 계단 영역(123) 및 제 2 계단 영역(121) 각각에 형성될 수 있다. 이와 같이, 다중 초기 분할 블록 구조(562)는 제 1 계단 영역(123)에서 다중 제 1 분할 블록 구조(762)가 되고 제 2 계단 영역(121)에서 다중 제 2 분할 블록 구조(764)가 된다. 각 제 1 분할 블록 구조(762) 또는 제 2 분할 블록 구조(764)는, 도 7에 나타난 바와 같이, x 방향으로 배열된 X3개의 계단을 포함한다. 각 계단은 각각 X2 레벨로 나뉘어지는 2X2-1개의 단을 포함할 수 있고, y 방향으로 대칭적으로 배열된다. 도 7에 나타난 일 예시에서, X2는 3이며, 계단(701)은 5개의 단(701-1, 701-2, 701-2', 701-3 및 701-3')을 포함한다. 단(701-2)과 단(701-2')은 동일한 레벨에 있으며, 단(701-1)에 대해 y 방향으로 대칭적으로 위치한다. 유사하게, 단(701-3)과 단(701-3')은 동일한 레벨에 있으며, 단(701-1)에 대해 y 방향으로 대칭적으로 위치한다.
에칭-트리밍 공정 동안, 제 3 계단 마스크(640) 중 일부는 소모될 수 있고, 제 3 계단 마스크(640)의 두께는 감소될 수 있다. 제 1 계단 영역(123) 및 제 2 계단 영역(121)에 다중 계단 형성 후, 제 3 계단 마스크(640)는 O2 또는 CF4 플라즈마를 사용한 건식 에칭 또는 레지스트/폴리머 스트리퍼, 예를 들어 용매 기반 화학물질을 사용한 습식 에칭과 같은 기법을 이용하여 제거될 수 있다.
다시 도 2를 참조하면, 방법(200)은 동작(S250)으로 진행할 수 있으며, 여기서 다중 분할 블록 구조가 제 1 계단 영역 및 제 2 계단 영역에 형성될 수 있다. 도 8은 일부 실시예에 따른, 동작(S220 내지 S250)에서 사용된 예시적 마스크의 평면도를 도시하고, 도 9는 일부 실시예에 따른, 동작(S250) 이후 3D 메모리 디바이스의 구조(900)의 사시도를 도시한다.
일부 실시예에서, 다중 분할 블록 구조는 제 2 계단 분할 패턴 마스크(850)를 이용하여 형성될 수 있다. 도 7에 나타난 바와 같이, 제 2 계단 분할 패턴 마스크(850)는 채널 구조 영역(110)과, 제 1 계단 영역(123)의 적어도 하나의 제 1 분할 블록 구조(762)와, 제 2 계단 영역(121)의 적어도 하나의 제 2 분할 블록 구조(764)를 덮는 데 사용될 수 있다. 제 2 계단 분할 패턴 마스크(850)는 또한 제 1 계단 영역(123)의 적어도 하나의 제 1 분할 블록 구조(762)와, 제 2 계단 영역(121)의 적어도 하나의 제 2 분할 블록 구조(764)를 노출시킬 수 있다.
도 7에 나타난 바와 같이, 제 2 계단 분할 패턴 마스크(850)는 제 1 계단 영역(123)의 적어도 하나의 제 1 분할 블록 구조(762) 및 제 2 계단 영역(121)의 적어도 하나의 제 2 분할 블록 구조(764)를 덮는, x 방향으로 뻗어져 있는 두 팔을 가진 T-형태를 가질 수 있다. 즉, 제 2 계단 분할 패턴 마스크(850)는, 각각 x 방향을 따라 뻗어져 있고 제 1 분할 블록 구조(762) 또는 제 2 분할 블록 구조(764)의 다중 계단의 총 폭보다 긴, 가장자리(850-1)를 가질 수 있다.
일부 실시예에서, 제 2 계단 분할 패턴 마스크(850)는 포토레지스트 또는 탄소 기반 폴리머 재료를 포함할 수 있고, 리소그래피와 같은 패턴화 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 제 2 계단 분할 패턴 마스크(850)는 실리콘 옥사이드, 실리콘 나이트라이드, TEOS, SiARC, 비결정질 실리콘 또는 다결정 실리콘과 같은 하드 마스크를 포함할 수도 있다. 하드 마스크는 O2 또는 CF4 화학물질을 이용한 RIE(reactive-ion-etching)과 같은 에칭 공정을 사용하여 패턴화될 수 있다. 또한, 제 2 계단 분할 패턴 마스크(850)는 포토레지스트와 하드 마스크의 임의의 조합을 포함할 수 있다.
도 9에 나타난 바와 같이, 제 3 분할 블록 구조(766)와 제 4 분할 블록 구조(768)는, 제 1 계단 영역(123)의 노출된 제 1 분할 블록 구조(762) 및 제 2 계단 영역(121)의 노출된 제 2 분할 블록 구조(764)를 제거하는 에칭 공정에 의해 형성될 수 있다. 에칭 깊이는 제 1 분할 블록 구조(762) 또는 제 2 분할 블록 구조(764)의 다중 계단의 총 두께에 의해 결정된다. 일부 실시예에서, 에칭 깊이는 하나의 교대하는 유전체 층 쌍(156)의 두께의 2X2X3배 일 수 있다. 도 9에 나타난 예시에서, 에칭 깊이는 36단의 두께와 동일할 수 있다.
일부 실시예에서, 에칭 공정은 RIE 또는 다른 건식 에칭 공정과 같은 비등방성 에칭을 포함할 수 있다. 일부 실시예에서, 유전체 층(152)은 실리콘 옥사이드이다. 본 예시에서, 실리콘 옥사이드의 에칭은 CF4, C2F6, CHF3 또는 C3F6 및/또는 임의의 다른 적절한 기체와 같은 불소 기반 기체를 사용한 RIE를 포함할 수 있다. 일부 실시예에서, 실리콘 옥사이드 층은 불화수소산(hydrofluoric acid) 또는 불화수소산과 에틸렌 글리콜(ethylene glycol)의 혼합과 같은 습식 화학물질에 의해 제거될 수 있다. 일부 실시예에서, 시간 제한 에칭 접근이 사용될 수 있다. 일부 실시예에서, 실리콘 나이트라이드의 에칭은 O2, N2, CF4, NF3, Cl2, HBr, BCl3 및/또는 이들의 조합을 사용한 RIE를 포함할 수 있다. 단일 층을 제거하기 위한 방법 및 식각액은 본 개시의 실시예에 의해 제한되어서는 안 된다.
에칭 공정 이후, 도 9에 나타난 바와 같이, 제 3 분할 블록 구조(766) 및 제 4 분할 블록 구조(768)가 형성될 수 있다. 일부 다른 실시예에서, 4개 이상의 분할 블록 구조가 에칭-트리밍 공정을 이용하여 형성될 수 있다. 예를 들어, 제 1 계단 영역(123)에 3개의 제 1 분할 블록 구조(762) 및 제 2 계단 영역(121)에 3개의 제 2 분할 블록 구조(764)가 있다면, 제 2 계단 분할 패턴 마스크(850)가 먼저 2개의 제 1 분할 블록 구조(762)와 2개의 제 2 분할 블록 구조(764)를 덮을 수 있고, 1개의 제 1 분할 블록 구조(762)와 1개의 제 2 분할 블록 구조(764)를 노출시킬 수 있다. 4개의 분할 블록 구조를 형성하는 노출면의 특정 깊이를 제거하는 한 번의 에칭 공정 이후, 1개의 제 1 분할 블록 구조(762)와 1개의 제 2 분할 블록 구조(764)를 덮고 2개의 제 1 분할 블록 구조(762)와 2개의 제 2 분할 블록 구조(764)를 노출시키도록 제 2 계단 분할 패턴 마스크(850)가 트리밍될 수 있다. 즉, 가장자리(850-1)가 측면으로, y 방향을 따라 다음의 제 1 분할 블록 구조(762) 및 제 2 분할 블록 구조(764)의 경계로 당겨질 수 있다. 다음의 에칭 공정은 6개의 분할 블록 구조를 형성할 수 있다.
이와 같이, 4 이상의 분할 블록 구조가 제 1 계단 영역(123) 및 제 2 계단 영역(121)에 형성될 수 있다. 일부 실시예에서, 분할 블록 구조의 수는, 도 4와 관련하여 위에서 설명한 바와 같이, 제 1 계단 분할 패턴 마스크(430)의 제 1 분할 블록 패턴(462)의 수 X1과 동일할 수 있다. 각 분할 블록 구조는 x 방향으로 배열된 X3개의 계단을 포함할 수 있다. 각 계단은 각각 X2레벨로 나뉘어져 있고 y 방향을 따라 대칭적으로 배열된 2X2-1개의 단을 포함할 수 있다. 도 9에 나타난 예시에서, 3D 메모리 디바이스의 구조(900)는 4개의 분할 블록 구조(762, 764, 766 및 768)를 포함할 수 있다. 각 분할 블록 구조는 6개의 계단을 포함하며, 각 계단은 3레벨에 있는 5개의 단을 포함한다.
일부 실시예에서, 도 9에 나타난 분할 블록 구조(762), (764)와 같이, 채널 구조 영역(110) 각각에 맞은편에 위치하고 y 방향을 따라 동일한 자리에 배열된 두 개의 마주보는 분할 블록 구조는 X2개의 단(또는 X2개의 교대하는 유전체 층 쌍)의 높이와 동일한 z 방향으로의 수직 오프셋을 가질 수 있다. 도 9에 나타난 일 예시에서, X2는 3과 같고, 즉 제 1 분할 블록 구조(762)의 하나의 단은 제 2 분할 블록 구조(764)의 대응되는 단(y 방향을 따라 동일한 자리에 위치한)보다 3단 더 낮다.
일부 실시예에서, 도 9에 나타난 분할 블록 구조(764), (768)과 같이, 채널 구조 영역(110)의 동일한 측면에 위치하고 x 방향을 따라 동일한 자리에 배열된 두 개의 인접한 분할 블록 구조는 2X2X3개의 단(또는 2X2X3개의 교대하는 유전체 층 쌍)의 높이와 동일한 z 방향으로의 수직 오프셋을 가질 수 있다. 도 9에 나타난 일 예시에서, X2는 3과 같고 X3은 6과 같고, 즉 제 2 분할 블록 구조(764)와 제 4 분할 블록 구조(768) 사이의 z 방향으로의 수직 오프셋은 36단이다.
일부 실시예에서, 다중 분할 블록 구조의 다중 단은 2X1X2X3개의 상이한 레벨로 나뉘어질 수 있고, 여기서 X1은 분할 블록 구조의 수이고, X2는 TSG 계단 구조의 단의 수이며, X3은 각 분할 블록 구조의 계단 수이다. 다중 분할 블록 구조의 다중 단의 총 수는 2X1(2X2-1)X3일 수 있다.
예를 들어, 도 9에 나타난 바와 같이, X1은 2와 같고, X2은 3과 같으며, X3은 6과 같다. 즉, 다중 분할 블록 구조(762, 764, 766 및 768)의 단의 총 레벨 수는 72이다. 상부 단 및 TSG 계단 구조의 단을 포함한 단이 위에서부터 아래로 번호가 매겨진다면(동일한 레벨의 두 단은 같은 수를 가짐), 상부 스텝은 1번, TSG 계단 구조는 2번 내지 4번 단을 포함, 제 2 분할 블록 구조(764)는 5번 내지 7번, 11번 내지 13번, 17번 내지 19번, 23번 내지 25번, 29번 내지 31번, 및 35번 내지 37번 단을 포함, 제 1 분할 블록 구조(762)는 8번 내지 10번, 14번 내지 16번, 20번 내지 22번, 26번 내지 28번, 32번 내지 34번, 및 38번 내지 40번 단을 포함, 제 4 분할 블록 구조(768)는 41번 내지 43번, 47번 내지 49번, 53번 내지 55번, 59번 내지 61번, 65번 내지 67번, 및 71번 내지 73번 단을 포함, 그리고 제 3 분할 블록 구조(766)는 44번 내지 46번, 50번 내지 52번, 56번 내지 58번, 62번 내지 64번, 68번 내지 70번, 및 74번 내지 76번 단을 포함한다.
3D 메모리 디바이스의 제조는, 다중 분할을 갖는 계단 구조를 형성, 예를 들어 채널 구멍, 슬릿 구조, 대체 게이트 및 접촉 구조를 형성한 이후에 재개될 수 있다. 이러한 후속 구조에 대한 관련 공정 및 기술은 통상의 기술자에게 잘 알려져 있고 따라서 본 개시에 포함되지 않는다.
따라서, 본 개시에서 3차원 메모리 디바이스의 다양한 실시예 및 그 제조 방법을 설명한다. 개시된 3D 메모리 디바이스에서, 다중 분할 블록 구조가 채널 구조 영역 양측에 형성되고, 제 2 방향을 따라 배열된다. 각 분할 블록 구조는 제 1 방향으로 배열된 다중 계단을 포함한다. 각 계단은 제 2 방향으로 배열된 다중 단을 포함한다. 이와 같이, 개시된 3D 메모리 디바이스의 3D 공간은 많은 수의 단을 형성하는 데 효율적으로 사용되어, 다른 3D 메모리 디바이스에 비해 더 작은 다이 크기, 더 높은 디바이스 밀도 및 향상된 성능을 제공할 수 있다. 더 나아가, 개시된 3D 디바이스의 제조 공정 동안, 다중 단을 형성하는 데 사용되는 마스크의 수를 줄일 수 있고, 트리밍 공정의 수 또한 줄일 수 있어, 시간 당 에칭 웨이퍼 수를 증가시킬 수 있다. 또한, 계단 분할 패턴 마스크를 이용하여 다중 분할 블록 구조를 형성하는 것은 3D 메모리 디바이스의 아래 부분의 단을 형성하기 위해 에칭-트리밍 공정을 사용하는 것을 피할 수 있으므로, 에칭-트리밍 공정에서 포토레지스트 층의 두께 요구사항을 줄일 수 있다.
본 개시의 제 1 양태는 3차원(3D) 메모리 디바이스를 제공하며, 3차원 메모리 디바이스는 복수의 채널 구조를 포함하는 채널 구조 영역, 채널 구조의 제 1 측 상에 제 1 방향을 따라 배열된 복수의 분할 블록 구조를 포함하는 제 1 계단 영역 내의 제 1 계단 구조, 및 채널 구조의 제 2 측 상에 제 1 방향을 따라 배열된 복수의 분할 블록 구조를 포함하는 제 2 계단 영역 내의 제 2 계단 구조를 포함한다. 제 1 수직 오프셋(offset)은 인접한 분할 블록 구조 간 경계를 정의한다. 분할 블록 구조 각각은 제 1 방향과는 상이한 제 2 방향을 따라 배열된 복수의 계단을 포함한다. 계단 각각은 제 1 방향을 따라 배열된 복수의 단(step)을 포함한다.
일부 실시예에서, 3차원 메모리 디바이스는 채널 구조 영역 내에 제 2 방향을 따라 배열된 X2개의 단을 포함하는 상부 선택 게이트(top select gate) 계단 구조를 더 포함한다.
일부 실시예에서, 제 1 계단 영역 내의 복수의 분할 블록 구조와 제 2 계단 영역 내의 복수의 분할 블록 구조 간의 제 2 수직 오프셋은 한 단의 두께의 X2배와 동일하다.
일부 실시예에서, 인접한 계단 간 제 3 수직 오프셋은 한 단의 두께의 2X2배와 동일하다.
일부 실시예에서, 계단 각각은 X2 레벨로 대칭적으로 나뉘어진 2X2-1개의 단을 포함한다.
일부 실시예에서, 제 1 계단 구조 및 제 2 계단 구조는 복수의 유전체/전도성 층 쌍을 포함하고, 단 각각은 유전체/전도성 층 쌍을 포함한다.
일부 실시예에서, 제 1 방향 및 제 2 방향은 서로 수직이고, 유전체/전도성 층 쌍의 접촉면과 평행한 평면에 존재한다.
일부 실시예에서, 제 1 계단 영역 및 제 2 계단 영역 각각 내의 복수의 분할 블록 구조의 수는 X1이고, 각각의 분할 블록 구조 내의 복수의 계단의 수는 X3이다.
일부 실시예에서, 인접한 분할 블록 구조 간 제 1 수직 오프셋은 한 단의 두께의 2X2X3배이다.
일부 실시예에서, 제 1 계단 구조 및 제 2 계단 구조 내의 복수의 단의 총 수가 2X1(2X2-1)X3이고, 복수의 단은 2X1X2X3개의 상이한 레벨로 나뉘어져 있다.
일부 실시예에서, X1는 2이고, X2는 3이다.
본 개시의 다른 양태는 3차원(3D) 메모리 디바이스를 형성하기 위한 방법을 제공하며, 3차원 메모리 디바이스를 형성하기 위한 방법은 기판에 복수의 유전체 층 쌍을 가진 필름 스택(film stack)을 형성하는 단계, 복수의 채널 구조를 포함하는 필름 스택 내에 채널 구조 영역을 형성하는 단계, 및 제 1 계단 영역에 제 1 계단 구조 및 제 2 계단 영역 내에 제 2 계단 구조를 형성하는 단계를 포함하되, 제 1 계단 구조 및 제 2 계단 구조 각각은 제 1 방향을 따라 복수의 분할 블록 구조를 포함한다. 제 1 수직 오프셋은 인접한 분할 블록 구조 간 경계를 정의하고, 분할 블록 구조 각각은 제 1 방향과 상이한 제 2 방향을 따라 배열된 복수의 계단을 포함한다. 계단은 제 1 방향에 따라 배열된 복수의 단을 포함한다.
일부 실시예에서, 위 방법은 채널 구조 영역 내에 제 2 방향을 따라 배열된 X2개의 단을 포함하는 상부 선택 게이트 계단 구조를 형성하는 단계를 더 포함한다.
일부 실시예에서, 제 1 계단 구조 및 제 2 계단 구조를 형성하는 단계는 제 1 계단 영역 및 제 2 계단 영역 내에 복수의 초기 분할 단 구조를 형성하는 단계를 포함하되, 초기 분할 단 구조 각각은 제 1 방향을 따라 배열된 X2개의 단을 포함하고, 단 각각은 유전체 층 쌍을 포함한다.
일부 실시예에서, 복수의 초기 분할 단 구조를 형성하는 단계는 필름 스택 상에 2X1개의 제 1 분할 블록 패턴을 가진 제 1 계단 분할 패턴 마스크를 배치하는 단계와 제 1 계단 분할 패턴 마스크를 기초로 에칭-트리밍 프로세스를 이용하여 복수의 초기 분할 단 구조를 형성하는 단계를 포함한다.
일부 실시예에서, 제 1 계단 구조 및 제 2 계단 구조를 형성하는 단계는 초기 분할 단 구조 각각 내에 X3개의 계단을 형성하여 제 1 계단 영역 및 제 2 계단 영역 각각 내에 X1개의 분할 블록 구조를 형성하는 단계를 더 포함한다.
일부 실시예에서, 계단을 형성하는 단계는 계단이 제 2 방향을 따라 형성되도록 에칭-트리밍 프로세스를 이용하는 단계를 포함한다. 제 1 방향 및 제 2 방향은 서로 수직이고, 유전체 층 쌍의 접촉면과 평행한 평면에 존재한다.
일부 실시예에서, 에칭-트리밍 프로세스의 각 주기에서 에칭 깊이는 한 단의 두께의 2X2배이다.
일부 실시예에서, 제 1 계단 구조 및 제 2 계단 구조를 형성하는 단계는 적어도 두 개의 분할 블록 구조를 덮고, 적어도 두 개의 분할 블록 구조를 노출시키는 제 2 계단 분할 패턴 마스크를 배치하는 단계와 노출된 적어도 두 개의 분할 블록 구조를 한 단의 두께의 2X2X3배와 동일한 깊이로 에칭하는 단계를 더 포함한다.
특정 실시예에 대한 전술한 설명은 다른 사람들이 통상의 기술자의 지식을 적용하여 그러한 특정 실시예를 다양한 응용을 위하여, 과도한 실험 없이 그리고 본 개시의 일반적인 개념에서 벗어나지 않고, 쉽게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 특성을 완전히 드러낼 것이다. 따라서, 본 명세서에서 제시된 개시 및 안내에 기초하여, 이러한 적응 및 수정은 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명하기 위한 의도이며, 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 개시 및 안내의 관점에서 통상의 기술자에 의해 해석되어야 함을 이해하여야 한다.
본 개시의 실시예는 특정한 기능의 구현과 이들의 관계를 도시하는 기능성 구조 블록의 보조로 위에서 설명되었다. 이러한 기능성 구조 블록의 경계는 설명의 편의를 위하여 본 명세서에서 임의로 정의되었다. 특정한 기능과 그들의 관계가 적절하게 수행되는 한, 대체적인 경계가 정의될 수 있다.
개괄 및 요약 부분은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적 실시예가 아닌 하나 이상을 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구범위를 어떤 방식으로든 제한하려는 의도가 아니다.
본 개시의 폭 및 범위는 임의의 전술한 예시적인 실시예에 의해 제한되어서는 안되며, 오직 다음의 청구범위 및 그 균등물에 의해서만 정의되어야 한다.

Claims (20)

  1. 3차원(3D) 메모리 디바이스로서,
    복수의 채널 구조를 포함하는 채널 구조 영역,
    상기 채널 구조의 제 1 측 상에 제 1 방향을 따라 배열된 복수의 분할 블록 구조를 포함하는 제 1 계단 영역 내의 제 1 계단 구조, 및
    상기 채널 구조의 제 2 측 상에 제 1 방향을 따라 배열된 복수의 분할 블록 구조를 포함하는 제 2 계단 영역 내의 제 2 계단 구조를 포함하되,
    제 1 수직 오프셋(offset)은 인접한 분할 블록 구조 간 경계를 정의하고, 상기 분할 블록 구조 각각은 상기 제 1 방향과는 상이한 제 2 방향을 따라 배열된 복수의 계단을 포함하며, 상기 계단 각각은 상기 제 1 방향을 따라 배열된 복수의 단(step)을 포함하는,
    3차원 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 채널 구조 영역 내에 상기 제 2 방향을 따라 배열된 X2개의 단을 포함하는 상부 선택 게이트(top select gate) 계단 구조를 더 포함하는,
    3차원 메모리 디바이스.
  3. 제 2 항에 있어서,
    상기 제 1 계단 영역 내의 상기 복수의 분할 블록 구조와 상기 제 2 계단 영역 내의 상기 복수의 분할 블록 구조 간의 제 2 수직 오프셋은 한 단의 두께의 X2배와 동일한,
    3차원 메모리 디바이스.
  4. 제 2 항에 있어서,
    인접한 계단 간 제 3 수직 오프셋은 한 단의 두께의 2X2배와 동일한,
    3차원 메모리 디바이스.
  5. 제 2 항에 있어서,
    상기 계단 각각은 X2 레벨로 대칭적으로 나뉘어진 2X2-1개의 단을 포함하는,
    3차원 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 계단 구조 및 상기 제 2 계단 구조는 복수의 유전체/전도성 층 쌍을 포함하고,
    상기 단 각각은 상기 유전체/전도성 층 쌍을 포함하는,
    3차원 메모리 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 방향 및 상기 제 2 방향은 서로 수직이고, 상기 유전체/전도성 층 쌍의 접촉면과 평행한 평면에 존재하는,
    3차원 메모리 디바이스.
  8. 제 2 항에 있어서,
    상기 제 1 계단 영역 및 상기 제 2 계단 영역 각각 내의 상기 복수의 분할 블록 구조의 수는 X1이고,
    각각의 분할 블록 구조 내의 상기 복수의 계단의 수는 X3인,
    3차원 메모리 디바이스.
  9. 제 8 항에 있어서,
    인접한 분할 블록 구조 간 상기 제 1 수직 오프셋은 한 단의 두께의 2X2X3배인,
    3차원 메모리 디바이스.
  10. 제 8항에 있어서,
    상기 제 1 계단 구조 및 상기 제 2 계단 구조 내의 상기 복수의 단의 총 수가 2X1(2X2-1)X3이고,
    상기 복수의 단은 2X1X2X3개의 상이한 레벨로 나뉘어져 있는,
    3차원 메모리 디바이스.
  11. 제 8항에 있어서,
    X1는 2이고, X2는 3인,
    3차원 메모리 디바이스.
  12. 3차원(3D) 메모리 디바이스를 형성하기 위한 방법으로서,
    기판에 복수의 유전체 층 쌍을 가진 필름 스택(film stack)을 형성하는 단계,
    복수의 채널 구조를 포함하는 상기 필름 스택 내에 채널 구조 영역을 형성하는 단계, 및
    제 1 계단 영역에 제 1 계단 구조 및 제 2 계단 영역 내에 제 2 계단 구조를 형성하는 단계를 포함하되,
    상기 제 1 계단 구조 및 상기 제 2 계단 구조 각각은 제 1 방향을 따라 복수의 분할 블록 구조를 포함하며,
    제 1 수직 오프셋은 인접한 분할 블록 구조 간 경계를 정의하고, 상기 분할 블록 구조 각각은 상기 제 1 방향과 상이한 제 2 방향을 따라 배열된 복수의 계단을 포함하며, 상기 계단은 상기 제 1 방향에 따라 배열된 복수의 단을 포함하는,
    3차원 메모리 디바이스를 형성하기 위한 방법.
  13. 3차원(3D) 메모리 디바이스를 형성하기 위한 방법으로서,
    기판에 복수의 유전체 층 쌍을 가진 필름 스택(film stack)을 형성하는 단계,
    복수의 채널 구조를 포함하는 상기 필름 스택 내에 채널 구조 영역을 형성하는 단계, 및
    제 1 계단 영역에 제 1 계단 구조 및 제 2 계단 영역 내에 제 2 계단 구조를 형성하는 단계를 포함하되,
    상기 제 1 계단 구조 및 상기 제 2 계단 구조 각각은 제 1 방향을 따라 복수의 분할 블록 구조를 포함하며,
    제 1 수직 오프셋은 인접한 분할 블록 구조 간 경계를 정의하고, 상기 분할 블록 구조 각각은 상기 제 1 방향과 상이한 제 2 방향을 따라 배열된 복수의 계단을 포함하며, 상기 계단은 상기 제 1 방향에 따라 배열된 복수의 단을 포함하는,
    3차원 메모리 디바이스를 형성하기 위한 방법.
  14. 제 13 항에 있어서,
    상기 제 1 계단 구조 및 상기 제 2 계단 구조를 형성하는 단계는,
    상기 제 1 계단 영역 및 상기 제 2 계단 영역 내에 복수의 초기 분할 단 구조를 형성하는 단계를 포함하되,
    상기 초기 분할 단 구조 각각은 상기 제 1 방향을 따라 배열된 X2개의 단을 포함하고,
    상기 단 각각은 유전체 층 쌍을 포함하는,
    3차원 메모리 디바이스를 형성하기 위한 방법.
  15. 제 14 항에 있어서,
    상기 복수의 초기 분할 단 구조를 형성하는 상기 단계는,
    상기 필름 스택 상에 2X1개의 제 1 분할 블록 패턴을 가진 제 1 계단 분할 패턴 마스크를 배치하는 단계와,
    상기 제 1 계단 분할 패턴 마스크를 기초로 에칭-트리밍 프로세스를 이용하여 상기 복수의 초기 분할 단 구조를 형성하는 단계를 포함하는,
    3차원 메모리 디바이스를 형성하기 위한 방법.
  16. 제 14 항에 있어서,
    상기 제 1 계단 구조 및 상기 제 2 계단 구조를 형성하는 단계는,
    상기 초기 분할 단 구조 각각 내에 X3개의 계단을 형성하여 상기 제 1 계단 영역 및 상기 제 2 계단 영역 각각 내에 X1개의 분할 블록 구조를 형성하는 단계를 더 포함하는,
    3차원 메모리 디바이스를 형성하기 위한 방법.
  17. 제 16 항에 있어서,
    상기 계단을 형성하는 단계는,
    상기 계단이 상기 제 2 방향을 따라 형성되도록 에칭-트리밍 프로세스를 이용하는 단계를 포함하되,
    상기 제 1 방향 및 상기 제 2 방향은 서로 수직이고, 상기 유전체 층 쌍의 접촉면과 평행한 평면에 존재하는,
    3차원 메모리 디바이스를 형성하기 위한 방법.
  18. 제 17 항에 있어서,
    상기 에칭-트리밍 프로세스의 각 주기에서 에칭 깊이는 한 단의 두께의 2X2배인
    3차원 메모리 디바이스를 형성하기 위한 방법.
  19. 제 16 항에 있어서,
    상기 제 1 계단 구조 및 상기 제 2 계단 구조를 형성하는 단계는,
    적어도 두 개의 분할 블록 구조를 덮고, 적어도 두 개의 분할 블록 구조를 노출시키는 제 2 계단 분할 패턴 마스크를 배치하는 단계와,
    상기 노출된 적어도 두 개의 분할 블록 구조를 한 단의 두께의 2X2X3배와 동일한 깊이로 에칭하는 단계를 더 포함하는,
    3차원 메모리 디바이스를 형성하기 위한 방법.
  20. 제 16 항에 있어서,
    X1은 2이고, X2는 3인,
    3차원 메모리 디바이스를 형성하기 위한 방법.
KR1020217015917A 2019-02-26 2019-02-26 3차원 메모리 디바이스 및 그 제조 방법 KR102636958B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/076139 WO2020172789A1 (en) 2019-02-26 2019-02-26 Three-dimensional memory devices and fabricating methods thereof

Publications (2)

Publication Number Publication Date
KR20210082221A true KR20210082221A (ko) 2021-07-02
KR102636958B1 KR102636958B1 (ko) 2024-02-14

Family

ID=67136928

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217015917A KR102636958B1 (ko) 2019-02-26 2019-02-26 3차원 메모리 디바이스 및 그 제조 방법

Country Status (7)

Country Link
US (2) US11069705B2 (ko)
EP (1) EP3853901A4 (ko)
JP (1) JP7230204B2 (ko)
KR (1) KR102636958B1 (ko)
CN (2) CN111554688B (ko)
TW (1) TWI694588B (ko)
WO (1) WO2020172789A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7230204B2 (ja) 2019-02-26 2023-02-28 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその製作方法
CN111108600B (zh) * 2019-12-24 2022-07-08 长江存储科技有限责任公司 三维存储器件及其形成方法
WO2021127980A1 (en) * 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
CN111162081B (zh) * 2020-01-02 2022-04-26 长江存储科技有限责任公司 一种台阶区形成方法和一种半导体器件的制造方法
WO2021163876A1 (en) * 2020-02-18 2021-08-26 Yangtze Memory Technologies Co., Ltd. Staircase structure for three-dimensional memory
KR20210109808A (ko) 2020-02-28 2021-09-07 삼성전자주식회사 수직형 메모리 소자
JP7375039B2 (ja) * 2020-03-23 2023-11-07 長江存儲科技有限責任公司 ３次元メモリデバイス内の階段構造およびそれを形成するための方法
JP2022540024A (ja) * 2020-03-23 2022-09-14 長江存儲科技有限責任公司 三次元メモリデバイス
CN111769115B (zh) * 2020-06-11 2021-04-06 长江存储科技有限责任公司 三维存储器结构及其制备方法
TW202308107A (zh) * 2021-08-09 2023-02-16 聯華電子股份有限公司 半導體記憶元件及其製作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109155318A (zh) * 2018-08-10 2019-01-04 长江存储科技有限责任公司 多分割3d nand存储器件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135672A (ja) * 2008-12-08 2010-06-17 Toshiba Corp 半導体記憶装置の製造方法
US9147439B2 (en) * 2012-06-15 2015-09-29 Sandisk 3D Llc Non-volatile memory having 3D array architecture with staircase word lines and vertical bit lines and methods thereof
KR20140075340A (ko) * 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
US9111591B2 (en) * 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
KR102168189B1 (ko) 2014-03-07 2020-10-21 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
KR102508897B1 (ko) 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR102565716B1 (ko) * 2015-12-24 2023-08-11 삼성전자주식회사 메모리 장치
KR102509899B1 (ko) * 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US10043751B2 (en) * 2016-03-30 2018-08-07 Intel Corporation Three dimensional storage cell array with highly dense and scalable word line design approach
US10141331B1 (en) * 2017-05-29 2018-11-27 Sandisk Technologies Llc Three-dimensional memory device containing support pillars underneath a retro-stepped dielectric material and method of making thereof
CN107818983B (zh) * 2017-08-25 2020-05-12 长江存储科技有限责任公司 一种标记图形及其形成方法
CN107731847B (zh) * 2017-09-05 2019-03-08 长江存储科技有限责任公司 3d nand存储器件台阶结构及其制造方法
JP7089067B2 (ja) 2018-05-18 2022-06-21 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその形成方法
JP7230204B2 (ja) 2019-02-26 2023-02-28 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその製作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109155318A (zh) * 2018-08-10 2019-01-04 长江存储科技有限责任公司 多分割3d nand存储器件

Also Published As

Publication number Publication date
CN111554688A (zh) 2020-08-18
US20200273875A1 (en) 2020-08-27
JP7230204B2 (ja) 2023-02-28
CN109997225A (zh) 2019-07-09
CN111554688B (zh) 2021-02-05
US11069705B2 (en) 2021-07-20
KR102636958B1 (ko) 2024-02-14
EP3853901A1 (en) 2021-07-28
JP2022508286A (ja) 2022-01-19
EP3853901A4 (en) 2022-05-18
WO2020172789A1 (en) 2020-09-03
US20210313351A1 (en) 2021-10-07
TWI694588B (zh) 2020-05-21
TW202032754A (zh) 2020-09-01
CN109997225B (zh) 2020-06-26
US11974431B2 (en) 2024-04-30

Similar Documents

Publication Publication Date Title
KR102636958B1 (ko) 3차원 메모리 디바이스 및 그 제조 방법
US11205656B2 (en) Trench structures for three-dimensional memory devices
US11462558B2 (en) Staircase structure with multiple divisions for three-dimensional memory
US11997851B2 (en) Staircase formation in three-dimensional memory device
US11961760B2 (en) Staircase formation in three-dimensional memory device
US11251043B2 (en) Method and structure for cutting dense line patterns using self-aligned double patterning
US20200312859A1 (en) Three-dimensional memory device having double-width staircase regions and methods of manufacturing the same
TWI782391B (zh) 用於三維儲存設備中的中心階梯結構的底部選擇閘極觸點
US11222789B2 (en) Staircase structure for three-dimensional memory
US20230069420A1 (en) Three-dimensional nand memory and fabrication method thereof
US11901311B2 (en) Memory device and manufacturing method thereof
WO2022046418A1 (en) Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
US20230101155A1 (en) Three dimensional memory device and method of fabrication

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant