KR20220079599A - 3차원 메모리 및 3차원 로직을 갖는 소자 및 형성 방법 - Google Patents

3차원 메모리 및 3차원 로직을 갖는 소자 및 형성 방법 Download PDF

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도쿄엘렉트론가부시키가이샤
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Abstract

반도체 소자를 형성하기 위한 방법이 제공된다. 개시된 방법에서, 적층물이 기판의 작용 표면 상에 형성된다. 적층물은, 기판 위에 위치된 교호하는 제1 층 및 제2 층을 갖는다. 적층물을 제1 영역 및 제2 영역으로 분리하는 분리 구조물이 적층물에 형성되며, 분리 구조물은 기판의 제1 방향으로 연장된다. 제2 영역의 제2 층은 절연 층으로 추가로 대체되며, 제2 영역의 제1 층은 도펀트로 도핑된다.

Description

3차원 메모리 및 3차원 로직을 갖는 소자 및 형성 방법
관련 출원
본 출원은 2019년 10월 11일자로 출원된 미국 가출원 번호 제62/914,150호 및 2020년 2월 26일자로 출원된 미국 정규출원 번호 제16/801,747호의 이익을 주장하며, 이들의 전체 내용은 본원에 참조로 포함된다.
본 개시물은 집적 회로, 및 마이크로 전자 소자의 제조에 관한 것이다. 구체적으로, 본 개시물은 기판 위에 3차원 메모리 구조물 및 3차원 로직(logic) 트랜지스터를 갖는 반도체 소자를 형성하는 것에 관한 것이다.
반도체 소자의 (특히, 미시적 규모의) 제조 시에, 막 형성 증착, 에칭 마스크 생성, 패터닝(patterning), 포토레지스트 현상, 재료 에칭 및 제거 뿐만 아니라, 도핑 처리와 같은, 다양한 제조 공정이 수행된다. 이러한 공정은 기판 상에 원하는 반도체 소자 요소를 형성하기 위해 반복적으로 수행된다. 역사적으로, 트랜지스터는 미세 가공을 통해, 배선/금속 배선이 위에 형성되면서 하나의 평면에 생성되었기 때문에, 2차원(2D) 회로 또는 2D 제조를 특징으로 하였다. 비례 축소 노력으로 2D 회로에서 단위 면적당 트랜지스터의 수를 크게 증가시켰지만, 비례 축소가 한 자릿수 나노미터의 반도체 소자 제조 노드에 진입함에 따라, 비례 축소 노력은 더 많은 문제에 직면하고 있다. 반도체 소자 제조사들은 트랜지스터들이 서로 위에 적층된 3차원(3D) 반도체 소자를 원한다고 표명하였다. 3D 반도체 소자의 제조는, 3D 제조 공정의 다른 양태 뿐만 아니라, 비례 축소, 제조후 공정과 관련된 많은 새롭고 특별한 과제를 제기한다.
임계 치수 비례 축소의 불가피한 포화에도 불구하고, 3D 집적은 반도체 비례 축소를 계속하기 위한 실행 가능한 옵션으로 간주된다. 제조 변동성 및 정전기 소자 한계로 인해, 접점형 게이트 피치(contacted gate pitch)가 이의 비례 축소 한계에 도달함에 따라, 2차원 트랜지스터 밀도 비례 축소가 중단되어 있다. 저항, 커패시턴스, 및 신뢰성 문제가 배선 피치 비례 축소를 제한함으로써, 트랜지스터가 회로 내에 배선될 수 있는 밀도를 제한하기 때문에, 언젠가 이러한 접점형 게이트 피치 비례 축소 한계를 극복할 수 있는 수직형 채널 게이트-전둘레(gate-all-around) 트랜지스터와 같은, 실험적인 새로운 트랜지스터 설계조차도 반도체 비례 축소를 다시 정상 궤도에 올려놓을 것이라고 보장하지 못한다.
3D 집적, 즉 다수의 소자의 수직 적층은, 면적보다는 체적으로 트랜지스터 밀도를 증가시킴으로써, 이러한 비례 축소 한계를 극복하는 것을 목표로 한다. 이러한 아이디어는, 3D NAND를 채택함으로써 플래시 메모리 업계에 의해 성공적으로 입증 및 구현되었다. 예를 들어, CPU 또는 GPU 제품에 사용되는 바와 같은 주류 CMOS VLSI 비례 축소는, 반도체 로드맵을 발전시키는 주요 수단으로서 3D 집적의 채택을 모색하고 있으므로, 활성화 기술을 원하고 있다.
본원의 기술은 동일한 다이 또는 칩 상의 3D NAND 메모리에 인접하는 3D 로직을 포함하는 회로 및 제조 방법을 제공한다. 또한, 이러한 칩은 고성능 3D SRAM을 포함할 수 있다. 본원의 기술은 동일한 초기 나노시트 적층물(nano-sheet stack)을 사용하여, 게이트-전둘레 전계 효과 트랜지스터 소자의 수직 적층물을 형성할 뿐만 아니라, 메모리 셀의 수직 적층물을 형성한다. 따라서, 로직 셀 및 메모리 셀은, 동일한 초기 층 적층물(나노 시트 적층물)로부터 시작하여, 인접한 영역에 형성될 수 있다.
본원의 기술은 에피택셜 실리콘 성장으로부터 채널 재료를 위해 단결정 실리콘을 사용하는 3D 로직을 가능하게 한다. 예를 들어, 교호하는(alternating) 실리콘 및 실리콘-게르마늄 층. NAND 메모리를 위한 영역에서, 실리콘-게르마늄은, 실리콘 산화물과 같은 유전체로 대체된다. 따라서, Si/SiGe/Si/SiGe의 적층물은 본질적으로 Si/SiO/Si/SiO의 적층물로 변환된다. 그 다음, 임의의 유형의 3D NAND 셀이 형성될 수 있다. 또한, 본원의 기술은, 고성능 3D NAND 및 인접 3D 로직 및 SRAM 모두를 위한 단결정 실리콘 수직 채널 및 NAND 워드 라인을 가능하게 한다. 메모리 셀은, 로직을 위한 에피택셜 적층물이 커버되는 동안 형성될 수 있다. SiGe의 제거 및 대체는, 실리콘이 도핑되고 유전체가 대체물로서 사용되는 동안, 실리콘 층을 부유시키기 위한 일시적인 지지 구조물과 함께 2개의 단(stage)으로 달성될 수 있다.
물론, 본원에 개시된 제조 단계의 순서는 명확성을 위해 제시된다. 일반적으로, 이러한 제조 단계는 임의의 적합한 순서로 수행될 수 있다. 추가적으로, 본원의 각각의 상이한 특징, 기술, 구성 등이 본 개시물의 상이한 곳에서 설명될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 수행될 수 있음을 유의해야 한다. 따라서, 본 개시물은 다수의 상이한 방식으로 구현되고 고려될 수 있다.
본 요약 부분은 본 개시물 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 새로운 양태를 명시하지 않는다는 점을 유의해야 한다. 대신에, 이러한 요약은 통상적인 기술에 비해 상이한 실시형태 및 해당 신규성 요소에 대한 예비적인 설명만을 제공한다. 본 발명 및 실시형태의 추가적인 세부 사항 및/또는 가능한 관점에 대하여, 독자는 아래에 추가로 설명되는 바와 같은 본 개시물의 상세한 설명 부분 및 해당 도면을 참조한다.
본 개시물의 일 양태에 따라, 반도체 소자를 형성하기 위한 방법이 제공된다. 개시된 방법에서, 적층물이 기판의 작용 표면 상에 형성된다. 적층물은, 기판 위에 위치된 교호하는 제1 층 및 제2 층을 갖는다. 적층물을 제1 영역 및 제2 영역으로 분리하는 분리 구조물이 적층물 내에 형성되며, 분리 구조물은 기판의 제1 방향으로 연장된다. 제2 영역의 제2 층은 절연 층으로 추가로 대체되며, 제2 영역의 제1 층은 도펀트로 도핑된다.
일부 실시형태에서, 적층물을 형성하기 위해, 기판 위의 에피택시 성장 공정을 통하여 제1 층 및 제2 층이 대안적으로 증착될 수 있다. 제1 층은 실리콘으로 제조될 수 있으며, 제2 층은 실리콘 게르마늄으로 제조될 수 있다. 제2 영역의 제1 층은, N형 도펀트로 도핑될 수 있다.
제2 영역의 제2 층을 절연 층으로 대체하기 위해, 제1 영역이 보호되면서 제2 영역을 핀 구조물로 분리하기 위해, 제2 영역의 기판의 제1 방향을 따라 복수의 트렌치가 형성될 수 있다. 핀 구조물은, 교호하는 제1 층 및 제2 층을 포함할 수 있다. 트렌치 및 핀 구조물은, 기판의 제1 방향에 수직인 기판의 제2 방향을 따라 교호하게 배치될 수 있다. 후속적으로, 제1 지지 구조물이 기판 위에 형성될 수 있다. 제1 지지 구조물은 기판의 제2 방향으로 연장될 수 있으며, 트렌치에 위치될 수 있으므로, 핀 구조물의 제1 부분은 제1 지지 구조물에 의해 노출되고, 핀 구조물의 제2 부분은 제1 지지 구조물에 의해 커버된다. 또한, 제2 층의 제1 부분은 핀 구조물의 제1 부분에서 제거될 수 있다.
제2 층의 제1 부분이 핀 구조물의 제1 부분에서 제거된 후에, 제1 층의 제1 부분은, 핀 구조물의 제1 부분에서 도펀트로 도핑될 수 있다. 핀 구조물의 제1 부분의 제2 층의 제1 부분은 절연 층으로 대체될 수 있다. 후속적으로, 제1 지지 구조물은 제거될 수 있다. 그 다음, 제2 지지 구조물이 형성될 수 있다. 제2 지지 구조물은 기판의 제2 방향으로 연장되며, 트렌치에 위치되므로, 핀 구조물의 제1 부분은 제2 지지 구조물에 의해 커버되고, 핀 구조물의 제2 부분은 노출된다. 제2 층의 제2 부분은 핀 구조물의 제2 부분에서 제거될 수 있다. 핀 구조물의 제2 부분의 제1 층의 제2 부분은 도펀트로 도핑될 수 있다. 그 다음, 핀 구조물의 제2 부분의 제2 층의 제2 부분은 절연 층으로 대체될 수 있다. 제2 지지 구조물이 추가로 제거될 수 있으므로, 핀 구조물은, 기판의 작용 표면 상에 교호하게 배치되는, 절연 층 및 도핑된 제1 층을 포함한다.
개시된 방법에서, 제2 영역의 핀 구조물 중 하나에 3D NAND 소자가 형성될 수 있다. 제2 영역의 핀 구조물 중 하나에 3D NAND 소자를 형성하기 위해, 에칭 공정이 수행되어, 핀 구조물 중 하나에 계단 영역 및 어레이 영역을 형성할 수 있다. 어레이 영역은 계단 영역 사이에 위치될 수 있다. 채널 구조물이 핀 구조물 중 하나의 어레이 영역에 형성될 수 있으며, 채널 구조물은 핀 구조물 중 하나를 통과하고, 기판에 수직인 기판의 제3 방향을 따라 연장된다. 워드라인 접점은 계단 영역에 후속적으로 형성될 수 있다. 워드라인 접점은 핀 구조물 중 하나의 제1 층 상에 놓이며, 기판의 제3 방향을 따라 추가로 연장된다.
일부 실시형태에서, 채널 구조물을 형성하기 위해, 채널 개구부가 핀 구조물 중 하나에 형성될 수 있으며, 채널 개구부는 기판의 제3 방향을 따라 핀 구조물 중 하나를 통과하고, 기판으로 추가로 연장된다. 채널 개구부는, 측벽 및 하부를 가질 수 있다. 차단 층(blocking layer)이 채널 개구부의 측벽을 따라 형성될 수 있으며, 채널 개구부의 하부 위에 위치될 수 있다. 채널 개구부의 차단 층 위에 전하 저장 층이 형성될 수 있다. 채널 개구부의 전하 저장 층 위에 터널링 층이 형성될 수 있다. 또한, 채널 개구부의 하부 위에 위치되는, 터널링 층의 일부분, 전하 저장 층의 일부분, 및 차단 층의 일부분을 제거하기 위해, 에칭 공정이 수행될 수 있다. 하부 채널 접점이 채널 개구부의 하부에 후속적으로 형성될 수 있으며, 하부 채널 접점은 기판으로 추가로 연장된다. 채널 층이 채널 개구부에 형성될 수 있다. 채널 층은 터널링 층 위에 배치되며, 채널 개구부의 측벽을 따라 위치된다. 채널 층은 하부 채널 접점 상에 추가로 위치될 수 있다. 상부 채널 접점이 채널 층 상에 형성될 수 있다.
개시된 방법에서, 게이트-전둘레 전계 효과 트랜지스터(GAA-FET)의 적층물이 기판 위에 위치된 제1 영역에 형성될 수 있다. 제1 영역에 GAA-FET의 적층물을 형성하기 위해, GAA-FET의 적층물의 제1 층이 기판 위에 형성될 수 있다. GAA-FET의 적층물의 제1 층은 제1 GAA-FET를 포함할 수 있으며, 제1 GAA-FET의 소스/드레인 영역 및 채널 영역은 교호하게 배치될 수 있고, 기판의 상부 표면을 따라 배치될 수 있다. 또한, GAA-FET의 적층물의 제2 층이 GAA-FET의 적층물의 제1 층 위에 형성될 수 있다. GAA-FET의 적층물의 제2 층은 제2 GAA-FET를 가질 수 있으며, 제2 GAA-FET의 소스/드레인 영역 및 채널 영역은 교호하게 배치될 수 있고, 기판의 상부 표면을 따라 위치될 수 있다.
일부 실시형태에서, 제1 GAA-FET는 N형 트랜지스터일 수 있으며, 제2 GAA-FET는 P형 트랜지스터일 수 있다. 또한, 제1 GAA-FET의 채널 영역, 및 제2 GAA-FET의 채널 영역이 제1 층에 형성될 수 있다.
본 개시물의 다른 양태에 따라, 반도체 소자가 제공된다. 반도체 소자는 다이 상의 제1 영역을 포함한다. 제1 영역은, 기판 위에 위치된 게이트-전둘레 전계 효과 트랜지스터(GAA-FET)의 적층물을 갖는다. GAA-FET의 적층물은, 교호하는 제1 층 및 제2 층의 제1 적층물에 기초하여 형성될 수 있다. GAA-FET의 적층물의 각각의 층은 각각의 GAA-FET를 포함할 수 있으며, GAA-FET의 적층물의 각각의 층의 각각의 GAA-FET의 소스/드레인 영역 및 채널 영역이 교호하게 배치되고, 기판의 상부 표면을 따라 연장된다. GAA-FET의 적층물의 각각의 층의 각각의 GAA-FET의 채널 영역은, 제1 적층물의 제1 층에 기초하여 형성될 수 있다. 또한, 반도체 소자는, 제1 영역에 인접하게 위치된 다이 상의 제2 영역을 포함한다. 제2 영역은, 제2 적층물에 형성된 수직으로 지향된 NAND 메모리 셀의 어레이를 갖는다. 제2 적층물은, 기판 위에 교호하게 위치된 제1 층 및 절연 층을 포함하며, 제2 적층물의 제1 층은, 수직으로 지향된 NAND 메모리 셀의 어레이의 워드라인 층으로서 기능할 수 있다. 또한, 제1 적층물 및 제2 적층물은, 제1 적층물의 제1 층이 제2 적층물의 제1 층과 정렬되도록, 에피택셜 적층물로 형성된다.
일부 실시형태에서, 에피택셜 적층물은, 기판 상에 교호하게 배치된 제1 층 및 제2 층을 포함할 수 있다. 일부 실시형태에서, 제1 층은 실리콘으로 제조될 수 있으며, 제2 층은 SiGe로 제조될 수 있다. 일부 실시형태에서, 에피택셜 적층물은 분리 구조물에 의해 제1 적층물 및 제2 적층물로 분리될 수 있으며, 분리 구조물은 기판의 제1 방향으로 연장된다.
일부 실시형태에서, 제2 적층물의 제2 층은 제조 단계에서 절연 층으로 대체될 수 있다. 제2 적층물의 제1 층은 도펀트로 도핑될 수 있다.
수직으로 지향된 NAND 메모리 셀의 어레이는, 제2 적층물에 형성되는, 계단 영역 및 어레이 영역을 더 포함할 수 있다. 수직으로 지향된 NAND 메모리 셀의 어레이는, 어레이 영역에 형성된 채널 구조물을 더 포함할 수 있다. 채널 구조물은, 기판에 수직인 수직 방향을 따라 연장될 수 있으며, 어레이 영역의 절연 층 및 제1 층을 통하여 추가로 연장될 수 있다. 수직으로 지향된 NAND 메모리 셀의 어레이는, 계단 영역에 형성된 워드라인 접점을 가질 수 있다. 워드라인 접점은 계단 영역의 제1 층 상에 놓일 수 있으며, 수직 방향을 따라 추가로 연장될 수 있다.
일부 실시형태에서, 채널 구조물 중 하나는, 채널 구조물 중 하나의 하부에 위치된 하부 채널 접점을 더 포함할 수 있다. 하부 채널 접점은, 기판으로 추가로 연장될 수 있다. 채널 구조물 중 하나는, 채널 구조물 중 하나의 측벽을 따라 위치된 차단 층을 더 포함할 수 있으며, 차단 층의 하단부는 하부 채널 접점 상에 위치될 수 있다. 채널 구조물 중 하나는, 차단 층의 측벽을 따라 위치된 전하 저장 층을 가질 수 있으며, 전하 저장 층의 하단부는 하부 채널 접점 상에 위치될 수 있다. 채널 구조물 중 하나는, 전하 저장 층의 측벽을 따라 위치된 터널링 층을 가질 수 있으며, 터널링 층의 하단부는 하부 채널 접점 상에 위치된다. 채널 구조물 중 하나는, 터널링 층의 측벽을 따라 위치된 채널 층을 가질 수 있으며, 채널 층은 하부 채널 접점 상에 위치될 수 있다. 채널 구조물 중 하나는, 채널 층 상에 배치된 상부 채널 접점을 추가로 가질 수 있다.
본 개시물의 양태는 첨부된 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부가 일정한 비율로 도시되지는 않음을 유의한다. 실제로, 다양한 특징부의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시형태에 따라, 기판 상의 적층물 위치의 단면도이다.
도 2, 도 3a, 도 3b, 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 6d, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12 및 도 13은 일부 실시형태에 따라, 적층물을 제조하는 다양한 예시적인 중간 단계의 단면도 및 평면도이다.
도 14 내지 도 21은 일부 실시형태에 따라, 3차원(3D) NAND 메모리 소자를 적층물로 제조하는 다양한 예시적인 중간 단계의 단면도이다.
도 22는 일부 실시형태에 따른 3D NAND 메모리 소자의 개략도이다.
도 23은 일부 실시형태에 따라, 적층물로 형성되고, CFET 소자 및 3D NAND 메모리 소자로 형성되는, 반도체 소자이다.
이하의 개시물은 제공된 청구 대상의 상이한 특징을 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시물을 간략화하기 위해, 구성 요소 및 배치의 구체적인 실시예가 아래에 설명된다. 물론 이들은 단지 실시예일 뿐이며, 제한적인 것으로 의도되지 않는다. 또한, 본 개시물은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간명성 및 명확성을 위한 목적이며, 그 자체가 설명된 다양한 실시형태 및/또는 구성 간의 관계에 영향을 주지 않는다.
또한, "밑에", "아래에", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위한 설명의 편의를 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향과 더불어, 사용 시의 또는 작동 시의 장치의 상이한 배향을 포함하도록 의도된다. 장치는 달리 지향될 수 있으며(90도 또는 다른 방향으로 회전될 수 있으며), 본원에서 사용된 공간적으로 상대적인 기술어도 마찬가지로 이에 따라서 해석될 수 있다.
명세서 전반에 걸쳐서 "일 실시형태" 또는 "실시형태"라는 언급은 실시형태와 함께 설명된 구체적인 특징, 구조, 재료, 또는 특성이 적어도 하나의 실시형태에 포함됨을 의미하지만, 이들이 모든 실시형태에 존재함을 의미하지 않는다. 따라서, 명세서에 걸친 다양한 곳에서 "일 실시형태에서"라는 문구의 출현은 반드시 동일한 실시형태를 지칭하는 것은 아니다. 또한, 구체적인 특징, 구조, 재료, 또는 특성은 하나 이상의 실시형태에서 임의의 적합한 방식으로 조합될 수 있다.
본원의 기술은, 동일한 초기 나노시트 적층물로부터 제조되는 평행한(side-by-side) 3D 로직 및 3D 메모리 셀을 가능하게 한다. CFET(상보형 전계 효과 트랜지스터)와 같은, 3D 로직의 신생 실시형태는, 교호하는 층들의 제1 적층물로 형성될 수 있다. 제1 적층물은, 교호하는 실리콘(Si) 및 실리콘-게르마늄(SiGe) 층들로 형성될 수 있으며, 에피택셜 성장에 의해 형성될 수 있다. 단결정 실리콘의 베이스 층으로부터 성장시킨다는 것은, 에피택셜 층이 단결정일 수도 있음을 의미한다. 따라서, 최대 약 24개의 개별 층의 고품질 층 적층물이 성장될 수 있다. 따라서, 2개 내지 12개의 Si 층이 있을 수 있다. 더 많은 층이 성장될 수 있지만, 일정 수의 층 또는 총 높이의 층 이후에, 층 품질이 저하되기 시작함을 유의한다.
3D NAND 메모리를 포함하는 수직 메모리 셀은, 실리콘과 유전체 간에 교호하는 층의 제2 적층물을 필요로 한다. 본원의 기술은, 초기의 교호하는 Si 및 SiGe 적층물의 일부분을 교호하는 Si 및 유전체 적층물로 변환하는 단계를 포함한다. 도 1은 기판(102) 위에 형성된 제1 영역(또는 로직 영역)(100A) 및 제2 영역(또는 메모리 영역)(100B)을 갖는 에피택셜 적층물(100)을 도시한다. 제1 영역(100A)은, 3D 로직 트랜지스터를 형성하기 위한 출발점으로서 기능하는 제1 적층물일 수 있다. 예를 들어, 주어진 기판으로부터의 벌크 실리콘은, 에피택셜 실리콘-게르마늄 및 에피택셜 실리콘(이 둘 모두는 단결정 방향일 수 있음)을 성장시키기 위해 사용된다. 제2 영역(100B)은, 수직 메모리 셀을 형성하기 위해 사용되는 제2 적층물일 수 있다. 제2 영역(100B)은 제1 영역(100A)의 에피택셜 구조물로 시작되지만, 그 다음, SiGe는 제거되어 산화물과 같은 유전체로 대체된다. 단결정 실리콘은 N형 도펀트로 추가로 도핑된다.
도 1을 계속 참조하면, 에피택셜 적층물(100)의 제1 영역(100A)은, 복수의 제1 층 및 제2 층을 가질 수 있다. 예를 들어, 8개의 제1 층(106a 내지 106h) 및 8개의 제2 층(104a 내지 104h)이 제1 영역(100A)에 포함된다. 일부 실시형태에서, 제1 층(106a 내지 106h)은 실리콘으로 제조될 수 있으며, 제2 층(104a 내지 104h)은 SiGe로 제조될 수 있다. 에피택셜 적층물(100)의 제2 영역(100B)은, 복수의 제1 층 및 절연 층을 가질 수 있다. 예를 들어, 8개의 제1 층(106a 내지 106h) 및 8개의 절연 층(108a 내지 108h)이 제2 영역(100B)에 포함될 수 있다. 일부 실시형태에서, 절연 층(108a 내지 108h)은, 제2 영역(100B)의 제2 층을 SiO와 같은 유전체 재료로 대체함으로써 형성될 수 있다. 도 1은 단지 일 실시예일 뿐이며, 수직 메모리 셀 및 3D 로직 트랜지스터의 구조에 따라, 임의의 수의 제1 층, 제2 층, 및 절연 층이 에피택셜 적층물(100)에 형성될 수 있음을 유의해야 한다.
도 2, 도 3a, 도 3b, 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 6d, 도 7, 도 8, 도 9, 도 10, 도 11 및 도 12는 일부 실시형태에 따라, 에피택셜 적층물을 제조하는 다양한 예시적인 중간 단계의 단면도 및 평면도이다. 공정 흐름은, Si/SiGe/Si/SiGe의 교호하는 층으로 범용 단결정 실리콘 에피택셜 성장된 나노시트 적층물을 형성함으로써 시작될 수 있다. 층의 총 수는 바람직하게는 적어도 5개(적어도 2개의 Si 층)이며, 바람직하게는 30개 미만이다. 도 2는 예시적인 나노시트 적층물(적층물, 또는 에피택셜 적층물로도 지칭됨)(200)을 도시한다. 도 2에 도시된 바와 같이, 에피택셜 적층물(200)은, 기판(102) 상에 8개의 Si 나노평면(또는 층)(106a 내지 106h) 및 8개의 SiGe 나노평면(또는 층)(104a 내지 104h)을 가질 수 있다. Si 층(106a 내지 106h) 및 SiGe 층(104a 내지 104h)은 에피택셜 성장에 의해 형성될 수 있다. Si 층 및 SiGe 층 위에, 유전체 층(110) 및 캡핑(capping) 층(112)이 형성될 수 있다. 도 2의 예시적인 실시형태에서, 유전체 층(110)은 SiO로 제조될 수 있으며, 캡핑 층(112)은 SiN으로 제조될 수 있다. 물론, 유전체 층(110) 및 캡핑 층(112)을 형성하기 위해, 다른 유전체 재료가 도포될 수도 있다.
에피택셜 적층물(또는 적층물)(200)은 2개 이상의 영역으로 분할될 수 있다. 도 3a는 2개의 영역으로 분할되는 적층물(200)의 단면도를 도시하며, 도 3b는 2개의 영역으로 분할되는 적층물(200)의 평면도를 도시한다. 도 3a 및 도 3b에 도시된 바와 같이, 적층물(200)은, 분리 구조물(114)에 의해 2개의 영역(100A 및 100C)으로 분할될 수 있다. 분리 구조물은, 기판(102)의 제1 방향(예를 들어, Y 방향)을 따라 연장될 수 있다. 영역(100A)은 3D 로직 트랜지스터를 형성하기 위해 도포되는 로직 영역일 수 있으며, 영역(100C)은 3D NAND 메모리를 형성하기 위해 도포되는 3D NAND 영역 또는 메모리 영역일 수 있다. 적층물(200)을 분할하는 단계는, 에칭 마스크 및 방향성 반응성 이온 에칭을 사용하여 수행될 수 있다. 예를 들어, 포토레지스트 층(도시되지 않음)이 에피택셜 적층물(200) 상에 증착될 수 있으며, 잠복 패턴(latent pattern)을 형성하도록 화학 방사선의 패턴에 노출된 다음, 양각 패턴(relief pattern)을 형성하도록 현상될 수 있다. 그 다음, 양각 패턴은 에칭 마스크로서 사용된다. 이방성 에칭에 따라, 에피택셜 적층물(200)을 통하여 기판(102) 또는 에칭 정지 층(도시되지 않음)까지 에칭할 수 있다. 이방성 에칭은 본질적으로 적층물(200)에 트렌치를 형성할 수 있으므로, 적층물(200)이 2개의 영역으로 분리될 수 있다. 따라서, 적층물(200)의 Si 나노평면(또는 층) 및 SiGe 나노평면(또는 층)은 더 이상 연속적이지 않다. 그 다음, 포토레지스트 층은 제거될 수 있다. 그 다음, 분리 구조물(114)을 형성하기 위해, 트렌치가 산화물과 같은 유전체 재료로 충전될 수 있다. 임의의 과잉 증착물(overburden)(과도 충전물)은 화학 기계적 폴리싱(CMP) 공정을 통해 폴리싱될 수 있다. 캡핑 층(112)은 CMP 정지 층으로서 사용될 수 있다.
그 다음, 바람직한 실시형태에서, 3D NAND 영역(또는 메모리 영역)(100C)은, 로직 영역(100A)을 처리하기 전에 처리될 수 있다. 도 4는 3D NAND 영역(100C)에 복수의 핀 구조물(118)을 형성하는 예시적인 실시형태를 도시한다. 핀 구조물(118)을 형성하기 위해, 포토레지스트 층(116)과 같은 에칭 마스크(116)가 캡핑 층(112) 상에 형성될 수 있다. 에칭 마스크(116)는, 3D NAND 영역(100C)을 라인의 어레이로 패터닝하는 동안, 로직 영역(100A)을 보호할 수 있다. 그 다음, 메모리 영역(100C)의 에피택셜 적층물(200)을 에칭하기 위한 에칭 공정에 의해, 에칭 마스크(116)가 사용된다. 에칭 공정은, 메모리 영역(110C)에서, 질화물 층(또는 캡핑 층)(112), 산화물 층(또는 유전체 층)(110), 및 모든 노출된 에피택셜 나노시트(예를 들어, 제1 층(106) 및 제2 층(104))를 통하여 이방성으로 에칭할 수 있으며, 기판(102)(또는 다른 에칭 정지 층) 상에서 정지할 수 있다. 메모리 영역(100C)의 재료를 에칭하기 위해 사용되는 화학 물질은 당업자에게 알려져 있음을 유의한다. 에칭 공정의 결과는, 메모리 영역(100C)에 형성된 핀 구조물(118)이다. 또한, 복수의 트렌치(또는 개구부)(120)가 핀 구조물(118) 사이에 위치될 수 있다. 핀 구조물(118)은, 기판(102)의 제1 방향(예를 들어, Y 방향)을 따라 연장될 수 있다.
핀 구조물(118)이 형성된 경우, 에칭 마스크(116)는 제거되며, 기판(102) 위의 개구부(120)는, 산화물 또는 다른 적합한 유전체 재료로 제조될 수 있는 유전체 층(122)으로 충전된다. 그 다음, 캡핑 층(112) 위의 유전체 층(122)으로부터의 임의의 과잉 증착물은, CMP 공정 또는 에칭 백 공정과 같은, 표면 평탄화 공정에 의해 제거될 수 있다. 예시적인 결과는 도 5a 및 도 5b에 도시된다. 도 5a는 단면도이고, 도 5b는 평면도이다.
핀 구조물(118)이 메모리 영역(100C)에 형성된 경우, 핀 구조물(118)을 위한 제1 지지 구조물을 생성하기 위해, 캡핑 층(112) 및 유전체 층(122) 위에 새로운 에칭 마스크가 형성될 수 있다. 도 6a는 예시적인 에칭 마스크(124)가 형성된 적층물(200)의 평면도를 도시한다. 에칭 마스크(124)는 로직 영역(100A)을 보호할 수 있는 동시에, 메모리 영역(100C)에서, 기판(102)의 제2 방향(예를 들어, X 방향)을 따라, 핀 구조물(118)에 수직으로 연장되는 라인(124a)을 형성한다. 후속 도 6b 내지 도 6d에 표시된 단면 절단 라인이 있음을 유의한다. 에칭 마스크(124)가 제자리에 있으면서, 에칭 마스크(124)에 의해 커버되지 않는 유전체 층(122)의 제1 부분(122a)은, 기판(102) 또는 벌크 실리콘에 대한 에칭 공정에 의해 방향성으로 에칭될 수 있다. 에칭 공정의 결과로, 유전체 층(122)의 제1 부분(122a)에 인접한 핀 구조물(118)의 제1 부분을 노출시킨다. 핀 구조물(118)의 제1 부분의 양측 상의 에피택셜 나노시트(예를 들어, 제1 층(106) 및 제2 층(104))는 이에 따라 노출될 수 있다. 또한, 에칭 마스크(124)는 에칭 마스크(124)에 의해 커버되는 유전체 층(122)의 제2 부분을 보호하며, 유전체 층(122)의 제2 부분은 제1 지지 구조물(126)로서 기능할 수 있다.
도 6b는 에칭 마스크(124)를 통하여 절단되는, 도 6a에 도시된 CC' 라인을 따르는 단면도를 도시한다. 유전체 층(122)은 핀 구조물(118) 둘레의 제자리에 계속 있음을 유의한다.
도 6c는 도 6a에 도시된 AA' 라인을 따르는 단면도를 도시한다. AA' 라인을 따라 획득된 단면도는 핀 구조물(118)을 통하여 연장되므로, 교호하는 제1 층(106) 및 제2 층(104)이 보인다.
도 6d는 유전체 층(122)의 제1 부분(122a)이 에칭된 후에, BB' 라인을 따르는 사시도를 도시한다. 도 6d에 도시된 바와 같이, 메모리 영역(100C)을 통하여 연장되는 에칭 마스크(124)의 라인(124a) 사이에 위치된 유전체 층(122)의 제1 부분(122a)은, 핀 구조물(118)로부터 제거되어 복수의 개구부(127)를 형성한다. 따라서, 유전체 층(122)의 제거된 제1 부분(122a)에 인접하는 핀 구조물(118)의 제1 부분은 개구부(127)에서 노출되며, 핀 구조물(118)의 제1 부분의 측벽 상의 제1 층(106) 및 제2 층(104)은 노출되거나 드러나고, 등방성 에칭에 영향을 받기 쉽다. 에칭 마스크(124)에 의해 커버된 유전체 층(122)의 제2 부분은 기둥 형상을 가질 수 있으며, 제1 지지 구조물(126)로서 기능하도록 개구부(127)에 위치된 핀 구조물(118)의 노출된 제1 부분과 교호하게 배치될 수 있다.
에칭 마스크(124)는 후속적으로 제거될 수 있다. 또한, 핀 구조물(118)의 제1 부분의 제2 층(104)은 제거될 수 있다. 핀 구조물(118)의 제1 부분의 제2 층(104)의 제거는, 등방성 에칭 공정에 의해 달성될 수 있다. 등방성 에칭 공정은 기상 에칭 공정일 수 있으며, 제1 층(106)에 비하여 제2 층(104)에 대해 고도로 선택적일 수 있다. 일부 실시형태에서, 등방성 에칭 공정은, 핀 구조물(118)의 제1 부분에서 유전체 층(110)의 제1 부분을 에칭할 수도 있다. 제2 층(104)의 제2 부분은 제1 지지 구조물(126) 내에 유지됨을 유의한다. 제1 지지 구조물(126)의 제2 층(104)의 제2 부분은 후속 단계에서 제거될 수 있다. 남아있는 산화물 기둥(예를 들어, 제1 지지 구조물(126))은, 길이 제한 없이, 핀 구조물(118)의 제1 부분에서 제2 층(104)의 제거 후에, 핀 구조물(118)이 지지될 수 있게 한다. 도 7은 BB' 라인을 따르는 예시적인 결과를 도시하는 것으로서, 핀 구조물(118)의 제1 부분의 제2 층(104)은 등방성 에칭 공정에 의해 제거된다.
핀 구조물(118)의 제1 부분의 제2 층(104)이 제거되면, 핀 구조물(118)의 제1 부분의 제1 층(106)은 도핑 공정에 의해 도핑될 수 있다. 예를 들어, N형 PLAD(플라즈마 도핑) 공정이 적용될 수 있으며, N형 도펀트는, 5E15 내지 1E16 이온/cm2의 도펀트 레벨을 갖는 As 또는 P일 수 있고, 도핑 에너지는 1 내지 5 KeV일 수 있다. 제2 층(104)의 제2 부분은 도핑 공정 동안 제1 지지 구조물(126) 내에 남아있으므로, 핀 구조물(118)의 나노시트(예를 들어, 제1 층(106) 및 제2 층(104))가 길이 제한 없이 지지될 수 있음을 유의한다. 도 8은 BB'를 따르는 도핑 공정의 예시적인 결과를 도시한다.
핀 구조물(118)의 제1 부분의 제2 층(104)이 제거되고, 핀 구조물(118)의 제1 부분의 제1 층(106)이 도핑된 후에, 산화물과 같은 유전체 재료는, 핀 구조물(118)의 제1 부분의 제1 층(106) 사이의 갭에 충전될 수 있다. 유전체 재료의 충전은, 에피택셜 성장 공정, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 또는 다른 적합한 증착 공정에 의해 달성될 수 있다. CMP 공정과 같은 표면 평탄화 공정은, 캡핑 층(112) 위의 과잉 유전체 재료를 제거하기 위해 이후에 선택적으로 수행될 수 있으며, 제1 층(106) 사이의 갭에 남아있는 유전체 재료는 절연 층(108)이 된다. 도 9는 BB' 라인을 따르는 예시적인 결과를 도시한다. 메모리 영역(100C)만이 도 9에 도시되어 있음을 유의해야 한다. 또한, 제2 층(104)은 제1 지지 구조물(126)에 계속 남아있음을 유의해야 한다.
제2 층(104)의 제1 부분이 제거되어 핀 구조물(118)의 제1 부분의 절연 층(108)으로 대체된 후에, 제1 지지 구조물(126)은 제거되어, 핀 지지 구조물(126)에 의해 보호된 핀 구조물(118)의 제2 부분에 연결될 수 있으며, 핀 구조물(118)의 제1 부분을 보호하기 위해, 제2 지지 구조물(130)이 개구부(127)에 형성될 수 있다. 제2 지지 구조물(130)을 형성하기 위해, 유전체(예를 들어, 산화물) 증착이 적용되어, 기판(102) 상의 개구부(127)를 충전할 수 있다. 캡핑 층(112) 위의 임의의 과잉 유전체를 제거하기 위해, 표면 평탄화 공정이 후속적으로 적용될 수 있으므로, 개구부(127)에 남아있는 유전체가 제2 지지 구조물(130)이 된다. 또한, 에칭 마스크(128)가 캡핑 층(112) 위에 형성될 수 있다. 에칭 마스크(128)는, 이전 라인(124a)으로부터 오프셋된 라인(도시되지 않음)을 가질 수 있다. 에칭 마스크(128)의 라인은 개구부(127)에 증착된 제2 지지 구조물(130) 및 핀 구조물(118)의 제1 부분을 커버할 수 있으며, 핀 구조물(118)의 제2 부분에 인접하는 유전체 층(122)의 제2 부분 및 핀 구조물(118)의 제 2 부분을 노출시킬 수 있다. 에칭 마스크(128)는 핀 구조물(118)의 제1 부분에 인접한 위치에서 제2 지지 구조물(130)을 보호하기 위한 라인을 본질적으로 한정하며, 제2 층(104)은 절연 층(108)으로 대체되었고, 제1 층(106)은 도핑되었다. 그 다음, 유전체 층(122)의 제2 부분은 에칭 마스크(128)를 사용하여 에칭 공정에 의해 방향성으로 에칭될 수 있으므로, 제2 지지 구조물(130)은 유지된다. 핀 구조물(118)의 제2 부분은, 캡핑 층(112)의 보호로 인해 에칭 공정 동안 영향을 받지 않음을 유의해야 한다.
도 10은 제1 지지 구조물(126)을 제거하고 제2 지지 구조물(130)을 형성하는 예시적인 실시형태를 도시한다. 도 10에 도시된 바와 같이, 핀 구조물(118)의 제2 부분의 이전에 커버된 제1 층(106) 및 제2 층(104)은 이제 노출되는 반면에, 핀 구조물(118)의 제1 부분의 절연 층(108) 및 제1 층(106)은 제2 지지 구조물(130)에 의해 이제 커버된다. 캡핑 층(112)은, 후속 단계에서 유전체 재료로 대체될 필요가 있는 핀 구조물(118)의 제2 부분에서 제2 층(104)에 대한 에지를 정확하게 한정하기 위한 자기 정렬된 마스크로서 기능할 수 있음을 유의한다.
핀 구조물(118)의 제2 부분의 이전에 커버된 제1 층(106) 및 제2 층(104)이 이제 노출됨으로써, 공정은 이전에 설명된 바와 같이 계속될 수 있다. 핀 구조물(118)의 제2 부분의 제2 층(104)은, 제1 층(106) 사이에 갭을 형성하기 위한 등방성 에칭 공정을 통해 제거될 수 있다. 일부 실시형태에서, 핀 구조물(118)의 제2 부분의 유전체 층(110)의 제2 부분은, 등방성 에칭 공정에 의해 제거될 수도 있다. 제2 층(104)의 제거 이후에 플라즈마 주입 공정이 수행될 수 있으며, 제1 층(106)은, 1 내지 5 KeV의 주입 에너지에 따라, 5E15 내지 1E16 이온/cm2의 도펀트 레벨을 갖는, As 또는 P와 같은 N형 도펀트에 의해 도핑될 수 있다. 도 11은 핀 구조물(118)의 제2 부분의 제1 층(106) 상에 적용된 주입 공정 및 제2 층(104)의 제거의 예시적인 결과를 도시한다.
플라즈마 주입 공정 이후에, 산화물과 같은 유전체 재료는, 핀 구조물(118)의 제2 부분의 제1 층(106) 사이의 갭에 충전될 수 있다. 유전체 재료의 충전은, 에피택셜 성장 공정, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 또는 다른 적합한 증착 공정에 의해 달성될 수 있다. CMP 공정과 같은 표면 평탄화 공정은, 캡핑 층(112) 위의 과잉 유전체 재료를 제거하기 위해 이후에 선택적으로 수행될 수 있으며, 제1 층(106) 사이의 갭에 남아있는 유전체 재료는 절연 층(108)이 된다. 도 12는 핀 구조물(118)의 제2 부분에 절연 층(108)을 형성하는 예시적인 실시형태를 도시한다.
도 13에서, 캡핑 층(112) 및 제2 지지 구조물(130)은 에칭 공정에 의해 제거될 수 있다. 캡핑 층(112) 및 제2 지지 구조물(130)이 제거된 경우, 메모리 영역(100C)은, 도 1의 100B와 유사한 구성을 갖는 메모리 영역(100B)이 된다. 로직 영역(또는 제1 영역)(100A)은 여전히 기판(102) 상에 남아있음을 유의해야 한다.
도 14 내지 도 21은 일부 실시형태에 따라, 메모리 영역(100B)에 3차원(3D) NAND 메모리를 제조하는 다양한 예시적인 중간 단계의 단면도이다. 도 14에서, 워드라인을 형성하기 위한 트림-에칭(trim-etch) 공정이 수행된다. 워드라인의 형성은 통상적인 3D NAND 공정을 따를 수 있음을 유의한다. 예를 들어, 트림-에칭 공정 시에, 포토레지스트 에칭 마스크(132)는, 최상부 제1 층(106h) 위에 패터닝될 수 있으며, 그 다음, 에칭 공정은 기판(102)을 향해 메모리 영역(100B)을 에칭하여, 최하부 제1 층(106a)을 노출시킬 수 있다. 도 15에서, 에칭 마스크(132)는 측방향으로 트리밍된 다음, 에칭 공정이 다시 수행되어, 제2-하부로부터의(second-from-bottom) 제1 층(106b)을 노출시킨다. 트림 및 에칭 공정의 순서에 따라, 모든 제1 층을 노출시키기 위해, 단지 하나의 포토레지스트 마스크(예를 들어, 에칭 마스크(132))가 사용될 수 있음을 유의한다.
계단 에칭 기술(예를 들어, 트림-에칭 공정)은 도 16에 도시된 바와 같이, 최상부 제1 층(106h)에 도달할 때까지 반복된다. 최상부 제1 층(106h)에 도달하도록 트림-에칭 공정이 완료된 경우, 계단 영역(300A 및 300C), 및 어레이 영역(300B)이 메모리 영역(100B)에 형성될 수 있다. 도 16에 도시된 바와 같이, 어레이 영역(300B)은 계단 영역(300A 및 300B) 사이에 배치된다. 계단 영역(300A 및 300C)에서, 제1 층(106)은 계단 구성으로 배치되며, 3D NAND 메모리의 워드라인(106)으로서 기능한다. 어레이 영역(300B)에서, 제1 층(106)은, 3D NAND 메모리의 게이트 전극(또는 제어 게이트)으로서 기능할 수 있다. 도 16에서, 8개의 워드라인(또는 제1 층)(106)이 제공된다. 그러나, 도 16은 단지 일 실시예일 뿐이며, 3D NAND 메모리의 구조에 따라, 임의의 수의 워드라인이 메모리 영역(100B)에 포함될 수 있음을 유의해야 한다.
워드라인(또는 제1 층)(106)이 계단 영역(300A 및 300C)에 형성된 경우, 남아있는 포토레지스트 에칭 마스크(132)가 제거될 수 있다. 그 다음, 적어도 최상부 제1 층(또는 최상부 워드라인)(106h)까지 기판(102)을 충전하기 위해, 산화물 증착 단계가 적용될 수 있다. 산화물 과잉 증착물은 후속적으로 폴리싱될 수 있다. 도 17은 산화물 증착 및 산화물 과잉 증착물 폴리싱의 예시적인 결과를 도시한다. 산화물 과잉 증착물이 완료된 경우, 유전체 층(134)이 형성될 수 있으며, 유전체 층(134)은 계단 영역(300A 및 300C)을 커버한다. 유전체 층(134)은 어레이 영역(300B)을 추가로 커버할 수 있다.
도 18에서, 3D 메모리 비트 에칭이 채널 개구부를 형성할 수 있도록, 기판(102)까지 3D 메모리 비트 에칭을 한정하기 위해, 에칭 마스크(136)가 형성될 수 있다. 채널 개구부는, 워드라인(또는 제1 층)(106) 및 절연 층(108)을 통하여 연장될 수 있으며, 기판(102)을 추가로 노출시킬 수 있다. 단순화 및 명확성을 위해, 채널 개구부(138)가 도 18에 도시될 수 있다. 일부 실시형태에서, 채널 개구부(138)를 형성하기 위해, 자기 정렬 이중/다중 패터닝 기술이 최소 개구부를 한정하기 위해 사용될 수 있다.
에칭 마스크(136)는 제거될 수 있으며, 채널 개구부(138)의 하부 및 측벽을 따라, 전하 트랩(trap) 층(140)이 성장될 수 있다. 일부 실시형태에서, 전하 트랩 층(140)은, 제1 산화물/질화물/제2 산화물(또는 제1 유전체/전하 저장 층/제1 유전체)을 포함할 수 있다. 제1 산화물은 채널 개구부(138)의 측벽을 따라 위치된 차단 층으로서 기능할 수 있으며, 질화물은 차단 층 위에 위치된 전하 저장 층으로서 기능할 수 있고, 제2 산화물은 전하 저장 층 위에 위치된 터널링 층으로서 기능할 수 있다. 그러나, 본 개시물에서, 많은 상이한 전하 트랩핑(trapping) 조합이 이용 가능하다. 도 19는 채널 개구부(138)의 측벽 및 하부를 커버하는 전하 트랩 층(140)을 형성하는 예시적인 결과를 도시한다.
채널 개구부(138)의 하부에서 전하 트랩 층(140)을 제거하여, 기판(102)을 노출시키기 위해, 에칭 공정이 후속적으로 적용될 수 있다. 에피택셜 성장 공정은, 채널 개구부(138)를 충전하기 위해 사용될 수 있다. 에피택셜 성장 공정은, 채널 개구부의 하부에 위치되어 기판(102) 내로 추가로 연장되는, 하부 채널 접점(또는 소스 접점)(142)을 형성할 수 있다. 하부 채널 접점(142)은 N+ 도펀트를 가질 수 있으며, 기판(102)에 연결되도록 구성될 수 있다. 또한, 에피택셜 성장 공정은 채널 층(144)을 형성할 수 있으며, 채널 층(144)은, 전하 트랩 층(140)의 측벽을 따라 배치되어 하부 채널 접점(142) 위에 위치된다. 채널 층(144)은 N+ 도펀트를 가질 수 있으며, 하부 채널 접점(142) 상에 추가로 위치될 수 있다. 에피택셜 성장 공정은, 채널 층(144) 상에 위치된 상부 채널 접점(146)을 추가로 형성할 수 있다. 상부 채널 접점(146)은, 후속 제조 단계에서 비트라인(BL)에 연결되도록 구성된다.
그 다음, 상부 채널 접점(146) 위에 비트라인을 형성하기 위한 비트라인 에칭을 위해, 마스크(도시되지 않음)가 형성될 수 있다. 복수의 비아 개구부(도시되지 않음)를 형성하기 위한 워드라인(제어 게이트(CG)로도 지칭됨) 에칭을 위해, 다른 마스크(도시되지 않음)가 사용될 수 있다. 비아 개구부는 유전체 층(134)을 통하여 연장될 수 있으며, 계단 영역(300A 및 300C)의 워드라인(106) 상에 놓일 수 있으므로, 워드라인(또는 제1 층)(106)은 비아 개구부에 의해 노출될 수 있다. 비아 개구부는, W, Co, Ru, Al, 또는 Cu와 같은 전도성 재료로 추가로 충전될 수 있다. 유전체 층(134) 위의 과잉 전도성 재료를 제거하기 위해, 표면 평탄화가 적용될 수 있다. 비아 개구부에 남아있는 전도성 재료는, 계단 영역(300A 및 300C)의 워드라인 접점이 된다. 도 21은 워드라인 접점(148a 내지 148p)의 형성의 예시적인 결과를 도시한다. 도 21에 도시된 바와 같이, 워드라인 접점(148)은 워드라인(106) 상에 위치되어, 계단 영역(300A 및 300C)의 워드라인(106)에 연결된다. 워드라인 접점(148)이 형성된 경우, 3D NAND 메모리(300)가 기판(102) 위에 형성된다.
도 22는 수직 메모리 셀 스트링(string)을 형성하기 위해 워드라인에 연결된 하나 이상의 에피택셜 성장된 수직 채널 구조물을 포함하는 3D 단일 적층물 NAND 메모리(400)(3D NAND 메모리(400)로도 지칭됨)를 도시한다. 3D NAND 소자에서, 채널 구조물 및 워드라인은 서로 연결되어, 수직 NAND 메모리 셀 스트링을 형성한다. 각각의 수직 NAND 메모리 셀 스트링은, 기판의 제3 방향(또는 Z 방향)을 따라 기판 위에 순차적으로 그리고 직렬로 배치되는, 소스 접점, 선택 게이트 소스(SGS) 트랜지스터, 복수의 메모리 셀(MC), 선택 게이트 드레인(SGD) 트랜지스터, 및 비트라인을 가질 수 있다. 각각의 수직 NAND 메모리 셀 스트링은, 채널 구조물을 둘러싸는 워드라인(WL) 및 채널 구조물로 형성될 수 있다. 도 22에 도시된 바와 같이, 2개의 수직 NAND 메모리 셀 스트링(또는 스트링)(400A 및 400B)은, 메모리 영역(100B)에 형성될 수 있는 3D NAND 메모리(400)에 포함된다. 일부 실시형태에서, 수직 NAND 메모리 셀 스트링(400A)(또는 스트링(400A))은, 수직 NAND 메모리 셀 스트링(400B)과 유사한 구성을 가질 수 있다. 도 22에 도시된 바와 같이, 스트링(400A)은, 소스 접점(142), 선택 게이트 소스(SGS) 트랜지스터(402)의 게이트 전극으로서 기능하는 최하부 워드라인(106a), 최하부 워드라인(106a) 위에 위치되어 메모리 셀의 제어 게이트(CG)의 게이트 전극으로서 기능하는 복수의 워드라인(106b 내지 106g), 선택 게이트 드레인(SGD) 트랜지스터(404)의 게이트 전극으로서 기능하는 최상부 워드라인(106h), 상부 채널 접점(146), 및 상부 채널 접점(146) 위의 비트라인(BL)(150)을 가질 수 있다. 스트링(400A)은, 기판으로부터 연장되고 워드라인(106)을 통하여 추가로 연장되는, 채널 구조물(406)을 가질 수 있다. 채널 구조물(406)은, 전하 트랩 층(140), 소스 접점(142), 채널 층(144), 및 상부 채널 접점(146)을 가질 수 있다. 메모리 셀은, 채널 구조물(406) 및 워드라인(106b 내지 106g)으로 형성된다. SGS 트랜지스터(402)는, 워드라인(106a) 및 채널 구조물(406)로 형성된다. SGD 트랜지스터(404)는, 워드라인(106h) 및 채널 구조물(406)로 형성된다. 스트링(400A 및 400B)은, 선택 라인(SL)에 추가로 연결될 수 있다. SL은, 작동을 위한 워드라인 선택을 수행하도록 구성된다.
통상적인 공정에 따라, 3D NAND 메모리 및 BL, WL, 및 CG(도시되지 않음)를 위한 모든 연결부를 계속 완료할 수 있다. 그 다음, 완료된 3D NAND 메모리는, 게이트-전둘레 나노 채널의 수직 적층물 또는 CFET를 포함할 수 있는 3D 로직 트랜지스터를 생성하기 위해, 공정이 로직 영역(100A)으로 전환되는 동안 커버되어 보호될 수 있다. 예시적인 실시형태가 도 23에 도시될 수 있다. 도 23에 도시된 바와 같이, 반도체 소자(500)는, 기판(102) 위에 위치된 게이트-전둘레 전계 효과 트랜지스터(GAA-FET)의 적층물을 갖는 다이 상의 로직 영역(100A)을 가질 수 있다. 예를 들어, GAA-FET의 적층물은, 기판(102) 위에 위치된 GAA-FET의 3개의 층(502 내지 506)을 가질 수 있다. GAA-FET의 적층물은, 교호하는 제1 층 및 제2 층을 포함하는 제1 영역(100A)에 형성될 수 있다. GAA-FET의 적층물의 각각의 층은, 각각의 GAA-FET를 포함할 수 있다. GAA-FET의 적층물의 각각의 층의 각각의 GAA-FET의 소스/드레인(S/D) 영역 및 채널 영역은 교호하게 배치될 수 있으며, 기판(102)의 상부 표면을 따라 연장될 수 있다. 예를 들어, 층(506)에서, 층(506)의 GAA-FET의 S/D 영역(510) 및 채널 영역(508)은 교호하게 배치되며, 기판(102)의 상부 표면(102a)을 따라 연장된다. 층(506)의 GAA-FET의 채널 영역(508) 및 S/D 영역(510)은 서로 추가로 연결될 수 있다. 또한, GAA-FET의 적층물의 각각의 층의 각각의 GAA-FET의 채널 영역은, 제1 층(106)에 기초하여 형성될 수 있다. 예를 들어, 층(506)의 GAA-FET의 채널 영역(508)은, 제1 층(106)의 2개의 층을 포함할 수 있다.
도 23을 계속 참조하면, 3D NAND 메모리(400)는 다이의 메모리 영역(100B)에 위치되며, 메모리 영역(100B)은 로직 영역(100A)에 인접한다. 3D NAND 메모리(400)는, 메모리 영역(100B)에 형성되는 수직 지향된 NAND 메모리 셀(예를 들어, 400A 및 400B)의 어레이를 갖는다. 메모리 영역(100B)에서, 제1 층 및 절연 층은 기판(102) 위에 교호하게 위치되며, 제1 층은, 수직으로 지향된 NAND 메모리 셀의 어레이의 워드라인으로서 기능한다. 또한, 로직 영역(100A) 및 메모리 영역(100B)은 에피택셜 적층물(예를 들어, 에피택셜 적층물(100))로 형성됨으로써, 로직 영역(100A)의 제1 층은 메모리 영역(100B)의 제1 층과 정렬된다.
일부 실시형태에서, 층(504 및 506)의 GAA-FET는 N형 트랜지스터일 수 있으며, 층(502)의 GAA-FET는 P형 트랜지스터일 수 있다. 일부 실시형태에서, 회로 설계에 따라, 층(504 및 506)의 GAA-FET는 P형 트랜지스터일 수 있으며, 층(502)의 GAA-FET는 N형 트랜지스터일 수 있다.
일부 실시형태에서, 메모리 영역(100B)의 3D NAND 메모리(400) 및 로직 영역(100A)의 GAA-FTE는 서로 연결될 수 있다. 3D NAND 메모리(400)는, 로직 영역(100A)의 GAA-FTE로부터 생성된 데이터를 저장하거나, 데이터 작업을 위해 GAA-FTE에 데이터를 제공하기 위한 메모리 구성 요소로서 기능할 수 있다.
따라서, 본원의 기술은 서로 인접하는 3D 로직 영역 및 3D 메모리 영역을 제공하며, 이들 둘 모두는 공통 에피택셜 적층물로부터 시작되었다.
전술한 설명에서, 공정 시스템의 구체적인 구조, 그리고 그 내부에 사용되는 다양한 구성 요소 및 공정의 설명과 같은, 구체적인 세부 사항이 상술되었다. 그러나, 본원의 기술은 이러한 구체적인 세부 사항으로부터 벗어나는 다른 실시형태로 실시될 수 있으며, 이러한 세부 사항은 설명을 위한 목적이며 제한 사항이 아님을 이해해야 한다. 본원에 개시된 실시형태는 첨부된 도면을 참조하여 설명되었다. 유사하게, 설명을 위한 목적으로, 완전한 이해를 제공하기 위해 구체적인 수, 재료, 및 구성이 상술되었다. 그럼에도 불구하고, 실시형태는 이러한 구체적인 세부 사항 없이 실시될 수 있다. 실질적으로 동일한 기능적 구성을 갖는 구성 요소는 유사한 참조 부호로 표시되므로, 임의의 중복 설명은 생략될 수 있다.
다양한 실시형태의 이해를 돕기 위해 다양한 기술이 다수의 별개의 작업으로 설명되었다. 설명의 순서는 이들 작업이 반드시 순서에 의존하는 것임을 의미하는 것으로 해석되어서는 안된다. 실제로, 이들 작업은 제시된 순서로 수행될 필요가 없다. 설명된 작업은 설명된 실시형태와 상이한 순서로 수행될 수 있다. 다양한 추가적인 작업이 추가적인 실시형태에서 수행될 수 있거나/수행될 수 있고, 설명된 작업이 추가적인 실시형태에서 생략될 수 있다.
본원에서 사용된 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 대상물을 지칭한다. 기판은 소자, 특히 반도체 또는 다른 전자 소자의 임의의 재료 부분 또는 구조물을 포함할 수 있으며, 예를 들어, 반도체 웨이퍼와 같은 베이스 기판 구조물, 레티클, 또는 박막과 같이 베이스 기판 구조물 상에 있거나 위에 놓이는 층일 수 있다. 따라서, 기판은 패터닝된 또는 패터닝되지 않은 임의의 특정 베이스 구조물, 하부층 또는 상부층으로 제한되는 것이 아니라, 오히려 임의의 그러한 층 또는 베이스 구조물, 그리고 층 및/또는 베이스 구조물의 임의의 조합물을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 언급할 수 있지만, 이는 단지 예시적인 목적을 위한 것이다.
또한, 당업자는 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명된 기술의 작업에 대해 많은 변경이 이루어질 수 있음을 이해할 것이다. 이러한 변경은 본 개시물의 범위에 의해 커버되도록 의도된다. 따라서, 본 발명의 실시형태의 전술한 설명은 제한적인 것으로 의도되지 않는다. 오히려, 본 발명의 실시형태에 대한 임의의 제한 사항은 이하의 청구범위에 제시된다.

Claims (20)

  1. 반도체 소자를 형성하는 방법으로서,
    기판의 작용 표면 상에 적층물을 형성하는 단계로서, 상기 적층물은, 상기 기판 위에 위치된 교호하는 제1 층 및 제2 층을 갖는, 단계;
    상기 적층물을 제1 영역 및 제2 영역으로 분리하는 분리 구조물을 상기 적층물에 형성하는 단계로서, 상기 분리 구조물은 상기 기판의 제1 방향으로 연장되는, 단계; 및
    상기 제2 영역의 상기 제2 층을 절연 층으로 대체하고, 상기 제2 영역의 상기 제1 층을 도펀트로 도핑하는 단계를 포함하는,
    반도체 소자를 형성하는 방법.
  2. 제1항에 있어서,
    상기 적층물을 형성하는 단계는,
    상기 기판 위에 에피택시 성장 공정을 통해 상기 제1 층 및 상기 제2 층을 교호하게 형성하는 단계를 포함하며,
    상기 제1 층은 실리콘으로 제조되고, 상기 제2 층은 실리콘 게르마늄으로 제조되는, 방법.
  3. 제2항에 있어서,
    상기 제2 영역의 상기 제1 층을 도핑하는 단계는,
    상기 제2 영역의 상기 제1 층을 N형 도펀트로 도핑하는 단계를 포함하는, 방법.
  4. 제2항에 있어서,
    상기 제2 영역의 상기 제2 층을 대체하는 단계는,
    상기 제1 영역이 보호되면서 상기 제2 영역을 핀 구조물로 분리하기 위해, 상기 제2 영역에 상기 기판의 상기 제1 방향을 따라 트렌치를 형성하는 단계로서, 상기 핀 구조물은 상기 교호하는 제1 층 및 제2 층을 포함하고, 상기 트렌치 및 상기 핀 구조물은, 상기 기판의 상기 제1 방향에 수직인 상기 기판의 제2 방향을 따라 교호하게 배치되는, 단계;
    상기 기판의 상기 제2 방향으로 연장되는 제1 지지 구조물을 형성하는 단계로서, 상기 핀 구조물의 제1 부분이 상기 제1 지지 구조물에 의해 노출되고, 상기 핀 구조물의 제2 부분이 상기 제1 지지 구조물에 의해 커버되도록, 상기 제1 지지 구조물이 상기 트렌치에 위치되는, 단계;
    상기 핀 구조물의 상기 제1 부분에서 상기 제2 층의 제1 부분을 제거하는 단계;
    상기 핀 구조물의 상기 제1 부분의 상기 제1 층의 제1 부분을 상기 도펀트로 도핑하는 단계;
    상기 핀 구조물의 상기 제1 부분의 상기 제2 층의 상기 제1 부분을 상기 절연 층으로 대체하는 단계;
    상기 제1 지지 구조물을 제거하는 단계;
    상기 기판의 상기 제2 방향으로 연장되는 제2 지지 구조물을 형성하는 단계로서, 상기 핀 구조물의 상기 제1 부분이 상기 제2 지지 구조물에 의해 커버되고, 상기 핀 구조물의 상기 제2 부분이 노출되도록, 상기 제2 지지 구조물이 상기 트렌치에 위치되는, 단계;
    상기 핀 구조물의 상기 제2 부분에서 상기 제2 층의 제2 부분을 제거하는 단계;
    상기 핀 구조물의 상기 제2 부분의 상기 제1 층의 제2 부분을 상기 도펀트로 도핑하는 단계;
    상기 핀 구조물의 상기 제2 부분의 상기 제2 층의 상기 제2 부분을 상기 절연 층으로 대체하는 단계; 및
    상기 핀 구조물이 상기 기판의 상기 작용 표면 상에 교호하게 배치되는 상기 절연 층 및 상기 도핑된 제1 층을 포함하도록, 상기 제2 지지 구조물을 제거하는 단계를 더 포함하는, 방법.
  5. 제4항에 있어서,
    상기 제2 영역의 상기 핀 구조물 중 하나에 3D NAND 소자를 형성하는 단계를 더 포함하는, 방법.
  6. 제5항에 있어서,
    상기 제2 영역의 상기 핀 구조물 중 하나에 상기 3D NAND 소자를 형성하는 단계는,
    상기 핀 구조물 중 하나에 계단 영역 및 어레이 영역을 형성하기 위한 에칭 공정을 수행하는 단계로서, 상기 어레이 영역은 상기 계단 영역 사이에 위치되는, 단계;
    상기 핀 구조물 중 하나의 상기 어레이 영역에 채널 구조물을 형성하는 단계로서, 상기 채널 구조물은 상기 핀 구조물 중 하나를 통과하고, 상기 기판에 수직인 상기 기판의 제3 방향을 따라 연장되는, 단계; 및
    상기 계단 영역에 워드라인 접점을 형성하는 단계를 더 포함하며,
    상기 워드라인 접점은 상기 핀 구조물 중 하나의 상기 제1 층 상에 놓이고, 상기 기판의 상기 제3 방향을 따라 추가로 연장되는, 방법.
  7. 제6항에 있어서,
    상기 채널 구조물을 형성하는 단계는,
    상기 핀 구조물 중 하나에 채널 개구부를 형성하는 단계로서, 상기 채널 개구부는 상기 기판의 상기 제3 방향을 따라 상기 핀 구조물 중 하나를 통과하고, 상기 기판으로 추가로 연장되며, 상기 채널 개구부는 측벽 및 하부를 갖는, 단계;
    상기 채널 개구부의 상기 측벽을 따라 그리고 상기 채널 개구부의 상기 하부 위에 차단 층을 형성하는 단계;
    상기 채널 개구부의 상기 차단 층 위에 전하 저장 층을 형성하는 단계; 및
    상기 채널 개구부의 상기 전하 저장 층 위에 터널링 층을 형성하는 단계를 더 포함하는, 방법.
  8. 제7항에 있어서,
    상기 채널 구조물을 형성하는 단계는,
    상기 채널 개구부의 상기 하부 위에 위치되는, 상기 차단 층의 일부분, 상기 전하 저장 층의 일부분, 및 상기 터널링 층의 일부분을 제거하기 위한 에칭 공정을 수행하는 단계;
    상기 채널 개구부의 상기 하부에 하부 채널 접점을 형성하는 단계로서, 상기 하부 채널 접점은 상기 기판으로 추가로 연장되는, 단계;
    상기 채널 개구부에 채널 층을 형성하는 단계로서, 상기 채널 층은 상기 터널링 층 위에 배치되고, 상기 채널 개구부의 상기 측벽을 따라 위치되며, 상기 채널 층은 상기 하부 채널 접점 상에 추가로 위치되는, 단계; 및
    상기 채널 층 상에 상부 채널 접점을 형성하는 단계를 더 포함하는, 방법.
  9. 제1항에 있어서,
    상기 기판 위에 위치되는, 게이트-전둘레 전계 효과 트랜지스터(GAA-FET)의 적층물을 상기 제1 영역에 형성하는 단계를 더 포함하는, 방법.
  10. 제9항에 있어서,
    상기 게이트-전둘레 전계 효과 트랜지스터의 적층물을 상기 제1 영역에 형성하는 단계는,
    상기 기판 위에 상기 GAA-FET의 적층물의 제1 층을 형성하는 단계로서, 상기 GAA-FET의 적층물의 상기 제1 층은 제1 GAA-FET를 포함하고, 상기 제1 GAA-FET의 소스/드레인 영역 및 채널 영역은 교호하게 배치되며, 상기 기판의 상부 표면을 따라 배치되는, 단계; 및
    상기 GAA-FET의 적층물의 상기 제1 층 위에 상기 GAA-FET의 적층물의 제2 층을 형성하는 단계를 더 포함하며,
    상기 GAA-FET의 적층물의 상기 제2 층은 제2 GAA-FET를 갖고,
    상기 제2 GAA-FET의 소스/드레인 영역 및 채널 영역은 교호하게 배치되며, 상기 기판의 상기 상부 표면을 따라 위치되는, 방법.
  11. 제10항에 있어서,
    상기 제1 GAA-FET는 N형이며, 상기 제2 GAA-FET는 P형인, 방법.
  12. 제11항에 있어서,
    상기 제1 GAA-FET의 상기 채널 영역 및 상기 제2 GAA-FET의 상기 채널 영역은 상기 제1 층에 형성되는, 방법.
  13. 반도체 소자로서,
    기판 위에 위치된 게이트-전둘레 전계 효과 트랜지스터(GAA-FET)의 적층물을 갖는 다이 상의 제1 영역으로서, 상기 GAA-FET의 적층물은 교호하는 제1 층 및 제2 층의 제1 적층물에 기초하여 형성되고, 상기 GAA-FET의 적층물의 각각의 층은 각각의 GAA-FET를 포함하며, 상기 GAA-FET의 적층물의 각각의 층의 상기 각각의 GAA-FET의 소스/드레인 영역 및 채널 영역은 교호하게 배치되고, 상기 기판의 상부 표면을 따라 연장되며, 상기 GAA-FET의 적층물의 각각의 층의 상기 각각의 GAA-FET의 상기 채널 영역은 상기 제1 적층물의 상기 제1 층에 기초하여 형성되는, 제1 영역; 및
    상기 제1 영역에 인접하게 위치된 상기 다이 상의 제2 영역을 포함하며,
    상기 제2 영역은, 제2 적층물로 형성되는 수직으로 지향된 NAND 메모리 셀의 어레이를 갖고,
    상기 제2 적층물은, 상기 기판 위에 교호하게 위치되는 상기 제1 층 및 절연 층을 포함하며,
    상기 제2 적층물의 상기 제1 층은, 상기 수직으로 지향된 NAND 메모리 셀의 어레이의 워드라인으로서 기능하고,
    상기 제1 적층물 및 상기 제2 적층물은, 상기 제1 적층물의 상기 제1 층이 상기 제2 적층물의 상기 제1 층과 정렬되도록, 에피택셜 적층물로 형성되는,
    반도체 소자.
  14. 제13항에 있어서,
    상기 에피택셜 적층물은, 상기 기판 상에 교호하게 배치되는 상기 제1 층 및 상기 제2 층을 포함하는, 반도체 소자.
  15. 제14항에 있어서,
    상기 제1 층은 실리콘으로 제조되며, 상기 제2 층은 SiGe로 제조되는, 반도체 소자.
  16. 제14항에 있어서,
    상기 에피택셜 적층물은, 분리 구조물에 의해 상기 제1 적층물 및 상기 제2 적층물로 분리되며,
    상기 분리 구조물은 상기 기판의 제1 방향으로 연장되는, 반도체 소자.
  17. 제16항에 있어서,
    상기 제2 적층물의 상기 제2 층은 상기 절연 층으로 대체되는, 반도체 소자.
  18. 제17항에 있어서,
    상기 제2 적층물의 상기 제1 층은 도펀트로 도핑되는, 반도체 소자.
  19. 제18항에 있어서,
    상기 수직으로 지향된 NAND 메모리 셀의 어레이는,
    상기 제2 적층물에 형성되는, 계단 영역 및 어레이 영역;
    상기 어레이 영역에 형성된 채널 구조물로서, 상기 채널 구조물은 상기 기판에 수직인 수직 방향을 따라 연장되고, 상기 어레이 영역에서 상기 제1 층 및 상기 절연 층을 추가로 통과하는, 채널 구조물; 및
    상기 계단 영역에 형성된 워드라인 접점을 더 포함하며,
    상기 워드라인 접점은 상기 계단 영역에서 상기 제1 층 상에 놓이고, 상기 수직 방향을 따라 추가로 연장되는, 반도체 소자.
  20. 제19항에 있어서,
    상기 채널 구조물 중 하나는,
    상기 채널 구조물 중 하나의 하부에 위치된 하부 채널 접점으로서, 상기 하부 채널 접점은 상기 기판으로 추가로 연장되는, 하부 채널 접점;
    상기 채널 구조물 중 하나의 측벽을 따라 위치된 차단 층으로서, 상기 차단 층의 하단부는 상기 하부 채널 접점 상에 위치되는, 차단 층;
    상기 차단 층의 측벽을 따라 위치된 전하 저장 층으로서, 상기 전하 저장 층의 하단부는 상기 하부 채널 접점 상에 위치되는, 전하 저장 층;
    상기 전하 저장 층의 측벽을 따라 위치된 터널링 층으로서, 상기 터널링 층의 하단부는 상기 하부 채널 접점 상에 위치되는, 터널링 층;
    상기 터널링 층의 측벽을 따라 위치된 채널 층으로서, 상기 채널 층은 상기 하부 채널 접점 상에 위치되는, 채널 층; 및
    상기 채널 층 상에 배치된 상부 채널 접점을 더 포함하는, 반도체 소자.
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