TW202135295A - 形成有三維記憶體及三維邏輯的裝置及方法 - Google Patents

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Abstract

本文提供一種半導體裝置的形成方法。在所揭露的方法中，在一基板之一工作表面上形成一堆疊。該堆疊具有定位於該基板上方之交替的第一層及第二層。於該堆疊中形成一分隔結構，使該堆疊分隔成第一區域及第二區域，其中該分隔結構係以該基板之第一方向延伸。該第二區域中之該第二層係進一步以絕緣層來取代，以及將該第二區域中之該第一層以摻雜劑摻雜。

Description

形成有三維記憶體及三維邏輯的裝置及方法
[相關申請案]本申請案主張2019年10月11日提交的美國臨時專利申請案第62/914,150號以及2020年2月26日提交的美國非臨時專利申請案第16/801,747號之優先權，其所有揭露內容皆以參照的方法引入本文中。
本揭露內容係關於積體電路以及微電子裝置生產。具體而言，本揭露內容係關於在基板上方形成具有三維記憶體結構及三維邏輯電晶體的半導體裝置。
在半導體裝置（尤其是在微觀尺度上）的生產中，會執行例如成膜沉積、蝕刻遮罩生產、圖案化、光阻顯影、材料蝕刻及移除、以及摻雜處理的各種生產製程。這些製程係重複地進行以在基板上形成期望之半導體裝置元件。歷史上，透過微生產，已在平面中建立電晶體，其上方形成有佈線／金屬化，且因此已特徵化為二維（2D）電路或2D生產。微縮的努力已大幅地增加在2D電路中每單位面積電晶體的數量，然而隨著微縮進入個位數奈米半導體裝置生產節點而面臨更大的挑戰。半導體裝置生產商已表現出對於電晶體在彼此上方堆疊之三維（3D）半導體電路的期望。3D半導體裝置的生產提出了許多與微縮、後生產製程以及其他3D生產製程層面相關聯之新穎獨特的挑戰。
儘管臨界尺寸縮放無可避免的出現飽和，但3D整合被視為繼續進行半導體縮放的可行選擇。由於生產的可變性及靜電裝置的限制，當接觸的閘極間距達到其縮放極限時，二維電晶體密度縮放便停止了。即使是實驗性的新電晶體設計，例如垂直通道全閘極電晶體，也許有一天能夠克服這些接觸的閘極間距縮放比例限制，但由於電阻、電容和可靠性的考量限制了線距縮放，從而限制了電晶體可用於佈線到電路中的密度，便無法保證使半導體縮放回到正軌。
3D整合（即多個裝置的垂直堆疊）旨在藉由在體積中而非面積中增加電晶體密度來克服這些微縮的限制。此想法已成功地由快閃記憶體產業以採用3D NAND來證明與實施。例如，在CPU或GPU產品中使用的主流CMOS VLSI縮放技術正在探索採用3D整合作為推動半導體發展藍圖的主要手段，因此需要實現技術。
本文的技術提供了一種電路和生產方法，其包含在相同晶粒或晶片上與3D NAND記憶體相鄰的3D邏輯。此類晶片還可以包含高性能3D SRAM。本文技術使用同一初始奈米片堆疊以形成全閘極場效電晶體裝置之垂直堆疊以及記憶體單元之垂直堆疊。因此邏輯單元及記憶體單元可以從同一初始層堆疊（奈米片堆疊）開始而形成在相鄰區域中。
本文的技術使3D邏輯能夠將單晶矽用於磊晶矽生長的通道材料。例如矽和矽鍺的交替層。在用於NAND記憶體的區域中，矽鍺係由例如矽氧化物的介電質取代。因此，Si/SiGe/Si/SiGe的堆疊基本上被轉換為Si/SiO/Si/SiO的堆疊。接著可以形成任何類型的3D NAND單元。本文中的技術還為高性能3D NAND和相鄰的3D 邏輯和SRAM啟用了單晶矽垂直通道和NAND文字線。可以在覆蓋邏輯用之磊晶堆疊的同時形成記憶體單元。可以藉由臨時支撐結構分兩階段實現SiGe的移除和取代，以在摻雜矽和使用介電質作為取代時懸掛矽層。
當然，此處揭露之生產步驟的順序係為了清楚起見而提出。通常，這些生產步驟可以以任何合適的順序執行。此外，雖然此處每一不同特徵、技術、配置等係在本文不同的地方所討論，吾人應當注意的是每個概念均可獨立執行或彼此組合使用。因此，可以以許多不同的方式來體現和查看本揭露內容。
吾人應注意，本發明內容部分並未指出本揭露內容或申請專利範圍之發明的每個實施例以及/或遞增的新穎方面。取而代之的，本發明內容部分僅提供了對不同實施例的初步討論以及相對於習知技術之新穎性的相應要點。對於本發明和實施例的額外細節以及/或可能的觀點，讀者可以前往「實施方式」部分以及本揭露內容之相應圖示，如下面所進一步討論者。
根據本揭露內容的一態樣，提供了一種用於形成半導體裝置的方法。在所揭露的方法中，在基板之工作表面上形成一堆疊。該堆疊具有定位於該基板上方之交替的第一層及第二層。於該堆疊中形成一分隔結構，使該堆疊分隔成第一區域及第二區域，該分隔結構係以該基板之第一方向延伸。進一步以絕緣層來取代該第二區域中之該第二層，且將該第二區域中之該第一層以一摻雜劑摻雜。
在一些實施例中，為了形成該堆疊，可以透過磊晶生長製程而在基板上方交替形成該第一層及該第二層。該第一層係由矽製成，該第二層係由矽鍺製成。該第二區域中之該第一層可以一N型摻雜劑來摻雜。
為了以絕緣層來取代該第二區域中之該第二層，可以在該第二區域中沿著該基板之該第一方向形成多個溝槽，以將該第二區域分隔成鰭狀結構同時保護該第一區域。該鰭狀結構可包含交替之該第一層及該第二層。該溝槽以及該鰭狀結構係沿著該基板之第二方向交替佈置，該第二方向係正交於該基板之該第一方向。接著可在基板上方形成第一支撐結構。第一支撐結構可延伸在該基板之該第二方向上且定位於該溝槽處，俾使該鰭狀結構之第一部分被該第一支撐結構暴露，且該鰭狀結構之第二部分被該第一支撐結構覆蓋。接著，移除該鰭狀結構之該第一部分中之該第二層的第一部分。
將該鰭狀結構之該第一部分中之該第二層的第一部分移除之後，將該鰭狀結構之該第一部分中之該第一層的第一部分以摻雜劑摻雜。將該鰭狀結構之該第一部分中之該第二層的該第一部分以絕緣層取代。接下來移除該第一支撐結構。接著可以形成第二支撐結構。第二支撐結構係在該基板之該第二方向上延伸且係定位於該溝槽處，俾使該鰭狀結構之該第一部分被該第二支撐結構覆蓋，且該鰭狀結構之該第二部分露出。可以移除該鰭狀結構之該第二部分中之該第二層的第二部分。可以將該鰭狀結構之該第二部分中之該第一層的第二部分以摻雜劑摻雜。接著可以將該鰭狀結構之該第二部分中之該第二層的該第二部分以該絕緣層取代。進一步將該第二支撐結構移除，使得該鰭狀結構包含交替配置在基板之工作表面上之該絕緣層以及該摻雜的第一層。
在所揭露的方法中，可以在第二區域中之鰭狀結構的其中之一中形成3D NAND裝置。為了在該第二區域中之該鰭狀結構的該一中形成3D NAND裝置，可以執行蝕刻製程以在該鰭狀結構之該一中形成複數階梯區域及一陣列區域。該陣列區域可以位於該複數階梯區域之間。可以在該鰭狀結構之該一之該陣列區域中形成一通道結構，該通道結構係穿過該鰭狀結構之該一且沿著正交於該基板之該基板的第三方向延伸。接著可以在該階梯區域中形成文字線接觸件。該文字線接觸件係落在該鰭狀結構之該一之該第一層上，且進一步沿著該基板之該第三方向延伸。
在一些實施例中，為了形成該通道結構，可以在該鰭狀結構之該一中形成通道開口，該通道開口係沿著該基板之該第三方向穿過該鰭狀結構之該一，且進一步延伸至該基板中。該通道開口可具有側壁及一底部。可以在沿著該通道開口之該側壁處形成一阻擋層且定位於在該通道開口之該底部上方。可以在該通道開口中之該阻擋層上方形成電荷儲存層。可以在於該通道開口中之該電荷儲存層上方形成穿隧層。且，可以執行蝕刻製程以移除定位於該通道開口之該底部上方之該阻擋層之一部分、該電荷儲存層之一部分、以及該穿隧層之一部分。接著可以在該通道開口之該底部處形成一底部通道接觸件，該底部通道接觸件係進一步延伸至該基板中。可以在該通道開口中形成一通道層。該通道層係安置在該穿隧層上方且沿著該通道開口之該側壁定位。該通道層係進一步定位於該底部通道接觸件上。可以在該通道層上形成一頂部通道接觸件。
在所揭露之方法中，可以在該第一區域中形成一全閘極場效電晶體（GAA-FET）堆疊而定位於該基板上方。為了在該第一區域中形成該全閘極場效電晶體（GAA-FET）堆疊，可以在該基板上方形成該GAA-FET堆疊之第一層。該GAA-FET堆疊之該第一層可以包含第一GAA-FET，其中該第一GAA-FET之源極/汲極區域及通道區域可以交替地沿著該基板之上表面配置。此外，可以在該GAA-FET堆疊之該第一層上方形成該GAA-FET堆疊之第二層。該GAA-FET堆疊之該第二層具有第二GAA-FET，該第二GAA-FET之源極/汲極區域以及通道區域係交替設置且沿著該基板之該上表面而定位。
在一些實施例中，該第一GAA-FET可以是N型電晶體且該第二GAA-FET可以是P型電晶體。此外該第一GAA-FET之該通道區域以及該第二GAA-FET之該通道區域係形成於該第一層中。
根據本揭露內容之另一態樣，係提供一種半導體裝置。該半導體裝置包含在晶粒上的第一區域。該第一區域具有定位於基板上方之全閘極場效電晶體（GAA-FET）堆疊。該GAA-FET堆疊可以基於交替之第一層及第二層的第一堆疊而形成。該GAA-FET堆疊之每一層包含各別之GAA-FET，該GAA-FET堆疊之每一層中之該各別GAA-FET的源極/汲極區域以及通道區域係交替設置且沿著該基板之上表面延伸。該GAA-FET堆疊之每一層中之該各別GAA-FET的該通道區域可以基於該第一堆疊之該第一層而形成。該半導體裝置亦包含定位於與該第一區域相鄰之該晶粒上的第二區域。該第二區域具有形成於該第二堆疊中之一垂直定向NAND記憶體單元陣列。該第二堆疊包含交替設置於該基板上方之第一層及絕緣層，該第二堆疊中之該第一層可以用作為該垂直定向NAND記憶體單元陣列的字元線。此外，該第一堆疊及該第二堆疊係從一磊晶堆疊形成，使得該第一堆疊中之該第一層與該第二堆疊中之該第一層對準。
在一些實施例中，該磊晶堆疊可以包含交替設置於該基板上之該第一層及該第二層。在一些實施例中，該第一層可以由矽製成而該第二層可以由SiGe製成。在一些實施例中，該磊晶堆疊係藉由一分隔結構而分隔成該第一堆疊以及該第二堆疊，該分隔結構係沿著該基板之第一方向延伸。
在一些實施例中，可以在製造步驟中將該第二堆疊中之該第二層以該絕緣層取代。該第二堆疊中之該第一層可以被摻雜劑摻雜。
該垂直定向NAND記憶體單元陣列可以更包含形成於該第二堆疊中之階梯區域以及一陣列區域。該垂直定向NAND記憶體單元陣列亦可以包含形成於該陣列區域中之通道結構。該通道結構係沿著正交於該基板的一垂直方向延伸，且進一步穿過該陣列區域中之該第一層及該絕緣層。該垂直定向NAND記憶體單元陣列進一步可以具有形成於該階梯區域中之文字線接觸件。該文字線接觸件可以落在該階梯區域中之該第一層上且進一步沿著該垂直方向延伸。
在一些實施例中，該通道結構的其中之一可以更包含位於該通道結構之該一之底部處的底部通道接觸件。該底部通道接觸件進一步可以在該基板中延伸。該通道結構之該一可亦包含沿著該通道結構之該一之側壁定位之阻擋層，該阻擋層之底端可以定位於該底部通道接觸件上。該通道結構之該一可以具有沿著該阻擋層之側壁定位之電荷儲存層，該電荷儲存層之底端可以定位於該底部通道接觸件上。該通道結構之該一可以具有沿著該電荷儲存層之側壁定位之穿隧層，該穿隧層之底端係定位於該底部通道接觸件上。該通道結構之該一可以具有沿著該穿隧層之側壁定位之通道層，該通道層可以定位於該底部通道接觸件上。該通道結構之該一可進一步具有設置於該通道層上之頂部通道接觸件。
以下揭露內容提供了用於實現所提供之專利標的之不同特徵的許多不同的實施例或範例。以下描述之組件和佈置的特定範例係為了簡化本揭露內容。當然，這些僅僅是範例，而無意於進行限制。另外，本揭露內容可以在各個範例中重複參考數字以及/或字母。該重複是出於簡化和清楚的目的，且其本身並不指示所討論的各個實施例及/或配置之間的關係。
此外，為了便於描述，本文中可以使用例如「在...下方」、「在...之下」、「較低處」、「在...之上」、「較上方」之類的空間相對用語，以便於描述如圖所示之一個元件或特徵與另一（或多個）元件或特徵的關係。除了在圖中描述的方位之外，空間相對用語還意圖涵蓋設備在使用或操作中的不同方位。該設備可以以其他方式定向（旋轉90度或以其他定向），並且在此使用的空間相對描述用語可以同樣地被相應地解釋。
在整個說明書中對「一個實施例」或「一實施例」的引用是指結合該實施例描述的特定特徵、結構、材料或特性而包含在至少一個實施例中，但並不表示它們是存在於每個實施例中。因此，在整份說明書中於各處出現的用語「在一實施例中」不一定是指同一實施例。此外，在一或多個實施例中，可以以任何合適的方式組合特定的特徵、結構、材料或特性。
本文中的技術使得能夠在3D邏輯電晶體上堆疊3D NAND記憶體單元。例如CFET（互補式場效電晶體）或其他全閘極奈米通道（奈米線或奈米片）電晶體的3D邏輯電晶體的新興實施例可以由交替層的較佳堆疊而形成。可以在3D邏輯電晶體的頂部上形成配線層。接著將3D NAND（垂直-NAND）記憶體單元形成在配線層的頂部上。3D NAND記憶體單元可以由氧化物和摻雜多晶矽的交替層或由氧化物和金屬的交替層形成。接著將該3D NAND記憶體單元通過配線層而電連接到底層3D邏輯電晶體。
本文的技術實現了由相同初始奈米片堆疊製成之並排3D邏輯和3D記憶體單元。可以從交替層之第一堆疊形成例如CFET（互補式場效電晶體）之3D邏輯的新穎實施例。第一堆疊可以由交替的矽（Si）和矽-鍺（SiGe）層形成，且可以藉由磊晶生長形成。從單晶矽之基礎層生長代表磊晶層也可以是單晶矽。因此可以生長多達大約24層個別層的高品質層堆疊。因此可以有兩層到十二層的矽層。吾人應注意，可以生長更多的層，但是在一定數量的層或層的總高度之後，層品質開始下降。
包含3D NAND記憶體之垂直記憶體單元需要一個在矽和介電質之間交替的第二層堆疊。本文的技術包含將初始交替之Si和SiGe堆疊的一部分轉換為Si和介電質的交替堆疊。圖1顯示磊晶堆疊100，其具有形成在基板102上方的第一區域（或邏輯區域）100A和第二區域（或記憶體區域）100B。第一區域100A可以是用作形成3D邏輯電晶體之起始點的第一堆疊。例如，來自給定基板的塊狀矽被用於生長磊晶矽鍺和磊晶矽，此兩者都可以是單晶取向。第二區域100B可以是用於形成垂直記憶體單元的第二堆疊。第二區域100B以第一區域100A之磊晶結構開始，但是隨後移除SiGe並用例如氧化物的介電質取代。單晶矽係進一步摻雜有N型摻雜劑。
仍然參考圖1，磊晶堆疊100之第一區域100A可以具有多個第一層和第二層。例如，在第一區域100A中包含8個第一層106a-106h和8個第二層104a-104h。在一些實施例中，第一層106a-106h可以由矽製成，第二層104a-104h可以由SiGe製成。磊晶堆疊100之第二區域100B可以具有多個第一層和絕緣層。例如，第二區域100B中可以包含8個第一層106a-106h和8個絕緣層108a-108h。在一些實施例中，可以使用例如SiO2 的介電材料來取代第二區域100B中之第二層而形成絕緣層108a-108h。吾人應該注意的是，圖1僅是範例，並且可以根據3D邏輯電晶體和垂直記憶體單元的結構在磊晶堆疊100中形成任意數量的第一層、第二層和絕緣層。
圖2、3A、3B、4、5A、5B、6A、6B、6C、6D、7、8、9、10、11、12、13為橫剖面圖及俯視圖，說明根據一些實施例之生產該磊晶堆疊之各個範例性中間步驟。製造流程可以始於用Si/SiGe/Si/SiGe的交替層來形成通用的單晶矽磊晶生長的奈米片堆疊。層的總數量較佳為至少5層（至少兩個Si層）且較佳小於30層。圖2顯示範例性奈米片堆疊（也稱為堆疊或磊晶堆疊）200。如圖2所示，磊晶堆疊200可以具有在基板102上的8個Si奈米平面（或層）106a-106h以及8個SiGe 奈米平面（或層）104a-104h。Si層106a-106h和SiGe層104a-104h可以透過磊晶生長而形成。在Si層和SiGe層上方可以形成介電層110和帽蓋層112。在圖2的範例性實施例中，介電層110可以由SiO製成，且帽蓋層112可以由SiN製成。當然，也可以應用其他介電材料來形成介電層110和帽蓋層112。
磊晶堆疊（或堆疊）200可以區分成兩個或更多個區域。圖3A顯示分成兩個區域之堆疊200的橫剖面圖，圖3B顯示被分成兩個區域之堆疊200的俯視圖。如圖3A和3B所示，堆疊200可藉由分隔結構114而分成兩個區域100A和100C。該分隔結構可以沿著基板102的第一方向（例如Y方向）延伸。區域100A可以是用於形成3D邏輯電晶體的邏輯區域，且區域100C可以是用於形成3D NAND記憶體的3D NAND區域或記憶體區域。可以使用蝕刻遮罩以及定向反應性離子蝕刻來執行堆疊200的劃分。例如，可以在磊晶堆疊200上沉積一光阻層（未示出），將光阻層暴露於光化輻射的圖案以形成潛伏圖案，然後顯影以形成浮雕圖案。接著將浮雕圖案用作為蝕刻遮罩。各向異性蝕刻可以蝕刻穿過磊晶堆疊200向下直到基板102或蝕刻停止層（未示出）。各向異性蝕刻可以在堆疊200中主要形成溝槽，使得堆疊200可以被分成兩個區域。因此，堆疊200中的Si奈米平面（或層）和SiGe奈米平面（或層）便不再連續。接著可以移除光阻層。然後可以用例如氧化物的介電材料填充溝槽，以形成分隔結構114。任何過量物（過度填充）都可以藉由化學機械拋光（CMP）製程進行拋光。帽蓋層112可以用作為CMP停止層。
接下來，在一較佳實施例中，可以在處理邏輯區域100A之前處理 3D NAND區域（或記憶體區域）100C。圖4顯示在3D NAND區域100C中形成多個鰭狀結構118的範例性實施例。為了形成鰭狀結構118，可以在帽蓋層112上形成例如光阻層116的蝕刻遮罩116。蝕刻遮罩116可以在以線陣列圖案化3D NAND區域100C的同時保護邏輯區域100A。接著使用蝕刻遮罩116藉由蝕刻製程來蝕刻在記憶體區域100C中之磊晶堆疊200。蝕刻製程可以各向異性地蝕刻穿過記憶體區域100C中的氮化物層（或帽蓋層）112、氧化物層（或介電層）110以及所有未覆蓋的磊晶奈米片（例如第一層106和第二層104 ），並停止在基板102 （或其它蝕刻停止層）上。應注意，用於蝕刻記憶體區域100C中之材料的化學物質為本領域具有一般通常知識者已知的。蝕刻製程的結果是在記憶體區域100C中形成的鰭狀結構118。另外，多個溝槽（或開口）120可以位於鰭狀結構118之間。鰭狀結構118可以沿著基板102的第一方向（例如Y方向）延伸。
當鰭狀結構118形成，便移除蝕刻遮罩116，且位於基板102上方之開口120便以介電層122填充，介電層122可以由氧化物或其它合適的介電材料製成。任何在帽蓋層112上方之來自介電層122之過量物可以接著由例如CMP製程或回蝕製程的表面平坦化製程去除。圖5A和5B顯示出範例結果。圖5A為橫剖面圖而圖5B為俯視圖。
當在記憶體區域100C中形成鰭狀結構118時，可以在帽蓋層112和介電層122上方形成新的蝕刻遮罩，以便為鰭狀結構118創建第一支撐結構。圖6A顯示形成有範例性蝕刻遮罩124的堆疊200的俯視圖。蝕刻遮罩124可以保護邏輯區域100A，而在記憶體區域100C中形成沿著基板102的第二方向（例如X方向）而正交於鰭狀結構118的線124a。吾人應注意有用於隨後的圖6B-6D 的橫剖面切割線。有了蝕刻遮罩124在位，未被蝕刻遮罩124覆蓋的介電層122之第一部分122a可以藉由蝕刻製程而定向向下蝕刻至基板102或塊狀矽。蝕刻製程的結果暴露出鄰接於介電層122之第一部分122a的鰭狀結構118的第一部分。在鰭狀結構118之第一部分兩側上的磊晶奈米片（例如第一層106和第二層104 ）可以相應地露出。此外，蝕刻遮罩124保留了由蝕刻遮罩124覆蓋住的介電層122之第二部分，而介電層122之第二部分可以用作為第一支撐結構126。
圖6B顯示切穿蝕刻遮罩124之沿圖6A之線CC' 的橫剖面圖。吾人應注意介電層122仍位在圍繞鰭狀結構118的地方。
圖6C顯示沿圖6A之線AA' 的橫剖面圖。此剖面圖係沿著線AA'延伸穿過鰭狀結構118而獲得，使得可以看見交替的第一層106和第二層104。
圖6D顯示在介電層122之第一部分122a被蝕刻掉之後的沿著BB'線的透視圖。如圖6D所示，將定位在延伸穿過記憶體區域100C之蝕刻遮罩124的線124a之間的介電層122之第一部分122a自鰭狀結構118移除，以形成多個開口127。因此，鄰接於被移除之介電層122之第一部分122a的鰭狀結構118的第一部分在開口127中便未受覆蓋，且在鰭狀結構118之第一部分之側壁上的第一層106和第二層 104未受覆蓋或外露且易受各向同性蝕刻。受到蝕刻遮罩124覆蓋之介電層122的第二部分可以是柱狀，且可以與被定位在開口127中之未受覆蓋的鰭狀結構118之第一部分交替佈置，以用作為第一支撐結構126。
隨後可以移除蝕刻遮罩124。此外，可以移除鰭狀結構118之第一部分中的第二層104。移除鰭狀結構118之第一部分中的第二層104可以藉由各向同性蝕刻製程來完成。各向同性蝕刻製程可以是氣相蝕刻製程，且可以是相對於第一層106而對第二層104具高度選擇性。在一些實施例中，各向同性蝕刻製程也可以蝕刻掉在鰭狀結構118之第一部分中之介電層110的第一部分。吾人應注意，第二層104的第二部分係保留在第一支撐結構126內。可以在隨後的步驟中移除第一支撐結構126中之第二層104的第二部分。在鰭狀結構118之第一部分中的第二層104移除之後，剩餘的氧化物柱體（例如第一支撐結構126）使鰭狀結構118受到支撐而沒有長度限制。圖7顯示沿著線BB'的範例結果，其中鰭狀結構118之第一部分中的第二層104係藉由各向同性蝕刻製程而移除。
一旦移除了鰭狀結構118之第一部分中的第二層104，就可以透過摻雜製程來摻雜鰭狀結構118之第一部分中的第一層106。例如可以應用N型PLAD（電漿摻雜）製程，且N型摻雜劑可以是具有從5E15到1E16離子/cm2 的摻雜劑水平的As或P，其中摻雜能量可以是從1至5 KeV。吾人應注意，在摻雜製程期間，第二層104的第二部分係保留在第一支撐結構126內，使得鰭狀結構118中的奈米片（例如第一層106和第二層104）可以受到支撐而無長度限制。圖8顯示沿著BB'之摻雜製程的範例結果。
在鰭狀結構118之第一部分中的第二層104被移除且鰭狀結構118之第一部分中的第一層106被摻雜之後，可以填充例如氧化物的介電材料到鰭狀結構118之第一部分中的第一層106之間的間隙中。該介電材料的填充可以透過磊晶生長製程、化學氣相沉積（CVD）製程、原子層沉積（ALD）製程或其他合適的沉積製程來完成。例如CMP製程的表面平坦化製程可任選地在移除帽蓋層112上方之過量的介電材料後執行，而保留在第一層106之間之間隙中的介電材料便成為絕緣層108。圖9顯示沿線BB′的範例結果。吾人應當注意圖9中僅顯示記憶體區域100C。另外，應注意第二層104仍保留在第一支撐結構126中。
在移除第二層104之第一部分且在鰭狀結構118之第一部分中以絕緣層108取代之後，可移除第一支撐結構126以接觸到原先由第一支撐結構126所保護之鰭狀結構118的第二部分，第二支撐結構130可形成在開口127處以保護鰭狀結構118的第一部分。為了形成第二支撐結構130，可以施加介電（例如氧化物）沉積以填充基板102上的開口127。隨後可以施加表面平坦化製程以移除帽蓋層112上方之任何過量的介電質，使得保留在開口127中之介電質成為第二支撐結構130 。此外，可以在帽蓋層112上方形成蝕刻遮罩128。蝕刻遮罩128可以具有與先前之線124a偏移的線（未示出）。蝕刻遮罩128的線可以覆蓋鰭狀結構118之第一部分以及沉積在開口127中之第二支撐結構130，並暴露出鰭狀結構118之第二部分以及鄰接於鰭狀結構118之第二部分的介電層122之第二部分。蝕刻遮罩128基本上界定了用於保護鄰接於鰭狀結構118中之第一部分位置處的第二支撐結構的線，其中第二層104已被絕緣層108取代且第一層106已經摻雜。接著介電層122的第二部分可以藉由蝕刻製程使用蝕刻遮罩128而定向蝕刻掉，使得保留第二支撐結構130。吾人應當注意在蝕刻製程期間，由於帽蓋層112 的保護，鰭狀結構118的第二部分並未受影響。
圖10顯示移除第一支撐結構126並形成第二支撐結構130的範例性實施例。如圖10所示，先前在鰭狀結構118之第二部分中被覆蓋的第一層106和第二層104現在外露出，而在鰭狀結構118之第一部分中之第一層106和絕緣層108現在由第二支撐結構130覆蓋。吾人應注意，帽蓋層112可以用作為自對準遮罩，以在鰭狀結構118之第二部分中精確地限定第二層104的邊緣，第二層104在隨後的步驟中需要用介電材料取代。
由於鰭狀結構118之第二部分中之先前覆蓋的第一層106和第二層104現在未被覆蓋，因此可以如前所述繼續進行處理。鰭狀結構118之第二部分中之第二層104可透過各向同性蝕刻製程來移除，以形成第一層106之間的間隙。在一些實施例中，鰭狀結構118之第二部分中的介電層110的第二部分也可以藉由各向同性蝕刻製程移除。在移除第二層104之後可以接著執行電漿植入方法，其中第一層106可以在1至5 KeV的植入能量下由例如As或P的N型摻雜劑摻雜，其摻雜劑水平係從5E15到1E16離子/cm2 。圖11顯示移除第二層104且在鰭狀結構118之第二部分中施加在第一層106上的植入製程的範例結果。
在電漿植入製程之後，可以在鰭狀結構118之第二部分中的第一層106之間的間隙中填充例如氧化物的介電材料。該介電材料的填充可以透過磊晶生長製程、化學氣相沉積（CVD）製程、原子層沉積（ALD）製程或其他合適的沉積製程來完成。例如CMP製程的表面平坦化製程可任選地在移除帽蓋層112上方之過量的介電材料後執行，而保留在第一層106之間之間隙中的介電材料便成為絕緣層108。圖12顯示在鰭狀結構118之第二部分中形成絕緣層108的範例性實施例。
在圖13中，可以透過蝕刻製程移除帽蓋層112和第二支撐結構130。當移除帽蓋層112和第二支撐結構130時，記憶體區域100C變為具有與圖1中的100B相似配置的記憶體區域100B。應當注意的是，邏輯區域（或第一區域）100A仍然保留在基板102上。
圖14-21為根據一些實施例，在記憶體區域100B中製造三維（3D）NAND記憶體的各種範例性中間步驟的剖面圖。在圖14中，執行用於形成文字線的修整蝕刻製程。吾人應注意，文字線的形成可以遵循習知之3D NAND製程。例如，在修整-蝕刻製程中，光阻蝕刻遮罩132可以被圖案化在最上面的第一層106h 上方，然後蝕刻製程可以以朝向基板102的方式來蝕刻記憶體區域100B以露出最下層的第一層106a。在圖 15中，橫向修整蝕刻遮罩132，接著再次執行蝕刻製程，以露出從底部數來第二個第一層106b。吾人應注意，在修整和蝕刻製程的順序之後，可以僅使用一個光阻遮罩（例如蝕刻遮罩132）來露出所有第一層。
重複階梯蝕刻技術（例如修整-蝕刻製程）直到到達頂部的第一層106h，如圖16所示。當修整蝕刻製程完成以到達頂部的第一層106h時，可以在記憶體區域100B中形成階梯區域300A和300C以及陣列區域300B。如圖16所示，陣列區域300B設置在階梯區域300A和階梯區域300C之間。在階梯區域300A和300C中，第一層106係以階梯構造佈置，並且用作為3D NAND記憶體的文字線106。在陣列區域300B中，第一層106可以用作為3D NAND記憶體的閘電極（或控制閘）。在圖16中，提供了8個文字線（或第一層）106。然而，應該注意的是，圖16僅僅是一個範例，並且可以根據3D NAND記憶體之結構而在記憶體區域100B中包含任何數量的文字線。
當文字線（或第一層）106在階梯區域300A和300 C中形成，便可移除剩餘的光阻蝕刻遮罩132。接著可以施加氧化物沉積步驟以將基板102至少填充到頂部的第一層（或頂部的文字線）106h。隨後可以拋光過量的氧化物。圖17顯示氧化物沉積和過量氧化物拋光的範例結果。當完成過量氧化物時，可以形成介電層134，其中介電層134覆蓋階梯區域300A和300C。介電層134可以進一步覆蓋陣列區域300B。
在圖18中，可以形成蝕刻遮罩136以界定的3D記憶體位元蝕刻向下到基板102，使得3D記憶體位元蝕刻可以形成通道開口。通道開口可以延伸穿過文字線（或第一層）106和絕緣層108，並進一步暴露基板102。為簡單和清楚起見，可以在圖18中顯示出通道開口138。在一些實施例中，為了形成通道開口138，可以使用自對準的雙重/多重圖案化技術來限定最小開口。
可以移除蝕刻遮罩136，並且可以沿著通道開口138的側壁和底部生長電荷捕捉層140。在一些實施例中，電荷捕捉層140可以包含第一氧化物/氮化物/第二氧化物（或第一介電質/電荷儲存層/第一介電質）。第一氧化物可以用作為沿著通道開口138的側壁定位的阻擋層，氮化物可以用作為位於阻擋層上方的電荷儲存層，第二氧化物可以用作為位於電荷儲存層上方的穿隧層。然而，在本揭露內容中可以使用許多不同的電荷捕捉組合。圖19顯示形成覆蓋通道開口138之底部和側壁上之電荷捕捉層140的範例結果。
隨後可以施加蝕刻製程以去除通道開口138之底部處的電荷捕捉層140，從而露出基板102。可以使用磊晶生長製程以填充通道開口138。磊晶生長製程可以形成位於通道開口之底部處並進一步延伸到基板102中的底部通道接觸件（或源極接觸件）142。底部通道接觸件142可以具有N+ 摻雜劑並且係配置用以連接到基板102。磊晶生長製程還可以形成通道層144，其係沿著電荷捕捉層140的側壁佈置且位於底部通道接觸件142上方。通道層144可以具有N+ 摻雜劑，且可以進一步定位在底部通道接觸件142上。磊晶生長製程可進一步形成位於通道層144上的頂部通道接觸件146。頂部通道接觸件146係配置用以在後續製造步驟中連接到位元線（BL）。
接著，可以形成用於位元線蝕刻之一遮罩（未示出）以在頂部通道接觸件146上方形成位元線。可以使用用於文字線（也稱為控制閘極（CG ））蝕刻的另一遮罩（未示出），以形成多個通孔開口（未示出）。通孔開口可以延伸穿過介電層134，並且落在階梯區域300A和300C中的文字線106上，使得文字線（或第一層）106可以被通孔開口暴露出。可以進一步以例如W、Co、Ru、Al或Cu的導電材料來填充通孔開口。可以施加表面平坦化處理以移除介電層134上方的過量導電材料。保留在通孔開口中的導電材料成為階梯區域300A和300C中的文字線接觸件。圖21顯示形成文字線接觸件148a-148p的範例結果。如圖21所示，文字線接觸件148係位於文字線106上，以連接至階梯區域300A和300C中的文字線106。當形成文字線接觸件148時，在基板102上方即形成3D NAND記憶體300。
圖22顯示3D單堆疊NAND記憶體400（也稱為3D NAND記憶體400），其包含一或多個磊晶生長的垂直通道結構，其耦合到文字線以形成垂直記憶體單元串。在3D NAND裝置中，通道結構和文字線係彼此耦合以形成垂直NAND記憶體單元串。每一垂直NAND記憶體單元串可以具有依序設置的源極接觸件、選擇閘源極（SGS）電晶體、多個記憶體單元（MC）、選擇閘汲極（SGD）電晶體以及位元線，且其係沿著基板的垂直方向（或Z方向）在基板上方串聯。每一垂直NAND記憶體單元串可以由通道結構和圍繞通道結構的文字線（WL）形成。如圖22所示，在3D NAND記憶體400中包含兩個垂直NAND記憶體單元串（或串）400A及400B而可形成在記憶體區域100B中。兩個垂直NAND記憶體單元串（或串）400A和400B包含在可以形成在記憶體區域100B中的3D NAND記憶體400中。在一些實施例中，垂直NAND記憶體單元串400A （或串400A）可具有與垂直NAND記憶體單元串400B類似的配置。如圖22所示，串400A可具有源極接觸件142、用作為選擇閘極源（SGS）電晶體402之閘極的最底部文字線106a、定位在最底部文字線106a上方且用作為記憶體單元之控制閘極（CG）之閘電極的多條文字線106b-106g、用作選擇閘汲極（SGD）電晶體404之閘電極的頂部文字線106h、頂部通道接觸件146以及頂部通道接觸件146上方之位元線（BL）150。串400A可以具有從基板延伸並進一步穿過文字線106的通道結構406。通道結構406可以具有電荷捕捉層140、源極接觸件142、通道層144以及頂部通道接觸件146。記憶體單元係由通道結構406和文字線106b-106g形成。SGS電晶體402係由文字線106a和通道結構406形成。SGD電晶體404係由文字線106h和通道結構406形成。串400A和400B可以進一步耦合到選擇線（SL）。SL係配置用以執行文字線選擇操作。
可以繼續習知之處理以完成3D NAND記憶體以及用於BL、WL、和CG（未示出）的所有連接。完成的3D NAND記憶體隨後可以被覆蓋和保護，同時製程轉換至邏輯區域100A，以產生3D邏輯電晶體，該電晶體可以包含CFET或全閘極奈米通道的垂直堆疊。在圖23中顯示出一範例實施例。如圖23所示，半導體裝置500可以在晶粒上具有邏輯區域100A，該晶粒具有位於基板102上方之全閘極場效電晶體（GAA-FET）堆疊。例如，GAA-FET堆疊可以具有位於基板102上方的三個GAA-FET層502-506。GAA-FET堆疊可形成在包含交替之第一層和第二層的第一區域100A中。GAA-FET堆疊的每一層可包含各別的GAA-FET。該GAA-FET堆疊之每一層中之該各別GAA-FET的源極/汲極（S/D）區域以及通道區域可以交替設置且沿著基板102之上表面延伸。例如，在層506中，層506中之該GAA-FET的S/D區域510以及通道區域508係交替設置並沿著基板102之上表面102a延伸。在層506中之該GAA-FET的S/D區域510以及通道區域508可進一步彼此耦合。另外，可以基於第一層106形成GAA-FET堆疊之每一層中的各別GAA-FET的通道區域。例如，層506中之GAA-FET的通道區域508可以包含兩層的第一層106。
仍然參考圖23，3D NAND記憶體400位於晶粒的記憶體區域100B中，其中記憶體區域100B與邏輯區域100A相鄰。3D NAND記憶體400具有形成在記憶體區域100B中的垂直定向NAND記憶體單元陣列（例如400A和400B）。在記憶體區域100B中，第一層和絕緣層係交替地佈置在基板上102 上方，且該第一層係用作為該垂直定向NAND記憶體單元陣列的文字線。此外，邏輯區域100A和記憶體區域100B係由磊晶堆疊（例如磊晶堆疊100）形成，使得邏輯區域100A中的第一層與記憶體區域100B中的第一層對準。
在一些實施例中，層504和506中的GAA-FET可以是N型電晶體，且層502中的GAA-FET可以是P型電晶體。在一些實施例中，根據電路設計，層504和506中的GAA-FET可以是P型電晶體，且層502中的GAA-FET可以是N型電晶體。
在一些實施例中，記憶體區域100B中的3D NAND記憶體400和邏輯區域100A中的GAA-FET可以彼此耦合。3D NAND記憶體400可以用作為記憶體元件以保存從邏輯區域100A中之GAA-FET所生成的資料或者提供資料給GAA-FET以資料操作。
因此，本文的技術提供了彼此相鄰的3D邏輯區域和3D記憶體區域，兩者均從共同的磊晶堆疊開始。
在前面的描述中，已經闡明了具體細節，例如處理系統的特定幾何形狀以及其中使用的各個組件和製程的描述。然而，吾人應當理解，本文的技術可以在背離這些具體細節的其他實施例中實踐，且此等細節是出於解釋而非限制的目的。此處所揭露之實施例係參考附圖來描述。類似地，其係出於解釋的目的而提出具體的數字、材料和配置以便提供透徹的理解。然而，可以在沒有此等具體細節的情況下實施實施例。具有基本相同的功能結構的組件係由相同的附圖標記表示，因此可以省略任何多餘的描述。
已將諸多技術描述為多個分離的操作以幫助了解各實施例。敘述的順序不應視為暗指這些操作必須與順序相關。甚至這些操作不必以所呈現的順序執行。所描述之操作可以不同於所述之實施例的順序加以執行。在額外的實施例中，可執行各個額外操作及/或可省略所述之操作。
此處所使用之「基板」或「目標基板」通常意指根據本發明之受到處理的物件。基板可以包含裝置的任何材料部分或結構，特別是半導體或其他電子裝置，且可以例如是基礎基板結構，例如半導體晶圓、標線片、或在基礎基板結構上或上覆之例如薄膜的層。因此，基板並不限於任何特定的基礎結構、下伏層或上覆層、圖案化或未圖案化的，而是意圖包含任何這樣的層或基礎結構、及層及／或基礎結構的任何組合。本說明內容可參考特定類型的基板，但這僅為說明性的目的。
熟習本項技藝者亦將理解到可以對上述技術之操作進行許多變化而仍可達到與本發明相同之目的。這樣的變化係意欲涵蓋在本揭露內容之範疇。因此，本發明實施例的前述說明並不旨在限制。反之，對本發明之實施例的任何限制係呈現於後面所請專利範圍中。
100:磊晶堆疊 100A:第一區域/邏輯區域 100B:第二區域/記憶體區域 100C:記憶體區域 102:基板 102a:基板之上表面 104:第二層 104a-104h:第二層/ SiGe 奈米平面（或層） 106:第一層 106a-106h:第一層/ Si奈米平面（或層） 108:絕緣層 108a-108h:絕緣層 110:介電層 112:帽蓋層 114:分隔結構 116:光阻層/蝕刻遮罩 118:鰭狀結構 120:開口/溝槽 122:介電層 122a:介電層122之第一部分 124:蝕刻遮罩 124a:線 126:第一支撐結構 127:開口 128:蝕刻遮罩 130:第二支撐結構 132:蝕刻遮罩 134:介電層 136:蝕刻遮罩 138:通道開口 140:電荷捕捉層 142:底部通道接觸件 144:通道層 146:頂部通道接觸件 148:文字線接觸件 148a-148p:文字線接觸件 200:堆疊/磊晶堆疊 300:3D NAND記憶體 300A:階梯區域 300B:陣列區域 300C:階梯區域 400:3D NAND記憶體 400A:垂直NAND記憶體單元串 400B:垂直NAND記憶體單元串 402:SGS電晶體 404:SGD電晶體 406:通道結構 500:半導體裝置 502、504、506:GAA FET層 508:通道區域 510:S/D區域
當結合附圖並透過參考以下詳細描述，本揭露內容之實施態樣可以得到最佳理解。吾人應注意，根據行業中的標準實務，各個特徵部並未按比例繪製。實際上，為了清晰討論，各個特徵部的尺寸可以任意增加或減小。
圖1為一橫剖面圖，說明根據一些實施例之定位於基板上的一堆疊。
圖2、3A、3B、4、5A、5B、6A、6B、6C、6D、7、8、9、10、11、12、13為橫剖面圖及俯視圖，說明根據一些實施例之生產該堆疊之各個範例性中間步驟。
圖14-21為橫剖面圖，說明根據一些實施例之生產堆疊中之三維（3D） NAND記憶體裝置的各個範例性中間步驟。
圖22為一示意圖，說明根據一些實施例之3D NAND記憶體裝置。
100A:第一區域/邏輯區域
100B:第二區域/記憶體區域
102:基板
102a:基板之上表面
400:3D NAND記憶體
400A:垂直NAND記憶體單元串
400B:垂直NAND記憶體單元串
500:半導體裝置
502、504、506:GAA FET層
508:通道區域
510:S/D區域

Claims (20)

  1. 一種半導體裝置的形成方法，該方法包含： 在一基板之一工作表面上形成一堆疊，該堆疊具有定位於該基板上方之交替的第一層及第二層； 於該堆疊中形成一分隔結構，使該堆疊分隔成一第一區域及一第二區域，該分隔結構係以該基板之一第一方向延伸；以及 以絕緣層來取代該第二區域中之該第二層，且將該第二區域中之該第一層以一摻雜劑摻雜。
  2. 如請求項1之半導體裝置的形成方法，其中形成該堆疊之該步驟包含： 透過一磊晶生長製程而在該基板上方交替形成該第一層及該第二層，該第一層係由矽製成，該第二層係由矽鍺製成。
  3. 如請求項2之半導體裝置的形成方法，其中摻雜該第二區域中之該第一層的該步驟包含： 以一N型摻雜劑來摻雜該第二區域中之該第一層。
  4. 如請求項2之半導體裝置的形成方法，其中取代該第二區域中之該第二層之該步驟進一步包含： 在該第二區域中沿著該基板之該第一方向形成溝槽，以將該第二區域分隔成鰭狀結構同時保護該第一區域，該鰭狀結構包含該交替之該第一層及該第二層，該溝槽以及該鰭狀結構係沿著該基板之一第二方向交替佈置，該第二方向係正交於該基板之該第一方向； 形成延伸在該基板之該第二方向上的第一支撐結構，該第一支撐結構係定位於該溝槽處，俾使該鰭狀結構之第一部分被該第一支撐結構暴露，且該鰭狀結構之第二部分被該第一支撐結構覆蓋； 移除該鰭狀結構之該第一部分中之該第二層的第一部分； 將該鰭狀結構之該第一部分中之該第一層的第一部分以該摻雜劑摻雜； 將該鰭狀結構之該第一部分中之該第二層的該第一部分以該絕緣層取代； 移除該第一支撐結構； 形成延伸在該基板之該第二方向上的第二支撐結構，該第二支撐結構係定位於該溝槽處，俾使該鰭狀結構之該第一部分被該第二支撐結構覆蓋，且該鰭狀結構之該第二部分露出； 移除該鰭狀結構之該第二部分中之該第二層的第二部分； 將該鰭狀結構之該第二部分中之該第一層的第二部分以該摻雜劑摻雜； 將該鰭狀結構之該第二部分中之該第二層的該第二部分以該絕緣層取代； 移除該第二支撐結構，使得該鰭狀結構包含在該基板之該工作表面上交替配置之該絕緣層以及該摻雜的第一層。
  5. 如請求項4之半導體裝置的形成方法，其中於該第二區域中之該鰭狀結構的其中之一中形成一3D NAND裝置。
  6. 如請求項5之半導體裝置的形成方法，其中於該第二區域中之該鰭狀結構的該一中形成該3D NAND裝置的該步驟進一步包含： 執行一蝕刻製程以在該鰭狀結構之該一中形成複數階梯區域及一陣列區域，該陣列區域係位於該複數階梯區域之間； 於該鰭狀結構之該一中之該陣列區域中形成一通道結構，該通道結構係穿過該鰭狀結構之該一且沿著正交於該基板之該基板的一第三方向延伸；以及 於該階梯區域中形成文字線接觸件，該文字線接觸件係落在該鰭狀結構之該一之該第一層上，且進一步沿著該基板之該第三方向延伸。
  7. 如請求項6之半導體裝置的形成方法，其中形成該通道結構之該步驟進一步包含： 於該鰭狀結構之該一中形成一通道開口，該通道開口係沿著該基板之該第三方向穿過該鰭狀結構之該一，且進一步延伸至該基板中，該通道開口具有側壁及一底部； 沿著該通道開口之該側壁以及在該通道開口之該底部上方形成一阻擋層； 於該通道開口中之該阻擋層上方形成一電荷儲存層；以及 於該通道開口中之該電荷儲存層上方形成一穿隧層。
  8. 如請求項7之半導體裝置的形成方法，其中形成該通道結構之該步驟進一步包含： 執行一蝕刻製程以移除定位於該通道開口之該底部上方之該阻擋層之一部分、該電荷儲存層之一部分、以及該穿隧層之一部分； 於該通道開口之該底部處形成一底部通道接觸件，該底部通道接觸件係進一步延伸至該基板中； 於該通道開口中形成一通道層，該通道層係安置在該穿隧層上方且沿著該通道開口之該側壁定位，該通道層係進一步定位於該底部通道接觸件上；以及 於該通道層上形成一頂部通道接觸件。
  9. 如請求項1之半導體裝置的形成方法，其步驟進一步包含： 於該第一區域中形成一全閘極場效電晶體（GAA-FET）堆疊而定位於該基板上方。
  10. 如請求項9之半導體裝置的形成方法，其中於該第一區域中形成該全閘極場效電晶體（GAA-FET）堆疊之該步驟進一步包含： 於該基板上方形成該GAA-FET堆疊之一第一層，該GAA-FET堆疊之該第一層包含第一GAA-FET，該第一GAA-FET之源極/汲極區域及通道區域係交替設置且沿著該基板之一上表面配置；以及 於該GAA-FET堆疊之該第一層上方形成該GAA-FET堆疊之一第二層，該GAA-FET堆疊之該第二層具有第二GAA-FET，該第二GAA-FET之源極/汲極區域以及通道區域係交替設置且沿著該基板之該上表面配置。
  11. 如請求項10之半導體裝置的形成方法，其中該第一GAA-FET為N型電晶體且該第二GAA-FET為P型電晶體。
  12. 如請求項11之半導體裝置的形成方法，其中該第一GAA-FET之該通道區域以及該第二GAA-FET之該通道區域係形成於該第一層中。
  13. 一種半導體裝置，其包含： 一晶粒上的一第一區域，該第一區域具有定位於一基板上方之一全閘極場效電晶體（GAA-FET）堆疊，該GAA-FET堆疊係基於交替之第一層及第二層的一第一堆疊而形成，該GAA-FET堆疊之每一層包含各別之GAA-FET，該GAA-FET堆疊之每一層中之該各別GAA-FET的源極/汲極區域以及通道區域係交替設置且沿著該基板之一上表面延伸，該GAA-FET堆疊之每一層中之該各別GAA-FET的該通道區域係基於該第一堆疊之該第一層而形成；以及 定位於與該第一區域相鄰之該晶粒上的一第二區域，該第二區域具有形成於該第二堆疊中之一垂直定向NAND記憶體單元陣列，該第二堆疊包含交替設置於該基板上方之該第一層及絕緣層，該第二堆疊中之該第一層係用作該垂直定向NAND記憶體單元陣列的字元線，其中： 該第一堆疊及該第二堆疊係從一磊晶堆疊形成，使得該第一堆疊中之該第一層與該第二堆疊中之該第一層對準。
  14. 如請求項13之半導體裝置，其中該磊晶堆疊包含交替設置於該基板上之該第一層及該第二層。
  15. 如請求項14之半導體裝置，其中該第一層由矽製成而該第二層由SiGe製成。
  16. 如請求項14之半導體裝置，其中該磊晶堆疊係藉由一分隔結構而分隔成該第一堆疊以及該第二堆疊，該分隔結構係沿著該基板之一第一方向延伸。
  17. 如請求項16之半導體裝置，其中該第二堆疊中之該第二層係被該絕緣層所取代。
  18. 如請求項17之半導體裝置，其中該第二堆疊中之該第一層係被一摻雜劑摻雜。
  19. 如請求項18之半導體裝置，其中該垂直定向NAND記憶體單元陣列更包含： 形成於該第二堆疊中之階梯區域以及一陣列區域； 形成於該陣列區域中之通道結構，該通道結構係沿著正交於該基板之一垂直方向延伸，且進一步穿過該陣列區域中之該第一層及該絕緣層；以及 形成於該階梯區域中之文字線接觸件，該文字線接觸件係落在該階梯區域中之該第一層上且進一步沿著該垂直方向延伸。
  20. 如請求項19之半導體裝置，其中該通道結構的其中之一更包含： 一底部通道接觸件，其位於該通道結構之該一之一底部處，該底部通道接觸件進一步在該基板中延伸； 沿著該通道結構之該一之側壁定位之一阻擋層，該阻擋層之一底端係定位於該底部通道接觸件上； 沿著該阻擋層之側壁定位之一電荷儲存層，該電荷儲存層之一底端係定位於該底部通道接觸件上； 沿著該電荷儲存層之側壁定位之一穿隧層，該穿隧層之一底端係定位於該底部通道接觸件上； 沿著該穿隧層之側壁定位之一通道層，該通道層係定位於該底部通道接觸件上；以及 設置於該通道層上之一頂部通道接觸件。
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