KR20230044944A - 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents
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Abstract
메모리 디바이스 아키텍처, 및 3차원 디바이스를 제조하는 방법이 제공된다. 메모리 디바이스 아키텍처는 어레이로 배열된 복수의 메모리 블록들을 포함할 수 있으며, 여기서 주어진 메모리 블록은, 셀 구역 － 셀 구역은 메모리 셀들의 3차원 어레이를 포함하고, 복수의 n개의 메모리 셀 층들로 배열됨 －, 및 계단 구역을 포함하고, 계단 구역은 셀 구역의 적어도 제1 측에 인접하게 배치되고, 계단 구역은 메모리 셀들의 3차원 어레이에 커플링된 신호 라인 조립체를 포함한다.
Description
[0001] 본 출원은, 발명의 명칭이 "THREE DIMENSIONAL MEMORY DEVICE AND METHOD OF FABRICATION"로 2021년 9월 27일자로 출원된 미국 가특허 출원 일련 번호 제63/248,799호를 우선권으로 주장하는, 발명의 명칭이 "THREE DIMENSIONAL MEMORY DEVICE AND METHOD OF FABRICATION"로 2022년 7월 19일자로 출원된 미국 정규 특허 출원 일련 번호 제17/868,156호를 우선권으로 주장하며, 그 가특허 출원 및 그 정규 특허 출원은 그들 전체가 인용에 의해 본 명세서에 포함된다.
[0002] 본 실시예들은 반도체 기판들에 관한 것으로, 더 상세하게는 3차원 반도체 디바이스 구조들에 관한 것이다.
[0003] 집적 회로들에 기반하는 반도체 기술의 발전 추세는 반도체 다이 내의 디바이스 밀도 증가 및 디바이스 기능의 증가이다. DRAM(dynamic random access memory)과 같은 메모리 디바이스들의 경우, 주어진(given) 다이 영역에 대한 DRAM 칩에 대한 메모리 사이즈를 개선시키는 하나의 인자는 개별 메모리 셀들에 대한 셀 사이즈의 축소이다. 셀 사이즈의 축소는 다수의 잘 알려진 문제들과 연관된다.
[0004] 주어진 다이 영역 내에서 메모리 사이즈를 증가시키기 위해 계획된 하나의 접근법은 3차원(3D) DRAM과 같은 3차원 메모리를 제조하는 것이다. 이러한 경우, 다수의 메모리 셀들은 반도체 다이의 주 평면에 직교하게 "수직" 방향으로 겹겹이(one upon another) 층들로 적층될 수 있다. 그러한 디바이스들의 형성에 관한 문제는 메모리 어레이 내의 모든 셀들을 어드레싱하기 위한 능력이다. 예컨대, DRAM 메모리는 블록들 또는 서브-어레이들로 배열될 수 있으며, 여기서 3D DRAM 서브-어레이의 층들의 주어진 스택에 대한 모든 각각의 워드라인은 워드라인을 서브-어레이 내의 제어 회로들과 연결시키기 위한 콘택을 가질 것이다. 결과적으로, n-층들을 갖는 3D DRAM 메모리 스택의 경우, 총 n개의 워드라인 콘택들이 워드라인들의 각각의 행(row)에 필요하다. 그러므로, 이를테면 서브-어레이에 인접한 주변 구역에 그러한 워드라인 콘택 아키텍처를 배열하기 위한 구역은 주어진 메모리 서브-어레이에 대한 (2차원, 평면-내) 디바이스 영역의 많은 부분을 소비할 수 있다. 게다가, 이러한 주변 워드라인 영역의 사이즈는 3D DRAM 메모리 어레이 또는 서브-어레이 내의 층들의 수(n)에 따라 증가할 것이다. 따라서, 주변 워드라인 영역은 층들의 수가 증가함에 따라, 3D DRAM 내의 총 DRAM 영역의 더 큰 부분을 소비하는 경향이 있다.
[0005] 이들 및 다른 고려사항들에 관해, 본 개시내용이 제공된다.
[0006] 일 실시예에서, 메모리 디바이스 아키텍처가 제공된다. 메모리 디바이스 아키텍처는 어레이로 배열된 복수의 메모리 블록들을 포함할 수 있다. 주어진 메모리 블록은 셀 구역 － 셀 구역은 메모리 셀들의 3차원 어레이를 포함하고, 복수의 n개의 메모리 셀 층들로 배열됨 －, 및 계단 구역(staircase region)을 포함할 수 있으며, 계단 구역은 셀 구역의 적어도 제1 측에 인접하게 배치되고, 계단 구역은 메모리 셀들의 3차원 어레이에 커플링된 신호 라인 조립체를 포함한다.
[0007] 다른 실시예에서, 3차원 디바이스를 제조하는 방법은 복수의 n개의 유닛(unit) 스택들을 포함하는 메모리 스택을 기판 상에 제공하는 단계를 포함할 수 있으며, 여기서 주어진 유닛 스택은 격리 층, 희생 층, 및 활성 층을 포함한다. 방법은 또한, 어레이로 배열된 복수의 메모리 블록들을 형성하기 위해 메모리 스택을 패터닝하는 단계를 포함할 수 있다. 그러므로, 주어진 메모리 블록은 셀 구역 － 셀 구역은 메모리 셀들의 3차원 어레이를 포함하고, 복수의 n개의 메모리 셀 층들로 배열됨 －, 및 셀 구역의 적어도 제1 측에 인접하게 배치된 계단 구역 － 계단 구역은 메모리 셀들의 3차원 어레이에 커플링된 신호 라인 조립체를 포함함 － 을 포함할 수 있다.
[0008] 추가적인 실시예에서, 3차원 동적 랜덤 액세스 메모리는 어레이로 배열된 복수의 메모리 블록들을 포함할 수 있다. 주어진 메모리 블록은 셀 구역을 포함할 수 있으며, 셀 구역은 메모리 셀들의 3차원 어레이를 포함하고, 복수의 n개의 메모리 셀 층들로 배열된다. 셀 구역은 제1 방향을 따라 연장되는 제1 복수의 비트라인들, 및 복수의 n개의 메모리 셀 층들 내에 배열되고, 제1 방향과 상이한 제2 방향을 따라 연장되는 제2 복수의 워드라인들을 더 포함할 수 있다. 주어진 메모리 블록은 또한 계단 구역을 포함할 수 있으며, 계단 구역은 셀 구역의 적어도 제1 측에 인접하게 배치되고, 계단 구역은 메모리 셀들의 3차원 어레이의 제2 복수의 워드라인들에 연결된 워드라인 조립체를 포함한다.
[0009] 도 1a는 본 개시내용의 실시예들에 따른, 메모리 어레이의 평면도를 도시한다.
[0010] 도 1b는 본 개시내용의 실시예들에 따른, 메모리 블록의 일부의 평면도를 도시한다.
[0011] 도 1c는 본 개시내용의 일 실시예에 따른, 도 1b의 메모리 블록 부분의 구역의 확대된 평면도를 도시한다.
[0012] 도 1d는 본 개시내용의 다른 실시예에 따른, 도 1b의 메모리 블록 부분의 구역의 확대된 평면도를 도시한다.
[0013] 도 1e는 본 개시내용의 다른 실시예에 따른, 도 1b의 메모리 블록 부분의 구역의 확대된 평면도를 도시한다.
[0014] 도 1f는 본 개시내용의 부가적인 실시예에 따른, 메모리 블록 뿐만 아니라 메모리 블록의 대향 측들을 따른 개개의 구역들의 2개의 확대된 평면도들을 도시한다.
[0015] 도 1g 및 도 1h는 본 개시내용의 실시예들에 따른, 도 1f에 도시된 계단 구조의 2개의 변형들을 각각 도시한다.
[0016] 도 2a는 본 개시내용의 일 실시예에 따른, 제조 스테이지 동안의 메모리 블록의 평면도를 도시한다.
[0017] 도 2b는 A 섹션을 따른 도 2a의 메모리 블록의 단면도를 도시한다.
[0018] 도 2c는 B 섹션을 따른 도 2a의 메모리 블록의 단면도를 도시한다.
[0019] 도 3a는 후속 제조 스테이지 동안의 도 2a의 메모리 블록의 평면도를 도시한다.
[0020] 도 3b는 A 섹션을 따른 도 3a의 메모리 블록의 단면도를 도시한다.
[0021] 도 3c는 B 섹션을 따른 도 3a의 메모리 블록의 단면도를 도시한다.
[0022] 도 3d는 B' 섹션을 따른 도 3a의 메모리 블록의 단면도를 도시한다.
[0023] 도 4a는 후속 제조 스테이지 동안의 도 3a의 메모리 블록의 평면도를 도시한다.
[0024] 도 4b는 A 섹션을 따른 도 4a의 메모리 블록의 단면도를 도시한다.
[0025] 도 4c는 C 섹션을 따른 도 4a의 메모리 블록의 단면도를 도시한다.
[0026] 도 4d는 B' 섹션을 따른 도 4a의 메모리 블록의 단면도를 도시한다.
[0027] 도 5a는 후속 제조 스테이지 동안의 도 4a의 메모리 블록의 평면도를 도시한다.
[0028] 도 5b는 A 섹션을 따른 도 5a의 메모리 블록의 단면도를 도시한다.
[0029] 도 5c는 C 섹션을 따른 도 5a의 메모리 블록의 단면도를 도시한다.
[0030] 도 5d는 B 섹션을 따른 도 5a의 메모리 블록의 단면도를 도시한다.
[0031] 도 6a는 후속 제조 스테이지 동안의 도 5a의 메모리 블록의 평면도를 도시한다.
[0032] 도 6b는 A 섹션을 따른 도 6a의 메모리 블록의 단면도를 도시한다.
[0033] 도 6c는 B 섹션을 따른 도 6a의 메모리 블록의 단면도를 도시한다.
[0034] 도 7a는 후속 제조 스테이지에서의 A 섹션을 따른 도 6b의 메모리 블록의 단면도를 도시한다.
[0035] 도 7b는 B 섹션을 따른 도 7a의 메모리 블록의 단면도를 도시한다.
[0036] 도 8a는 후속 제조 스테이지 동안의 도 7a의 메모리 블록의 평면도를 도시한다.
[0037] 도 8b는 A 섹션을 따른 도 8a의 메모리 블록의 단면도를 도시한다.
[0038] 도 8c는 A 섹션을 따른 도 8b의 뷰(view)의 확대된 부분을 도시한다.
[0039] 도 8d는 B 섹션을 따른 도 8a의 메모리 블록의 단면도를 도시한다.
[0040] 도 9a는 후속 제조 스테이지 동안의 도 8a의 메모리 블록의 평면도를 도시한다.
[0041] 도 9b는 A 섹션을 따른 도 9a의 메모리 블록의 단면도를 도시한다.
[0042] 도 9c는 B 섹션을 따른 도 9a의 메모리 블록의 단면도를 도시한다.
[0043] 도 10a는 후속 제조 스테이지 동안의 도 9a의 메모리 블록의 평면도를 도시한다.
[0044] 도 10b는 A 섹션을 따른 도 10a의 메모리 블록의 단면도를 도시한다.
[0045] 도 10c는 B 섹션을 따른 도 10a의 메모리 블록의 단면도를 도시한다.
[0046] 도 11a는 후속 제조 스테이지 동안의 도 10a의 메모리 블록의 평면도를 도시한다.
[0047] 도 11b는 A 섹션을 따른 도 11a의 메모리 블록의 단면도를 도시한다.
[0048] 도 12a는 후속 제조 스테이지 동안의 도 11a의 메모리 블록의 평면도를 도시한다.
[0049] 도 12b는 A 섹션을 따른 도 12a의 메모리 블록의 단면도를 도시한다.
[0050] 도 13a는 후속 제조 스테이지 동안의 도 12a의 메모리 블록의 평면도를 도시한다.
[0051] 도 13b는 A 섹션을 따른 도 13a의 메모리 블록의 단면도를 도시한다.
[0052] 도 13c는 B 섹션을 따른 도 13a의 메모리 블록의 단면도를 도시한다.
[0053] 도 14a는 도 12b의 스테이지에 후속하는 그리고 도 13b의 스테이지 전의 중간 스테이지에서의 A 섹션을 따른 도 12b의 메모리 블록의 부분 단면도를 도시한다.
[0054] 도 14b는 도 14a의 스테이지에 후속하는 그리고 도 13b의 스테이지 전의 중간 스테이지에서의 A 섹션을 따른 도 14a의 구조의 부분 단면도를 도시한다.
[0055] 도 14c는 도 14b의 스테이지에 후속하는 그리고 도 13b의 스테이지 전의 중간 스테이지에서의 A 섹션을 따른 도 14b의 구조의 부분 단면도를 도시한다.
[0056] 도 14d는 도 13b의 메모리 블록의 부분 단면도를 도시한다.
[0057] 도 15a는 후속 제조 스테이지 동안의 도 13a의 메모리 블록의 평면도를 도시한다.
[0058] 도 15b는 A 섹션을 따른 도 15a의 메모리 블록의 단면도를 도시한다.
[0059] 도 15c는 B 섹션을 따른 도 15a의 메모리 블록의 단면도를 도시한다.
[0060] 도 16a는 후속 제조 스테이지 동안의 도 15a의 메모리 블록의 평면도를 도시한다.
[0061] 도 16b는 A 섹션을 따른 도 16a의 메모리 블록의 단면도를 도시한다.
[0062] 도 16c는 B 섹션을 따른 도 16a의 메모리 블록의 단면도를 도시한다.
[0063] 도 17은 본 개시내용의 일 실시예에 따른 예시적인 프로세스 흐름을 제시한다.
[0010] 도 1b는 본 개시내용의 실시예들에 따른, 메모리 블록의 일부의 평면도를 도시한다.
[0011] 도 1c는 본 개시내용의 일 실시예에 따른, 도 1b의 메모리 블록 부분의 구역의 확대된 평면도를 도시한다.
[0012] 도 1d는 본 개시내용의 다른 실시예에 따른, 도 1b의 메모리 블록 부분의 구역의 확대된 평면도를 도시한다.
[0013] 도 1e는 본 개시내용의 다른 실시예에 따른, 도 1b의 메모리 블록 부분의 구역의 확대된 평면도를 도시한다.
[0014] 도 1f는 본 개시내용의 부가적인 실시예에 따른, 메모리 블록 뿐만 아니라 메모리 블록의 대향 측들을 따른 개개의 구역들의 2개의 확대된 평면도들을 도시한다.
[0015] 도 1g 및 도 1h는 본 개시내용의 실시예들에 따른, 도 1f에 도시된 계단 구조의 2개의 변형들을 각각 도시한다.
[0016] 도 2a는 본 개시내용의 일 실시예에 따른, 제조 스테이지 동안의 메모리 블록의 평면도를 도시한다.
[0017] 도 2b는 A 섹션을 따른 도 2a의 메모리 블록의 단면도를 도시한다.
[0018] 도 2c는 B 섹션을 따른 도 2a의 메모리 블록의 단면도를 도시한다.
[0019] 도 3a는 후속 제조 스테이지 동안의 도 2a의 메모리 블록의 평면도를 도시한다.
[0020] 도 3b는 A 섹션을 따른 도 3a의 메모리 블록의 단면도를 도시한다.
[0021] 도 3c는 B 섹션을 따른 도 3a의 메모리 블록의 단면도를 도시한다.
[0022] 도 3d는 B' 섹션을 따른 도 3a의 메모리 블록의 단면도를 도시한다.
[0023] 도 4a는 후속 제조 스테이지 동안의 도 3a의 메모리 블록의 평면도를 도시한다.
[0024] 도 4b는 A 섹션을 따른 도 4a의 메모리 블록의 단면도를 도시한다.
[0025] 도 4c는 C 섹션을 따른 도 4a의 메모리 블록의 단면도를 도시한다.
[0026] 도 4d는 B' 섹션을 따른 도 4a의 메모리 블록의 단면도를 도시한다.
[0027] 도 5a는 후속 제조 스테이지 동안의 도 4a의 메모리 블록의 평면도를 도시한다.
[0028] 도 5b는 A 섹션을 따른 도 5a의 메모리 블록의 단면도를 도시한다.
[0029] 도 5c는 C 섹션을 따른 도 5a의 메모리 블록의 단면도를 도시한다.
[0030] 도 5d는 B 섹션을 따른 도 5a의 메모리 블록의 단면도를 도시한다.
[0031] 도 6a는 후속 제조 스테이지 동안의 도 5a의 메모리 블록의 평면도를 도시한다.
[0032] 도 6b는 A 섹션을 따른 도 6a의 메모리 블록의 단면도를 도시한다.
[0033] 도 6c는 B 섹션을 따른 도 6a의 메모리 블록의 단면도를 도시한다.
[0034] 도 7a는 후속 제조 스테이지에서의 A 섹션을 따른 도 6b의 메모리 블록의 단면도를 도시한다.
[0035] 도 7b는 B 섹션을 따른 도 7a의 메모리 블록의 단면도를 도시한다.
[0036] 도 8a는 후속 제조 스테이지 동안의 도 7a의 메모리 블록의 평면도를 도시한다.
[0037] 도 8b는 A 섹션을 따른 도 8a의 메모리 블록의 단면도를 도시한다.
[0038] 도 8c는 A 섹션을 따른 도 8b의 뷰(view)의 확대된 부분을 도시한다.
[0039] 도 8d는 B 섹션을 따른 도 8a의 메모리 블록의 단면도를 도시한다.
[0040] 도 9a는 후속 제조 스테이지 동안의 도 8a의 메모리 블록의 평면도를 도시한다.
[0041] 도 9b는 A 섹션을 따른 도 9a의 메모리 블록의 단면도를 도시한다.
[0042] 도 9c는 B 섹션을 따른 도 9a의 메모리 블록의 단면도를 도시한다.
[0043] 도 10a는 후속 제조 스테이지 동안의 도 9a의 메모리 블록의 평면도를 도시한다.
[0044] 도 10b는 A 섹션을 따른 도 10a의 메모리 블록의 단면도를 도시한다.
[0045] 도 10c는 B 섹션을 따른 도 10a의 메모리 블록의 단면도를 도시한다.
[0046] 도 11a는 후속 제조 스테이지 동안의 도 10a의 메모리 블록의 평면도를 도시한다.
[0047] 도 11b는 A 섹션을 따른 도 11a의 메모리 블록의 단면도를 도시한다.
[0048] 도 12a는 후속 제조 스테이지 동안의 도 11a의 메모리 블록의 평면도를 도시한다.
[0049] 도 12b는 A 섹션을 따른 도 12a의 메모리 블록의 단면도를 도시한다.
[0050] 도 13a는 후속 제조 스테이지 동안의 도 12a의 메모리 블록의 평면도를 도시한다.
[0051] 도 13b는 A 섹션을 따른 도 13a의 메모리 블록의 단면도를 도시한다.
[0052] 도 13c는 B 섹션을 따른 도 13a의 메모리 블록의 단면도를 도시한다.
[0053] 도 14a는 도 12b의 스테이지에 후속하는 그리고 도 13b의 스테이지 전의 중간 스테이지에서의 A 섹션을 따른 도 12b의 메모리 블록의 부분 단면도를 도시한다.
[0054] 도 14b는 도 14a의 스테이지에 후속하는 그리고 도 13b의 스테이지 전의 중간 스테이지에서의 A 섹션을 따른 도 14a의 구조의 부분 단면도를 도시한다.
[0055] 도 14c는 도 14b의 스테이지에 후속하는 그리고 도 13b의 스테이지 전의 중간 스테이지에서의 A 섹션을 따른 도 14b의 구조의 부분 단면도를 도시한다.
[0056] 도 14d는 도 13b의 메모리 블록의 부분 단면도를 도시한다.
[0057] 도 15a는 후속 제조 스테이지 동안의 도 13a의 메모리 블록의 평면도를 도시한다.
[0058] 도 15b는 A 섹션을 따른 도 15a의 메모리 블록의 단면도를 도시한다.
[0059] 도 15c는 B 섹션을 따른 도 15a의 메모리 블록의 단면도를 도시한다.
[0060] 도 16a는 후속 제조 스테이지 동안의 도 15a의 메모리 블록의 평면도를 도시한다.
[0061] 도 16b는 A 섹션을 따른 도 16a의 메모리 블록의 단면도를 도시한다.
[0062] 도 16c는 B 섹션을 따른 도 16a의 메모리 블록의 단면도를 도시한다.
[0063] 도 17은 본 개시내용의 일 실시예에 따른 예시적인 프로세스 흐름을 제시한다.
[0064] 본 실시예들은 이제 첨부한 도면들을 참조하여 아래에서 더 완전하게 설명될 것이며, 도면들에서, 일부 실시예들이 도시된다. 본 개시내용의 청구 대상은 많은 상이한 형태들로 구현될 수 있으며, 본 명세서에 기재된 실시예들로 제한되는 것으로 해석되지 않아야 한다. 이들 실시예들은, 본 개시내용이 철저하고 완전해질 것이고 청구 대상의 범위를 당업자들에게 완전히 전달하도록 제공된다. 도면들에서, 유사한 번호들은 전반에 걸쳐 유사한 요소들을 지칭한다.
[0065] 본 실시예들은, 이를테면 메모리 디바이스들 또는 다른 반도체 디바이스들에서 유닛 구조들의 3차원(3D) 어레이들로 형성된 디바이스들에 대한 신규한 아키텍처를 제공한다. 이들 기법들은 특히, DRAM 디바이스들의 형성에 적용가능할 수 있는 한편, 다른 디바이스들이 또한 본 개시내용의 실시예들에 따라 형성될 수 있다. 다양한 비-제한적인 실시예들은, 어레이들이 제어 회로부에 연결된 다수의 블록들 또는 서브-어레이들로서 배열되는 구현에 특히 유용하다.
[0066] 본 개시내용의 다양한 실시예들에서, 신규한 계단 아키텍처는 디바이스의 메모리 셀들의 3차원 어레이의 블록에 커플링된다. 신규한 계단 아키텍처는 아래에 상세히 설명되는 바와 같이 신규한 신호 라인 어레인지먼트(arrangement)를 더 포함할 수 있다. 예시의 목적들을 위해, 3차원 메모리 어레이에 대한 워드라인 조립체가 일부 실시예들에 따른 신호 라인 어레인지먼트를 대표하여 상세히 개시될 것이다. 이러한 워드라인 조립체는 제어 회로부에 커플링되기 위해, 메모리 셀들의 3차원 어레이의 다수의 층들 내의 메모리 셀들과 콘택하도록 배열된 워드라인들의 어레이 뿐만 아니라 워드라인 콘택 조립체를 포함할 수 있다. 그러나, 본 실시예들은 전하-포획 저장 매체들 또는 상 변화 재료에 기반한 비-휘발성 메모리, 또는 저항률 변화에 기반한 저장 매체들을 포함하는 다른 3차원 디바이스 타입들에 대한 다른 신호 라인들로 확장될 수 있다.
[0067] 이제 도 1a를 참조하면, 본 개시내용의 실시예들에 따른, 메모리 어레이(100)의 평면도가 도시되어 있다. 메모리 어레이(100)는, 예컨대 DRAM 어레이를 표현할 수 있으며, 여기서 메모리 어레이(100)는 다음과 같이 메모리 셀들 또는 비트들의 3차원 어레이로 형성된다. 도 1a에 도시된 바와 같이, 도시된 직교 좌표계(Cartesian coordinate system)의 X-Y 평면에 배열된 서브-어레이들의 2차원 어레이가 보인다. 예시의 목적들을 위해, 메모리 어레이(100)가 DRAM 어레이를 표현할 수 있는 경우, 메모리 어레이(100)는 메모리 블록들(102)로 지칭되는 서브-어레이들의 직사각형 그리드로 배열된다. 도 1b에 추가로 예시된 바와 같이, 본 개시내용의 실시예들에 따르면, 주어진 메모리 블록(102)은 셀 구역(104), 및 셀 구역(104)의 일측에 인접하게 배치된 계단 구역(106)을 포함할 수 있다. 특히, 셀 구역(104)은 n-층들을 통해 분산된 메모리 비트들 또는 메모리 셀들의 3차원 어레이로서 배열될 수 있다. 본 개시내용의 다양한 실시예들에 따르면, "n"의 값은 100개의 층들 이상까지 임의의 적합한 수일 수 있다. 마찬가지로, 본 개시내용의 다양한 실시예들에서, 계단 구역(106)은 일련의 n개의 계단들로서 배열될 수 있다. 계단 구역(106)은 아래에서 더 상세히 설명되는 바와 같이, 계단 구역(106) 내에 배열된 워드라인 콘택들을 사용하여 셀 구역과 콘택하기 위한 제어 회로부에 대한 액세스를 제공할 수 있다.
[0068] 예시의 목적들을 위해, 셀 구역(104)에서, 1000개의 메모리 셀들이 Y-방향을 따라 워드라인마다 배열될 수 있다. 따라서, 도 1b의 뷰는 계단 구역(106)에 인접한 셀 구역(104)의 에지 부분만을 도시한다. 도 1c는 본 개시내용의 일 실시예에 따른, 도 1b의 메모리 블록 부분의 구역의 확대된 평면도를 도시한다. 커패시터(112), 게이트(114), 및 비트라인(116)을 포함하는 메모리 셀(110)이 셀 구역(104)의 에지를 따라 도시되어 있다. 워드라인 구역 구조(108)는 계단 구역(106)에서 연장된다. 250 nm 셀 폭 및 1024개의 메모리 셀들의 경우, 100 층 두께의 3D 메모리에 대해, 셀 구역(104)은 256 mm의 폭을 가질 수 있는 반면, 도 1c의 계단 구역(106A)은 75 mm의 폭을 갖는다. 따라서, 계단 구역(106A)은 메모리 블록(102)의 영역의 대략 29%를 사용한다. 이러한 실시예에서, X-방향을 따른 계단 폭은 X-방향을 따른 워드라인의 폭과 동일할 수 있다는 것을 유의한다. 이러한 실시예 뿐만 아니라 후속할 실시예들에서, 워드라인은 제1 방향을 따라 연장될 수 있는 반면, 비트라인은, 이를테면 제1 방향에 수직인 제2 방향을 따라 연장된다는 것을 유의한다.
[0069] 다른 실시예들에서, 계단 구역(106)은 셀 구역(104)에 대한 워드라인 연결의 레이아웃의 효율을 개선시키기 위해 상이하게 배열될 수 있다. 도 1d는 본 개시내용의 다른 실시예에 따른, 도 1b의 메모리 블록 부분의 구역의 확대된 평면도를 도시한다. 도 1e는 본 개시내용의 다른 실시예에 따른, 도 1b의 메모리 블록 부분의 구역의 확대된 평면도를 도시한다. 도 1e의 실시예는 도 1d의 실시예의 변형을 표현할 수 있다. 특히 도 1d를 참조하면, 이러한 실시예에서, 계단 구역(106B)은 셀 구역(104)의 일측을 따라 배열된다. 설명의 명확화의 목적들을 위해, 계단 구역(106B)은 4개의 계단들, 즉 계단(120), 계단(122), 계단(124), 및 계단(126)을 포함하는 것으로 도시되어 있다. 그러나, 다른 실시예들에서, 계단 구역은 훨씬 더 많은 계단들을 포함할 수 있다. 워드라인 구조(118)는 계단 구역(106B) 내에 형성되며, 여기서 그러한 워드라인 구조의 형성은 아래에서 상세히 설명된다. 도 1d의 평면도에서 볼 수 있는 바와 같이, 워드라인 구조(118)는 계단 구역(106B)의 영역의 대부분을 차지한다. 도 1d의 예에서, 계단 폭 뿐만 아니라, X-방향을 따른 워드라인 구조 폭은 커패시터(112)의 폭 더하기 (도 1c의 워드라인 구조의) 워드라인 폭과 동일하다. 달리 말하면, 워드라인 구조 폭은 X-방향을 따른 주어진 메모리 셀의 비트 폭과 대략 동일하다. 이는 4개의 계단들, 즉 계단(140), 계단(142), 계단(144), 및 계단(146)을 포함하는 계단 구역(106C)을 또한 갖는 도 1e의 실시예에 대해 동일하게 적용된다. 2개의 실시예들의 차이는, 도 1e의 실시예에서, 적어도 하나의 교체 슬롯 및 브리지(그 부분은 연결 부분으로서 작용할 수 있음)가 하나의 워드라인에 대해 제공된다는 것이다.
[0070] 도 1f는 본 개시내용의 부가적인 실시예에 따른, 메모리 블록 뿐만 아니라 메모리 블록의 대향 측들을 따른 개개의 구역들의 2개의 확대된 평면도들을 도시한다. 특히, 셀 구역(104)은 각각 계단 구역(106D) 및 계단 구역(106E)에 의해 대향 측들 상에 플랭킹(flank)된다. 계단 구역(106E)에서, 최상위 비트(B1)는 계단 구역(106E)의 대응하는 워드라인 구조에 연결되는 반면, 계단 구역(106D)에서, 최하위 비트(B2)는 계단 구역(106D)의 대응하는 워드라인 구조에 연결된다는 것을 유의한다. 이러한 예에서, X-방향을 따른 계단 폭(뿐만 아니라 워드라인 구조 폭)은 워드라인 폭 더하기 커패시터 폭의 합의 2배, 또는 2*(WL 폭 + 캡(Cap) 폭), 또는 메모리 셀 폭의 2배와 동일하게 확장될 수 있다.
[0071] 도 1g 및 도 1h를 참조하면, 도 1f에 도시된 계단 구조의 2개의 변형들이 도시되어 있다. 도 1g에 도시된 바와 같이, (WL 방향의) 2i번째 WL들의 세트는 셀 구역(104)의 우측과 연결되고, 2i+1번째 WL들의 세트는 셀 구역(104)의 좌측과 연결된다. WL들(2i+1, 또는 WL 방향의 2i)의 각각의 세트는 z-방향으로 적층된 n개의 WL들을 갖는다. 어레이의 우측/좌측 상에서, WL들(2i+1, 또는 WL 방향의 2i)의 각각의 세트는 제1 유닛 셀 내지 제n 유닛 셀의 범위에 있는 높이들을 갖는 계단들을 갖는다. 특히, 도 1g는 하나의 유닛 계단 폭에 대해 하나의 높이가 존재하는 실시예를 제시하는 반면, 도 1h의 실시예에서, 하나의 유닛 계단 폭에 2개의 높이들이 존재한다. 따라서, 도 1h의 실시예는 도 1g의 실시예보다 작은 계단 영역을 갖는다.
[0072] 후속할 도 2a 내지 도 2c에서, 상이한 제조 스테이지들에서의 도 1c의 메모리 셀 아키텍처의 실시예의 다양한 뷰들이 도시되어 있다. 이러한 제조 시퀀스는 특히 3D DRAM에 적용될 수 있는 한편, 본 개시내용의 다른 실시예들에서, 본 명세서의 아래에 예시된 바와 같은 일반적인 계단 제조 원리들은 임의의 다른 디바이스 구조들에 적용될 수 있으며, 여기서 신호 라인들은 3D 디바이스의 적층된 전도성 층들에 연결될 것이다.
[0073] 도 2a는 본 개시내용의 일 실시예에 따른, 제조 스테이지 동안의, 도 1d의 실시예에 대응하는 메모리 블록의 평면도를 도시한다. 이러한 예에서, 뷰는 도 1d의 뷰에 대해 90도 회전된다. 도 2b는 A 섹션을 따른 도 2a의 메모리 블록의 단면도를 도시하는 반면, 도 2c는 B 섹션을 따른 도 2a의 메모리 블록의 단면도를 도시한다. 도 2a에 도시된 바와 같이, 셀 구역(104)의 일부는 계단 구역(106B)에 접한다. 도 2b 및 도 2c에 추가로 도시된 바와 같이, 3D 메모리 블록의 상이한 층들을 구성하는 일련의 유닛 스택들(202)이 도시된다. 결국, 주어진 유닛 스택은 활성 층을 포함하는 다수의 층들로 형성된다. 일부 실시예들에서, 유닛 스택(202)은 격리 층(204), 이를테면 SiO, 희생 층(206), 이를테면 SiN, 및 활성 층(208), 이를테면 폴리실리콘으로 형성된다. 이들 층들은, 적어도, 메모리 블록을 형성하는 메모리 디바이스의 구역 위에 블랭킷 형태로 증착될 수 있다. 일부 실시예들에 따르면, 격리 층(204), 희생 층(206), 및 활성 층(208)에 대한 두께 범위는 이들 층들 중 임의의 층에 대해 5 nm 내지 50 nm의 범위에 있을 수 있다. 이러한 실시예에서, 3D 메모리 디바이스의 4개의 상이한 메모리 층들에 대응하는 유닛 스택들(202) 중 총 4개의 유닛 스택들이 층 스택(200)을 형성하기 위해 증착된다. 도 2a 및 도 2b에 도시된 바와 같이, 이러한 스테이지에서, 셀 구역(104) 및 계단 구역(106B) 둘 모두는 패터닝되지 않는다.
[0074] 도 3a는 후속 제조 스테이지 동안의 도 2a의 메모리 블록의 평면도를 도시하며, 여기서 계단 구역(106B)의 패터닝이 발생했다. 도 3b는 A 섹션을 따른 도 3a의 메모리 블록의 단면도를 도시하며, 이는 셀 구역(104)이 패터닝되지 않은 상태로 유지된다는 것을 보여준다.
[0075] 도 3c는 B 섹션을 따른 도 3a의 메모리 블록의 단면도를 도시하며, 그 섹션은 계단 구역(106B)의 계단(140) 및 계단(142)을 교차한다. 도 3d는 B' 섹션을 따른 도 3a의 메모리 블록의 단면도를 도시하며, 그 섹션은 계단 구역(106B)의 계단(144) 및 계단(146)을 교차한다. 도시된 바와 같이, 개별 계단들을 형성하기 위해 패터닝이 발생했다. 패터닝은 계단 구역(106B)의 타겟팅된 구역들을 선택적으로 개방하기 위해 알려진 기법들을 사용하여 수행될 수 있다. 일 예에서, 도시된 바와 같이, 제1 패터닝 동작은 구역(302)을 에칭하는 반면, 제2 패터닝 동작은 구역(304)을 에칭한다. 개별 계단들의 에칭 이후, 유전체(148)는 SiO와 같은 에칭된 구역들을 충전하기 위해 증착된다. 이어서, 유전체(148)는 화학적 기계적 연마와 같은 알려진 동작을 사용하여 평탄화될 수 있다.
[0076] 도 3c에 도시된 바와 같이, 계단(140)의 상부 표면(222)은 층 스택(200)의 최상부 층을 표현하는 반면, 계단(142)의 상부 표면은 상부 표면(222)으로부터 유닛 스택들(202) 중 하나만큼 리세스되고; 계단(144)의 상부 표면은 상부 표면(222)으로부터 유닛 스택들(202) 중 2개만큼 리세스되며; 계단(146)의 상부 표면은 상부 표면(222)으로부터 유닛 스택들(202) 중 3개만큼 리세스된다.
[0077] 도 4a는 후속 제조 스테이지 동안의 도 3a의 메모리 블록의 평면도를 도시한다. 도 4b는 A 섹션을 따른 도 4a의 메모리 블록의 단면도를 도시하는 반면, 도 4c는 C 섹션을 따른 도 4a의 메모리 블록의 단면도를 도시한다. 도 4d는 B 섹션을 따른 도 4a의 메모리 블록의 단면도를 도시한다. 도 4a 및 도 4b에 도시된 바와 같이, 층 스택(200) 전체를 통한 에칭에 의해 격리 구역들(212)이 셀 구역(104)에 그리고 계단 구역(106B)에 형성되었다.
[0078] 도 5a는 후속 제조 스테이지 동안의 도 4a의 메모리 블록의 평면도를 도시한다. 도 5b는 A 섹션을 따른 도 5a의 메모리 블록의 단면도를 도시하는 반면, 도 5c는 C 섹션을 따른 도 5a의 메모리 블록의 단면도를 도시하고, 도 5d는 B 섹션을 따른 도 5a의 메모리 블록의 단면도를 도시한다. 이러한 스테이지에서, 충전제 절연체(예컨대, SiO)가 격리 구역들(212)에 형성되어, 충전된 격리 구역들(220)을 생성한다. 후속하여, 도 5b 내지 도 5d에 도시된 바와 같이 구조를 산출하기 위해 평탄화가 수행될 수 있다.
[0079] 도 6a는 후속 제조 스테이지 동안의 도 5a의 메모리 블록의 평면도를 도시하는 반면, 도 6b는 A 섹션을 따른 도 6a의 메모리 블록의 단면도를 도시하고, 도 6c는 B 섹션을 따른 도 6a의 메모리 블록의 단면도를 도시한다. 이러한 스테이지에서, 셀 구역(104)의 메모리 셀들에 형성될 트랜지스터들에 교체 게이트 구조들을 형성하기 위해 패터닝이 발생했다. 패터닝은 특히 도 6a에 도시된 바와 같이, 층 스택(200) 전체를 에칭하여 연속 슬릿(240)을 형성해서, 셀 구역(104) 내에서 그리고 계단 구역(106B) 내로 연장되는 것을 수반한다. 도 6a에 또한 도시된 바와 같이, 불연속 슬릿들(242)은 계단 구역(106B) 내에 형성되며, 여기서 브리지 부분(245)은 불연속 슬릿들(242)의 상이한 부분들을 격리시킨다. 결국, 불연속 슬릿들(242)은 계단 구역(106B)의 주요 부분들(244)을 서로 격리시킨다.
[0080] 도 7a는 후속 제조 스테이지에서의 A 섹션을 따른 도 6b의 메모리 블록의 단면도를 도시하는 반면, 도 7b는 B 섹션을 따른 도 7a의 메모리 블록의 단면도를 도시한다. 이러한 프로세싱 스테이지에서, 연속 슬릿(240)에 인접한 희생 층(206)의 일부가 리세스(243)를 형성하기 위해 선택적으로 에칭되었다. 마찬가지로, 희생 층(206)이 계단 구역(106) 내에서 에칭되어, 리세스들(241)을 형성할 수 있다. 선택적 에칭은, 예컨대 연속 슬릿(240)을 통해 그리고 불연속 슬릿들(242)을 따라 선택적 에천트를 제공함으로써 수행될 수 있다. 희생 층(206)이 실리콘 질화물(SiN)이고, 활성 층(208)이 실리콘이고, 격리 층(204)이 실리콘 산화물(SiO)인 경우에 대해, 뜨거운 아인산(phosphorous acid)이 선택적 에천트의 적합한 예일 수 있다.
[0081] 도 8a는 후속 제조 스테이지 동안의 도 7a의 메모리 블록의 평면도를 도시하는 반면, 도 8b는 A 섹션을 따른 도 8a의 메모리 블록의 단면도를 도시하고, 도 8c는 A 섹션을 따른 도 8b의 뷰의 확대된 부분을 도시한다. 부가적으로, 도 8d는 B 섹션을 따른 도 8a의 메모리 블록의 단면도를 도시한다. 이러한 제조 스테이지에서, 연속 슬릿(240)에 인접하게 활성 층(208)의 노출된 부분 위에 게이트 산화물 층(247)을 형성함으로써 트랜지스터 형성이 발생했다. 다양한 비-제한적인 실시예들에서, 게이트 산화물은 적합한 절연체, 이를테면 2 nm 두께 내지 10 nm 두께의 실리콘 산화물 층일 수 있다.
[0082] 부가적으로, 워드라인 조립체가 형성되었으며, 여기서 워드라인 조립체는 셀 구역(104)에 배치된 워드라인 부분(248) 및 계단 구역(106B)에 배치된 워드라인 구조(246)로서 도시된다. 도 8d에 도시된 바와 같이, 워드라인 구조(246)는 계단 구역(106B)의 주요 부분들(244)에 이전에 형성된 리세스들(241)에 형성된다. 도 8a의 뷰에서, 워드라인 구조(246)는 하나 초과의 워드라인에 대응할 수 있다. 따라서, 주요 부분들(244)의 구조의 결과로서, 주어진 계단 상에서, 워드라인 구조는 도시된 바와 같이, 제1 주요 부분(246A) 및 제2 주요 부분(246B)과 같은 하나 초과의 주요 부분을 가질 수 있다. 일부 비-제한적인 실시예들에 따르면, 워드라인 구조가 TiN 라이너 층(249A) 및 텅스텐 부분(249B)과 같은 야금부(metallurgy)를 사용하여 형성될 수 있다. 워드라인 부분(248)을 형성하기 위해, 원자 층 증착(atomic layer deposition, ALD)을 포함하는 임의의 적합한 프로세스를 사용하여 연속 슬릿(240)을 통해 증착 종을 제공함으로써 그러한 야금부가 리세스(243)에 증착될 수 있다. 이어서, 도 8b 및 도 8c에 도시된 바와 같이, 연속 슬릿(240)으로부터 TiN 및 W를 제거함으로써 노드 분리가 수행될 수 있으며, 이는 연속 슬릿(240)이 다시 비어 있다는 것을 보여준다. 마찬가지로, 이러한 야금부는 또한 연속 슬릿(240) 및 불연속 슬릿들(242)을 통해 계단 구역(106B)의 리세스들(241)에 증착될 수 있다.
[0083] 도 9a는 후속 제조 스테이지 동안의 도 8a의 메모리 블록의 평면도를 도시하는 반면, 도 9b는 A 섹션을 따른 도 9a의 메모리 블록의 단면도를 도시하고, 도 9c는 B 섹션을 따른 도 9a의 메모리 블록의 단면도를 도시한다. 이러한 프로세싱 스테이지에서, 연속 슬릿(240) 및 불연속 슬릿들(242)은 절연체에 의해 충전되어, 격리 구조들(250)을 형성한다. 일부 비-제한적인 실시예들에 따르면, 격리 구조들(250)은 실리콘 산화물의 원자 층 증착과 같은 적합한 증착 프로세스에 의해 형성된다. 후속하여, 특히 평탄화가 수행되어, 도 9b 및 도 9c에 도시된 바와 같은 구조를 초래할 수 있다.
[0084] 도 10a는 후속 제조 스테이지 동안의 도 9a의 메모리 블록의 평면도를 도시하는 반면, 도 10b는 A 섹션을 따른 도 10a의 메모리 블록의 단면도를 도시하고, 도 10c는 B 섹션을 따른 도 10a의 메모리 블록의 단면도를 도시한다. 이러한 스테이지에서, 계단 구역(106B)의 구조는 도 10c에 도시된 바와 같이, 도 9c의 구조로부터 변경되지 않았다. 셀 구역(104)에서, 커패시터 슬릿들(260)은 층 스택(200) 전체를 통한 에칭에 의해 형성되었다.
[0085] 도 11a는 후속 제조 스테이지 동안의 도 10a의 메모리 블록의 평면도를 도시하고, 도 11b는 A 섹션을 따른 도 11a의 메모리 블록의 단면도를 도시한다. 이러한 스테이지에서, 계단 구역(106B)의 구조(도시되지 않음)는 도 10c의 구조로부터 변경되지 않았다. 셀 구역(104)에서, 커패시터 리세스들(262)은 특히 도 11b에 도시된 바와 같이, 활성 층(208)의 일부를 에칭함으로써 형성되었다. 이러한 에칭은, 예컨대 활성 층(208)이 실리콘 또는 폴리실리콘인 경우, 실리콘 질화물 및 실리콘 산화물에 대해 폴리실리콘을 선택적으로 제거하는 선택적 방식으로 수행될 수 있다.
[0086] 도 12a는 후속 제조 스테이지 동안의 도 11a의 메모리 블록의 평면도를 도시하는 반면, 도 12b는 A 섹션을 따른 도 12a의 메모리 블록의 단면도를 도시한다. 이러한 스테이지에서, 계단 구역(106B)의 구조(도시되지 않음)는 도 10c의 구조로부터 변경되지 않았다. 셀 구역(104)에서, 특히 도 12b에 도시된 바와 같이, 격리 층(204)의 일부, 희생 층(206)의 일부 뿐만 아니라 활성 층(208)의 더 많은 부분을 에칭함으로써, 넓혀진 커패시터 리세스들(264)이 형성되었다. 이러한 에칭은 하나 이상의 에칭 동작들에서 수행될 수 있으며, 여기서 주어진 에칭 동작은 일부 실시예들에 따라 선택적 방식으로 수행될 수 있다. 예컨대, 하나의 에칭 동작은, 활성 층(208)이 실리콘 또는 폴리실리콘인 경우, 실리콘 질화물 및 실리콘 산화물에 대해 폴리실리콘을 선택적으로 제거하는 선택적 방식으로 수행될 수 있다. 예컨대, 다수의 선택적 에칭 동작들은 주어진 프로세스 챔버 또는 배스(bath)에서 순차적으로 수행되거나 상이한 챔버들에서 수행될 수 있다.
[0087] 도 13a는 후속 제조 스테이지 동안의 도 12a의 메모리 블록의 평면도를 도시하는 반면, 도 13b는 A 섹션을 따른 도 13a의 메모리 블록의 단면도를 도시하는 반면, 도 13c는 B 섹션을 따른 도 13a의 메모리 블록의 단면도를 도시한다. 이러한 스테이지에서, 계단 구역(106B)의 구조(도시되지 않음)는 도 10c의 구조로부터 변경되지 않았다. 도 13a 및 도 13b에 도시된 바와 같이, 커패시터들(280)은 셀 구역(104)에 형성되었다. 본 개시내용의 일부 비-제한적인 실시예들에 따른 커패시터들(280)의 형성의 세부사항들이 아래에서 설명된다.
[0088] 특히, 도 14a는 도 12b의 스테이지에 후속하는 그리고 도 13b의 스테이지 전의 중간 스테이지에서의 A 섹션을 따른 도 12b의 메모리 블록의 부분 단면도를 도시한다. 마찬가지로, 도 14b는 도 14a의 스테이지에 후속하는 그리고 도 13b의 스테이지 전의 중간 스테이지에서의 A 섹션을 따른 도 14a의 구조의 부분 단면도를 도시한다. 유사하게, 도 14c는 도 14b의 스테이지에 후속하는 그리고 도 13b의 스테이지 전의 중간 스테이지에서의 A 섹션을 따른 도 14b의 구조의 부분 단면도를 도시한다. 도 14d는 도 13b의 메모리 블록의 부분 단면도를 도시한다.
[0089] 이제 도 14a를 참조하면, 최하부 전극 층(266)의 증착 이후의 구조, 이를테면 TiN 층 또는 다른 적합한 전극 재료 층이 도시되어 있다. 도 14b에서, 커패시터 저장 층(268)의 형성 이후의 구조가 도시되어 있으며, 그 층은 적합한 높은 유전 상수 층일 수 있다. 적합한 높은 유전 상수 층의 비-제한적인 예는 HfZrO이다. 도 14c에서, 최상부 전극(270)의 형성 이후의 구조, 이를테면 TiN 층 또는 다른 적합한 전극 재료 층이 도시되어 있다. 도 14d에서, 제2의 최상부 전극(272)의 형성 이후의 구조, 이를테면 SiGe 재료가 도시되어 있다. 본 개시내용의 부가적인 실시예들에 따르면, 도 14a 내지 도 14d에 도시된 바와 같은 재료들은 단지 예시적일 뿐이며, 당업계에 알려진 바와 같은 다른 적합한 커패시터 재료들이 사용될 수 있다는 것을 유의한다.
[0090] 도 15a는 후속 제조 스테이지 동안의 도 13a의 메모리 블록의 평면도를 도시하는 반면, 도 15b는 A 섹션을 따른 도 15a의 메모리 블록의 단면도를 도시하고, 도 15c는 B 섹션을 따른 도 15a의 메모리 블록의 단면도를 도시한다. 이러한 프로세싱 스테이지에서, 콘택 패턴(284)이 셀 구역(104)에서 뿐만 아니라 계단 구역(106B)에서 메모리 블록 구조의 최상부 표면 위에 정의되었다. 콘택 패턴(284)은 비트라인 콘택들 및 워드라인 콘택들을 형성하기 위한 구역들을 정의한다.
[0091] 도 16a는 후속 제조 스테이지 동안의 도 15a의 메모리 블록의 평면도를 도시하는 반면, 도 16b는 A 섹션을 따른 도 16a의 메모리 블록의 단면도를 도시하고; 도 16c는 B 섹션을 따른 도 16a의 메모리 블록의 단면도를 도시한다. 이러한 프로세싱 스테이지에서, 비트라인 콘택을 포함하는 비트라인(288)이 도시되며, 여기서 TiN과 W의 조합이 이러한 프로세스에 대해 사용될 수 있다. 부가적으로, 복수의 워드라인 콘택들(286)로 제조되는 워드라인 콘택 조립체가 계단 구역(106B)에 형성되었다. 도 16c의 단면도는 2개의 워드라인 콘택들, 즉 계단(140) 내의 하나의 워드라인 콘택 및 계단(142) 내의 다른 워드라인 콘택을 예시한다.
[0092] 전술된 도면들에서 강조표시된 프로세스 흐름이 4-계단의 계단 실시예를 예시하지만, 훨씬 더 많은 메모리 셀 층들을 갖는 3차원 디바이스의 실시예들은 유닛 스택들을 의미하는 메모리 셀 층들의 수와 동일한 수의 계단을 갖는 계단 실시예들을 포함할 수 있다. 수십 개의 계단들, 최대 100개 초과의 계단들을 갖는 계단 실시예들의 경우, 대응하는 워드라인 콘택 조립체는 각각의 주어진 계단의 최상부 워드라인 구조 상의 워드라인 콘택을 포함할 수 있다.
[0093] 도 17은 본 개시내용의 실시예들에 따른 예시적인 프로세스 흐름(400)을 도시한다. 블록(402)에서, 메모리 스택은 실리콘 기판 또는 다른 반도체 기판과 같은 기판 상에 증착된다. 메모리 블록은 복수의 n개의 유닛 스택들을 포함할 수 있으며, 여기서 주어진 유닛 스택은 격리 층, 희생 층, 및 활성 층을 포함한다. 다양한 비-제한적인 실시예들에 따르면, n의 값은 몇 개의 층들 내지 100개 초과의 층들의 범위일 수 있다. 일부 실시예들에서, 격리 층은 실리콘 산화물을 포함하는 반면, 희생 층은 부분적으로 실리콘 질화물을 포함하고, 활성 층은 폴리실리콘을 포함한다.
[0094] 블록(404)에서, 메모리 스택은 복수의 n개의 메모리 셀 층들로 배열된, 메모리 셀들의 3차원 어레이를 포함하는 셀 구역을 형성하도록 패터닝되며, 여기서 주어진 메모리 셀 층은 복수의 n개의 유닛 스택들 중 주어진 유닛 스택에 대응한다.
[0095] 블록(406)에서, 메모리 스택은 셀 구역에 인접한 영역에 계단 구역을 형성하도록 추가로 패터닝되며, 여기서 계단 구역은 메모리 셀들의 3차원 어레이에 커플링된 워드라인 조립체를 포함한다. 일부 실시예들에서, 계단 구역은 메모리 어레이의 복수의 측들 상에 배열된 다수의 계단 구역들을 포함할 수 있다. 일부 실시예들에서, 계단 구역을 형성하기 위한 패터닝은 일련의 동작들로 수행될 수 있으며, 여기서 적어도 하나의 동작에서, 계단 구역을 형성하기 위한 패터닝은 셀 구역을 형성하기 위한 패터닝과 일치한다.
[0096] 본 실시예들은 DRAM 트랜지스터들을 형성하기 위한 반도체 구조들의 어레이들과 같은 디바이스들을 형성하기 위해, 알려진 프로세싱에 비해 다양한 장점들을 제공한다. 하나의 장점의 경우, 3D DRAM 어레이들과 같은 디바이스 구조들이 형성될 수 있으며, 여기서 워드라인 조립체는 주어진 DRAM 서브-어레이의 과도한 영역을 소비하지 않는 주변 계단 구역에서 효율적인 방식으로 배열된다. 본 실시예들에 의해 제공되는 추가적인 장점은 계단 구역에서의 증가된 워드라인 폭이며, 이는 더 손쉬운 워드라인 콘택 형성을 위한 더 넓은 프로세스 마진을 허용한다. 예컨대, 워드라인 폭은 셀 구역에서 50 nm 내지 200 nm의 범위에서 풀 메모리 셀의 폭 이상과 동일한 폭으로 확장될 수 있다.
[0097] 본 개시내용은 본 명세서에 설명된 특정 실시예들에 의해 범위가 제한되지 않는다. 실제로, 본 명세서에 설명된 것들 이외의 본 개시내용의 다른 다양한 실시예들 및 본 개시내용에 대한 수정들은 전술한 설명 및 첨부 도면들으로부터 당업자들에게 명백할 것이다. 따라서, 그러한 다른 실시예들 및 수정들은 본 개시내용의 범위 내에 속하는 경향이 있다. 더욱이, 본 개시내용은 특정 목적을 위한 특정 환경에서의 특정 구현의 맥락에서 본 명세서에 설명되었지만, 당업자들은 유용성이 이에 제한되지 않으며, 본 개시내용이 임의의 수의 목적들을 위해 임의의 수의 환경들에서 유익하게 구현될 수 있다는 것을 인식할 것이다. 따라서, 아래에 기재된 청구항들은 본 명세서에 설명된 바와 같은 본 개시내용의 전체 범위 및 사상을 고려하여 해석되어야 한다.
Claims (20)
- 메모리 디바이스 아키텍처로서,
어레이로 배열된 복수의 메모리 블록들을 포함하며,
주어진(given) 메모리 블록은,
셀 구역 － 상기 셀 구역은 메모리 셀들의 3차원 어레이를 포함하고, 복수의 n개의 메모리 셀 층들로 배열됨 －; 및
계단 구역을 포함하고,
상기 계단 구역은 상기 셀 구역의 적어도 제1 측에 인접하게 배치되고, 상기 계단 구역은 상기 메모리 셀들의 3차원 어레이에 커플링된 신호 라인 조립체를 포함하는, 메모리 디바이스 아키텍처. - 제1항에 있어서,
상기 신호 라인 조립체는 워드라인 조립체를 포함하며,
상기 계단 구역은,
복수의 n개의 계단들 － 상기 복수의 n개의 계단들 중 주어진 계단은 상기 워드라인 조립체의 최상부 워드라인 구조를 포함함 －; 및
워드라인 콘택 조립체를 더 포함하고,
상기 워드라인 콘택 조립체의 주어진 워드라인 콘택은 상기 주어진 계단의 최상부 워드라인에 연결되는, 메모리 디바이스 아키텍처. - 제2항에 있어서,
상기 최상부 워드라인 구조는 상기 셀 구역의 주어진 메모리 셀 층의 메모리 셀들의 주어진 행(row)에 연결되는, 메모리 디바이스 아키텍처. - 제2항에 있어서,
주어진 계단 내에서, 상기 워드라인 구조는,
상기 주어진 계단의 제1 부분 위에 배치된 제1 주요 부분;
상기 주어진 계단의 제2 부분 위에 배치된 제2 주요 부분; 및
상기 제1 주요 부분을 상기 제2 주요 부분에 전기적으로 연결시키도록 배치된 연결 부분을 포함하는, 메모리 디바이스 아키텍처. - 제2항에 있어서,
상기 복수의 메모리 셀들 중 주어진 메모리 셀은 제1 방향을 따른 메모리 셀 폭을 포함하며,
상기 계단 구역의 주어진 계단에서, 상기 최상부 워드라인 구조는 상기 메모리 셀 폭에 필적하는, 상기 제1 방향을 따른 워드라인 폭을 갖는, 메모리 디바이스 아키텍처. - 제1항에 있어서,
상기 복수의 메모리 셀 층들 중 주어진 메모리 셀 층은,
격리 층;
상기 격리 층 아래에 배치된 희생 층; 및
상기 희생 층 아래에 배치된 활성 층을 포함하는, 메모리 디바이스 아키텍처. - 제6항에 있어서,
상기 신호 라인 조립체는 상기 희생 층 내에서 상기 계단 구역으로부터 상기 셀 구역 내로 연장되는, 메모리 디바이스 아키텍처. - 제6항에 있어서,
상기 격리 층은 실리콘 산화물을 포함하고;
상기 희생 층은 부분적으로 실리콘 질화물을 포함하며; 그리고
상기 활성 층은 폴리실리콘을 포함하는, 메모리 디바이스 아키텍처. - 제1항에 있어서,
상기 계단 구역은,
상기 셀 구역의 제1 측에 인접하게 배치된 제1 계단 구역; 및
상기 셀 구역의 제1 측에 대향하는 상기 셀 구역의 제2 측에 인접하게 배치된 제2 계단 구역을 포함하는, 메모리 디바이스 아키텍처. - 제9항에 있어서,
상기 신호 라인 조립체는 워드라인 조립체를 포함하고,
주어진 메모리 셀은 제1 방향을 따른 메모리 셀 폭을 포함하며,
상기 계단 구역의 주어진 계단에서, 상기 워드라인 조립체는 상기 메모리 셀 폭의 2배에 필적하는, 상기 제1 방향을 따른 워드라인 폭을 갖는, 메모리 디바이스 아키텍처. - 3차원 디바이스를 제조하는 방법으로서,
기판 상에 복수의 n개의 유닛 스택들을 포함하는 메모리 스택을 제공하는 단계 － 주어진 유닛 스택은 격리 층, 희생 층, 및 활성 층을 포함함 －; 및
어레이로 배열된 복수의 메모리 블록들을 형성하기 위해 상기 메모리 스택을 패터닝하는 단계를 포함하며,
주어진 메모리 블록은,
셀 구역 － 상기 셀 구역은 메모리 셀들의 3차원 어레이를 포함하고, 복수의 n개의 메모리 셀 층들로 배열됨 －; 및
계단 구역을 포함하고,
상기 계단 구역은 상기 셀 구역의 적어도 제1 측에 인접하게 배치되고, 상기 계단 구역은 상기 메모리 셀들의 3차원 어레이에 커플링된 신호 라인 조립체를 포함하는, 3차원 디바이스를 제조하는 방법. - 제11항에 있어서,
상기 계단 구역은 복수의 n개의 계단들을 형성하기 위해 상기 메모리 스택을 에칭함으로써 형성되는, 3차원 디바이스를 제조하는 방법. - 제11항에 있어서,
상기 메모리 스택을 패터닝하는 단계는,
상기 셀 구역으로부터 상기 계단 구역 내로 연장되도록 연속 슬릿을 에칭하는 단계; 및
상기 계단 구역 내에서 복수의 불연속 슬릿들을 에칭하는 단계를 포함하며,
상기 연속 슬릿 및 상기 복수의 불연속 슬릿들은 상기 메모리 스택의 상기 복수의 n개의 유닛 스택들을 통해 연장되는, 3차원 디바이스를 제조하는 방법. - 제13항에 있어서,
상기 메모리 스택을 패터닝하는 단계는, 상기 연속 슬릿을 통해 그리고 상기 복수의 불연속 슬릿들을 통해 상기 희생 층을 선택적으로 에칭하는 단계를 더 포함하며,
상기 셀 구역 내에 복수의 제1 리세스들이 형성되고, 상기 계단 구역 내에 복수의 제2 리세스들이 형성되는, 3차원 디바이스를 제조하는 방법. - 제14항에 있어서,
상기 메모리 스택을 패터닝하는 단계는, 상기 신호 라인 조립체를 형성하기 위해, 상기 복수의 제1 리세스들 내에 그리고 상기 복수의 제2 리세스들 내에 야금부(metallurgy)를 증착하는 단계를 더 포함하는, 3차원 디바이스를 제조하는 방법. - 제11항에 있어서,
상기 신호 라인 조립체는 워드라인 조립체를 포함하며,
상기 계단 구역은 복수의 n개의 계단들을 더 포함하고,
상기 복수의 n개의 계단들 중 주어진 계단은 상기 워드라인 조립체의 최상부 워드라인 구조를 포함하고,
상기 방법은 워드라인 콘택 조립체를 형성하는 단계를 더 포함하고,
상기 워드라인 콘택 조립체의 주어진 워드라인 콘택은 상기 주어진 계단의 최상부 워드라인 구조에 연결되는, 3차원 디바이스를 제조하는 방법. - 제11항에 있어서,
상기 메모리 셀들의 3차원 어레이 중 주어진 메모리 셀은 커패시터를 포함하며,
상기 방법은,
복수의 커패시터 슬릿들을 에칭함으로써 상기 셀 구역을 형성하는 단계 － 상기 복수의 커패시터 슬릿들 중 주어진 커패시터 슬릿은 상기 메모리 스택을 통해 연장됨 －; 및
상기 복수의 캐패시터 슬릿들을 통해 상기 복수의 n개의 메모리 셀 층들 중 상기 활성 층을 선택적으로 에칭하는 단계를 더 포함하고,
복수의 캐패시터 리세스들이 형성되는, 3차원 디바이스를 제조하는 방법. - 3차원 동적 랜덤 액세스 메모리로서,
어레이로 배열된 복수의 메모리 블록들을 포함하며,
주어진 메모리 블록은,
셀 구역 － 상기 셀 구역은 메모리 셀들의 3차원 어레이를 포함하고, 복수의 n개의 메모리 셀 층들로 배열되고, 상기 셀 구역은 제1 방향을 따라 연장되는 제1 복수의 비트라인들, 및 상기 복수의 n개의 메모리 셀 층들 내에 배열되고, 상기 제1 방향과 상이한 제2 방향을 따라 연장되는 제2 복수의 워드라인들을 더 포함함 －; 및
계단 구역을 포함하고,
상기 계단 구역은 상기 셀 구역의 적어도 제1 측에 인접하게 배치되고, 상기 계단 구역은 상기 메모리 셀들의 3차원 어레이의 상기 제2 복수의 워드라인들에 연결된 워드라인 조립체를 포함하는, 3차원 동적 랜덤 액세스 메모리. - 제18항에 있어서,
상기 계단 구역은,
복수의 n개의 계단들 － 상기 복수의 n개의 계단들 중 주어진 계단은 상기 워드라인 조립체의 최상부 워드라인 구조를 포함함 －; 및
워드라인 콘택 조립체를 더 포함하며,
상기 워드라인 콘택 조립체의 주어진 워드라인 콘택은 상기 주어진 계단의 최상부 워드라인에 연결되는, 3차원 동적 랜덤 액세스 메모리. - 제18항에 있어서,
상기 최상부 워드라인 구조는 상기 복수의 n개의 메모리 셀 층들 중 주어진 메모리 셀 층의 메모리 셀들의 주어진 행에 연결되는, 3차원 동적 랜덤 액세스 메모리.
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