CN118056481A - 三维存储器装置和制造方法 - Google Patents

Abstract

提供一种存储器装置架构和制造三维装置的方法。所述存储器装置架构可包含布置成阵列的多个存储器块，其中给定存储器块包括：胞元区，胞元区包括布置于多组n个存储器胞元层中的三维存储器胞元阵列；以及阶梯区，阶梯区安置成邻近于胞元区的至少第一侧，阶梯区包括耦合到三维存储器胞元阵列的信号线组合件。

Description

三维存储器装置和制造方法

相关申请的交叉引用

本申请要求2022年7月19日申请的名称为“三维存储器装置和制造方法(THREEDIMENSIONAL MEMORY DEVICE AND METHOD OF FABRICATION)”的美国非临时专利申请序列号17/868,156的优先权，所述非临时专利申请要求2021年9月27申请的名称为“三维存储器装置和制造方法(THREE DIMENSIONAL MEMORY DEVICE AND METHOD OF FABRICATION)”的美国临时专利申请序列号63/248,799的优先权，且所述专利申请以全文引用的方式并入本文中。

技术领域

本公开的实施例涉及半导体衬底，且更尤其，涉及三维半导体装置结构。

背景技术

基于集成电路的半导体技术演进的趋势为半导体裸片内的装置密度的增加，和装置功能的增加。在诸如动态随机存储器(dynamic random access memory；DRAM)的存储器装置的情况下，提高用于给定裸片区域的DRAM芯片的存储器大小的一个因素是个别存储器胞元的胞元大小的缩小。胞元大小的缩小与多个众所周知的问题相关联。

设想增加给定裸片区域内的存储器大小的一种方法为制造三维存储器，诸如三维(three dimensional；3D)DRAM。在这一情况下，多个存储器胞元可在与半导体裸片的主平面正交的“竖直”方向上一个接一个地堆叠于层中。关于这类装置的形成的一个问题是寻址存储器阵列中的所有胞元的能力。举例来说，DRAM存储器可布置成块或子阵列，其中用于3DDRAM子阵列的给定层堆叠的每一字线将具有接触件以连接字线与子阵列中的控制电路。因此，对于具有n个层的3D DRAM存储器堆叠，在字线之每一行中需要总共n个字线接触件。因而，用于诸如在邻近于子阵列的外围区中布置这一字线接触架构的区可能消耗给定存储器子阵列的(二维、平面内)装置区域的大部分。此外，这一外围字线区域的大小将随着3DDRAM存储器阵列或子阵列内的层数目n而增加。因此，随着层数目增加，外围字线区域将趋向于消耗3D DRAM中的总DRAM区域的较大部分。

关于这些和其它考虑因素来提供本公开。

发明内容

在一个实施例中，提供一种存储器装置架构。存储器装置架构可包含布置成阵列的多个存储器块。给定存储器块可包含：胞元区，胞元区包括布置于多组n个存储器胞元层中的三维存储器胞元阵列；以及阶梯区，阶梯区安置成邻近于胞元区的至少第一侧，阶梯区包括耦合到三维存储器胞元阵列的信号线组合件。

在另一实施例中，一种制造三维装置的方法可包含在衬底上设置包括多组n个单元堆叠的存储器堆叠，其中给定单元堆叠包括隔离层、牺牲层和有源层。方法还可包含图案化存储器堆叠以形成布置成阵列的多个存储器块。因而，给定存储器块可包含：胞元区，胞元区包括布置于多组n个存储器胞元层中的三维存储器胞元阵列；以及阶梯区，阶梯区安置成邻近于胞元区的至少第一侧，阶梯区包括耦合到三维存储器胞元阵列的信号线组合件。

在另一实施例中，一种三维动态随机存取存储器可包含布置成阵列的多个存储器块。给定存储器块可包含胞元区，胞元区包括布置于多组n个存储器胞元层中的三维存储器胞元阵列。胞元区可更包括沿着第一方向延伸的第一多个位线和布置于多组n个存储器胞元层内且沿着不同于第一方向的第二方向延伸的第二多个字线。给定存储器块还可包含阶梯区，阶梯区安置成邻近于胞元区的至少第一侧，阶梯区包括连接到三维存储器胞元阵列的第二多个字线的字线组合件。

附图说明

图1A描绘符合本公开的实施例的存储器阵列的俯视平面图。

图1B描绘根据本公开的实施例的存储器块的一部分的俯视平面图。

图1C描绘根据本公开的实施例的图1B的存储器块部分的区的放大俯视平面图。

图1D描绘根据本公开的另一实施例的图1B的存储器块部分的区的放大俯视平面图。

图1E描绘根据本公开的另一实施例的图1B的存储器块部分的区的放大俯视平面图。

图1F描绘根据本公开的额外实施例的存储器块以及沿着存储器块的相对侧的相应区的两个放大俯视平面图。

图1G和图1H分别示出根据本公开的实施例的图1F中所展示的阶梯结构的两个变体。

图2A描绘根据本公开的实施例的在制造阶段期间的存储器块的俯视平面图。

图2B描绘沿着A区段的图2A的存储器块的横截面图。

图2C描绘沿着B区段的图2A的存储器块的横截面图。

图3A描绘后续制造阶段期间图2A的存储器块的俯视平面图。

图3B描绘沿着A区段的图3A的存储器块的横截面图。

图3C描绘沿着B区段的图3A的存储器块的横截面图。

图3D描绘沿着B'区段的图3A的存储器块的横截面图。

图4A描绘后续制造阶段期间图3A的存储器块的俯视平面图。

图4B描绘沿着A区段的图4A的存储器块的横截面图。

图4C描绘沿着C区段的图4A的存储器块的横截面图。

图4D描绘沿着B'区段的图4A的存储器块的横截面图。

图5A描绘后续制造阶段期间图4A的存储器块的俯视平面图。

图5B描绘沿着A区段的图5A的存储器块的横截面图。

图5C描绘沿着C区段的图5A的存储器块的横截面图。

图5D描绘沿着B区段的图5A的存储器块的横截面图。

图6A描绘后续制造阶段期间图5A的存储器块的俯视平面图。

图6B描绘沿着A区段的图6A的存储器块的横截面图。

图6C描绘沿着B区段的图6A的存储器块的横截面图。

图7A描绘后续制造阶段处沿着A区段的图6B的存储器块的横截面图。

图7B描绘沿着B区段的图7A的存储器块的横截面图。

图8A描绘后续制造阶段期间图7A的存储器块的俯视平面图。

图8B描绘沿着A区段的图8A的存储器块的横截面图。

图8C描绘沿着A区段的图8B的视图的放大部分。

图8D描绘沿着B区段的图8A的存储器块的横截面图。

图9A描绘后续制造阶段期间图8A的存储器块的俯视平面图。

图9B描绘沿着A区段的图9A的存储器块的横截面图。

图9C描绘沿着B区段的图9A的存储器块的横截面图。

图10A描绘后续制造阶段期间图9A的存储器块的俯视平面图。

图10B描绘沿着A区段的图10A的存储器块的横截面图。

图10C描绘沿着B区段的图10A的存储器块的横截面图。

图11A描绘后续制造阶段期间图10A的存储器块的俯视平面图。

图11B描绘沿着A区段的图11A的存储器块的横截面图。

图12A描绘后续制造阶段期间图11A的存储器块的俯视平面图。

图12B描绘沿着A区段的图12A的存储器块的横截面图。

图13A描绘后续制造阶段期间图12A的存储器块的俯视平面图。

图13B描绘沿着A区段的图13A的存储器块的横截面图。

图13C描绘沿着B区段的图13A的存储器块的横截面图。

图14A描绘在图12B的阶段之后且在图13B的阶段之前的中间阶段处沿着A区段的图12B的存储器块的部分横截面图。

图14B描绘在图14A的阶段之后且在图13B的阶段之前的中间阶段处沿着A区段的图14A的结构的部分横截面图。

图14C描绘在图14B的阶段之后且在图13B的阶段之前的中间阶段处沿着A区段的图14B的结构的部分横截面图。

图14D描绘图13B的存储器块的部分横截面图。

图15A描绘后续制造阶段期间图13A的存储器块的俯视平面图。

图15B描绘沿着A区段的图15A的存储器块的横截面图。

图15C描绘沿着B区段的图15A的存储器块的横截面图。

图16A描绘后续制造阶段期间图15A的存储器块的俯视平面图。

图16B描绘沿着A区段的图16A的存储器块的横截面图。

图16C描绘沿着B区段的图16A的存储器块的横截面图。

图17呈现根据本公开的实施例的示范性工艺流程。

具体实施方式

现将在下文参考随附附图更充分地描述本公开的实施例，随附附图中示出了一些实施例。本公开的主题可以许多不同形式体现且并不解释为限于本文中所阐述的实施例。提供这些实施例是为了使得本公开将是透彻且完整的，且这些实施例将把主题的范围充分地传达给本领域的技术人员。在附图中，相同编号始终指代相同元件。

本公开的实施例提供用于由单元结构的三维(3D)阵列形成的装置的新颖架构，诸如在存储器装置或其它半导体装置中。这些技术可尤其适用于DRAM装置的形成，而其它装置也可根据本公开的实施例形成。各种非限制性实施例尤其适用于其中阵列被布置为连接到控制电路系统的多个块或子阵列的实施方案。

在本公开的各种实施例中，新颖阶梯架构耦合到装置的三维存储器胞元阵列的块。新颖阶梯架构可更包含新颖信号线布置，如下文详述。出于说明的目的，将详细公开用于三维存储器阵列的字线组合件，作为根据一些实施例的信号线布置的代表。这一字线组合件可包含布置成接触三维存储器胞元阵列的多个层中的存储器胞元的字线阵列，以及字线接触组合件，以耦合到控制电路系统。然而，本公开的实施例可扩展到用于其它三维装置类型的其它信号线，所述三维装置类型包含基于电荷陷阱存储介质或相变材料的非易失性存储器或基于电阻率变化的存储介质。

现在转向图1A，示出符合本公开的实施例的存储器阵列100的俯视平面图。存储器阵列100可表示DRAM阵列，例如，其中存储器阵列100由三维存储器胞元阵列或位形成，如下。如图1A中所示出，布置在所示出笛卡尔坐标系统的X-Y平面中的子阵列的二维阵列是可见的。出于说明的目的，在存储器阵列100可表示DRAM阵列的情况下，存储器阵列100布置在子阵列的被称为存储器块102的矩形栅格中。如图1B处进一步示出，根据本公开的实施例，给定存储器块102可包含胞元区104和安置成邻近于胞元区104的一侧的阶梯区106。特别地，胞元区104可布置为通过n个层分布的存储器位或存储器胞元的三维阵列。根据本公开的各种实施例，“n”的值可以是高达100个层或更多个层的任何合适数目。同样地，在本公开的各种实施例中，阶梯区106可布置为一系列n个台阶。阶梯区106可提供对控制电路系统的存取以使用布置于阶梯区106内的字线接触件接触胞元区，如下文进一步详述。

出于说明的目的，在胞元区104中，可沿着Y方向每字线布置1000个存储器胞元。因此，图1B的视图仅示出邻近阶梯区106的胞元区104的边缘部分。图1C描绘根据本公开的实施例的图1B的存储器块部分的区的放大俯视平面图。示出沿着胞元区104的边缘的存储器胞元110，其包含电容器112、栅极114和位线116。字线区结构108在阶梯区106中延伸。对于250纳米胞元宽度和1024个存储器胞元，胞元区104可具有256毫米的宽度，而对于100层厚的3D存储器，图1C的阶梯区106A具有75毫米的宽度。因此，阶梯区106A使用存储器块102的大约29％的面积。注意，在这一实施例中，沿着X方向的台阶宽度可相当于沿着X方向的字线宽度。注意，在这一实施例以及下文实施例中，字线可沿着第一方向延伸，而位线沿着诸如垂直于第一方向的第二方向延伸。

在其它实施例中，阶梯区106可以不同方式布置，以便改进连接到胞元区104的字线的布局的效率。图1D描绘根据本公开的另一实施例的图1B的存储器块部分的区的放大俯视平面图。图1E描绘根据本公开的另一实施例的图1B的存储器块部分的区的放大俯视平面图。图1E的实施例可表示图1D的实施例的变体。特别地，转向图1D，在这一实施例中，阶梯区106B沿着胞元区104的一侧布置。为解释清楚起见，阶梯区106B示出为包含四个台阶，台阶120、台阶122、台阶124和台阶126。然而，在其它实施例中，阶梯区可包含更多台阶。字线结构118形成于阶梯区106B内，其中下文详述这一字线结构的形成。如在图1D的平面图中可见，字线结构118占据阶梯区106B的大部分区域。在图1D的实例中，台阶宽度以及沿着X方向的字线结构宽度相当于电容器112的宽度加上(图1C的字线结构)的字线宽度。换句话说，字线结构宽度大约相当于给定存储器胞元沿着X方向的位宽度。这同样适用于图1E的实施例，也具有包含四个台阶(台阶140、台阶142、台阶144和台阶146)的阶梯区106C。两个实施例的差异在于，在图1E的实施例中，为一个字线提供至少一个替换槽和桥(所述部分可充当连接部分)。

图1F描绘根据本公开的额外实施例的存储器块以及沿着存储器块的相对侧的相应区的两个放大俯视平面图。特别地，胞元区104分别通过阶梯区106D和阶梯区106E侧接于相对侧上。注意，在阶梯区106E中，顶部位B1连接到阶梯区106E的对应字线结构，而在阶梯区106D中，底部位B2连接到阶梯区106D的对应字线结构。在这一实例中，沿着X方向的阶梯宽度(以及字线结构宽度)可延伸相当于字线宽度加上电容器宽度的总和的2倍，或2*(WL宽度+Cap宽度)，或存储器胞元宽度的两倍。

转向图1G和图1H，示出图1F中所示出的阶梯结构的两个变体。如图1G中所示出，一组第2i WL(在WL方向上)与胞元区104的右侧连接，且一组第2i+1WL与胞元区104的左侧连接。每一组WL(2i+1，或WL方向上的2i)具有在z方向上堆叠的n个WL。在阵列的右侧/左侧上，每一组WL(2i+1，或WL方向上的2i)具有高度介于第1单元胞元(unit cell)到第n单元胞元范围内的阶梯。特别地，图1G呈现其中一个单元阶梯宽度存在一个高度的实施例，而在图1H的实施例中，一个单元阶梯宽度中存在两个高度。因此，图1H的实施例具有比图1G的实施例更小的阶梯面积。

在下文图2A到图16C中，示出在不同制造阶段处的图1C的存储器胞元架构的实施例的各种视图。这个制造顺序可尤其应用于3D DRAM，而在本公开的其它实施例中，本文中在下文示出的一般阶梯制造原理可应用于任何其它装置结构，其中信号线将连接到3D装置的堆叠导电层。

图2A描绘根据本公开的实施例的在制造阶段期间的对应于图1D的实施例的存储器块的俯视平面图。在这一实例中，所述视图相对于图1D的视图旋转90度。图2B描绘沿着A区段的图2A的存储器块的横截面图，而图2C描绘沿着B区段的图2A的存储器块的横截面图。如图2A中所示出，胞元区104的一部分邻接阶梯区106B。如图2B和图2C中进一步描绘，示出构成3D存储器块的不同层的一系列单元堆叠202。给定单元堆叠又由包含有源层的多个层形成。在一些实施例中，单元堆叠202由诸如SiO的隔离层204、诸如SiN的牺牲层206和诸如多晶硅的有源层208形成。这些层可以毯形式至少沉积于形成存储器块的存储器装置的区上方。根据一些实施例，对于这些层中的任一者，隔离层204、牺牲层206和有源层208的厚度范围可在5纳米到50纳米的范围内。在这一实施例中，沉积总共四个单元堆叠202以形成对应于3D存储器装置的四个不同存储器层的层堆叠200。如图2A和图2B中所示出，在这一阶段处，胞元区104和阶梯区106B未进行图案化。

图3A描绘后续制造阶段期间图2A的存储器块的俯视平面图，其中已进行阶梯区106B的图案化。图3B描绘沿着A区段的图3A的存储器块的横截面图，其示出胞元区104保持未经图案化。

图3C描绘沿着B区段的图3A的存储器块的横截面图，所述区段与阶梯区106B的台阶140和台阶142相交。图3D描绘沿着B'区段的图3A的存储器块的横截面图，所述区段与阶梯区106B的台阶144和台阶146相交。如所示出，已进行图案化以形成个别台阶。可使用已知技术执行图案化以选择性地打开阶梯区106B的目标区。在一个实例中，第一图案化操作刻蚀区302，而第二图案化操作刻蚀区304，如所示出。在刻蚀个别台阶之后，沉积介电质148以填充经刻蚀区，诸如SiO。可接着使用诸如化学机械抛光的已知操作来平坦化介电质148。

如图3C中所示出，台阶140的上部表面222表示层堆叠200的最上部层，同时台阶142的上部表面通过单元堆叠202中的一者从上部表面222凹陷；台阶144的上部表面通过单元堆叠202中的两者从上部表面222凹陷；且台阶146的上部表面通过单元堆叠202中的三者从上部表面222凹陷。

图4A描绘后续制造阶段期间图3A的存储器块的俯视平面图。图4B描绘沿着A区段的图4A的存储器块的横截面图，而图4C描绘沿着C区段的图4A的存储器块的横截面图。图4D描绘沿着B区段的图4A的存储器块的横截面图。如图4A到图4B中所示出，隔离区212已通过刻蚀穿过整个层堆叠200而形成于胞元区104中和阶梯区106B中。

图5A描绘后续制造阶段期间图4A的存储器块的俯视平面图。图5B描绘沿着A区段的图5A的存储器块的横截面图，而图5C描绘沿着C区段的图5A的存储器块的横截面图，且图5D描绘沿着B区段的图5A的存储器块的横截面图。在这一阶段处，填充物绝缘材料(例如，SiO)已形成于隔离区212中，产生经填充隔离区220。随后，可执行平坦化以产生图5B到图5D中所示出的结构。

图6A描绘后续制造阶段期间图5A的存储器块的俯视平面图，而图6B描绘沿着A区段的图6A的存储器块的横截面图，且图6C描绘沿着B区段的图6A的存储器块的横截面图。在这一阶段处，已进行图案化以在待形成于胞元区104的存储器胞元中的晶体管中形成替换栅极结构。图案化涉及刻蚀整个层堆叠200以形成在胞元区104中延伸且延伸到阶梯区106B中的连续狭缝240，如尤其在图6A中所示出。也如图6A中所示出，不连续狭缝242形成于阶梯区106B内，其中桥接部分245隔离不连续狭缝242的不同部分。继而，不连续狭缝242将阶梯区106B的主要部分244彼此隔离。

图7A描绘后续制造阶段处沿着A区段的图6B的存储器块的横截面图，而图7B描绘沿着B区段的图7A的存储器块的横截面图。在这一处理阶段处，已选择性地刻蚀牺牲层206的邻近连续狭缝240的一部分以形成凹槽243。同样地，可在阶梯区106内刻蚀牺牲层206，从而形成凹槽241。可例如通过连续狭缝240且沿着不连续狭缝242提供选择性刻蚀剂来执行选择性刻蚀。对于牺牲层206为氮化硅(SiN)、有源层208为硅，且隔离层204为氧化硅(SiO)的情况，热亚磷酸可为选择性刻蚀剂的合适实例。

图8A描绘后续制造阶段期间图7A的存储器块的俯视平面图，而图8B描绘沿着A区段的图8A的存储器块的横截面图，且图8C描绘沿着A区段的图8B的视图的放大部分。另外，图8D描绘沿着B区段的图8A的存储器块的横截面图。在这一制造阶段处，已通过在有源层208的邻近连续狭缝240的暴露部分上方形成栅极氧化物层247来进行晶体管形成。在各种非限制性实施例中，栅极氧化物可为合适的绝缘体，诸如2纳米厚到10纳米厚的氧化硅层。

另外，已形成字线组合件，其中将字线组合件描绘为安置于胞元区104中的字线部分248和安置于阶梯区106B中的字线结构246。如图8D中所示出，字线结构246形成于先前在阶梯区106B的主要部分244中形成的凹槽241中。在图8A的视图中，字线结构246可对应于多于一个字线。因此，由于主要部分244的结构，在给定台阶上，字线结构可具有多于一个主要部分，诸如第一主要部分246A和第二主要部分246B，如所示出。根据一些非限制性实施例，可使用诸如TiN衬里层249A和钨部分249B的冶金来形成字线结构。为了形成字线部分248，可使用包含原子层沉积(atomic layer deposition；ALD)的任何合适工艺经由连续狭缝240提供沉积物质而在凹槽243中沉积这种冶金。可接着通过从连续狭缝240去除TiN和W来执行节点分离，如图8B和图8C中所描绘，其示出连续狭缝240再次为空的。同样地，也可经由连续狭缝240和不连续狭缝242在阶梯区106B的凹槽241中沉积这一冶金。

图9A描绘后续制造阶段期间图8A的存储器块的俯视平面图，而图9B描绘沿着A区段的图9A的存储器块的横截面图，且图9C描绘沿着B区段的图9A的存储器块的横截面图。在这一处理阶段处，已通过绝缘体填充连续狭缝240和不连续狭缝242，从而形成隔离结构250。根据一些非限制性实施例，通过诸如氧化硅的原子层沉积的合适沉积工艺来形成隔离结构250。随后，可执行平坦化，从而产生尤其图9B和图9C中所示出的结构。

图10A描绘后续制造阶段期间图9A的存储器块的俯视平面图，而图10B描绘沿着A区段的图10A的存储器块的横截面图，且图10C描绘沿着B区段的图10A的存储器块的横截面图。在这一阶段处，图10C中所描绘的阶梯区106B的结构尚未从图9C的结构改变。在胞元区104中，已通过刻蚀穿过整个层堆叠200来形成电容器狭缝260。

图11A描绘后续制造阶段期间图10A的存储器块的俯视平面图，图11B描绘沿着A区段的图11A的存储器块的横截面图。在这一阶段处，阶梯区106B的结构(未示出)尚未从图10C的结构改变。在胞元区104中，已通过刻蚀有源层208的一部分来形成电容器凹槽262，如尤其图11B中所示出。举例来说，在有源层208为硅或多晶硅的情况下，可以相对于氮化硅和氧化硅选择性地去除多晶硅的选择性方式来执行这种刻蚀。

图12A描绘后续制造阶段期间图11A的存储器块的俯视平面图，而图12B描绘沿着A区段的图12A的存储器块的横截面图。在这一阶段处，阶梯区106B的结构(未示出)尚未从图10C的结构改变。在胞元区104中，已通过刻蚀隔离层204的一部分、牺牲层206的一部分以及有源层208的更多来形成经加宽电容器凹槽264，如尤其图12B中所示出。可在一个或多个刻蚀操作中执行这种蚀刻，其中可根据一些实施例以选择性方式执行给定刻蚀操作。举例来说，在有源层208为硅或多晶硅的情况下，可以相对于氮化硅和氧化硅选择性地去除多晶硅的选择性方式来执行一个刻蚀操作。举例来说，可在给定工艺腔室或浴槽中依序执行或在不同腔室中执行多个选择性刻蚀操作。

图13A描绘后续制造阶段期间图12A的存储器块的俯视平面图，而图13B描绘沿着A区段的图13A的存储器块的横截面图，而图13C描绘沿着B区段的图13A的存储器块的横截面图。在这一阶段处，阶梯区106B的结构(未示出)尚未从图10C的结构改变。如图13A和图13B中所示出，已在胞元区104中形成电容器280。下文描述根据本公开的一些非限制性实施例的电容器280的形成的细节。

特别地，图14A描绘在图12B的阶段之后且在图13B的阶段之前的中间阶段处沿着A区段的图12B的存储器块的部分横截面图。同样地，图14B描绘在图14A的阶段之后且在图13B的阶段之前的中间阶段处沿着A区段的图14A的结构的部分横截面图。类似地，图14C描绘在图14B的阶段之后且在图13B的阶段之前的中间阶段处沿着A区段的图14B的结构的部分横截面图。图14D描绘图13B的存储器块的部分横截面图。

现在转向图14A，示出在沉积诸如TiN层或其它合适的电极材料层的底部电极层266之后的结构。在图14B处，描绘在形成电容器存储层268之后的结构，所述层可为合适的高介电常数层。合适的高介电常数层的非限制性实例为HfZrO。在图14C处，示出在形成诸如TiN层或其它合适的电极材料层的顶部电极270之后的结构。在图14D处，示出在形成诸如SiGe材料的第二顶部电极272之后的结构。注意，图14A到图14D中所示出的材料仅为示范性的，且根据本公开的额外实施例，可使用本领域中已知的其它合适的电容器材料。

图15A描绘后续制造阶段期间图13A的存储器块的俯视平面图，而图15B描绘沿着A区段的图15A的存储器块的横截面图，且图15C描绘沿着B区段的图15A的存储器块的横截面图。在这一处理阶段处，已在胞元区104中的存储器块结构的顶部表面上方以及在阶梯区106B中界定接触图案284。接触图案284界定用于形成位线接触件和字线接触件的区。

图16A描绘后续制造阶段期间图15A的存储器块的俯视平面图，而图16B描绘沿着A区段的图16A的存储器块的横截面图；且图16C描绘沿着B区段的图16A的存储器块的横截面图。在这一处理阶段处，示出位线288，其包含位线接触件，其中TiN和W的组合可用于这一工艺。另外，由多个字线接触件286制成的字线接触组合件已形成于阶梯区106B中。图16C的横截面示出两个字线接触件，一个字线接触件在台阶140中，且另一字线接触件在台阶142中。

虽然前述图中强调的工艺流程示出四个台阶的阶梯实施例，但具有更多存储器胞元层的三维装置的实施例可包含具有与存储器胞元层数目相同的台阶数目的阶梯实施例，其意味着单元堆叠。对于具有几十个台阶、多达多于一百个台阶的阶梯实施例，对应的字线接触组合件可包含每一给定台阶的最上部字线结构上的字线接触件。

图17描绘根据本公开的实施例的示范性工艺流程400。在方框402处，在诸如硅衬底或其它半导体衬底的衬底上沉积存储器堆叠。存储器块可包含多组n个单元堆叠，其中给定单元堆叠包含隔离层、牺牲层和有源层。根据各种非限制性实施例，n的值可介于几个层到多于一百个层的范围内。在一些实施例中，隔离层包括氧化硅，而牺牲层部分地包括氮化硅，且有源层包括多晶硅。

在方框404处，对存储器堆叠进行图案化以形成包含布置于多组n个存储器胞元层中的三维存储器胞元阵列的胞元区，其中给定存储器胞元层对应于多组n个单元堆叠的给定单元堆叠。

在方框406处，进一步对存储器堆叠进行图案化以在邻近于胞元区的区域中形成阶梯区，其中阶梯区包含耦合到三维存储器胞元阵列的字线组合件。在一些实施例中，阶梯区可包括布置于存储器阵列的多个侧上的多个阶梯区。在一些实施例中，可在一系列操作中执行形成阶梯区的图案化，其中在至少一个操作中，形成阶梯区的图案化与形成胞元区的图案化重合。

本公开的实施例提供优于已知处理的各种优点，以形成装置，诸如用于形成DRAM晶体管的半导体结构的阵列。对于一个优点，可形成诸如3DDRAM阵列的装置结构，其中字线组合件以有效方式布置于不会消耗给定DRAM子阵列的过多区域的外围阶梯区中。由本公开的实施例提供的另一优点为阶梯区中增加的字线宽度，从而允许更宽的工艺容限以供容易的字线接触件形成。举例来说，字线宽度可在胞元区中从50纳米到200纳米的范围扩展到相当于完整存储器胞元的宽度或更大的宽度。

本公开并不将受限于本文中所描述的特定实施例的范围。实际上，除本文中所描述的那些实施例和对本公开的修改以外，本领域的一般技术人员根据前文描述和随附附图将对本公开的其它各种实施例和本公开的修改显而易见。因此，这种其它实施例和修改倾向于属于本公开的范围。此外，已出于特定目的在特定环境下在特定实施方案的上下文中描述了本公开，而本领域的一般技术人员将认识到，有用性不限于此，且本公开可出于任何数目个目的而有利地在任何数目个环境中实施。因此，上文阐述的权利要求应鉴于本文中所描述的本公开的完全广度和精神来解释。

Claims (20)

1.一种存储器装置架构，包括：

多个存储器块，布置成阵列，其中给定存储器块包括：

胞元区，所述胞元区包括布置于多组n个存储器胞元层中的三维存储器胞元阵列；以及

阶梯区，所述阶梯区安置成邻近于所述胞元区的至少第一侧，所述阶梯区包括耦合到所述三维存储器胞元阵列的信号线组合件。

2.根据权利要求1所述的存储器装置架构，其中所述信号线组合件包括字线组合件，且其中所述阶梯区更包括：

多组n个台阶，其中所述多组n个台阶中的给定台阶包括所述字线组合件的最上部字线结构；以及

字线接触组合件，其中所述字线接触组合件的给定字线接触件连接到所述给定台阶的所述最上部字线。

3.根据权利要求2所述的存储器装置架构，其中所述最上部字线结构连接到所述胞元区的给定存储器胞元层的给定存储器胞元行。

4.根据权利要求2所述的存储器装置架构，其中，在给定台阶内，所述字线结构包括：

第一主要部分，安置于所述给定台阶的第一部分上方；

第二主要部分，安置于所述给定台阶的第二部分上方；以及

连接部分，经安置以将所述第一主要部分电连接到所述第二主要部分。

5.根据权利要求2所述的存储器装置架构，其中所述多个存储器胞元中的给定存储器胞元包括沿着第一方向的存储器胞元宽度，且其中在所述阶梯区的给定台阶中，所述最上部字线结构具有沿着所述第一方向的与所述存储器胞元宽度相当的字线宽度。

6.根据权利要求1所述的存储器装置架构，其中所述多个存储器胞元层中的给定存储器胞元层包括：

隔离层；

牺牲层，安置于所述隔离层下方；以及

有源层，安置于所述牺牲层下方。

7.根据权利要求6所述的存储器装置架构，其中所述信号线组合件在所述牺牲层内从所述阶梯区延伸到所述胞元区中。

8.根据权利要求6所述的存储器装置架构，其中：

所述隔离层包括氧化硅；

所述牺牲层部分地包括氮化硅；以及

所述有源层包括多晶硅。

9.根据权利要求1所述的存储器装置架构，

其中所述阶梯区包括：

第一阶梯区，安置成邻近于所述胞元区的所述第一侧；以及

第二阶梯区，安置成邻近于所述胞元区的与所述胞元区的所述第一侧相对的第二侧。

10.根据权利要求9所述的存储器装置架构，其中所述信号线组合件包括字线组合件，其中给定存储器胞元包括沿着第一方向的存储器胞元宽度，且其中在所述阶梯区的给定台阶中，所述字线组合件具有沿着所述第一方向的与所述存储器胞元宽度的两倍相当的字线宽度。

11.一种制造三维装置的方法，包括：

在衬底上设置包括多组n个单元堆叠的存储器堆叠，其中给定单元堆叠包括隔离层、牺牲层以及有源层；以及

图案化所述存储器堆叠以形成布置成阵列的多个存储器块，其中给定存储器块包括：

胞元区，所述胞元区包括布置于多组n个存储器胞元层中的三维存储器胞元阵列；以及

阶梯区，所述阶梯区安置成邻近于所述胞元区的至少第一侧，所述阶梯区包括耦合到所述三维存储器胞元阵列的信号线组合件。

12.根据权利要求11所述的制造三维装置的方法，其中所述阶梯区通过刻蚀所述存储器堆叠以形成多组n个台阶来形成。

13.根据权利要求11所述的制造三维装置的方法，所述图案化所述存储器堆叠包括：

刻蚀连续狭缝以从所述胞元区延伸到所述阶梯区中；以及

在所述阶梯区内刻蚀多个不连续狭缝，

其中所述连续狭缝和所述多个不连续狭缝延伸通过所述存储器堆叠的所述多组n个单元堆叠。

14.根据权利要求13所述的制造三维装置的方法，所述图案化所述存储器堆叠更包括：

经由所述连续狭缝且经由所述多个不连续狭缝选择性地刻蚀所述牺牲层，其中多个第一凹槽形成于所述胞元区内，且其中多个第二凹槽形成于所述阶梯区内。

15.根据权利要求14所述的制造三维装置的方法，所述图案化所述存储器堆叠更包括：

在所述多个第一凹槽内且在所述多个第二凹槽内沉积冶金，以便形成所述信号线组合件。

16.根据权利要求11所述的制造三维装置的方法，其中所述信号线组合件包括字线组合件，且其中所述阶梯区更包括：

多组n个台阶，其中所述多组n个台阶中的给定台阶包括所述字线组合件的最上部字线结构，所述方法更包括：

形成字线接触组合件，其中所述字线接触组合件的给定字线接触件连接到所述给定台阶的所述最上部字线结构。

17.根据权利要求11所述的制造三维装置的方法，其中所述三维存储器胞元阵列的给定存储器胞元包括电容器，所述方法更包括：

通过刻蚀多个电容器狭缝来形成所述胞元区，其中所述多个电容器狭缝中的给定电容器狭缝延伸通过所述存储器堆叠；以及

经由所述多个电容器狭缝选择性地刻蚀所述多组n个存储器胞元层的所述有源层，其中形成多个电容器凹槽。

18.一种三维动态随机存取存储器，包括：

多个存储器块，布置成阵列，其中给定存储器块包括：

胞元区，所述胞元区包括布置于多组n个存储器胞元层中的三维存储器胞元阵列，所述胞元区更包括沿着第一方向延伸的第一多个位线和布置于所述多组n个存储器胞元层内且沿着不同于所述第一方向的第二方向延伸的第二多个字线；以及

阶梯区，所述阶梯区安置成邻近于所述胞元区的至少第一侧，所述阶梯区包括连接到所述三维存储器胞元阵列的所述第二多个字线的字线组合件。

19.根据权利要求18所述的三维动态随机存取存储器，其中所述阶梯区更包括：

多组n个台阶，其中所述多组n个台阶中的给定台阶包括所述字线组合件的最上部字线结构；以及

字线接触组合件，其中所述字线接触组合件的给定字线接触件连接到所述给定台阶的所述最上部字线。

20.根据权利要求18所述的三维动态随机存取存储器，其中所述最上部字线结构连接到所述多组n个存储器胞元层中的给定存储器胞元层的给定存储器胞元行。