CN113539332A - 存储器装置 - Google Patents

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CN113539332A
CN113539332A CN202110660116.8A CN202110660116A CN113539332A CN 113539332 A CN113539332 A CN 113539332A CN 202110660116 A CN202110660116 A CN 202110660116A CN 113539332 A CN113539332 A CN 113539332A
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cell
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capacitor
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姜慧如
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Abstract

一种存储器装置包括至少一多元存储器单元。每一个存储器单元包括N个子位元单元的并联连接。N是大于1的整数。N个子位元单元中的每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括具有电容值C的第一电容，并且每一个第i子位元单元包括具有电容值2i‑1×C的第i电容。可以存储具有2N个数值的多元位元。还提供了包括多个多元逻辑单元的装置网络。多个多元逻辑单元中的每一者包括N个子位元单元的并联连接。每一个子位元单元包括相应的晶体管和相应的电容的串联连接，电容具有2的幂次的电容值比率。

Description

存储器装置
技术领域
本公开涉及一种存储器装置，特别是包括至少一个多元存储器单元的存储器装置。
背景技术
多元位元单元(multinary bit cell)是指可以具有两个以上状态的单元。多元位元单元可用于提供高装置密度，同时降低支持存储器阵列或逻辑电路的操作所需的支持电路的复杂度。多元位元单元可以超出二元位元单元(binary bit cell)的限制来操作，并且可以通过固有地简化数据处理操作来提供高速计算能力。
发明内容
本公开提供一种存储器装置。存储器装置包括至少一多元存储器单元，其中多元存储器单元之每一者包括N个子位元单元的并联连接。N是大于1的整数。N个子位元单元的每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括第一电容，第一电容具有电容值C。每一个第i子位元单元包括第i电容，第i电容具有电容值，电容值在2i-1×(1+2-N-1)×C至2i-1×(1-2-N-1)×C的范围中，每一个i大于1且不大于N。
本公开提供一种装置网络。装置网络包括多个多元逻辑单元，其中多元逻辑单元中的每一者包括N个子位元单元的并联连接。N是大于1的整数。N个子位元单元的每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括第一电容，第一电容具有电容值C。每一个第i子位元单元包括第i电容，第i电容具有电容值，电容值在2i-1×(1+2-N-1)×C至2i-1×(1-2-N-1)×C的范围中，i大于1且不大于N。从多元逻辑单元中选择的第一多元逻辑单元包括输出节点，输出节点电性连接至从多元逻辑单元中选择的第二多元逻辑单元的输出节点或输入节点。
本公开提供一种多元存储器单元的形成方法。多元存储器单元的形成方法包括在基板上方沉积N个层堆叠单元，其中N是大于1的整数，并且从N个层堆叠单元中选择的每一个层堆叠单元包括隔离介电层、栅极电极层、栅极介电层、半导体通道层、介电间隔物层、电容介电层、以及接地电极层；蚀刻穿过N个层堆叠单元的多个沟槽；横向蚀刻每一个介电间隔物层的多个图案化部分，其中多个横向凹陷形成相邻于多个介电间隔物板，介电间隔物板是介电间隔物层的多个剩余部分；在横向凹陷中沉积半导体材料或导电材料，其中复合层形成在半导体通道层的每一者上，以提供相应的晶体管，复合层包括介电间隔物板、源极区以及漏极区；以及在彼此上方或下方的漏极区的每一组上形成位元线，其中形成N个子位元单元的并联连接，其中N个子位元单元的每一者包括相应的晶体管和相应的电容的串连连接，电容包括相应的晶体管的源极区、相应的电容介电层的图案化部分、以及相应的接地电极层的图案化部分。
附图说明
公开实施例可通过阅读以下的详细说明以及范例并配合相应之图式以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。
图1是根据本公开实施例的包括一行多元存储器单元的第一示例性多元存储器阵列的电路图。
图2是根据本公开实施例的包括两行多元存储器单元的第二示例性多元存储器阵列的电路图。
图3A是根据本公开实施例的示例性结构的垂直剖面图，示例性结构用于在其中形成有金属互连结构的介电材料层上方形成多层堆叠单元之后，形成多元存储器单元的阵列。
图3B是图3A的示例性结构的俯视图。
图4A是根据本公开实施例的形成线沟槽之后的示例性结构的垂直剖面图。
图4B是图4A的示例性结构的俯视图。
图5A是根据本公开实施例的在形成介电沟槽填充结构之后的示例性结构的垂直剖面图。
图5B是图5A的示例性结构的俯视图。
图6A是根据本公开实施例的在形成介电柱状物结构之后的示例性结构的垂直剖面图。
图6B是图6A的示例性结构的俯视图。
图7A是根据本公开实施例的在形成源极侧横向凹陷和漏极侧横向凹陷之后的示例性结构的垂直剖面图。
图7B是图7A的示例性结构的俯视图。
图7C是沿着图7A的平面C-C’的水平剖面图。
图8A是根据本公开实施例的在形成源极区和漏极区之后的示例性结构的垂直剖面图。
图8B是图8A的示例性结构的俯视图。
图8C是沿着图8A的平面C-C’的水平剖面图。
图9A是根据本公开实施例的在形成隔离柱状物结构之后的示例性结构的垂直剖面图
图9B是图9A的示例性结构的俯视图。
图9C是沿着图9A的平面C-C’的水平剖面图。
图10A是根据本公开实施例的在移除漏极侧隔离柱状物结构并且形成漏极侧柱状腔之后的示例性结构的垂直剖面图。
图10B是图10A的示例性结构的俯视图。
图10C是沿着图10A的平面C-C’的水平剖面图。
图11A是根据本公开实施例的在形成栅极准位横向凹陷和接地准位横向凹陷之后的示例性结构的垂直剖面图。
图11B是图11A的示例性结构的俯视图。
图11C是沿着图11A的平面C-C’的水平剖面图。
图11D是沿着图11A的平面D-D’的水平剖面图。
图12A是根据本公开实施例的在形成栅极绝缘间隔物和接地绝缘间隔物之后的示例性结构的垂直剖面图。
图12B是图12A的示例性结构的俯视图。
图12C是沿着图12A的平面C-C’的水平剖面图。
图12D是沿着图12A的平面D-D’的水平剖面图。
图13A是根据本公开实施例的形成位元线之后的示例性结构的垂直剖面图。
图13B是图13A的示例性结构的俯视图。
图13C是沿着图13A的平面C-C’的水平剖面图。
图13D是沿着图13A的平面D-D’的水平剖面图。
图13E是沿着图13A的平面E-E’的水平剖面图。
图14是根据本公开实施例的在编程期间的第一示例性装置网络的电路示意图。
图15是根据本公开实施例的在感测期间的第一示例性装置网络的电路示意图。
图16是根据本公开实施例的第二示例性装置网络的电路示意图。
图17是根据本公开实施例的显示用于形成本公开的结构的操作的流程图。
其中，附图标记说明如下：
100：多元存储器阵列、多元存储器阵列
101：多元存储器单元
BL_1：第一位元线
BL_2：第二位元线
BL_3：第三位元线
101_1：第一多元存储器单元
101_2：第二多元存储器单元
101_3：第三多元存储器单元
WL_1：第一字元线
WL_2：第二字元线
WL_N：第N字元线
200：第二示例性多元存储器阵列
700：基板
720：半导体装置
760：介电材料层
780：金属互连结构
788：全域位元线
20：隔离介电层
30：栅极电极层
40：栅极介电层
50：半导体通道层
60L：介电间隔物层
80：电容介电层
90：接地电极层
81：第一电容介电层
82：第二电容介电层
83：第三电容介电层
79：线沟槽
hd1：第一水平方向
hd2：第二水平方向
78：介电沟槽填充结构
76：介电柱状物结构
77：柱状腔
C-C’：平面
60：介电间隔物板
61：源极侧横向凹陷
63：漏极侧横向凹陷
62：源极区
64：漏极区
72：源极侧隔离柱状物结构
74：漏极侧隔离柱状物结构
33：栅极准位横向凹陷
93：接地准位横向凹陷
32：栅极绝缘间隔物
92：接地绝缘间隔物
84：位元线
10：子位元单元
D-D’：平面
E-E’：平面
301：多元逻辑单元
301_1：第一多元逻辑单元
301_2：第二多元逻辑单元
BL：位元线
301_1：第一多元逻辑单元
301_2：第一多元逻辑单元
301_3：第一多元逻辑单元
301_4：第一多元逻辑单元
301_5：第一多元逻辑单元
301_6：第一多元逻辑单元
401：第二多元逻辑单元
1710～1750：操作
具体实施方式
本公开提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在图式中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。除非另有明确说明，否则假定具有相同图式标记的每一个元件具有相同的材料组成并且具有在相同厚度范围内的厚度。
本公开总体上针对半导体装置，并且具体地针对包括至少一个多元存储器单元的存储器装置、包括多个多元逻辑单元的装置网络及其制造方法。与二元装置(binarydevice)或二元存储器单元(binary memory cell)相反，多元装置(multinary device)或多元单元(multinary device)是指具有两个以上离散状态(multinary cell)的装置或单元。多元装置包括可具有三个状态的三元装置(ternary device)、可具有四个状态的四元装置(quaternary device)、可具有五个状态的五元装置(quinary device)、可具有六个状态的六元装置(senary device)等。可以使用相同的制造过程来形成本公开的存储器装置或装置网络，并且通过金属互连结构中的布局改变实现的电性布线(electrical wiring)的变化可能足以在存储器装置的制造和装置网络制造之间进行切换。包括至少一个多元存储器单元的存储器装置可用于存储具有2N种可能的存储数值的多元位元，例如0到2N-1范围内的数值。每一个多元逻辑单元可以在数字操作模式下产生2N个可能的输出值，或者可以在模拟操作模式下产生无限的输出值，并且可以以网络配置连接以提供非突触网络计算(non-synaptic network computing)。下面将详细讨论本公开的各种实施例。
图1是根据本公开的实施例的包括一行(column)多元存储单元的第一示例性多元存储器阵列100的电路图。第一示例性多元存储器阵列100包括一行多元存储器单元101。每一个多元存储器单元101可以用正整数编号。举例来说，多元存储器单元101可以包括附接(attach)到第一位元线BL_1的第一多元存储器单元101_1、附接到第二位元线BL_2的第二多元存储器单元101_2、附接到第三位元线BL_3的第三多元存储器单元101_3等。每一个位元线是用于对相应的多元存储器单元101进行编程(programming)的编程电压供应线。
N个字元线连接到每一个多元存储器单元101。通常来说，数字N是大于1的正整数，例如2、3、4、5、6等。换句话说，多个字元线连接到每一个多元存储器单元101。对于施加到位元线(其为编程电压供应线)的任何给定的编程电压，每一个多元存储器单元101可以被编程为2N状态之一者。N个字元线可以在第一示例性多元存储器阵列100内的多元存储器单元101之间共享。N个字元线可以用正整数编号。举例来说，N个字元线可以包括第一字元线WL_1，第二字元线WL_2，依此类推直到第N字元线WL_N。
根据本公开的实施例，每一个多元存储器单元101包括N个子位元单元的并联连接。子位元单元是指形成多元位元的部件的单元。N个子位元单元的组合在其电性接地与相应的位元线之间的并联电性连接上提供单一个多元存储器单元101。N个子位元单元中的每一者包括相应的晶体管和相应的电容的串联连接。每一个晶体管的栅极电极电性连接(即，电短路)到N个字元线中的相应一者。具体来说，对于从1到N的每一个整数i，每一个多元存储器单元101中的第i个晶体管的栅极电极电性连接到第i个字元线WL_i。
此外，子位元单元中的每一个电容具有相应的电容值，其大约是另一个子位元单元中的另一个电容的电容值的两倍的幂次(powers of two times)。理想地，第一子位元单元包括具有电容值C的第一电容，并且每一个第i子位单元包括具有电容值2i×C的第i电容，每一个i大于1且不大于N。然而，没有物理装置可以被无限精确制造。为了制造目的，每一个第i子位单元包括具有电容值在2i-1×(1+2-N-1)×C至2i-1×(1-2-N-1)×C的范围中的第i电容，每一个i大于1且不大于N。每一个多元存储器单元101的总电容(即N个电容的所有电容值的总和)的目标是(2N-1)乘以C。N个电容的所有电容值的总和的总累积变化(totalcumulative variation)不超过(2N-2)/2N+1乘以C，即(1/2-1/2N)乘以C，并因此小于1/2乘以C。通过将每一个多元存储器单元101的总电容值中的总误差(total error)限制在(2N-1-1/2+1/2N)乘以C到(2N-1+1/2-1/2N)乘以C的范围内，每一个多元存储器单元101内可以存储的最大总电荷是V_prog(其为编程电压)乘以(2N-1)乘以C。
附接到每一个多元存储器单元101的位元线的感测电路可以被配置以针对小于(2N-1-1/2+1/2N)/(2N-1)乘以V_prog乘以C的检测到的电荷分配状态“0”，针对在j×(2N-1-1/2+1/2N)/(2N-1)×V_prog×C到(2N-1+1/2-1/2N)×V_prog×C的范围内的检测到的电荷分配状态“j”，每一个正整数j小于2N。因此，将每一个多元存储器单元101的总电容值的误差限制为小于(2N-2)/2N+1乘以C以确保识别(discern)每一个多元存储器单元101的2N个状态的感测电路正常工作，而不会在多元存储器单元101的个别子位元单元中引入电容值偏差(capacitance deviation)。
通常来说，可以通过从子位元单元中的每一个电容排出(drain)所有电荷、通过对相应的多元存储器单元101的位元线施加编程电压V_prog、以及通过将二元数(binarynumber)用作用于多元存储器单元101的每一个字元线的输入值，来对每一个多元存储器单元101进行编程。举例来说，如果要编程在0到2N-1范围内的状态“j”，则将数字“j”转换为二元数。二元数从右边的第一位数(digit)(1位数)对应第一字元线WL_1的状态，二元数从右边的第二位数(2位数)对应第二字元线WL_2的状态，并且对于每一个整数p直到N，二元数从右边的每一个第p位数(2p-1位数)对应的第p字元线WL_p的状态。如果第p字元线WL_p的状态为1，则开启电压(turn-on voltage)被施加到连接到第p字元线WL_p的第p晶体管的栅极电极。第p电容的电荷为V_prog×2p-1×C。如果第p字元线WL_p的状态为0，则关闭电压被施加到连接到第p字元线WL_p的第p晶体管的栅极电极。第p电容中存储的电荷保持为零。
通常来说，多元存储器单元101中的N个子位元单元的每一个电容包括连接到电性接地的第一节点和连接到N个子位元单元的相应一者内的相应晶体管的源极区的第二节点。每一个多元存储器单元101内的N个子位元单元的并联连接可以在相应的位元线和电性接地之间。
在一个实施例中，多元存储器阵列100可以包括可从一侧到另一侧布置成行的多个位元线。在此实施例中，多个多元存储器单元101可以被布置为沿着位元线的重复方向布置的一行多元存储器单元。通常来说，单一个多元存储器单元101可以如图1所示被附接到位元线，或者如多个多元存储单元101可以如图2所示的第二示例性多元存储器阵列200所示被附接到位元线。
图2是根据本公开的实施例的第二示例性多元存储器阵列的电路图，第二示例性多元存储器阵列包括两行多元存储器单元。参照图2，在第二示例性多元存储器阵列200中的每一条位元线上附接一列多元存储器单元101。第二示例性多元存储器阵列200显示了位元线开关，位元线开关将每一条位元线连接到编程电压供应电路或感测电路(未显示)或与编程电压供应电路或感测电路断开，感测电路被配置以测量存储在相应的多元存储器单元101的电容中的电荷的总量。用于感测多元存储器单元101的充电状态(charged state)的输出电容可以附接到每一个位元线。
共同参照图1和图2，多元存储器装置可以包括至少一个多元存储器单元101。多元存储器装置可以包括如图2所示的一列多元存储器单元101。同一行内的每一个多元存储器单元101连接到相应的位元线。在一个实施例中，如图1和图2所示，至少一个多元存储器单元101可包括至少一行多元存储器单元101。在此实施例中，同一行内的每一个多元存储器单元101共享相同的一组字元线，并且同一组字元线内的每一个字元线连接到多元存储器单元的相应行内的每一个多元存储器单元101内的相应栅极电极。因此，本公开的多元存储器阵列沿着位元线方向和沿着字元线方向是可缩放的。
可以使用下面将要描述的一系列制造操作来制造上面所述的多元存储器单元101。此外，可以使用下面将要描述的一系列制造操作，对金属互连结构中的电性布线进行适当的修改，来形成被电气布线以形成装置网络的多元逻辑单元。
图3A是根据本公开实施例的用于在其中形成有金属互连结构的介电材料层上方形成多层堆叠单元之后，形成多元存储器单元阵列的示例性结构的垂直剖面图。图3B是图3A的示例性结构的俯视图。参照图3A和图3B，显示了用于形成多元存储器单元或装置网络的阵列的示例性结构。示例性结构包括基板700，其可以是半导体基板，例如单晶硅基板。半导体装置720(例如场效晶体管)可以形成在基板700上。半导体装置720可以包括用于操作后续要形成的多元存储器单元的周边电路(peripheral circuit)，或者可以包括用于支持后续要形成的装置网络的操作的逻辑电路。可以在半导体装置720上方形成在介电材料层760内形成的金属互连结构780。金属互连结构780可以电性连接到半导体装置720，并且可以将半导体装置720的子集的节点电性连接到后续要形成的多元存储器单元的节点或多元逻辑单元的装置网络。举例来说，金属互连结构780可以包括全域位元线(global bitline)788，全域位元线788要连接到后续要形成的位元线的相应子集。
根据本公开的实施例，可以在介电材料层760上方形成多层堆叠单元(20、30、40、50、60L、80、90)。层堆叠单元(20、30、40、50、60L、80、90)的总数可以是N，即如上面所述的多元存储器单元101内的子位元单元的总数。通常来说，N是大于1的整数，并且从N个层堆叠单元中选择的每一个层堆叠单元从下至上或从上至下包括隔离介电层20、栅极电极层30、栅极介电层40、半导体通道层50、介电间隔物层60L、电容介电层80和接地电极层90。尽管使用其中使用三个层堆叠单元(20、30、40、50、60L、80、90)的实施例描述了本公开，但是此处明确地设想了其中使用两层堆叠单元、四层堆叠单元、五层堆叠单元或六层堆叠单元或更多的实施例。
每一个隔离介电层20可以在每一个后续要形成的每一个多元存储器单元的垂直相邻的一对子位元单元之间提供层间隔离(inter-level isolation)。每一个隔离介电层20包括诸如氮化硅，介电金属氧化物或其堆叠的介电材料。每一个隔离介电层20包括介电材料，例如氮化硅、介电金属氧化物或其堆叠。举例来说，每一个隔离介电层20可以包括氮化硅，并且可以通过化学气相沉积来沉积。每一个隔离介电层20的厚度可以在10nm至200nm的范围内，尽管也可以使用更小和更大的厚度。
每一个栅极电极层30包括可以相对于隔离介电层20、栅极介电层40、半导体通道层50和每一个电容介电层80被等向性蚀刻的导电材料。举例来说，每一个栅极电极层30可以包括金属材料，例如元素金属(例如钨、钌、钴、钛、钽等)、金属氮化物材料(例如氮化钛(TiN)、氮化钽(TaN)及/或氮化钨(WN))，或者重掺杂的半导体材料(例如掺杂的多晶硅)。其他合适材料在设想的公开范围内。每一个栅极电极层30的厚度可以在10nm至200nm的范围内，尽管也可以使用更小和更大的厚度。
每一个栅极介电层40包括栅极介电材料。栅极介电材料可以与介电间隔物层60L的材料不同。具体来说，栅极介电层40的栅极介电材料可以抵抗等向性蚀刻制程，以后续用于使介电间隔物层60L横向凹陷。举例来说，栅极介电层40可以包括介电常数大于7.9的金属氧化物材料，即高k金属氧化物材料。栅极介电层40的厚度可以在1nm至10nm的范围内，尽管也可以使用更小和更大的厚度。
每一个半导体通道层50包括可以提供低漏电流准位(low leakage currentlevel)的半导体材料。金属氧化物半导体材料可以用于半导体通道层50以最小化通过其中的漏电流。举例来说，半导体通道层50可以包括介电氧化物半导体材料，例如氧化铟镓锌(indium gallium zinc oxide；IGZO)、掺杂的氧化锌、掺杂的氧化铟或掺杂的氧化镉。其他合适材料在设想的公开范围内。每一个半导体通道层50的厚度可以在5nm至50nm的范围内，尽管也可以使用更小和更大的厚度。
每一个介电间隔层60L包括可以相对于隔离介电层20、栅极电极层30、栅极介电层40、半导体通道层50、电容介电层80和接地电极层90的材料被选择性等向性蚀刻的介电材料。举例来说，介电间隔物层60L可以包括未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔介电材料(porous dielectric material)。其他合适材料在设想的公开范围内。在一个实施例中，介电间隔物层60L可包括硼硅酸盐玻璃或有机硅酸盐玻璃，其可提供比未掺杂的硅酸盐玻璃的蚀刻速率高至少十倍的蚀刻速率，未掺杂的硅酸盐玻璃可后续用作介电填充材料。每一个介电间隔物层60L的厚度可以在10nm至200nm的范围内，尽管也可以使用更小和更大的厚度。
电容介电层80在层堆叠单元(20、30、40、50、60L，80、90)上在成分上、厚度上、或成分和厚度上不同。具体来说，每一个电容介电层80的介电常数厚度比(constant-to-thickness ratio)可以是任何其他电容介电层80的介电常数厚度比的2的整数幂次。电容介电层80可以包括用于提供多元存储器单元101的第一子位元单元的电容的第一电容介电层81、用于提供多元存储器单元101的第二子位元单元的电容的第二电容介电层82、用于提供多元存储器单元101的第三子位元单元的电容的第三电容介电层83。
通常来说，可以提供N个电容介电层80。在一个实施例中，第一电容介电层81可以具有ε1/t1的第一介电常数厚度比(其中ε1是第一电容介电层的第一介电常数，并且t1是第一电容介电层的第一厚度)，并且每一个第k电容介电层80具有εk/tk的第k介电常数厚度比，其在2k-1×(1+2-N-1)×C至2k-1×(1-2-N-1)×C的范围内，每一个整数k大于1且不大于N，其中εk是第k电容介电层的第k介电常数，tk是第k电容介电层80的第k厚度。介电常数厚度比的限制确保了感测电路可以在感测操作期间识别每一个多元存储器单元101的2N个状态而没有误差。
在一个实施例中，电容介电层80中的至少两者可以包括不同的电容介电材料，或者可以大抵由不同的电容介电材料组成。可以用于电容介电层80的各种电容介电层80包括(但不限于)氧化硅(具有3.9的介电常数为)、氮化硅(具有7.9的介电常数为)、氧化铝(取决于结晶取向(crystallographic orientation)具有在9.3至11.6范围内的介电常数)、五氧化二钽(具有约25的介电常数)、氧化铪(具有约23的介电常数)、氧化镧(具有约27的介电常数)、氧化钛(具有在67至85范围内的介电常数)、以及钛酸锶(具有约240的介电常数)。可以选择电容介电层80的厚度和介电常数，使得电容介电层80的介电常数厚度比具有提供2的幂次的几何序列的相应数值，即1、2、4、8等。
每一个接地电极层90包括可以相对于隔离介电层20、栅极电极层30、栅极介电层40、半导体通道层50和每一个电容介电层80被等向性蚀刻的导电材料。举例来说，每一个接地电极层90可以包括金属材料，例如元素金属(例如钨、钌、钴、钛、钽等)、金属氮化物材料(例如氮化钛(TiN)、氮化钽(TaN)及/或氮化钨(WN))，或者重掺杂的半导体材料(例如掺杂的多晶硅)。其他合适材料在设想的公开范围内。接地电极层90的材料可以与栅极电极层30的材料相同或不同。每一个接地电极层90的厚度可以在10nm至200nm的范围内，尽管也可以使用更小和更大的厚度。
隔离介电层20可以设置在层堆叠单元(20、30、40、50、60L、80、90)的底部。可以在层堆叠单元(20、30、40、50、60L、80、90)的底部提供另一隔离介电层20。另外，可以在层堆叠单元(20、30、40、50、60L、80、90)上方形成合适的蚀刻停止层(未显示)或平坦化停止层(未显示)，以促进后续的蚀刻制程及/或后续的平坦化制程(例如化学机械平坦化制程)。
图4A是根据本公开的实施例的在形成线沟槽之后的示例性结构的垂直剖面图。图4B是图4A的示例性结构的俯视图。参照图4A和图4B，光阻层可以被施加在层堆叠单元(20、30、40、50、60L、80、90)上方，并且可以被微影图案化以形成沿着第一水平方向hd1横向延伸并且沿着垂直于第一水平方向hd1的第二水平方向hd2横向间隔的细长开口。光阻层中的线图案可以通过执行依次蚀刻穿过层堆叠单元(20、30、40、50、60L、80、90)内的每一个层的非等向性蚀刻制程来转移穿过层堆叠单元(20、30、40、50、60L、80、90)。下方的金属互连结构780的顶表面(例如全域位元线788的顶表面)可以用作蚀刻停止结构。可以穿过层堆叠单元(20、30、40、50、60L、80、90)形成线沟槽79。因此，在图3A和图3B的制程操作中提供的层堆叠单元(20、30、40、50、60L、80、90)被分成由线沟槽79横向间隔的多个层堆叠单元(20、30、40、50、60L、80、90)。后续可以通过灰化移除光阻层。
通常来说，在相邻的一对叠层堆叠单元(20、30、40、50、60L、80、90)之间形成的沟槽可以具有均匀的宽度，或者可以具有横向起伏的宽度(laterally undulating width)。尽管使用其中沟槽是贯穿始终具有相应均匀宽度的线沟槽79的实施例来描述本公开，但是在此处明确地设想了其中沟槽具有横向起伏宽度的实施例，或者是具有均匀宽度且侧壁具有横向摆动(lateral wiggle)的实施例。
沿着第二水平方向hd2的每一个线沟槽79的宽度可以在30nm到300nm的范围内，尽管也可以使用更小和更大的宽度。相邻的一对线沟槽79之间的每一个层堆叠单元(20、30、40、50、60L、80、90)的宽度可以在30nm至600nm的范围内，尽管也可以使用更小和更大的宽度。
图5A是根据本公开的实施例的在形成介电沟槽填充结构之后的示例性结构的垂直剖面图。图5B是图5A的示例性结构的俯视图。参照图5A和图5B，可以在线沟槽79中沉积第一介电填充材料。第一介电填充材料可以是与介电间隔物层60L的介电材料不同的介电材料。举例来说，第一介电填充材料可以包括未掺杂的硅酸盐玻璃、氮化硅、氮碳化硅(SiCN)或介电金属氧化物(例如氧化铝)。其他合适材料在设想的公开范围内。第一介电填充材料的多余部分可以从包括层堆叠单元(20、30、40、50、60L、80、90)的最顶表面的水平面上方移除。填充线沟槽79的第一介电填充材料的剩余部分包括介电沟槽填充结构78。
图6A是根据本公开的实施例的在形成介电柱状物结构(dielectric pillarstructure)之后的示例性结构的垂直剖面图。图6B是图6A的示例性结构的俯视图。参照图6A和图6B，光阻层(未显示)可以被施加在示例性结构上方，并且可以被微影图案化以形成覆盖介电沟槽填充结构78的开口的离散二维阵列，或者沿着第二水平方向hd2横向延伸的多个线状开口。可以执行非等向性蚀刻制程以蚀刻介电沟槽填充结构78的未掩盖部分(unmasked portion)，而不蚀刻层堆叠单元(20、30、40、50、60L、80、90)的材料。可以在未被图案化的光阻层掩盖的线沟槽79的体积内形成柱状腔77的二维阵列。每一个柱状腔77可具有矩形的水平剖面面积。后续可以通过灰化移除光阻层。
介电沟槽填充结构78的剩余部分包括介电柱状物结构76的二维阵列。通常来说，可以通过在线沟槽79中沉积和图案化第一介电填充材料来在线沟槽79中形成介电柱状物结构76的二维阵列。
图7A是根据本公开的实施例的在形成源极侧横向凹陷(source-side lateralrecess)和漏极侧横向凹陷(drain-side lateral recess)之后的示例性结构的垂直剖面图。图7B是图7A的示例性结构的俯视图。图7C是沿着图7A的平面C-C’的水平剖面图。参照图7A至图7C，可以执行等向性蚀刻制程以相对于介电柱状物结构76、隔离介电层20、栅极电极层30、栅极介电层40、半导体通道层50、电容介电层80和接地电极层90选择性横向蚀刻介电间隔物层60L的物理暴露部分。举例来说，如果介电间隔物层60L包括氧化硅材料，例如硼硅酸盐玻璃、未掺杂的硅酸盐玻璃或有机硅酸盐玻璃，则使用氢氟酸的湿式蚀刻制程可被用来使介电间隔物层60L横向凹陷。换句话说，在图3A和图3B的制程操作中形成的介电间隔物层60L的图案化部分被横向凹陷以形成横向凹陷(61、63)。
可以以从其中蚀刻介电间隔物层60L的材料的体积形成横向凹陷(61、63)。横向凹陷距离可以在10nm至200nm的范围内，尽管也可以使用更小和更大的横向凹陷距离。在等向性蚀刻制程之后，介电间隔物层60L的每一个剩余部分在此处被称为介电间隔物板(dielectric spacer plate)60。每一个横向凹陷(61、63)可以通过介电间隔物板60的笔直垂直侧壁片段和一对凹垂直侧壁片段(即具有凹水平剖面轮廓的垂直侧壁片段)横向地界定。横向凹陷(61、63)包括后续要形成源极区的源极侧横向凹陷61和后续要形成漏极区的漏极侧横向凹陷63。横向凹陷(61、63)被形成与介电间隔物板60相邻，介电间隔物板60是等向性蚀刻制程之后的相应的介电间隔物层60L的剩余部分。在一个实施例中，一对源极侧横向凹陷61和一对漏极侧横向凹陷63可以沿着第二水平方向hd2交替。
图8A是根据本公开的实施例的在形成源极区和漏极区之后的示例性结构的垂直剖面图。图8B是图8A的示例性结构的俯视图。图8C是沿着图8A的平面C-C’的水平剖面图。参照图8A至图8C，可以将源极/漏极材料沉积在横向凹陷中以形成源极区62和漏极区64。源极/漏极材料可以包括重掺杂的半导体材料、例如掺杂的多晶硅、掺杂的硅锗合金或掺杂的III-V族化合物半导体材料。掺杂的半导体材料中的掺杂物浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，尽管也可以使用更小和更大的掺杂物浓度。替代地或额外地，源极/漏极材料可以包括金属材料，例如导电金属氮化物材料(例如：氮化钛(TiN)、氮化钽(TaN)及/或氮化钨(WN))及/或金属(例如钨(W)、钛(Ti)或钌(Ru))。其他合适材料在设想的公开范围内。一对源极区62可以形成在柱状腔77的每一个第一子集的周围，而一对漏极区64可以形成在柱状腔77的每一个第二子集的周围。源极区62和漏极区64可以在此制程操作中对称地形成，并且可以后续依据是否在其上形成位元线或是否在其上形成绝缘柱状物结构来区分。
介电间隔物板60、源极区62和漏极区64的每一个组合构成复合层(60、62、64)。每一个复合层(60、62、64)形成在相应的半导体通道层50和相应的电容介电层80之间，并且接触相应的半导体通道层50和相应的电容介电层80。每一个晶体管的源极区62和漏极区64被相应的介电间隔物板60横向间隔，并且接触半导体通道层50的相应的一部分。每一个电容介电层80接触相应的复合层(60、62、64)。每一个半导体通道层50沿着第一水平方向hd1横向延伸。
图9A是根据本公开的实施例的在形成隔离柱状物结构之后的示例性结构的垂直剖面图。图9B是图9A的示例性结构的俯视图。图9C是沿着图9A的平面C-C’的水平剖面图。参照图9A至图9C，第二介电填充材料可以沉积在柱状腔77中。可以通过平坦化制程(例如化学机械平坦化(chemical mechanical planarization；CMP)制程)从层堆叠单元(20、30、40、50、60、62、64、80、90)的最顶表面上方移除第二介电填充材料的多余部分。第二介电填充材料的剩余部分包括隔离柱状物结构(72、74)的二维阵列。在形成复合层(60、62、64)之后，第二介电填充材料可以沉积在相邻一对的介电柱状物结构76之间的柱状腔77中。
隔离柱状物结构(72、74)包括漏极侧隔离柱状物结构74，其是与漏极区64的相应子集接触的隔离柱状物结构(72、74)的第一子集。此外，隔离柱状物结构(72、74)包括源极侧隔离柱状物结构72，其是与源极区62的相应子集接触的隔离柱状物结构(72、74)的第二子集。隔离柱状物结构(72、74)的第二介电填充材料可以与介电柱状物结构76的第一介电填充材料不同。在一个实施例中，第二介电填充材料可以是相对于第一介电填充材料被选择性移除的介电材料。举例来说，第一介电填充材料可以包括未掺杂的硅酸盐玻璃，并且第二介电填充材料可以包括掺杂的硅酸盐玻璃或有机硅酸盐玻璃。其他合适材料在设想的公开范围内。在另一示例中，第一介电填充材料可以包括氮碳化硅、氮化硅或介电金属氧化物，并且第二介电填充材料可以包括基于氧化硅的材料，例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、或有机硅酸盐玻璃。
图10A是根据本公开的实施例的在移除漏极侧隔离柱状物结构并形成漏极侧柱状腔之后的示例性结构的垂直剖面图。图10B是图10A的示例性结构的俯视图。图10C是沿着图10A的平面C-C’的水平剖面图。参照图10A至图10C，光阻层可以被施加并且被图案化以掩盖源极侧隔离柱状物结构72，而不掩盖漏极侧隔离柱状物结构74。可以执行非等向性蚀刻制程以移除漏极侧隔离柱状物结构74，而不移除源极侧隔离柱状物结构72、介电柱状物结构76或层堆叠单元(20、30、40、50、60、62、64、80、90)。可以通过非等向性蚀刻制程移除漏极侧隔离柱状物结构74，并且可以以从其中移除漏极侧隔离柱状物结构74的体积形成柱状腔77。漏极区64可以物理地暴露于柱状腔77中的相应一者。通常来说，可以移除与漏极区64接触的隔离柱状物结构(72，74)的第一子集(例如：漏极侧隔离柱状物结构74)，而不移除与源极区62接触的隔离柱状物结构(72，74)的第二子集(例如：源极侧隔离柱状物结构72)。后续可以通过灰化移除光阻层。
图11A是根据本公开的实施例的在形成栅极准位横向凹陷(gate-level lateralrecess)和接地准位横向凹陷(ground-level lateral recess)之后的示例性结构的垂直剖面图。图11B是图11A的示例性结构的俯视图。图11C是沿着11A图的平面C-C’的水平剖面图。图11D是沿着11A图的平面D-D’的水平剖面图。参照图11A至图11D，每一个栅极电极层30和每一个接地电极层90可以通过执行等向性蚀刻制程在柱状腔77周围被横向凹陷。等向性蚀刻制程使栅极电极层30和接地电极层90之每一者的材料相对于介电柱状物结构76、隔离介电层20、栅极介电层40、半导体通道层50、源极区62、漏极区64、以及电容介电层80的材料被选择性横向凹陷。可以基于栅极电极层30和接地电极层90的材料来选择等向性蚀刻制程的化学性质。在一个实施例中，可使用对介电材料和半导体材料有选择性的金属湿式蚀刻制程来形成横向凹陷(33、93)。
横向凹陷(33、93)包括通过使栅极电极层30横向凹陷而形成的栅极准位横向凹陷33和通过使接地电极层90横向凹陷而形成的接地准位横向凹陷93。等向性蚀刻制程的横向蚀刻距离可以在10nm至200nm的范围内，例如20nm至100nm，尽管也可以使用更小和更大的横向蚀刻距离。
图12A是根据本公开的实施例的在形成栅极绝缘间隔物和接地绝缘间隔物之后的示例性结构的垂直剖面图。图12B是图12A的示例性结构的俯视图。图12C是沿着12A图的平面C-C’的水平剖面图。图12D是沿着12A图的平面D-D’的水平剖面图。参照图12A至图12D，绝缘间隔物材料可以通过顺应性沉积制程(例如低压化学气相沉积(low pressure chemicalvapor deposition；LPCVD)制程)顺应性地沉积在柱状腔77和横向凹陷(33、93)中。可以执行非等向性蚀刻制程以蚀刻沉积在柱状腔77中的绝缘间隔物材料的多个部分。填充横向凹陷(33、93)的介电填充材料的剩余部分包括绝缘间隔物(32、92)。绝缘间隔物(32、92)包括填充栅极准位横向凹陷33的栅极绝缘间隔物32和填充接地准位横向凹陷93的接地绝缘间隔物92。栅极绝缘间隔物32可以形成在柱状腔77周围的栅极电极层30的凹陷的侧壁上，并且接地绝缘间隔物92形成在柱状腔77周围的接地电极层90的凹陷的侧壁上。在一个实施例中，绝缘间隔物(32、92)的物理暴露的侧壁可以与隔离介电层20、栅极介电层40、半导体通道层50、漏极区64、电容介电层80、以及接地电极层90的侧壁垂直重合。
图13A是根据本公开的实施例的在形成位元线之后的示例性结构的垂直剖面图。图13B是图13A的示例性结构的俯视图。图13C是沿着13A图的平面C-C’的水平剖面图。图13D是沿着13A图的平面D-D’的水平剖面图。图13E是沿着13A图的平面E-E’的水平剖面图。参照图13A至图13E，可以在柱状腔77中沉积导电材料，并且可以通过使用回蚀制程或化学机械平坦化制程的平坦化制程从柱状腔77的外部移除导电材料的多余部分。填充柱状腔77的导电材料的每一个剩余部分包括接触漏极区64的相应子集的位元线84。每一个位元线84可以形成在彼此上方或下方的相应的一组漏极区64上。
N个子位元单元10的并联连接可以形成在位元线84的每一侧上。N个子位单元10中的每一者包括相应的晶体管和相应的电容的串联连接，相应的电容包括相应的晶体管的源极区62、在图3A和图3B的制程操作中提供的相应的电容介电层80的图案化部分、以及在图3A和图3B的制程操作中提供的相应的接地电极层90的图案化部分。栅极电极层30可以以相应的字元线电压被个别地电性偏置(electrically biased)，并且可以用作图1和图2所示的字线。
共同参照图1至图13E，并且根据本公开的实施例，提供了一种包括至少一个多元存储器单元101的存储器装置。至少一个多元存储器单元101中的每一者包括N个子位元单元10的并联连接。N是大于1的整数，并且N个子位元单元10中的每一者包括相应的晶体管(30、40、50、62、64)和相应的电容(62、80、90)的串联连接。第一子位元单元包括具有电容值C的第一电容，并且每一个第i子位元单元包括具有电容值在2i-1×(1+2-N-1)×C至2i-1×(1-2-N-1)×C的范围中的第i电容，每一个i大于1且不大于N。
在一个实施例中，N个子位元单元10的每一个电容(62、80、90)包括连接至电性接地(包括接地电极层90)的第一节点，以及连接至N个子位元单元10中的相应一者内的相应晶体管(30、40、50、62、64)的源极区62的第二节点。在一个实施例中，至少一个多元记忆单元101中的每一者内的N个子位元单元10的并联连接在相应的位元线84和电性接地之间，电性接地连接至接地电极层90之每一者。
在一个实施例中，N个子位元单元10的并联连接可以包括位在基板700上方和在介电材料层760内形成的金属互连结构780上方的相应的一组N个电容(62、80、90)的垂直堆叠，以及沿着垂直方向与相应的一组N个电容的垂直堆叠交错(interlace)的相应的一组N个晶体管的垂直堆叠。
在一个实施例中，N个子位单元10的每一个并联连接包括相应的位元线84，位元线84接触相应的一组N个晶体管(30、40、50、62、64)的漏极区64，并且垂直延伸穿过相应的一组N个电容(62、80、90)的垂直堆叠并穿过相应的一组N个晶体管(30、40、50、62、64)的垂直堆叠。
在一个实施例中，相应的一组N个晶体管(30、40、50、62、64)的垂直堆叠内的每一个晶体管包括沿着水平方向延伸的相应的半导体通道层50和相应的复合层(60、62、64)，复合层(60、62、64)包括介电间隔物板60，以及源极区62和漏极区64，源极区62和漏极区64由介电间隔物板60横向间隔，并且接触半导体通道层50的相应的一部分。
在一个实施例中，相应的一组N个电容(62、80、90)的垂直堆叠内的每一个电容(62、80、90)包括与相应的复合层(60、62、64)接触的相应的电容介电层80，以及与相应的电容介电层80接触的相应的接地电极层90，接地电极层90包括相应的电容(62、80、90)的第一节点。相同的子位元单元10内的源极区62包括相应的电容(62、80、90)的第二节点。
在一个实施例中，相应的一组N个电容的垂直堆叠(62、80、90)内的电容介电层80的至少两者包括不同的电容介电材料。在一个实施例中，相应的一组N个电容(62、80、90)的垂直堆叠内的每一个电容介电层80具有相同的面积，并且相应的一组N个电容(62、80、90)内的第一电容介电层81包括第一介电常数厚度比ε1/t1(其中ε1是第一电容介电层81的第一介电常数，并且t1是第一电容介电层81的第一厚度)，并且相应的一组N个电容(62、80、90)内的每一个第k电容介电层包括第k介电常数厚度比εk/tk(其中εk是第k电容介电层的第k介电常数，并且tk是第k电容介电层的第k厚度)，上述第k介电常数厚度比εk/tk在2k-1×(1+2-N-1)×C至2k-1×(1-2-N-1)×C的范围中，每一个整数k大于1且不大于N。
在其中在形成横向凹陷(33、93)的期间对电容介电层80中的一或多者并行蚀刻(collaterally etch)的实施例中，电容介电层80可以具有不同的面积。在此实施例中，相应的一组N个电容(62、80、90)内的第一电容介电层81包括第一电容值ε1A1/t1，并且相应的一组N个电容(62、80、90)内的每一个第k电容介电层包括第k电容值εkAk/tk，第k电容值εkAk/tk在2k-1×(1+2-N-1)×C至2k-1×(1-2-N-1)×C的范围中，每一个整数k大于1且不大于N。A1是第一电容介电层81的面积，并且Ak是第k电容介电层的面积，每一个k在2至N的范围内。
在一个实施例中，每一个接地电极层90沿着水平方向(例如第一水平方向hd1)横向延伸，相应的一组N个晶体管(30、40、50、62、64)的垂直堆叠内的每一个栅极电极(包括栅极电极层30)沿着水平方向横向延伸，并且当相应的一组N个晶体管(30、40、50、62、64)关闭时，相应的一组N个晶体管(30、40、50、62、64)的垂直堆叠内的每一个源极区62电性浮接(electrically floating)。
参照图14，显示了根据本公开的实施例的第一示例性装置网络的电路示意图。第一示例性装置网络包括被配置用于多元加法操作(multinary addition operation)的两个多元逻辑单元301。每一个多元逻辑单元301的结构可以与图1、图2和图13A至图13E中描述的多元存储单元101相同。在此所示的示例中，第一多元逻辑单元301_1和第二多元逻辑单元301_2连接到公共位元线以提供加法器(adder)。尽管将加法器显示为提供逻辑操作的装置网络的示例，但是在此处明确地设想了可以执行其他逻辑操作的实施例。通常来说，多元逻辑单元可以被不同地电性布线以提供被配置用于计算、多元逻辑操作或模拟模式操作的装置网络。
可以通过将位元线接地将电容中的所有电荷排出、通过将信号施加到对应要相加的两个二元数的二元位元值的字元线、以及通过通过位元线开关将编程电压V_prog施加道位元线，来编成图14的第一示例性装置网络。每一个多元逻辑单元301的编程操作可以与上面所述的多元存储器单元101的编程操作相同。举例来说，具有电容值C的第一电容的每一个子位元单元的栅极电极被偏置在对应要相加的二元数的最后一位数(“1”位数)的电压，并且具有电容值2k×C的第k电容的每一个子位元单元的第k电极被偏置在对应要相加的二元数的“从最后一位数开始的第k位数”(即2k位数)的电压。施加到第k子位元单元的二元值在多元逻辑单元中的存储值中以2k的因数加权，因为第k子位元单元的电容值是第一子位元单元的电容值的2k倍。因此，就涉及多元逻辑单元中的存储值而言，到第k栅极的每一个输入电压Vin(被测量为“0”或“1”)以2k的因数加权。施加到第k栅极的每一个二元输入值的有效权重w由wk＝2k×Vin给定，其中Vin为0或1。每一个多元逻辑单元301中的存储值由索引k的所有数值的Σwk给定，即在1到N的范围的k的所有数值。
参照图15，感测放大器或另一个多元逻辑单元的栅极可以连接到位元线BL，使得位元线BL可以用作包括两个多元逻辑单元301的装置网络的输出节点。感测放大器可以包括输出电容，在感测操作期间可以将一部分(fraction)电荷转移到输出电容中。如果另一个多元逻辑单元连接到多元逻辑单元的输出节点，则电容可以是下一级(next stage)多元逻辑单元的栅极电极的一部分。
在感测期间或在将输入电压施加到下一级多元逻辑单元的期间，位元线开关关闭(turn off)，使得位元线BL电性浮接。连接到位元线的多元逻辑单元的所有栅极电极可以被开启(turn on)，并且电荷被转移到输出电容或下一级多元逻辑单元的字元线。存储在两个多元逻辑单元中的总电荷由C乘以V_prog乘以((在第一多元逻辑单元的索引k的所有数值的Σwk)和(在第二多元逻辑单元的索引k的所有数值的Σwk)的总和)给定。在两个多元逻辑单元301的所有栅极电极开启之后在输出电容上累积的电荷由存储在两个多元逻辑单元中的总电荷乘以输出电容的电容值，再除以输出电容与两个多元逻辑单元301的所有电容的电容值的总和之后来给定。换句话说，在两个多元逻辑单元301的所有栅极电极开启之后，在输出电容上累积的电荷由存储在两个多元逻辑单元中的总电荷乘以因子F来给定，由：F＝C_output/(C_output+2×(2N+1–1)×C)，其中C_output是输出电容的电容值。
参考图16，显示了根据本公开的实施例的第二示例性装置网络的电路示意图。在此配置中，装置网络包括第一多元逻辑单元(301_1、301_2、…、301_6)，其输出节点是第二多元逻辑单元401的输入节点。
通常来说，多元逻辑单元(302、401)可以如图14和图15所示在同一级(stage)连接，或者可以如图16所示跨多个级连接。
参照图3A至图16，并且根据本公开的实施例，提供了一种包括多个多元逻辑单元的装置网络。多个多元逻辑单元中的每一者包括N个子位元单元的并联连接(其可以实现为图13A至图13E所示的N个子位元单元10)。N是大于1的整数。N个子位元单元中的每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括具有电容值C的第一电容，并且每一个第i子位元单元包括具有电容值在2i-1×(1+2-N-1)×C至2i-1×(1-2-N-1)×C的范围中的第i电容，每一个i大于1且不大于N。从多个多元逻辑单元中选择的第一多元逻辑单元包括输出节点，输出节点电性连接到从多个多元逻辑单元中选择的第二多元逻辑单元的输出节点或输入节点。
在一个实施例中，如图14和图15所示，第一多元逻辑单元301_1的输出节点电性连接至第二多元逻辑单元301_2的输出节点，并且装置网络还包括位元线开关，位元线开关连接至第一多元逻辑单元301_1的输出节点和第二多元逻辑单元的输出节点301_2，并且位元线开关被配置以在第一多元逻辑单元301_1和第二多元逻辑单元301_2中之每一者的状态的编程的期间施加编程电压V_prog。装置网络可包括感测放大器，感测放大器连接至第一多元逻辑单元301_1的输出节点，并且连接至第二多元逻辑单元301_1的输出节点。
在一个实施例中，如图16所示，第一多元逻辑单元301_1的输出节点电性连接至第二多元逻辑单元401的输入节点。在此实施例中，装置网络还包括至少另一个多元逻辑单元(301_2、301_3、…、301_6)，至少另一个多元逻辑单元具有连接到第二多元逻辑单元401的至少另一个输入节点的输出节点。
N个子位单元的每一个并联连接可包括：位在基板700上方和在介电材料层760内形成的金属互连结构780上方的相应的一组N个电容的垂直堆叠(62、80、90)，以及与相应的一组N个电容(62、80、90)的垂直堆叠交错的相应的一组N个晶体管(30、40、50、62、64)的垂直堆叠。N个子位元单元的每一个并联连接包括相应的位元线84，位元线84接触相应的一组N个晶体管(30、40、50、62、64)的漏极区64，并且垂直延伸穿过相应的一组N个电容(62、80、90)的垂直堆叠并穿过相应的一组N个晶体管(30、40、50、62、64)的垂直堆叠。
参照图17，流程图显示了用于形成本公开的结构的制程操作。参照操作1710以及图3A和图3B，在基板700上方形成N个层堆叠单元(20、30、40、50、60L、80、90)。N是大于1的整数，并且从N个层堆叠单元(20、30、40、50、60L、80、90)中选择的每一个层堆叠单元(20、30、40、50、60L、80、90)包括隔离介电层20、栅极电极层30、栅极介电层40、半导体通道层50、介电间隔物层60L、电容介电层80、以及接地电极层90。参照操作1720以及图4A和图4B，穿过N个层堆叠单元(20、30，40、50、60L、80、90)形成沟槽(例如线沟槽79)。如果形成多个多元存储器单元101或形成多个多元逻辑单元(301、401)，则可以可选地执行图5A至图6B的制程操作。
参照操作1730以及图7A至图7C，横向蚀刻每一个介电间隔层60L的图案化部分。横向凹陷(61、63)形成相邻于介电间隔物板60，介电间隔物板60是介电间隔物层60L的剩余部分。参照操作1740以及图8A至图8C，在横向凹陷(61、63)中沉积半导体材料或导电材料。在半导体通道层50的每一者上形成包括介电间隔物板60、源极区62和漏极区64的复合层(60、62、64)，以提供相应的晶体管(30、40、50、60、62、64)。如果形成多个多元存储器单元101或形成多个多元逻辑单元(301、401)，则可以可选地执行图9A至图12D的制程操作。
参照操作1750以及图13A至图13E，位元线84可以形成在彼此上方或下方的每一组漏极区64上。形成N个子位元单元的并联连接。N个子位元单元之每一者包括相应的晶体管(30、40、50、60、62、64)和相应的电容(62、80、90)的串联连接，相应的电容包括相应的晶体管(30、40、50、60、62、64)的源极区62、相应的电容介电层80的图案化部分、以及相应的接地电极层90的图案化部分。
本公开的各种实施例可以用于制造和操作包括至少一个多元存储器单元的存储器装置，及/或包括多个多元逻辑单元的装置网络。本公开的装置的各种配置可以通过结构单元的增加和通过电性布线的变化而彼此衍生，这可以通过改变形成在介电材料层760内的金属互连结构780的布局来实现。
在一个示例性方面，本公开针对一种存储器装置。存储器装置包括至少一多元存储器单元。多元存储器单元之每一者包括N个子位元单元的并联连接。N是大于1的整数。N个子位元单元之每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括第一电容，第一电容具有电容值C。每一个第i子位元单元包括第i电容，第i电容具有电容值，电容值在2i-1×(1+2-N-1)×C至2i-1×(1-2-N-1)×C的范围中，每一个i大于1且不大于N。
在一些实施例中，N个子位元单元之每一个电容包括连接至电性接地的第一节点，以及连接至N个子位元单元之相应的一者内的相应的晶体管的源极区的第二节点。
在一些实施例中，多元存储器单元之每一者内的N个子位元单元的并联连接在相应的位元线和电性接地之间。
在一些实施例中，多元存储器单元包括至少一列多元存储器单元，其中相同列内的每一个多元存储器单元连接至相应的位元线。
在一些实施例中，多元存储器单元包括至少一行多元存储器单元。同行内的每一个多元存储器单元共享相同一组的多个字元线。相同一组的字元线内的每一个字元线连接至多元存储器单元的相应的一行内的每一个多元存储器单元内的相应的栅极电极。
在一些实施例中，N个子位元单元的每一个并联连接包括相应的一组N个电容的垂直堆叠和相应的一组N个晶体管的垂直堆叠。相应的一组N个电容的垂直堆叠位在基板上方和在多个介电材料层内形成的多个金属互连结构上方。相应的一组N个晶体管的垂直堆叠与相应的一组N个电容的垂直堆叠交错。
在一些实施例中，N个子位元单元的每一个并联连接包括相应的位元线，相应的位元线接触相应的一组N个晶体管的多个漏极区，并且垂直延伸穿过相应的一组N个电容的垂直堆叠并穿过相应的一组N个晶体管的垂直堆叠。
在一些实施例中，相应的一组N个晶体管的垂直堆叠内的每一个晶体管包括相应的半导体通道层和相应的复合层。相应的半导体通道层沿着水平方向延伸。相应的复合层包括介电间隔物板，以及源极区和漏极区。源极区和漏极区由介电间隔物板横向间隔，并且接触半导体通道层的相应的一部分。
在一些实施例中，一组N个电容的垂直堆叠内的每一个电容包括相应的电容介电层和相应的接地电极层。相应的电容介电层与相应的复合层接触。相应的接地电极层与相应的电容介电层接触，并且包括相应的电容的第一节点。相同的子位元单元内的源极区包括相应的电容的第二节点。
在一些实施例中，相应的一组N个电容的垂直堆叠内的电容介电层的至少两者包括不同的电容介电材料。
在一些实施例中，相应的一组N个电容的垂直堆叠内的每一个电容介电层具有相同的面积。相应的一组N个电容内的第一电容介电层包括第一介电常数厚度比ε1/t1。相应的一组N个电容内的每一个第k电容介电层包括第k介电常数厚度比εk/tk，第k介电常数厚度比εk/tk在2k-1×(1+2-N-1)×C至2k-1×(1-2-N-1)×C的范围中，每一个整数k大于1且不大于N。
在一些实施例中，相应的接地电极层沿着水平方向横向延伸。相应的一组N个晶体管的垂直堆叠内的每一个栅极电极沿着水平方向横向延伸。当相应的一组N个晶体管关闭时，相应的一组N个晶体管的垂直堆叠内的每一个源极区电性浮接。
在另一个示例性方面，本公开针对一种装置网络。装置网络包括多个多元逻辑单元。多元逻辑单元中的每一者包括N个子位元单元的并联连接。N是大于1的整数。N个子位元单元之每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括第一电容，第一电容具有电容值C。每一个第i子位元单元包括第i电容，第i电容具有电容值，电容值在2i-1×(1+2-N-1)×C至2i-1×(1-2-N-1)×C的范围中，i大于1且不大于N。从多元逻辑单元中选择的第一多元逻辑单元包括输出节点，输出节点电性连接至从多元逻辑单元中选择的第二多元逻辑单元的输出节点或输入节点。
在一些实施例中，第一多元逻辑单元的输出节点电性连接至第二多元逻辑单元的输出节点。装置网络还包括位元线开关，位元线开关连接至第一多元逻辑单元的输出节点和第二多元逻辑单元的输出节点，并且位元线开关被配置以在第一多元逻辑单元和第二多元逻辑单元中之每一者的状态的编程的期间施加编程电压。装置网络还包括感测放大器，感测放大器连接至第一多元逻辑单元的输出节点。
在一些实施例中，第一多元逻辑单元的输出节点电性连接至第二多元逻辑单元的输入节点。装置网络还包括至少另一多元逻辑单元，另一多元逻辑单元具有输出节点，另一多元逻辑单元的输出节点连接至第二多元逻辑单元的至少另一输入节点。
在一些实施例中，N个子位元单元的每一个并联连接包括相应的一组N个电容的垂直堆叠和相应的一组N个晶体管的垂直堆叠。相应的一组N个电容的垂直堆叠位在基板上方和在多个介电材料层内形成的多个金属互连结构上方。相应的一组N个晶体管的垂直堆叠与相应的一组N个电容的垂直堆叠交错。N个子位元单元的每一个并联连接包括相应的位元线，相应的位元线接触相应的一组N个晶体管的多个漏极区，并且垂直延伸穿过相应的一组N个电容的垂直堆叠并穿过相应的一组N个晶体管的垂直堆叠。
在又一个示例性方面，本公开针对一种多元存储器单元之形成方法。多元存储器单元之形成方法包括在基板上方沉积N个层堆叠单元，其中N是大于1的整数，并且从N个层堆叠单元中选择的每一个层堆叠单元包括隔离介电层、栅极电极层、栅极介电层、半导体通道层、介电间隔物层、电容介电层、以及接地电极层；蚀刻穿过N个层堆叠单元的多个沟槽；横向蚀刻每一个介电间隔物层的多个图案化部分，其中多个横向凹陷形成相邻于多个介电间隔物板，介电间隔物板是介电间隔物层的多个剩余部分；在横向凹陷中沉积半导体材料或导电材料，其中复合层形成在半导体通道层之每一者上，以提供相应的晶体管，复合层包括介电间隔物板、源极区以及漏极区；以及在彼此上方或下方的漏极区的每一组上形成位元线，其中形成N个子位元单元的并联连接，其中N个子位元单元之每一者包括相应的晶体管和相应的电容的串连连接，电容包括相应的晶体管的源极区、相应的电容介电层的图案化部分、以及相应的接地电极层的图案化部分。
在一些实施例中，N个层堆叠单元内的第一电容介电层包括第一介电常数厚度比ε1/t1。N个层堆叠单元内的每一个第k电容介电层包括第k介电常数厚度比εk/tk，第k介电常数厚度比εk/tk在2k-1×(1+2-N-1)×C至2k-1×(1-2-N-1)×C的范围中，每一个整数k大于1且不大于N。
在一些实施例中，存储器单元之形成方法还包括在沟槽中沉积和图案化第一介电填充材料，其中在沟槽内形成多个介电柱状物结构的二维阵列，并且在形成介电柱状物结构的二维阵列之后，对介电间隔物层的图案化部分执行横向蚀刻；以及在形成复合层之后，在相邻的一对介电柱状物结构之间的多个空腔中沉积第二介电填充材料，其中形成多个隔离柱状物结构的二维阵列。
在一些实施例中，存储器单元之形成方法还包括移除接触漏极区的隔离柱状物结构的第一子集，而不移除接触源极区的隔离柱状物结构的第二子集，其中以从其中移除隔离柱状物结构的第一子集的体积形成多个柱状腔；使柱状腔周围的栅极电极层之每一者和接地电极层之每一者横向凹陷；沉积并且非等向性地蚀刻绝缘间隔物材料，其中多个绝缘间隔物形成在柱状腔周围的栅极电极层和接地电极层的多个凹陷侧壁上；以及在柱状腔中沉积导电材料，其中形成多个位元线，位元线接触漏极区的相应子集。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本公开。本技术领域中具有通常知识者应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种存储器装置，包括至少一多元存储器单元，其中上述多元存储器单元之每一者包括N个子位元单元的一并联连接，其中：
N是大于1的整数；
上述N个子位元单元的每一者包括相应的一晶体管和相应的一电容的一串联连接；
一第一子位元单元包括一第一电容，上述第一电容具有一电容值C；以及
每一个第i子位元单元包括一第i电容，上述第i电容具有一电容值，上述电容值在2i-1×(1+2-N-1)×C至2i-1×(1-2-N-1)×C的一范围中，每一个i大于1且不大于N。
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