CN116648052A - 半导体器件及其制作方法 - Google Patents

Abstract

本公开提供了一种半导体器件及其制作方法，属于半导体技术领域。该半导体器件的制作方法包括提供第一衬底；于第一衬底的一侧形成存储单元阵列；于存储单元阵列远离第一衬底的一侧形成第二衬底，第二衬底与存储单元阵列绝缘；于第二衬底远离第一衬底的一侧形成外围电路，外围电路与存储单元阵列连接；其中，第二衬底的材料包含金属氧化物半导体材料。本公开提供的半导体器件的制作方法，将外围电路与存储单元阵列叠加设置，提高芯片在有限面积内的集成度。另外，本公开提供的第二衬底的材料包含金属氧化物半导体材料，该类材料的成膜性好、均一性高且半导体性能优良，将该材料用作第二衬底，能有效提升本公开半导体器件的器件性能。

Description

半导体器件及其制作方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。

背景技术

随着半导体器件尺寸的不断缩小，存储单元阵列和外围电路必须在有限的芯片面积中形成，以满足更高的集成度要求。现有技术中，将外围电路通常设置在存储单元阵列在水平方向上的一侧，与存储单元阵列大致位于同一水平面，该种方式无法满足上述要求。

所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种半导体器件及其制作方法，该方法能提高芯片在有限面积内的集成度。并有效提升半导体器件的器件性能。

为实现上述发明目的，本公开采用如下技术方案：

根据本公开的第一个方面，提供一种半导体器件的制作方法，包括：

提供第一衬底；

于所述第一衬底的一侧形成存储单元阵列；

于所述存储单元阵列远离所述第一衬底的一侧形成第二衬底，所述第二衬底与所述存储单元阵列绝缘；

于所述第二衬底远离所述第一衬底的一侧形成外围电路，所述外围电路与所述存储单元阵列连接；

其中，所述第二衬底的材料包含金属氧化物半导体材料。

在本公开的一种示例性实施例中，所述第二衬底的材料包含铟镓锌氧化物。

在本公开的一种示例性实施例中，于所述第一衬底上形成存储单元阵列包括：

于所述第一衬底的一侧形成垂直晶体管；

于所述垂直晶体管远离所述第一衬底的一侧形成电容接触结构；

于所述电容接触结构远离所述第一衬底的一侧形成电容器，所述电容器通过所述电容接触结构与所述垂直晶体管连接。

在本公开的一种示例性实施例中，所述垂直晶体管为全环绕栅极晶体管。

在本公开的一种示例性实施例中，于所述第一衬底的一侧形成垂直晶体管包括：

沿远离所述第一衬底的方向，依次形成第一源极层、第一绝缘层、栅极牺牲层、第二绝缘层和第一漏极层；

以所述第一源极层为停止层，刻蚀所述第一漏极层形成多个第一通孔，所述第一通孔延伸至所述第一源极层远离所述第一衬底的表面；

于所述第一通孔内形成沟道区；

去除所述栅极牺牲层，形成栅极留置区；

于所述栅极留置区形成栅极介质层和栅极；

其中，所述栅极介质层在所述第一衬底上的正投影环绕包围所述沟道区在所述第一衬底上的正投影，所述栅极在所述第一衬底上的正投影环绕包围所述栅极介质层在所述第一衬底上的正投影。

在本公开的一种示例性实施例中，沿远离所述第一衬底的方向，依次形成第一源极层、第一绝缘层、栅极牺牲层、第二绝缘层和第一漏极层包括：

于所述第一衬底的一侧形成第一源极层；

刻蚀所述第一源极层和所述第一衬底，形成第一凹槽，所述第一凹槽在所述第一衬底上的正投影沿第一方向延伸；

于所述第一源极层远离所述第一衬底的一侧和所述第一凹槽内形成第一绝缘材料层，位于所述第一凹槽内的所述第一绝缘材料层形成第一隔离结构，剩余所述第一绝缘材料层形成所述第一绝缘层；

于所述第一绝缘层远离所述第一衬底的一侧形成所述栅极牺牲层；

于所述栅极牺牲层远离所述第一衬底的一侧形成所述第二绝缘层；

于所述第二绝缘层远离所述第一衬底的一侧形成所述第一漏极层。

在本公开的一种示例性实施例中，于所述第一通孔内形成沟道区包括：

形成半导体层，所述半导体层至少覆盖所述第一通孔的底壁和侧壁；

于所述半导体层远离所述第一衬底的一侧形成支撑层，所述支撑层至少部分位于所述第一通孔内，且所述支撑层覆盖所述半导体层。

在本公开的一种示例性实施例中，去除所述栅极牺牲层，形成栅极留置区包括：

以所述第一绝缘层为停止层，刻蚀所述支撑层形成多个间隔排布的第二凹槽，所述第二凹槽延伸至所述第一绝缘层远离所述第一衬底的表面，所述第二凹槽在所述第一衬底上的正投影与所述第一通孔在所述第一衬底上的正投影不重叠；

通过所述第二凹槽，去除所述栅极牺牲层，形成所述栅极留置区。

在本公开的一种示例性实施例中，于所述栅极留置区形成栅极介质层和栅极包括：

于所述沟道区的周围环绕形成所述栅极介质层；

于所述栅极介质层远离所述沟道区的一侧环绕形成所述栅极，所述栅极在所述第一衬底上的正投影与所述第二凹槽在所述第一衬底上的正投影不重叠。

在本公开的一种示例性实施例中，于所述栅极介质层远离所述沟道区的一侧环绕形成所述栅极包括：

通过所述第二凹槽，于所述栅极留置区和所述第二凹槽内形成栅极材料层；

去除位于所述第二凹槽内的所述栅极材料层形成间隔区，剩余位于所述栅极留置区的栅极材料层形成所述栅极；

于所述间隔区内形成第二隔离结构。

在本公开的一种示例性实施例中，于所述第一衬底的一侧形成垂直晶体管还包括：

以所述第二绝缘层为停止层，刻蚀所述第一漏极层，于所述第一漏极层内形成多个间隔排布的第三凹槽，所述第三凹槽和所述第二凹槽相互交叉将所述第一漏极层分隔成多个间隔排布的第一漏极；

所述第一漏极在所述第一衬底上的正投影环绕包围所述沟道区在所述第一衬底上的正投影。

在本公开的一种示例性实施例中，所述第一源极层和所述第一漏极层的材料包括金属铋，所述半导体层的材料包括二硫化钼。

在本公开的一种示例性实施例中，于所述垂直晶体管远离所述第一衬底的一侧形成电容接触结构包括：

于所述垂直晶体管远离所述第一衬底的一侧形成第一隔离层，所述第一隔离层覆盖所述垂直晶体管；

刻蚀所述第一隔离层，于所述第一隔离层内形成第二通孔，所述第二通孔暴露所述垂直晶体管；

于所述第二通孔内形成第一导电层。

在本公开的一种示例性实施例中，于所述垂直晶体管远离所述第一衬底的一侧形成电容器，所述电容器通过所述电容接触结构与所述垂直晶体管连接包括：

于所述电容接触结构远离所述第一衬底的一侧形成层叠结构，所述层叠结构包括沿远离所述第一衬底方向依次层叠设置的第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层；

于所述层叠结构中形成电容孔，所述电容孔暴露所述电容接触结构；

于所述电容孔内形成下电极，所述下电极至少覆盖所述电容孔的底壁和侧壁；

刻蚀所述第三支撑层，以暴露所述第二牺牲层，并采用湿法刻蚀去除所述第二牺牲层；

刻蚀所述第二支撑层，以暴露所述第一牺牲层，并采用湿法刻蚀去除所述第一牺牲层；

于所述下电极的表面形成电容介质层，所述电容介质层至少覆盖所述下电极；

于所述电容介质层的表面形成上电极，所述上电极覆盖所述电容介质层。

在本公开的一种示例性实施例中，于所述电容孔内形成下电极，所述下电极覆盖所述电容孔的底壁和侧壁包括：

于所述电容孔的底壁和侧壁，以及所述第三支撑层的表面形成第二导电层；

于所述第二导电层的表面形成多晶硅层，所述多晶硅层覆盖所述第二导电层；

去除所述第三支撑层上的所述多晶硅层和所述第二导电层，位于所述电容孔内的所述第二导电层和所述多晶硅层形成所述下电极。

在本公开的一种示例性实施例中，于，所述存储单元阵列远离所述第一衬底的一侧形成第二衬底，所述第二衬底与所述存储单元阵列绝缘包括：

于所述存储单元阵列远离所述第一衬底的一侧形成衬底绝缘层，所述衬底绝缘层覆盖所述存储单元阵列；

于所述衬底绝缘层远离所述第一衬底的一侧形成所述第二衬底。

在本公开的一种示例性实施例中，于，于所述第二衬底远离所述第一衬底的一侧形成外围电路，所述外围电路与所述存储单元阵列连接，以驱动所述存储单元阵列包括：

刻蚀所述第二衬底，于所述第二衬底内形成多个间隔分布的浅沟槽隔离结构，所述浅沟槽隔离结构将所述第二衬底分隔成多个有源区；

刻蚀所述有源区的所述第二衬底，形成相互分隔的源区和漏区，于所述源区、所述漏区内分别形成第二源极和第二漏极；

于所述第二衬底的顶表面形成栅极氧化层，所述栅极氧化层覆盖所述第二源极、所述第二漏极和所述第二衬底；

于所述栅极氧化层远离所述第二衬底的一侧形成多晶硅层，

于所述多晶硅层远离所述第二衬底的一侧形成阻挡层，所述阻挡层覆盖所述多晶硅层的表面；

刻蚀所述阻挡层、所述多晶硅层，于所述第二源极和所述第二漏极之间形成栅极结构；

于所述栅极结构的侧壁形成阻隔层。

在本公开的一种示例性实施例中，所述第二源极和所述第二漏极的材料包含二硫化钼。

根据本公开的第二个方面，提供一种半导体器件，包括：

第一衬底，

存储单元阵列，设于所述第一衬底的一侧，包括多个存储单元；

第二衬底，设于所述存储单元阵列远离所述第一衬底的一侧，所述第二衬底与所述存储单元阵列绝缘；

外围电路，设于所述第二衬底远离所述第一衬底的一侧，所述外围电路与所述存储单元阵列连接；

其中，所述第二衬底的材料包含金属氧化物半导体材料。

在本公开的一种示例性实施例中，所述第二衬底的材料包含铟镓锌氧化物。

在本公开的一种示例性实施例中，所述存储单元包括垂直晶体管和电容器，所述垂直晶体管设于所述第一衬底的一侧，所述电容器设于所述垂直晶体管远离所述第一衬底的一侧，所述电容器与所述垂直晶体管连接。

在本公开的一种示例性实施例中，所述垂直晶体管为全环绕栅极晶体管。

在本公开的一种示例性实施例中，所述垂直晶体管包括：

第一源极，设于所述第一衬底的一侧；

第一绝缘层，设于所述第一源极远离所述第一衬底的一侧；

栅极，设于所述第一绝缘层远离所述第一衬底的一侧，所述栅极在所述第一衬底上的正投影位于所述第一绝缘层在所述第一衬底上的正投影内；

第二绝缘层，设于所述栅极远离所述第一衬底的一侧，所述第二绝缘层覆盖所述栅极；

第一漏极，设于所述第二绝缘层远离所述第一衬底的一侧，所述第一漏极表面开设有通孔，所述通孔穿过所述第一漏极并延伸至所述第一源极；

沟道区，设于所述通孔内，所述沟道区包括半导体层和设于所述半导体层内的支撑层，所述半导体层覆盖所述通孔的底壁和侧壁，所述支撑层填充于所述半导体层远离所述第一衬底的一侧；

栅极介质层，设于所述栅极和所述沟道区之间；

其中，所述栅极介质层在所述第一衬底上的正投影环绕包围所述沟道区在所述第一衬底上的正投影，所述栅极在所述第一衬底上的正投影环绕包围所述栅极介质层在所述第一衬底上的正投影。

在本公开的一种示例性实施例中，所述第一源极和所述第一漏极的材料包括金属铋，所述半导体层的材料包括二硫化钼。

在本公开的一种示例性实施例中，所述电容器包括：

下电极，设于所述垂直晶体管远离所述第一衬底的一侧，所述下电极与所述垂直晶体管连接；

第一支撑层，连接于所述下电极的底部侧壁；

第二支撑层，连接于所述下电极的中部侧壁，所述第二支撑层位于所述第一支撑层远离所述第一衬底的一侧；

第三支撑层，连接于所述下电极的顶部侧壁，所述第三支撑层位于所述第二支撑层远离所述第一衬底的一侧；

电容介质层，覆盖所述下电极、所述第一支撑层、所述第二支撑层和所述第三支撑层的表面；

上电极，覆盖所述电容介质层的表面。

在本公开的一种示例性实施例中，所述存储单元还包括：

电容接触结构，设于所述电容器和所述垂直晶体管之间，所述电容器通过所述电容接触结构与所述垂直晶体管连接。

在本公开的一种示例性实施例中，所述第二衬底内设有多个间隔分布的浅沟槽隔离结构，所述浅沟槽隔离结构将所述第二衬底分隔成多个有源区，所述外围电路包括平面晶体管，所述平面晶体管设于所述有源区。

在本公开的一种示例性实施例中，所述晶体管包括：

第二源极和第二漏极，间隔设于所述第二衬底内；

栅极氧化层，设于所述第二衬底远离所述第一衬底的一侧，所述栅极氧化层覆盖所述第二源极、所述第二漏极和所述第二衬底的表面；

栅极结构，设于所述栅极氧化层远离所述第二衬底的一侧，所述栅极结构在所述第二衬底上的正投影至少部分位于所述第二源极和第二漏极之间，所述栅极结构包括沿远离所述第二衬底方向依次层叠设置的多晶硅层和阻挡层；

隔离层，设于所述栅极结构的侧壁。

在本公开的一种示例性实施例中，所述第二源极和所述第二漏极的材料包含二硫化钼。

本公开提供的半导体器件的制作方法，在第一衬底一侧形成存储单元阵列，在存储单元阵列远离第一衬底的一侧形成第二衬底，并在第二衬底远离第一衬底的一侧形成外围电路，使得外围电路与存储单元阵列叠加设置，将外围电路在芯片水平方向上的所占区域，从而提高芯片在有限面积内的集成度。另外，本公开提供的第二衬底的材料包含金属氧化物半导体材料，该类材料的成膜性好、均一性高且半导体性能优良，将该材料用作第二衬底，能有效提升本公开半导体器件的器件性能。

附图说明

通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。

图1是本公开示例性实施例中半导体器件制作方法流程示意图；

图2是本公开示例性实施例中完成步骤S211之后的结构示意图；

图3是本公开示例性实施例中完成步骤S212之后的结构示意图；

图4是本公开示例性实施例中步骤S213中形成半导体层的结构示意图；

图5是本公开示例性实施例中完成步骤S213之后的结构示意图；

图6是本公开示例性实施例中步骤S214中形成第二凹槽的结构示意图；

图7是本公开示例性实施例中完成步骤S214之后的结构示意图；

图8是本公开示例性实施例中步骤S215中在栅极留置区形成栅极介质层和栅极材料层的结构示意图；

图9是本公开示例性实施例中步骤S215中形成间隔区的结构示意图；

图10是本公开示例性实施例中步骤S215中形成第二隔离结构的结构示意图；

图11是本公开示例性实施例中完成步骤S216之后的结构示意图；

图12是本公开示例性实施例中完成步骤S222之后的结构示意图；

图13是本公开示例性实施例中完成步骤S223之后的结构示意图；

图14是本公开示例性实施例中完成步骤S231之后的结构示意图；

图15是本公开示例性实施例中完成步骤S232之后的结构示意图；

图16是本公开示例性实施例中步骤S233中形成第二导电层的结构示意图；

图17是本公开示例性实施例中步骤S233中形成多晶硅层的结构示意图；

图18是本公开示例性实施例中完成步骤S233之后的结构示意图；

图19是本公开示例性实施例中完成步骤S234和步骤S235之后的结构示意图；

图20是本公开示例性实施例中完成步骤S236之后的结构示意图；

图21是本公开示例性实施例中完成步骤S237之后的结构示意图；

图22是本公开示例性实施例中完成步骤S430之后的结构示意图；

图23是本公开示例性实施例中完成步骤S450之后的结构示意图；

图24是本公开示例性实施例中完成步骤S460之后的结构示意图；

图25是本公开示例性实施例中半导体器件结构示意图。

图中主要元件附图标记说明如下：

01-第一衬底；02-第二衬底；021-浅沟槽隔离结构；03-衬底绝缘层；1-垂直晶体管；11-第一源极层；12-第一绝缘层；13-栅极牺牲层；14-第二绝缘层；15-第一漏极层；16-沟道区；161-半导体层；162-支撑层；17-栅极留置区；18-栅极介质层；19-栅极；110-第一隔离结构；111-第二隔离结构；112-光刻胶层；101-第一通孔；102-第二凹槽；103-间隔区；104-第三凹槽；105-第一凹槽；21-第一隔离层；22-第一导电层；201-第二通孔；3-电容器；31-第一支撑层；32-第一牺牲层；33-第二支撑层；34-第二牺牲层；35-第三支撑层；36-下电极；361-第二导电层；362-多晶硅层；37-电容介质层；38-上电极；301-电容孔；4-位线；5-平面晶体管；51-第二源极；52-第二漏极；53-栅极氧化层；54-多晶硅层；55-阻挡层；56-阻隔层；57-侧墙；58-第三导电层；X-第一方向；Y-第二方向。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。

在图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的主要技术创意。

当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。

半导体存储装置包括存储单元阵列和用于驱动存储单元阵列的外围电路，外围电路可以包括感测放大器、定序器等。外围电路通常设置在存储单元阵列在水平方向上的一侧，与存储单元阵列大致位于同一水平面。相关技术中，为满足目前半导体器件小尺寸和高集成度的要求，将外围电路与存储单元阵列叠加设置，具体将存储单元阵列和外围电路分别设置在两个不同的相互叠加的衬底上。如，将外围电路设于存储单元阵列的下方，并通过外延生长法形成两个叠加设置的硅衬底。然而，该种方法形成的半导体器件的器件性能有待进一步优化，且通过外延生长法形成两层叠加的衬底，工艺难度较高，不利于批量生产。

如图1所示，本公开提供一种半导体器件的制作方法，包括如下步骤：

步骤S100，提供第一衬底01；

步骤S200，于第一衬底01的一侧形成存储单元阵列；

步骤S300，于存储单元阵列远离第一衬底01的一侧形成第二衬底02，第二衬底02与存储单元阵列绝缘；

步骤S400，于第二衬底02远离第一衬底01的一侧形成外围电路，外围电路与存储单元阵列连接；

其中，第二衬底02的材料包含金属氧化物半导体材料。

本公开提供的半导体器件的制作方法，在第一衬底01一侧形成存储单元阵列，在存储单元阵列远离第一衬底01的一侧形成第二衬底02，并在第二衬底02远离第一衬底01的一侧形成外围电路，将外围电路与存储单元阵列叠加设置，减少外围电路在芯片水平方向上的所占区域，从而提高芯片在有限面积内的集成度。另外，本公开提供的第二衬底02的材料包含金属氧化物半导体材料，该类材料的成膜性好、均一性高且半导体性能优良，将该材料用作第二衬底02，能有效提升本公开半导体器件的器件性能。

下面结合附图对本公开实施方式提供的半导体器件的制作方法的各步骤进行详细说明：

如图2所示，在步骤S100中，提供第一衬底01。

第一衬底01可选用硅衬底或硅、锗、硅锗化合物等其他合适的半导体衬底材料。在本公开一些实施例中，第一衬底01选用硅衬底。

在本公开一些实施例中，第一衬底01内设置有埋入式位线4。形成该位线4的过程可以包括在第一衬底01中蚀刻沟槽，在沟槽中制造埋入式位线4。该埋入式位线4可以包括外部的氮化钛层和内部的钨结构，此处的埋入式位线4可以为相关技术中的常规方案，具体本公开不做限定。

该位线4在第一衬底01内的布置方式具体可参见图2中右上角附图所示。位线4沿X方向延伸，沿Y方向排列，Y方向与X方向大致垂直。

在此需说明的是，本公开涉及半导体器件的所有附图，其中附图左侧的图为垂直于位线4延伸方向的截面图，也即Y方向的截面图；位于右侧的附图为平行于位线4延伸方向的截面图，也即X方向的截面图。

如图2至图21、图25所示，在步骤S200中，于第一衬底01的一侧形成存储单元阵列。

本公开中，半导体器件可以为动态随机存取存储器(Dynamic Random AccessMemory，DRAM)，包含多个重复的存储单元，每个存储单元包含电容器和晶体管。其中，电容器用于存储数据，晶体管可控制电容器对于数据的存取。具体地，晶体管的栅极电连接至动态随机存储器的字线，晶体管的一个源/漏区电连接至动态随机存储器的位线，另一个源/漏区则通过电容接触结构连接至电容器，从而达到数据存储和输出的目的。

在本公开一些实施例中，步骤S200包括：

步骤S210，于第一衬底01的一侧形成垂直晶体管1；

步骤S220，于垂直晶体管1远离第一衬底01的一侧形成电容接触结构；

步骤S230，于电容接触结构远离第一衬底01的一侧形成电容器3，电容器3通过电容接触结构与垂直晶体管1连接。

如图2至图11、图25所示，在步骤S210中，于第一衬底01的一侧形成垂直晶体管1。

该垂直晶体管1包括沿远离第一衬底01方向依次设置的第一源极、栅极19和第一漏极。其中，第一源极与第一衬底01内的位线4连接。在一些实施例中，该垂直晶体管1为全环绕栅极(GAA)晶体管。

在本公开一些实施例中，步骤S210包括：

步骤S211，沿远离第一衬底01的方向，依次形成第一源极层11、第一绝缘层12、栅极牺牲层13、第二绝缘层14和第一漏极层15；

步骤S212，以第一源极层11为停止层，刻蚀第一漏极层15形成多个第一通孔101，第一通孔101延伸至第一源极层11远离第一衬底01的表面；

步骤S213，于第一通孔101内形成沟道区16；

步骤S214，去除栅极牺牲层13，形成栅极留置区17；

步骤S215，于栅极留置区17形成栅极介质层18和栅极19；

其中，栅极介质层18在第一衬底01上的正投影环绕包围沟道区16在第一衬底01上的正投影，栅极19在第一衬底01上的正投影环绕包围栅极介质层18在第一衬底01上的正投影。

如图2所示，在步骤S211中，沿远离第一衬底01的方向，依次形成第一源极层11、第一绝缘层12、栅极牺牲层13、第二绝缘层14和第一漏极层15。

在一些实施例中，步骤S211包括：

(1)于第一衬底01的一侧形成第一源极层11。

该第一源极层11的材料为导电材料，在一些实施例中，第一源极层11的材料为金属铋。第一源极层11可采用溅射或沉积工艺等形成，如采用物理气相沉积法(PVD)于第一衬底01的表面形成具有一定厚度的第一源极层11。第一源极层11与位于第一衬底01内的埋入式位线4连接。

(2)刻蚀第一源极层11和第一衬底01，形成第一凹槽105，第一凹槽105在第一衬底01上的正投影沿第一方向延伸。

在该步骤中，于第一源极层11远离第一衬底01的表面形成具有图形的光刻胶层，以该光刻胶层为掩膜，对第一源极层11和第一衬底01进行刻蚀，形成第一凹槽105。第一凹槽105沿第一方向延伸，第一方向可以与位线4的延伸方向X方向平行，或呈一定的夹角，该夹角小于90°。第一凹槽105将第一源极层11分割成多个间隔分布的第一源极。

(3)于第一源极层11远离第一衬底01的一侧和第一凹槽105内形成第一绝缘材料层，位于第一凹槽105内的第一绝缘材料层形成第一隔离结构110，剩余第一绝缘材料层形成第一绝缘层12。

在该步骤中，第一绝缘材料层的材料可以包含氧化硅、氮硼化硅或氮化硅等材料。在一实施例中，第一绝缘材料层的材料为氧化硅。第一绝缘材料层可通过沉积工艺形成，如化学气相沉积法(CVP)或原子层沉积法(ALD)，具体本公开不做限定。第一绝缘材料层填充第一凹槽105并覆盖第一源极层11的表面。其中，位于第一凹槽105内的第一绝缘材料层形成第一隔离结构110，将第一衬底01分隔层多个有源区，剩余第一绝缘材料层形成第一绝缘层12。

(4)于第一绝缘层12远离第一衬底01的一侧形成栅极牺牲层13。

在该步骤中，栅极牺牲层13的材料可以包含氧化硅、氮硼化硅或氮化硅等材料。在一实施例中，栅极牺牲层13的材料为氮化硅。

(5)于栅极牺牲层13远离第一衬底01的一侧形成第二绝缘层14。

在该步骤中，第二绝缘层14的材料可以包含氧化硅、氮硼化硅或氮化硅等材料。在一实施例中，第二绝缘材料层的材料为氧化硅。第二绝缘层14覆盖栅极牺牲层13的表面。

(6)于第二绝缘层14远离第一衬底01的一侧形成第一漏极层15。

该第一漏极层15的材料为导电材料，在一些实施例中，第一漏极层15的材料为金属铋。第一漏极层15可采用溅射或沉积工艺等形成，如采用物理气相沉积法(PVD)于栅极牺牲层13的表面形成具有一定厚度的第一漏极层15。

如图3所示，在步骤S212中，以第一源极层11为停止层，刻蚀第一漏极层15形成多个第一通孔101，第一通孔101延伸至第一源极层11远离第一衬底01的表面。

在该步骤中，于第一漏极层15远离第一衬底01的表面形成具有图形的光刻胶层112，之后对第一漏极层15、第二绝缘层14、栅极牺牲层13和第一绝缘层12进行刻蚀，于这些层结构中形成第一通孔101。第一通孔101为柱状结构，多个第一通孔101可阵列排布。第一通孔101在第一衬底01上的正投影位于有源区。

如图4、图5所示，在步骤S213中，于第一通孔101内形成沟道区16。

在一些实施例中，步骤S213包括：

(1)形成半导体层161，半导体层161至少覆盖第一通孔101的底壁和侧壁。

在该步骤中，于第一漏极层15背离第一衬底01的一侧，以及第一通孔101内沉积形成半导体层161，半导体层161覆盖第一漏极层15的表面，以及第一通孔101的底壁和侧壁。半导体层161的材料可以包含二硫化钼。

(2)于半导体层161远离第一衬底01的一侧形成支撑层162，支撑层162至少部分位于第一通孔101内，且支撑层162覆盖半导体层161。

在该步骤中，支撑层162的材料可以包含氧化硅。该支撑层162可采用化学气相沉积或原子沉积法在半导体层161远离第一衬底01的表面沉积氧化硅，并采用化学机械抛光(CMP)工艺磨平。支撑层162覆盖半导体层161的表面，且填充满第一通孔101。

如图6和图7所示，在步骤S214中，去除栅极牺牲层13，形成栅极留置区17。

在一些实施例中，可采用湿法刻蚀去除栅极牺牲层13，以形成栅极留置区17。

在一些实施例中，步骤S214包括：

(1)以第一绝缘层12为停止层，刻蚀支撑层162形成多个间隔排布的第二凹槽102，第二凹槽102延伸至第一绝缘层12远离第一衬底01的表面，第二凹槽102在第一衬底01上的正投影与第一通孔101在第一衬底01上的正投影不重叠。

在该步骤中，在支撑层162远离第一衬底01的表面形成具有图形的光刻胶层，之后对支撑层162、半导体层161、第一漏极层15、第二绝缘层14和栅极牺牲层13进行刻蚀，于这些层结构中形成第二凹槽102。第二凹槽102的数量为多个，第二凹槽102可沿第二方向延伸，第二方向与第一方向垂直。多个第二凹槽102沿第一方向排列。

在本公开一些实施例中，多个第一通孔101沿第一方向和第二方向阵列排布。具体而言，多个第一通孔101沿第一方向排列形成行，沿第二方向排列形成列。在一些实施例中，相邻两行第一通孔101之间形成有第二凹槽102。

(2)通过第二凹槽102，去除栅极牺牲层13，形成栅极留置区17。

在该步骤中，通过第二凹槽102，采用湿法刻蚀去除栅极牺牲层13。

如图8、图9和图10所示，在步骤S215中，于栅极留置区17形成栅极介质层18和栅极19。

其中，栅极介质层18在第一衬底01上的正投影环绕包围沟道区16在第一衬底01上的正投影，栅极19在第一衬底01上的正投影环绕包围栅极介质层18在第一衬底01上的正投影。

在本公开一些实施例中，步骤S215包括：

(1)于沟道区16的周围环绕形成栅极介质层18。

在该步骤中，栅极介质层18的材料可以包含氧化硅，在一实施例中，于沟道区16的外围表面环绕生长形成一定厚度的栅极介质层18。该栅极介质层18的材料与第一绝缘层12和第二绝缘层14的材料均相同，均为氧化硅。

(2)于栅极介质层18远离沟道区16的一侧环绕形成栅极19，栅极19在第一衬底01上的正投影与第二凹槽102在第一衬底01上的正投影不重叠。

在该步骤中，栅极19的材料可以包含多种导电材料，例如金属钨。通过第二凹槽102填充栅极留置区17，在栅极留置区17内形成栅极19，形成的栅极19环绕在栅极介质层18的外围，从而形成GAA晶体管。

在本公开一些实施例中，步骤(2)包括：

(21)通过第二凹槽102，于栅极留置区17和第二凹槽102内形成栅极材料层。

在该步骤中，将栅极材料填充满第二凹槽102和栅极留置区17，形成栅极材料层。

(22)去除位于第二凹槽102内的栅极材料层形成间隔区103，剩余位于栅极留置区17的栅极材料层形成栅极19。

在该步骤中，通过刻蚀工艺，去除位于第二凹槽102内的栅极材料层，形成间隔区103，同时以形成多个间隔分布的栅极19。在一些实施例中，栅极19沿第二方向延伸，沿第一方向排列。该栅极19环绕在沿第二方向排布的沟道区16的周围，也即多个沿第二方向排布的沟道区16可共用一个栅极19。

(23)于间隔区103内形成第二隔离结构111。

如图10所示，在该步骤中，在间隔区103内填充隔离材料，如氧化硅，形成第二隔离结构111。

如图11所示，在本公开一些实施例中，步骤S210还包括：

步骤S216，以第二绝缘层14为停止层，刻蚀第一漏极层15，于第一漏极层15内形成多个间隔排布的第三凹槽104，第三凹槽104和第二凹槽102相互交叉将第一漏极层15分隔成多个间隔排布的第一漏极；

其中，第一漏极在第一衬底01上的正投影环绕包围沟道区16在第一衬底01上的正投影。

在该步骤中，第三凹槽104在第一衬底01上的正投影可沿第一方向延伸，沿第二方向排列，多个第三凹槽104和多个第二凹槽102相互交叉，界定出多个间隔排布的第一漏极。该第一漏极在第一衬底01上的正投影环绕包围沟道区16在第一衬底01上的正投影。

在一些实施例中，在进行步骤S216之前，可将前述步骤形成的支撑层162和半导体层161采用CMP工艺去除，以暴露出第一漏极层15，随后在第一漏极层15远离第一衬底01的一侧形成具有图形的光刻胶层，以该光刻胶层为掩膜刻蚀第一漏极层15，于第一漏极层15内形成多个间隔排布的第三凹槽104。

如图12和图13所示，在步骤220中，于垂直晶体管1远离第一衬底01的一侧形成电容接触结构。

在该步骤中，电容接触结构的数量为多个，相邻两个电容接触结构相互隔绝。

在一些实施例中，步骤S220包括：

步骤S221，于垂直晶体管1远离第一衬底01的一侧形成第一隔离层21，第一隔离层21覆盖垂直晶体管1；

步骤S222，刻蚀第一隔离层21，于第一隔离层21内形成第二通孔201，第二通孔201暴露垂直晶体管1；

步骤S223，于第二通孔201内形成第一导电层22。

如图12所示，在步骤S221和步骤S222中，在第一源极层11远离第一衬底01的一侧形成第一隔离层21，该第一隔离层21的材料可以包含氮化硅。第一隔离层21可通过沉积工艺形成，如CVP或ALD，具体本公开不做限定。待第一隔离层21沉积形成后，在第一隔离层21远离第一衬底01的表面形成具有图形的光刻胶层，以该光刻胶层为掩膜刻蚀第一隔离层21，于第一隔离层21内形成第二通孔201，该第二通孔201暴露上述步骤中形成的垂直晶体管1。在一些实施例中，第二通孔201暴露垂直晶体管1的第一源极和沟道区16的上表面。

如图13所示，在步骤S223中，第一导电层22的材料可以包含金属钨。在该步骤中，可通过在第一通孔101内和第一隔离层21远离第一衬底01的一侧形成第一导电材料层，之后通过CMP工艺，将第一导电材料层磨平，只保留位于第二通孔201内的第一导电材料层，进而形成第一导电层22。

如图14至图21所示，在步骤S230中，于电容接触结构远离第一衬底01的一侧形成电容器3，电容器3通过电容接触结构与垂直晶体管1连接。

在该步骤中，电容器3与垂直晶体管1连接形成存储单元，其中，电容器3用于存储数据，垂直晶体管1可控制电容器3对于数据的存取。

在一些实施例中，步骤S230包括：

步骤S231，如图14所示，于电容接触结构远离第一衬底01的一侧形成层叠结构，层叠结构包括沿远离第一衬底01方向依次层叠设置的第一支撑层31、第一牺牲层32、第二支撑层33、第二牺牲层34和第三支撑层35。

在该步骤中，第一支撑层31、第二支撑层33和第三支撑层35的材料可以包含氮化硅或氮硼化硅等，第一牺牲层32和第二牺牲层34的材料可以包含氮化硅、氮硼化硅或氧化硅等。

步骤S232，如图15所示，于层叠结构中形成电容孔301，电容孔301暴露电容接触结构。

在该步骤中，电容孔301的数量为多个，电容孔301与电容接触接触结构一一对应。

步骤S233，如图16至图18所示，于电容孔301内形成下电极36，下电极36至少覆盖电容孔301的底壁和侧壁。

在该步骤中，下电极36至少覆盖电容孔301的底壁和侧壁，即下电极36可以不完全填充电容孔301，只覆盖电容孔301底壁和侧壁，此时，电容孔301的中间区域留有空间。当然，下电极36也可以完全填充满电容孔301，此时的下电极36必然也覆盖电容孔301的底壁和侧壁。

在本公开一些实施例中，步骤S233包括：

(1)如图16所示，于电容孔301的底壁和侧壁，以及第三支撑层35的表面形成第二导电层361。

该第二导电层361的材料可以包含金属或金属硅化物等。在一些实施例中，第二导电层361的材料包含金属钨。在该步骤中，形成的第二导电层361覆盖电容孔301的底壁和侧壁，且第二导电层361未将第二通孔201完全填充。

(2)如图17所示，于第二导电层361的表面形成多晶硅层362，多晶硅层362覆盖第二导电层361。

(3)如图18所示，去除第三支撑层35上的多晶硅层362和第二导电层361，位于电容孔301内的第二导电层361和多晶硅层362形成下电极36.。

在该步骤中，采用干刻蚀或CMP工艺，将位于第三支撑层35上的多晶硅层362和第二导电层361全部去除，只保留位于电容孔301内的第二导电层361和多晶硅层362，以形成下电极36。

步骤S234，如图19所示，刻蚀第三支撑层35，以暴露第二牺牲层34，并采用湿法刻蚀去除第二牺牲层34。

在该步骤中，采用干法刻蚀刻蚀第三支撑层35，在第三支撑层35中形成开口，该开口暴露第二牺牲层34，之后采用湿法刻蚀工艺将第二牺牲层34全部去除。

步骤S235，如图19所示，刻蚀第二支撑层33，以暴露第一牺牲层32，并采用湿法刻蚀去除第一牺牲层32。

在该步骤中，采用干法刻蚀刻蚀第二支撑层33，在第二支撑层33中形成开口，该开口暴露第一牺牲层32，之后采用湿法刻蚀工艺将第一牺牲层32全部去除。

步骤S236，如图20所示，于下电极36的表面形成电容介质层37，电容介质层37至少覆盖下电极36。

在该步骤中，电容介质层37的材料包含高K介质材料，如氧化锆、氧化钛、氧化铪或氧化铝等。在一些实施例中，电容介质层37覆盖剩余支撑层162和下电极36的表面。

步骤S237，如图21所示，于电容介质层37的表面形成上电极38，上电极38覆盖电容介质层37。

在该步骤中，上电极38的材料可以包含多晶硅。

如图22所示，在步骤S300中，于存储单元阵列远离第一衬底01的一侧形成第二衬底02，第二衬底02与存储单元阵列绝缘。

该步骤中，在上述制备形成的存储单元阵列远离第一衬底01的方向形成第二衬底02，该第二衬底02用作后续形成外围电路的工作面。

在本公开一些实施例中，步骤S300包括：

步骤S310，于存储单元阵列远离第一衬底01的一侧形成衬底绝缘层03，衬底绝缘层03覆盖存储单元阵列。

在该步骤中，衬底绝缘层03的材料可以包含低K介质材料，以保证第二衬底02和存储单元阵列之间的绝缘性。

步骤S320，于衬底绝缘层03远离第一衬底01的一侧形成第二衬底02。

在该步骤中，第二衬底02的材料可以包含金属氧化物半导体材料，如铟镓锌氧化物(IGZO)。IGZO材料其成膜性好、均一性高，且具有优良的半导体性能。在本公开中，使用IGZO可有效提高半导体器件的器件性能。

如图22至图25所示，在步骤S400中，于第二衬底02远离第一衬底01的一侧形成外围电路，外围电路与存储单元阵列连接。

在该步骤中，将外围电路和存储单元阵列叠加设置，即将外围电路设置在存储单元阵列的上方，节省了相关技术中外围电路在水平方向上的所占区域，从而提高芯片在有限面积内的集成度。外围电路与存储单元阵列连接，以驱动存储单元阵列。

在本公开一些实施例中，步骤S400包括：

步骤S410，如图22所示，刻蚀第二衬底02，于第二衬底02内形成多个间隔分布的浅沟槽隔离结构021，浅沟槽隔离结构021将第二衬底02分隔成多个有源区。

在该步骤中，可通过干法刻蚀工艺于第二衬底02内刻蚀出多个凹槽，随后在凹槽中填充隔离材料，形成浅沟槽隔离结构021，浅沟槽结构的数量为多个，多个浅沟槽隔离结构021将第二衬底02分割为多个有源区。

步骤S420，如图22所示，刻蚀有源区的第二衬底02，形成相互分隔的源区和漏区，于源区、漏区内分别形成第二源极51和第二漏极52。

在该步骤中，在第二衬底02的有源区内形成第二源极51和第二漏极52。在一些实施例中，可通过干法刻蚀工艺在第一衬底01的有源区内刻蚀形成多个间隔分布的凹槽，该凹槽即为源区和漏区，之后在源区和漏区中填充半导体材料，如二硫化钼，进而在源区形成第二源极51，在漏区形成第二漏极52。

步骤S430，如图22所示，于第二衬底02的顶表面形成栅极氧化层53。

在该步骤中，栅极氧化层53的材料可以包含氧化物，如氧化硅，可采用沉积工艺在第二衬底02远离第一衬底01的一侧形成栅极氧化层53。该栅极氧化层53形成于第二衬底02的顶表面，且覆盖第二源极51和第二漏极52。

步骤S440，如图23所示，于栅极氧化层53远离第二衬底02的一侧形成多晶硅层54。

步骤S450，如图23所示，于多晶硅层54远离第二衬底02的一侧形成阻挡层55，阻挡层55覆盖多晶硅层54的表面。

在该步骤中，阻挡层55的材料可以包含氮化硅。阻挡层55可采用沉积工艺形成，如CVP或ALD，具体本公开不做限定。

步骤S460，如图24所示，刻蚀阻挡层55、多晶硅层54，于第二源极51和第二漏极52之间形成栅极结构。栅极结构在第二衬底02上的正投影至少部分位于的第二源极51和第二漏极52之间。

步骤S470，如图25所示，于栅极结构的侧壁形成阻隔层56。

在该步骤中，阻隔层56的材料可以包含氮化硅或氧化硅。在本公开一些实施例中，形成的阻隔层56包含氮化硅。在该步骤中，可通过沉积工艺在栅极结构的顶壁和侧壁形成阻隔层56，随后通过干刻蚀或CMP工艺将位于栅极结构顶壁上的阻隔层56全部去除，只保留位于侧壁的阻隔层56。

在本公开一些实施例中，形成阻隔层56之后还可以在阻隔层56的侧壁形成侧墙57，侧墙57的材料可以包含氧化硅。

外围电路包括平面晶体管5，第二源极51、第二漏极52、栅极结构和阻隔层等构成平面晶体管5。平面晶体管5可用于形成感测放大器、定序器等电路。外围电路可通过过孔与存储单元阵列连接，以驱动存储单元阵列。

如图25所示，本公开还提供一种半导体器件，包括第一衬底01、存储单元阵列、第二衬底02和外围电路。其中，存储单元阵列设于第一衬底01的一侧，包括多个存储单元。第二衬底02设于存储单元阵列远离第一衬底01的一侧，第二衬底02与存储单元阵列绝缘。外围电路，设于第二衬底02远离第一衬底01的一侧，外围电路与存储单元阵列连接；其中，第二衬底02的材料包含金属氧化物半导体材料。

在本公开一些实施例中，多个存储单元形成存储单元阵列，每个存储单元包括垂直晶体管1和电容器3，垂直晶体管1设于第一衬底01的一侧，电容器3设于垂直晶体管1远离第一衬底01的一侧，电容器3与垂直晶体管1连接。

在本公开一些实施例中，垂直晶体管1为全环绕栅极晶体管。垂直晶体管1包括第一源极、第一绝缘层12、栅极19、第二绝缘层14、第一漏极和沟道区16。其中，第一源极设于第一衬底01的一侧。第一源极的材料可以包含导电材料，如金属铋。第一绝缘层12设于第一源极远离第一衬底01的一侧；第一绝缘层12覆盖第一源极的表面。第一绝缘层12的材料可以包含氧化物，如氧化硅。栅极19设于第一绝缘层12远离第一衬底01的一侧，栅极19在第一衬底01上的正投影位于第一绝缘层12在第一衬底01上的正投影内。栅极19的材料可以包含导电材料，如金属钨。第二绝缘层14设于栅极19远离第一衬底01的一侧，第二绝缘层14覆盖栅极19；第二绝缘层14的材料可以包含氧化物，如氧化硅。第一漏极设于第二绝缘层14远离第一衬底01的一侧，第一漏极的材料可以包含导电材料，如金属铋。第一漏极表面开设有通孔，通孔穿过第一漏极并延伸至第一源极。沟道区16设于通孔内，沟道区16包括半导体层161和设于半导体层161内的支撑层162，半导体层161覆盖通孔的底壁和侧壁，支撑层162填充于半导体层161远离第一衬底01的一侧。半导体层161的材料可以包含二硫化钼，支撑层162的材料可以包含氧化硅。栅极介质层18，设于栅极19和沟道区16之间。其中，栅极介质层18在第一衬底01上的正投影环绕包围沟道区16在第一衬底01上的正投影，栅极19在第一衬底01上的正投影环绕包围栅极介质层18在第一衬底01上的正投影。

在本公开一些实施例中，电容器3包括下电极36、第一支撑层31、第二支撑层33、第三支撑层35、电容介质层37和上电极38。其中，下电极36设于垂直晶体管1远离第一衬底01的一侧，下电极36与垂直晶体管1连接。例如，下电极36与垂直晶体管1的第一漏极连接。在一实施例中，下电极36包含第一导电层22和多晶硅层54362，第一导电层22的材料可以包含金属钨。第一支撑层31连接于下电极36的底部侧壁；。第二支撑层33连接于下电极36的中部侧壁，第二支撑层33位于第一支撑层31远离第一衬底01的一侧。第三支撑层35连接于下电极36的顶部侧壁，第三支撑层35位于第二支撑层33远离第一衬底01的一侧。第一支撑层31、第二支撑层33和第三支撑层35的材料可以包含氮化硅。电容介质层37覆盖下电极36、第一支撑层31、第二支撑层33和第三支撑层35的表面；电容介质层37的材料可以包含高K介质材料，如氧化锆、氧化钛、氧化铪或氧化铝等。上电极38，覆盖电容介质层37的表面。上电极38的材料可以包含多晶硅。

在本公开一些实施例中，存储单元还包括电容接触结构，设于垂直晶体管1和电容器3之间，电容器3通过电容接触结构与垂直晶体管1连接。电容接触结构包括第一导电层22，第一导电层22的材料可以包含金属钨。电容接触结构的数量为多个，相邻两个电容接触结构相互绝缘。

在本公开一些实施例中，第二衬底02内设有多个间隔分布的浅沟槽隔离结构021，浅沟槽隔离结构021将第二衬底02分隔成多个有源区，外围电路包括平面晶体管5，平面晶体管5设于有源区。

在一些实施例中，该平面晶体管5包括第二源极51和第二漏极52、栅极氧化层53、栅极结构和隔离层。其中，第二源极51和第二漏极52，间隔设于第二衬底02内。第二源极51和第二漏极52的材料包含二硫化钼。栅极氧化层53设于第二衬底02远离第一衬底01的一侧，栅极氧化层53覆盖第二源极51、第二漏极52和第二衬底02的表面。栅极氧化层53的材料包含氧化硅。栅极结构设于栅极氧化层53远离第二衬底02的一侧，栅极结构在第二衬底02上的正投影至少部分位于第二源极51和第二漏极52之间，栅极结构包括沿远离第二衬底02方向依次层叠设置的多晶硅层54和阻挡层55。阻挡层55的材料可以包含氮化硅。隔离层，设于栅极结构的侧壁，隔离层的材料可以包含氮化硅或氧化硅。

在一实施例中，栅极结构还包括第三导电层58，设于阻挡层55和多晶硅层54之间，第三导电层58的材料可以包含金属钨。平面晶体管5还包括侧墙57，覆盖于隔离层的侧壁。侧墙57的材料可以包含氧化硅。

外围电路的第二衬底02和平面晶体管5可用于形成感测放大器和定序器等，以驱动存储单元阵列。

本公开提供的半导体器件，外围电路与存储单元阵列叠加设置，减少外围电路在芯片水平方向上的所占区域，从而提高芯片在有限面积内的集成度。另外，本公开提供的第二衬底02的材料包含金属氧化物半导体材料，该类材料的成膜性好、均一性高且半导体性能优良，将该材料用作第二衬底02，能有效提升本公开半导体器件的器件性能。

需要说明的是，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等，均应视为本公开的一部分。

应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

Claims (29)

1.一种半导体器件的制作方法，其特征在于，包括：

提供第一衬底；

于所述第一衬底的一侧形成存储单元阵列；

于所述存储单元阵列远离所述第一衬底的一侧形成第二衬底，所述第二衬底与所述存储单元阵列绝缘；

于所述第二衬底远离所述第一衬底的一侧形成外围电路，所述外围电路与所述存储单元阵列连接；

其中，所述第二衬底的材料包含金属氧化物半导体材料。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第二衬底的材料包含铟镓锌氧化物。

3.根据权利要求1所述的半导体器件的制作方法，其特征在于，于所述第一衬底上形成存储单元阵列包括：

于所述第一衬底的一侧形成垂直晶体管；

于所述垂直晶体管远离所述第一衬底的一侧形成电容接触结构；

于所述电容接触结构远离所述第一衬底的一侧形成电容器，所述电容器通过所述电容接触结构与所述垂直晶体管连接。

4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述垂直晶体管为全环绕栅极晶体管。

5.根据权利要求3所述的半导体器件的制作方法，其特征在于，于所述第一衬底的一侧形成垂直晶体管包括：

沿远离所述第一衬底的方向，依次形成第一源极层、第一绝缘层、栅极牺牲层、第二绝缘层和第一漏极层；

以所述第一源极层为停止层，刻蚀所述第一漏极层形成多个第一通孔，所述第一通孔延伸至所述第一源极层远离所述第一衬底的表面；

于所述第一通孔内形成沟道区；

去除所述栅极牺牲层，形成栅极留置区；

于所述栅极留置区形成栅极介质层和栅极；

其中，所述栅极介质层在所述第一衬底上的正投影环绕包围所述沟道区在所述第一衬底上的正投影，所述栅极在所述第一衬底上的正投影环绕包围所述栅极介质层在所述第一衬底上的正投影。

6.根据权利要求5所述的半导体器件的制作方法，其特征在于，沿远离所述第一衬底的方向，依次形成第一源极层、第一绝缘层、栅极牺牲层、第二绝缘层和第一漏极层包括：

于所述第一衬底的一侧形成第一源极层；

刻蚀所述第一源极层和所述第一衬底，形成第一凹槽，所述第一凹槽在所述第一衬底上的正投影沿第一方向延伸；

于所述第一源极层远离所述第一衬底的一侧和所述第一凹槽内形成第一绝缘材料层，位于所述第一凹槽内的所述第一绝缘材料层形成第一隔离结构，剩余所述第一绝缘材料层形成所述第一绝缘层；

于所述第一绝缘层远离所述第一衬底的一侧形成所述栅极牺牲层；

于所述栅极牺牲层远离所述第一衬底的一侧形成所述第二绝缘层；

于所述第二绝缘层远离所述第一衬底的一侧形成所述第一漏极层。

7.根据权利要求5所述的半导体器件的制作方法，其特征在于，于所述第一通孔内形成沟道区包括：

形成半导体层，所述半导体层至少覆盖所述第一通孔的底壁和侧壁；

于所述半导体层远离所述第一衬底的一侧形成支撑层，所述支撑层至少部分位于所述第一通孔内，且所述支撑层覆盖所述半导体层。

8.根据权利要求7所述的半导体器件的制作方法，其特征在于，去除所述栅极牺牲层，形成栅极留置区包括：

以所述第一绝缘层为停止层，刻蚀所述支撑层形成多个间隔排布的第二凹槽，所述第二凹槽延伸至所述第一绝缘层远离所述第一衬底的表面，所述第二凹槽在所述第一衬底上的正投影与所述第一通孔在所述第一衬底上的正投影不重叠；

通过所述第二凹槽，去除所述栅极牺牲层，形成所述栅极留置区。

9.根据权利要求8所述的半导体器件的制作方法，其特征在于，于所述栅极留置区形成栅极介质层和栅极包括：

于所述沟道区的周围环绕形成所述栅极介质层；

于所述栅极介质层远离所述沟道区的一侧环绕形成所述栅极，所述栅极在所述第一衬底上的正投影与所述第二凹槽在所述第一衬底上的正投影不重叠。

10.根据权利要求9所述的半导体器件的制作方法，其特征在于，于所述栅极介质层远离所述沟道区的一侧环绕形成所述栅极包括：

通过所述第二凹槽，于所述栅极留置区和所述第二凹槽内形成栅极材料层；

去除位于所述第二凹槽内的所述栅极材料层形成间隔区，剩余位于所述栅极留置区的栅极材料层形成所述栅极；

于所述间隔区内形成第二隔离结构。

11.根据权利要求8所述的半导体器件的制作方法，其特征在于，于所述第一衬底的一侧形成垂直晶体管还包括：

以所述第二绝缘层为停止层，刻蚀所述第一漏极层，于所述第一漏极层内形成多个间隔排布的第三凹槽，所述第三凹槽和所述第二凹槽相互交叉将所述第一漏极层分隔成多个间隔排布的第一漏极；

所述第一漏极在所述第一衬底上的正投影环绕包围所述沟道区在所述第一衬底上的正投影。

12.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述第一源极层和所述第一漏极层的材料包括金属铋，所述半导体层的材料包括二硫化钼。

13.根据权利要求3所述的半导体器件的制作方法，其特征在于，于所述垂直晶体管远离所述第一衬底的一侧形成电容接触结构包括：

于所述垂直晶体管远离所述第一衬底的一侧形成第一隔离层，所述第一隔离层覆盖所述垂直晶体管；

刻蚀所述第一隔离层，于所述第一隔离层内形成第二通孔，所述第二通孔暴露所述垂直晶体管；

于所述第二通孔内形成第一导电层。

14.根据权利要求3所述的半导体器件的制作方法，其特征在于，于所述垂直晶体管远离所述第一衬底的一侧形成电容器，所述电容器通过所述电容接触结构与所述垂直晶体管连接包括：

于所述电容接触结构远离所述第一衬底的一侧形成层叠结构，所述层叠结构包括沿远离所述第一衬底方向依次层叠设置的第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层；

于所述层叠结构中形成电容孔，所述电容孔暴露所述电容接触结构；

于所述电容孔内形成下电极，所述下电极至少覆盖所述电容孔的底壁和侧壁；

刻蚀所述第三支撑层，以暴露所述第二牺牲层，并采用湿法刻蚀去除所述第二牺牲层；

刻蚀所述第二支撑层，以暴露所述第一牺牲层，并采用湿法刻蚀去除所述第一牺牲层；

于所述下电极的表面形成电容介质层，所述电容介质层至少覆盖所述下电极；

于所述电容介质层的表面形成上电极，所述上电极覆盖所述电容介质层。

15.根据权利要求14所述的半导体器件的制作方法，其特征在于，于所述电容孔内形成下电极，所述下电极覆盖所述电容孔的底壁和侧壁包括：

于所述电容孔的底壁和侧壁，以及所述第三支撑层的表面形成第二导电层；

于所述第二导电层的表面形成多晶硅层，所述多晶硅层覆盖所述第二导电层；

去除所述第三支撑层上的所述多晶硅层和所述第二导电层，位于所述电容孔内的所述第二导电层和所述多晶硅层形成所述下电极。

16.根据权利要求1所述的半导体器件的制作方法，其特征在于，于，所述存储单元阵列远离所述第一衬底的一侧形成第二衬底，所述第二衬底与所述存储单元阵列绝缘包括：

于所述存储单元阵列远离所述第一衬底的一侧形成衬底绝缘层，所述衬底绝缘层覆盖所述存储单元阵列；

于所述衬底绝缘层远离所述第一衬底的一侧形成所述第二衬底。

17.根据权利要求1所述的半导体器件的制作方法，其特征在于，于，于所述第二衬底远离所述第一衬底的一侧形成外围电路，所述外围电路与所述存储单元阵列连接，以驱动所述存储单元阵列包括：

刻蚀所述第二衬底，于所述第二衬底内形成多个间隔分布的浅沟槽隔离结构，所述浅沟槽隔离结构将所述第二衬底分隔成多个有源区；

刻蚀所述有源区的所述第二衬底，形成相互分隔的源区和漏区，于所述源区、所述漏区内分别形成第二源极和第二漏极；

于所述第二衬底的顶表面形成栅极氧化层，所述栅极氧化层覆盖所述第二源极、所述第二漏极和所述第二衬底；

于所述栅极氧化层远离所述第二衬底的一侧形成多晶硅层，

于所述多晶硅层远离所述第二衬底的一侧形成阻挡层，所述阻挡层覆盖所述多晶硅层的表面；

刻蚀所述阻挡层、所述多晶硅层，于所述第二源极和所述第二漏极之间形成栅极结构；

于所述栅极结构的侧壁形成阻隔层。

18.根据权利要求17所述的半导体器件的制作方法，其特征在于，所述第二源极和所述第二漏极的材料包含二硫化钼。

19.一种半导体器件，其特征在于，包括：

第一衬底，

存储单元阵列，设于所述第一衬底的一侧，包括多个存储单元；

第二衬底，设于所述存储单元阵列远离所述第一衬底的一侧，所述第二衬底与所述存储单元阵列绝缘；

外围电路，设于所述第二衬底远离所述第一衬底的一侧，所述外围电路与所述存储单元阵列连接；

其中，所述第二衬底的材料包含金属氧化物半导体材料。

20.根据权利要求19所述的半导体器件，其特征在于，所述第二衬底的材料包含铟镓锌氧化物。

21.根据权利要求19所述的半导体器件，其特征在于，所述存储单元包括垂直晶体管和电容器，所述垂直晶体管设于所述第一衬底的一侧，所述电容器设于所述垂直晶体管远离所述第一衬底的一侧，所述电容器与所述垂直晶体管连接。

22.根据权利要求21所述的半导体器件，其特征在于，所述垂直晶体管为全环绕栅极晶体管。

23.根据权利要求21所述的半导体器件，其特征在于，所述垂直晶体管包括：

第一源极，设于所述第一衬底的一侧；

第一绝缘层，设于所述第一源极远离所述第一衬底的一侧；

栅极，设于所述第一绝缘层远离所述第一衬底的一侧，所述栅极在所述第一衬底上的正投影位于所述第一绝缘层在所述第一衬底上的正投影内；

第二绝缘层，设于所述栅极远离所述第一衬底的一侧，所述第二绝缘层覆盖所述栅极；

第一漏极，设于所述第二绝缘层远离所述第一衬底的一侧，所述第一漏极表面开设有通孔，所述通孔穿过所述第一漏极并延伸至所述第一源极；

沟道区，设于所述通孔内，所述沟道区包括半导体层和设于所述半导体层内的支撑层，所述半导体层覆盖所述通孔的底壁和侧壁，所述支撑层填充于所述半导体层远离所述第一衬底的一侧；

栅极介质层，设于所述栅极和所述沟道区之间；

其中，所述栅极介质层在所述第一衬底上的正投影环绕包围所述沟道区在所述第一衬底上的正投影，所述栅极在所述第一衬底上的正投影环绕包围所述栅极介质层在所述第一衬底上的正投影。

24.根据权利要求23所述的半导体器件，其特征在于，所述第一源极和所述第一漏极的材料包括金属铋，所述半导体层的材料包括二硫化钼。

25.根据权利要求21所述的半导体器件，其特征在于，所述电容器包括：

下电极，设于所述垂直晶体管远离所述第一衬底的一侧，所述下电极与所述垂直晶体管连接；

第一支撑层，连接于所述下电极的底部侧壁；

第二支撑层，连接于所述下电极的中部侧壁，所述第二支撑层位于所述第一支撑层远离所述第一衬底的一侧；

第三支撑层，连接于所述下电极的顶部侧壁，所述第三支撑层位于所述第二支撑层远离所述第一衬底的一侧；

电容介质层，覆盖所述下电极、所述第一支撑层、所述第二支撑层和所述第三支撑层的表面；

上电极，覆盖所述电容介质层的表面。

26.根据权利要求21所述的半导体器件，其特征在于，所述存储单元还包括：

电容接触结构，设于所述电容器和所述垂直晶体管之间，所述电容器通过所述电容接触结构与所述垂直晶体管连接。

27.根据权利要求19所述的半导体器件，其特征在于，所述第二衬底内设有多个间隔分布的浅沟槽隔离结构，所述浅沟槽隔离结构将所述第二衬底分隔成多个有源区，所述外围电路包括平面晶体管，所述平面晶体管设于所述有源区。

28.根据权利要求27所述的半导体器件，其特征在于，所述晶体管包括：

第二源极和第二漏极，间隔设于所述第二衬底内；

栅极氧化层，设于所述第二衬底远离所述第一衬底的一侧，所述栅极氧化层覆盖所述第二源极、所述第二漏极和所述第二衬底的表面；

栅极结构，设于所述栅极氧化层远离所述第二衬底的一侧，所述栅极结构在所述第二衬底上的正投影至少部分位于所述第二源极和第二漏极之间，所述栅极结构包括沿远离所述第二衬底方向依次层叠设置的多晶硅层和阻挡层；

隔离层，设于所述栅极结构的侧壁。

29.根据权利要求28所述的半导体器件，其特征在于，所述第二源极和所述第二漏极的材料包含二硫化钼。