JP2004023057A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】ＤＲＡＭのノイズ対策用容量素子の周波数特性を向上させ、ＤＲＡＭの特性を向上させる。
【解決手段】ビット線ＢＬと情報蓄積用容量素子Ｃとの間に直列に接続された情報転送用ＭＩＳＦＥＴＱｓを有するＤＲＡＭのメモリセルであって、ビット線ＢＬと情報転送用ＭＩＳＦＥＴＱｓとは、プラグＬＣＴで接続され、情報蓄積用容量素子Ｃと情報転送用ＭＩＳＦＥＴＱｓとは、プラグＬＣＴおよびプラグＳＮＣＴを介して接続されるＤＲＡＭの、情報蓄積用容量素子Ｃと、同じ構成のノイズ対策用容量素子Ｃとその引き出し配線となるビット線ＢＬとをプラグＢＬＣＴ、プラグＬＣＴおよびプラグＳＮＣＴで接続し、これらの間の主たる電流経路に半導体基板が介さないように構成する。その結果、ノイズ対策用容量素子Ｃとその引き出し配線となるビット線ＢＬとの間の抵抗を低減でき、周波数特性が向上する。
【選択図】 図１５
【解決手段】ビット線ＢＬと情報蓄積用容量素子Ｃとの間に直列に接続された情報転送用ＭＩＳＦＥＴＱｓを有するＤＲＡＭのメモリセルであって、ビット線ＢＬと情報転送用ＭＩＳＦＥＴＱｓとは、プラグＬＣＴで接続され、情報蓄積用容量素子Ｃと情報転送用ＭＩＳＦＥＴＱｓとは、プラグＬＣＴおよびプラグＳＮＣＴを介して接続されるＤＲＡＭの、情報蓄積用容量素子Ｃと、同じ構成のノイズ対策用容量素子Ｃとその引き出し配線となるビット線ＢＬとをプラグＢＬＣＴ、プラグＬＣＴおよびプラグＳＮＣＴで接続し、これらの間の主たる電流経路に半導体基板が介さないように構成する。その結果、ノイズ対策用容量素子Ｃとその引き出し配線となるビット線ＢＬとの間の抵抗を低減でき、周波数特性が向上する。
【選択図】 図１５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と容量素子とを備えた半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、情報転送用ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とこれに直列に接続された情報蓄積用容量素子とを有し、この容量素子に電荷が蓄積されているか否かで、「１」、「０」が判定される。
【０００３】
しかしながら、この容量素子に蓄積される電荷は微少であるため、その読み出しやリフレッシュの際には、アンプ（増幅回路）が用いられる。
【０００４】
例えば、このアンプには、電源電位（Ｖｄｄ）や基準電位（Ｖｓｓ）が印加されるが、このような電位の供給線に発生するノイズを低減するため、ノイズ対策用の容量素子が接続される。
【０００５】
この容量素子によって、ノイズの伝搬を低減し、回路の安定動作が確保される。
【０００６】
例えば、特開２０００−３２３６８２号公報、特開２００１−１４８４７１号公報および特開２００１−１５６２７０号公報には、ＤＲＡＭメモリセルを構成する容量素子と同じ構造の素子を、ノイズ対策用の容量素子として使用する半導体集積回路装置が記載されている。
【０００７】
また、ＵＳ６，１９１，９９０Ｂ１公報には、ＤＲＡＭメモリセルを構成する容量素子と同じ構造の素子を、ノイズ対策用の容量素子として使用し、ノイズ対策用の容量素子の下部電極をビット線と同層の配線で接続した半導体集積回路装置が記載されている。
【０００８】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置、特に、ＤＲＡＭの研究・開発に従事しており、前述のノイズ対策用の容量素子（バイパスコンデンサ）の構成やその形成方法について検討している。
【０００９】
前述した通り、ノイズ対策用の容量素子にＤＲＡＭメモリセルを構成する容量素子と同じ構造の素子を用いることにより、これらの製造工程を共通化し、また、ノイズ対策用の容量素子の容量を大きくすることが可能となる。
【００１０】
しかしながら、ＤＲＡＭ動作の高速化等の要求に伴い、ノイズ対策用の容量素子に要求される性能も多様化している。
【００１１】
例えば、容量（コンデンサ）の周波数特性は、ｆＴ＝１／（２πＲＣ）［ｆＴ＝遮断周波数、Ｒ＝抵抗、Ｃ＝容量］で表され、高周波の領域においてもコンデンサとして機能するためには、その抵抗（インピーダンス）が小さくなければならない。
【００１２】
一方、ＤＲＡＭメモリセルは、種々の材料膜で構成され、材料の抵抗やその特質を考慮しながら、ノイズ対策用の容量素子の構成や製造方法を検討する必要がある。
【００１３】
また、各材料のパターン間の余裕やフォトリソグラフィの解像度等を考慮した、ノイズ対策用の容量素子の構成や製造方法を検討する必要がある。
【００１４】
本発明の目的は、半導体集積回路装置（ＤＲＡＭ）のノイズ対策用容量素子の特性を向上させることにある。
【００１５】
また、本発明の他の目的は、半導体集積回路装置（ＤＲＡＭ）のノイズ対策用容量素子の特性を向上させることにより、半導体集積回路装置の動作周波数を向上させることにある。また、半導体集積回路装置の特性を向上させることにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置は、（ａ）半導体基板上に形成された第１導電性膜と、（ｂ）前記第１導電性膜上に形成された第２導電性膜と、（ｃ）前記第１導電性膜上に形成された第３導電性膜と、（ｄ）前記第３導電性膜上に形成された第４導電性膜と、（ｅ）前記第２導電性膜上に形成された容量素子と、を有し、（ｆ）前記容量素子と前記第４導電性膜との間の電流の経路であって、第３導電性膜、第１導電性膜および第２導電性膜を介する第１の経路は、第３導電性膜、第１導電性膜、半導体基板、第１導電性膜および第２導電性膜を介する第２の経路より低抵抗である。
（２）本発明の半導体集積回路装置は、（ａ）半導体基板上に形成された第１導電性膜と、（ｂ）前記第１導電性膜上に形成された第２導電性膜と、（ｃ）前記第２導電性膜上に形成された第３導電性膜と、（ｄ）前記第３導電性膜上に形成された第４導電性膜と、（ｅ）前記第４導電性膜上に形成された容量素子と、を有し、（ｆ）前記容量素子と前記第３導電性膜との間の電流の経路であって、第４導電性膜を介する第１の経路は、第４導電性膜、第３導電性膜、第２導電性膜、第１導電性膜、半導体基板、第１導電性膜および第２導電性膜を介する第２の経路より低抵抗である。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）のレイアウトの概略を示す基板（チップ）１の要部平面図である。図示するように、基板（チップ）の主面には、ＤＲＡＭメモリセルがアレイ状に配置されたメモリセル領域ＭＣＲが複数配置されている。このメモリセル領域は、４つ（ＭＣＲ１〜４）で一のブロックを構成し、このブロック間には、Ｘ系アドレス選択回路やＹ系アドレス選択回路等が形成されている。また、ブロック間には、バッファメモリとなる複数のＳＲＡＭマクロの他、論理回路や入出力回路（図示せず）等が形成されている。
【００２０】
また、図２は、図１のメモリセル領域ＭＣＲおよびその周辺の拡大図である。図示するように、メモリセル領域ＭＣＲは、多数のサブアレイＳＡＲＹに分割されており、サブアレイ行の上下には、センスアンプＳＡが形成されている。また、サブアレイ列の左右には、サブワードドライバＳＷＤが形成されている。
【００２１】
また、メモリセル領域ＭＣＲ間には、メインアンプＭＡ、ライトアンプＷＡおよびその制御回路ＲＷＣが形成され、さらに、メインアンプＭＡのノイズ対策用容量素子（容量）Ｃが形成されている。
【００２２】
なお、この他、Ｙ系アドレス選択回路とＳＲＡＭマクロとの間、入出力回路とＳＲＡＭマクロとの間などには、コントロールノイズ用のノイズ対策用容量素子ＣやＩ／Ｏノイズ用のノイズ対策用容量素子Ｃが設けられる。
【００２３】
このように、ノイズ対策用容量素子Ｃを設けることによって、電源供給線で発生するノイズの伝搬を低減し、回路の安定動作を確保することができる。
【００２４】
次いで、本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を図３〜図１７を用いて工程順に説明する。図３〜図１７は、本実施の形態の半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図もしくは要部平面図を示す図である。なお、基板の断面を示す各図の左側部分はＤＲＡＭのメモリセルが形成される領域（メモリセル領域）ＭＣＲを示し、右側部分はノイズ対策用容量素子領域ＣａＲを示している。左側部分は、平面図のＡ−Ａ断面部に対応し、右側部分は、Ｂ−Ｂ断面部に対応する。なお、説明を分かり易くするため、平面図においても適宜ハッチングを付している。
【００２５】
まず、図３に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１に素子分離ＳＧＩを形成する。これは、素子分離領域の基板１をエッチングして溝を形成し、熱酸化することにより、溝の内壁に薄い熱酸化膜を形成した後、基板１上に酸化シリコン膜を堆積し、その表面を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）することにより形成する。
【００２６】
ここで、メモリセル領域ＭＣＲにおいては、素子形成領域Ｌが図４に示すように、区画され、一方、ノイズ対策用容量素子領域ＣａＲは、図５に示すように、素子分離ＳＧＩで覆われる。
【００２７】
次に、図６に示すように、基板１にｐ型不純物（ホウ素）をイオン打ち込みした後、熱処理により不純物を拡散させることによって、ｐ型ウエル３を形成する。なお、図示しない周辺回路領域には、ｐ型ウエル３の他、必要に応じてｎ型不純物（例えばリン）をイオン打ち込み等しｎ型ウエルを形成する。
【００２８】
次に、基板１の表面を洗浄した後、熱酸化によりゲート酸化膜（ゲート絶縁膜）８を形成する。次に、ゲート酸化膜８の上部にリン（Ｐ）をドープした低抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積し、続いてその上部にスパッタリング法で薄いＷＮ（窒化タングステン）膜９ｂとＷ（タングステン）膜９ｃとを堆積し、さらにその上部にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で窒化シリコン膜１０を堆積する。
【００２９】
次に、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１０をドライエッチングし、さらに、窒化シリコン膜１０、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多結晶シリコン膜９ａをドライエッチングすることにより、多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート電極９を形成する。なお、メモリセル領域ＭＣＲに形成されたゲート電極９は、ワード線ＷＬとして機能する。また、図示しない周辺回路領域にも、同様にゲート電極９を形成してもよい。
【００３０】
次に、ゲート電極９の両側のｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ−型半導体領域１１を形成する。
【００３１】
次に、基板１上にＣＶＤ法で窒化シリコン膜１３を堆積する。なお、図示しない周辺回路領域のゲート電極９上にも、窒化シリコン膜１３を堆積し、異方的にエッチングすることによって、サイドウォールスペーサ（１３ａ）を形成してもよい。また、このサイドウォールスペーサ（１３ａ）の形成の前後のイオン打ち込みによりＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース、ドレイン領域を形成してもよい。その結果、周辺回路領域（図示せず）に、論理回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。この他、周辺回路領域に、ノイズ対策用のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量を形成してもよい。このＭＯＳ容量については、実施の形態５で説明する。
【００３２】
なお、ノイズ対策用容量素子領域ＣａＲには、ゲート電極９および窒化シリコン膜１３は形成しない。即ち、多結晶シリコン膜９ａ等をエッチングする際、かかる領域においては、これらをエッチングにより除去する。
【００３３】
次に、基板１上に、ＣＶＤ法で酸化シリコン膜１６を堆積し、ＣＭＰ法により研磨することにより、その表面を平坦化する。
【００３４】
次に、酸化シリコン膜１６および窒化シリコン膜１３をドライエッチングすることによって、ｎ−型半導体領域１１の上部にコンタクトホール１８、１９を形成する（図７参照）。この際、ノイズ対策用容量素子領域ＣａＲの酸化シリコン膜１６および窒化シリコン膜１３をストライプ状に除去する（図８参照）。次いで、このコンタクトホール１８、１９を介して、ｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ型半導体領域１７を形成する。
【００３５】
次に、コンタクトホール１８、１９等の内部にプラグ（接続部）ＬＣＴを形成する。プラグＬＣＴを形成するには、コンタクトホール１８、１９の内部を含む酸化シリコン膜１６の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）してコンタクトホール１８、１９の内部のみに残すことによって形成する。ここで、ノイズ対策用容量素子領域ＣａＲでは、図８に示すように、ストライプ状にプラグＬＣＴが形成される。
【００３６】
次に、図９に示すように、酸化シリコン膜１６の上部にＣＶＤ法で酸化シリコン膜２１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで、メモリセル領域ＭＣＲのコンタクトホール１８の上部にスルーホール２５を形成する（図１０参照）。また、ノイズ対策用容量素子領域ＣａＲでは、ストライプ状のプラグＬＣＴ上に、スルーホール２５を形成する（図１１参照）。
【００３７】
次いで、薄いＴｉＮ膜およびＷ膜を順次堆積した後、酸化シリコン膜２１上のＷ膜等をＣＭＰ法で研磨し、スルーホール２５の内部のみに残すことによってプラグＢＬＣＴを形成する。このＴｉＮ膜は、バリアメタル膜と呼ばれ、Ｗ膜とシリコン膜（プラグＬＣＴ）が接触し、不所望の生成物が生じるのを防止する役割を果たす。
【００３８】
次に、メモリセル領域ＭＣＲの酸化シリコン膜２１の上部にスパッタリング法でＷ膜を堆積した後、Ｗ膜をドライエッチングすることによって、ビット線ＢＬを形成する。なお、図９のメモリセル領域ＭＣＲは、例えば、図１０のＡ−Ａ断面部と対応し、かかる断面部には、ビット線ＢＬおよびプラグＢＬＣＴは表れないが、これらとプラグＬＣＴ等との関係を明確にするため、図９中には、これらを記載してある。
【００３９】
また、ノイズ対策用容量素子領域ＣａＲでは、図１１に示すように、プラグＢＬＣＴ上に、ビット線ＢＬが、Ｙ方向に延在している。このビット線ＢＬは、Ｘ方向に延在している。また、ビット線ＢＬの幅は、プラグＢＬＣＴの幅（径）より小さい。また、メモリセル領域ＭＣＲにおいては、後述する容量Ｃ間であって、Ｘ方向に延在するようビット線ＢＬが形成されているのに対し、ノイズ対策用容量素子領域ＣａＲにおいては、隣接する２つの容量Ｃ毎に、Ｙ方向にビット線ＢＬが形成されている（図１４参照）。このビット線ＢＬは、後述する容量Ｃの引き出し配線となる。
【００４０】
次に、図１２示すように、ビット線ＢＬ上に酸化シリコン膜３４を例えばＣＶＤ法で形成し、エッチングすることによって、メモリセル領域ＭＣＲのコンタクトホール１９内のプラグＬＣＴ上に、スルーホール３８等を形成する（図１３）。スルーホール３８の径は、その下部のコンタクトホール１９の径よりも小さい。その結果、ビット線ＢＬとスルーホール３８との合わせマージンが確保される。
【００４１】
次に、酸化シリコン膜３４の上部にｎ型不純物（リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール３８等の内部のみに残すことによって、プラグＳＮＣＴを形成する。
【００４２】
ここで、ノイズ対策用容量素子領域ＣａＲでは、図１４に示すように、プラグＬＣＴ上に、プラグＳＮＣＴが形成されるが、これは、後述する容量Ｃ下であって、Ｘ方向に隣接する２つ分の容量の形成領域毎に形成されている。
【００４３】
次に、図１５に示すように、酸化シリコン膜３４の上部にＣＶＤ法で窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で厚い酸化シリコン膜４１を堆積する。次いで、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜４１をドライエッチングし、続いてこの酸化シリコン膜４１の下層の窒化シリコン膜４０をドライエッチングすることにより、メモリセル領域ＭＣＲのスルーホール３８の上部に溝４２を形成する（図１６）。ここで、ノイズ対策用容量素子領域ＣａＲにおいては、図１７に示すように、プラグＳＮＣＴ上に、溝４２が形成されるが、これは、メモリセル領域ＭＣＲの溝４２と同じピッチで形成される。例えば、Ｘ方向にｍ個、Ｙ方向にｎ個形成される。但し、かかる領域の溝４２のピッチは、メモリセル領域ＭＣＲのそれと同じピッチに限定されるわけではなく、そのピッチを変え、また、溝４２のパターンの形状を変えてもよい。
【００４４】
次に、溝４２の内部を含む酸化シリコン膜４１の上部に、ｎ型不純物（リン）をドープしたアモルファスシリコン膜４３ｂをＣＶＤ法で堆積した後、酸化シリコン膜４１の上部のアモルファスシリコン膜４３ｂをエッチバック等することにより、溝４２の内壁に沿ってアモルファスシリコン膜４３ｂを残す。
【００４５】
次に、溝４２の内部に残った上記アモルファスシリコン膜４３ｂの表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜４３ｃが溝４２の内壁に沿って形成される。この多結晶シリコン膜４３ｃは、情報蓄積用容量素子Ｃの下部電極４３として使用される。
【００４６】
次に、溝４２の内部を含む酸化シリコン膜４１の上部にＣＶＤ法で酸化タンタル（Ｔａ２Ｏ５）膜４４を堆積する。この酸化タンタル膜４４は、情報蓄積用容量素子の容量絶縁膜として使用される。
【００４７】
次に、溝４２の内部を含む酸化タンタル膜４４の上部にＣＶＤ法とスパッタリング法とを併用してＴｉＮ膜４５を堆積した後、フォトレジスト膜（図示せず）をマスクにしてＴｉＮ膜４５と酸化タンタル膜４４とをドライエッチングすることにより、ＴｉＮ膜４５からなる上部電極４５、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３ｃからなる下部電極４３で構成される情報蓄積用容量素子（容量）Ｃを形成する。ここまでの工程により、情報転送用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリセルが完成する。
【００４８】
また、ノイズ対策用容量素子領域ＣａＲに、ＴｉＮ膜４５からなる上部電極、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３ｃからなる下部電極４３で構成されるノイズ対策用容量素子Ｃが形成される。この容量素子Ｃの下部電極４３は、プラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介し、ビット線ＢＬに接続されている。
【００４９】
従って、例えば、ノイズ対策用容量素子領域ＣａＲのビット線ＢＬ（ノイズ対策用容量素子Ｃの引き出し配線）を図示しないプラグを介して電源電位配線に接続し、上部電極４５を基準電位配線に接続することによって、これらの配線上のノイズの伝搬を低減し、回路の安定動作を確保することができる。
【００５０】
また、本実施の形態によれば、ＤＲＡＭメモリセルと同じピッチの容量を用いることで、大容量を確保することができる。また、装置の微細化を図ることができる。
【００５１】
また、その製造工程をＤＲＡＭメモリセルと共通化することにより、製造工程数の削減、製造時間の短縮を図ることができる。また、装置の製造が容易となり、製品歩留まりを向上させることができる。
【００５２】
また、本実施の形態によれば、この容量素子Ｃの下部電極４３をプラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介し、ビット線ＢＬに接続したので、下部電極４３とビット線ＢＬ間の抵抗を低減することができる。その結果、容量の周波数特性を向上させる、例えば、遮断周波数を大きくすることができる。また、高周波の領域においても、位相補償容量として使用することができる。この位相補償容量とは、レギュレーターの正帰還回路の発振を防ぐために用いる容量である。
【００５３】
例えば、図１８の右部に示すように、この容量素子Ｃの下部電極４３とビット線ＢＬ間を、プラグＳＮＣＴ、プラグＬＣＴ、ｎ型半導体領域１７およびプラグＢＬＣＴを介して接続することも可能である。
【００５４】
このような場合は、ｎ型半導体領域１７はプラグＬＣＴより抵抗が大きいため、その抵抗が大きくなり、また、電流経路も長くなってしまうため、容量の周波数特性が悪くなってしまう。しかしながら、本実施の形態においては、この容量素子Ｃの下部電極を、ｎ型半導体領域（半導体基板）を介さず引き出したので、容量の特性を向上させることができる。即ち、この容量素子Ｃの下部電極４３とビット線ＢＬ間の電流経路であって、プラグＳＮＣＴ、プラグＬＣＴ、半導体基板（ｎ型半導体領域１７、ｐ型ウエル３や素子分離ＳＧＩ等）、プラグＬＣＴおよびプラグＢＬＣＴを介する経路（第２の経路）より、プラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介する経路（第１の経路）は低抵抗である。また、プラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介する経路（第１の経路）は、半導体基板を介さないバイパス経路と言える。
【００５５】
また、プラグＳＮＣＴやプラグＬＣＴを、メモリセル領域ＭＣＲのものより大きく形成したので、容量素子Ｃの下部電極とビット線ＢＬ間の抵抗を下げることができる。
【００５６】
また、ビット線ＢＬを、Ｘ方向に隣接する２つの容量Ｃ毎に、Ｙ方向に形成したので、２つの容量の下部に、細長くプラグＳＮＣＴを配置することができ、容量素子Ｃの下部電極とビット線ＢＬ間の抵抗を下げることができる。また、ビット線ＢＬを、Ｙ方向に形成することにより、ビット線ＢＬとプラグＳＮＣＴとの余裕を確保しやすくなり、加工が容易となる。
【００５７】
即ち、ビット線ＢＬは、Ｗ等の金属よりなり、プラグＳＮＣＴは、多結晶シリコンよりなるため、これらの材料が接触するとビット線ＢＬの金属がシリサイドに置換され、電気的抵抗を増大させてしまう。また、容量の下部電極４３も多結晶シリコンよりなるため、下部電極とビット線ＢＬとの距離も確保する必要がある。
【００５８】
なお、前述した通りプラグＢＬＣＴの下部にＴｉＮ膜を形成するのも、Ｗ膜とプラグＬＣＴが直接接触することを防止するためである。
【００５９】
また、ビット線ＢＬを、例えば、Ｘ方向に隣接する３つもしくは４つの容量Ｃ毎に形成することも可能であるが、ビット線ＢＬの間隔が大きくなると、ビット線ＢＬの形成領域が小さくなる。その結果、ビット線ＢＬをさらに上層の配線（例えば、電源供給線）と接続する際に、その接続領域を確保することが困難となる。即ち、これらの間を、複数のプラグや配線を用いて接続しなければならず、これらのプラグや配線による抵抗が大きくなる。従って、２つ程度が好適である。
【００６０】
（実施の形態２）
次に、本発明の実施の形態２である半導体集積回路装置（ＤＲＡＭ）を図１９〜図２２を用いて工程順に説明する。図１９〜図２２は、本実施の形態の半導体集積回路装置（ＤＲＡＭ）を示す基板の要部断面図もしくは要部平面図を示す図である。
【００６１】
（１）実施の形態１においては、Ｘ方向に隣接する２つの容量Ｃの下部領域に、プラグＳＮＣＴを形成したが、Ｙ方向に並ぶこれらのプラグＳＮＣＴを繋げてもよい。
【００６２】
即ち、図１９および図２０に示すように、横（Ｘ方向）に２個、縦（Ｙ方向）にｎ個（ｎ≧２、整数）の容量Ｃの領域下にプラグＳＮＣＴを形成する。
【００６３】
なお、図示する構造の半導体集積回路装置の製造方法は、プラグＳＮＣＴの構造を除く他は、実施の形態１の場合と同様であるため、その説明を省略する。
【００６４】
また、実施の形態１では、プラグＬＣＴをストライプ状としたが、ストライプ状のプラグＬＣＴ間を接続してもよい。即ち、プラグＬＣＴを、全面に形成してもよい（図３１、図３２参照）。
【００６５】
（２）また、前記（１）の場合においては、プラグＢＬＣＴを複数設けたが、Ｙ方向に並ぶプラグＢＬＣＴを繋げてもよい。
【００６６】
即ち、図２１および図２２に示すように、ビット線ＢＬ下に、ビット線と同じ方向（Ｙ方向）に延在するようプラグＢＬＣＴを形成する。
【００６７】
なお、図示する構造の半導体集積回路装置の製造方法は、プラグＢＬＣＴの構造を除く他は、前記（１）の場合と同様であるため、その説明を省略する。
【００６８】
また、前記（１）の場合と同様に、プラグＬＣＴは、ストライプ状でも良く、また、全面に形成してもよい（図３１、図３２参照）。
【００６９】
このように、本実施の形態によれば、Ｙ方向に並ぶプラグＳＮＣＴを繋げたので、実施の形態１の場合に比べさらに、ビット線ＢＬと容量Ｃとの間の抵抗を小さくすることができ、容量Ｃの周波数特性をさらに向上させることができる。
【００７０】
（実施の形態３）
実施の形態２において、いくつか説明したように、プラグＳＮＣＴ、ＬＣＴおよびＢＬＣＴ等の形状の組み合わせは種々可能である。
【００７１】
そこで、本実施の形態においては、これらの組み合わせの代表的なものについて説明する。図２３〜図６６は、本実施の形態の半導体集積回路装置（ＤＲＡＭ）の各部位の形状を示す基板の要部断面図もしくは要部平面図を示す図である。なお、断面図において、説明対象部位の下層の層はその図示を省略してある。また、これらの図においては、例えば、メモリセルを構成する各部位との対比を容易にするため、必要に応じてメモリセル領域ＭＣＲの素子形成領域（アクティブ）Ｌのパターンを破線で表示してある。
【００７２】
（１）素子分離ＳＧＩおよび素子形成領域Ｌの形状について説明する。
【００７３】
（１−１：全面素子分離）例えば、実施の形態１の場合においては、ノイズ対策用容量素子領域ＣａＲの全面に素子分離ＳＧＩを形成した。この場合の素子分離の状態を図２３および図２４に示す。
【００７４】
（１−２：メモリセル状）この他、図２５および図２６に示すように、メモリセル領域ＭＣＲと同様の素子形成領域Ｌを形成してもよい（図４参照）。
【００７５】
（１−３：全面アクティブ）また、図２７および図２８に示すように、ノイズ対策用容量素子領域ＣａＲの全面に素子形成領域Ｌを形成してもよい。
【００７６】
即ち、実施の形態１で説明した図１５に示すように、ビット線ＢＬの下部のプラグと、容量Ｃの下部のプラグ（ＬＣＴ）が繋がっている場合（メモリセル領域のコンタクトホール１８と１９が繋がっているような場合）には、容量Ｃとビット線ＢＬとの間の主たる電流経路が半導体基板を介さない。主たる電流経路が半導体基板を介さないとは、容量Ｃとビット線ＢＬとの間の種々の電流経路のうち、半導体基板を介する経路よりも低抵抗の経路が存在することを意味する。電流経路が低抵抗であるとは、経路が短い場合や、経路を構成する各部位の抵抗が小さいことを意味する。即ち、半導体基板を介さない電流経路（第１の経路）は、半導体基板を介する電流経路（第２の経路）より低抵抗である。
【００７７】
従って、素子分離ＳＧＩおよび素子形成領域Ｌは、前記（１−１）〜（１−３）のどの形状であっても良い。
【００７８】
但し、ＣＭＰ法を用いて素子分離溝内に酸化シリコン膜を埋め込むことにより素子分離ＳＧＩを形成する場合であって、素子分離溝のパターンが大きい場合には、いわゆるディッシングと呼ばれる現象が起きやすい。これは、パターンの外周部に比べ、パターンの中央部の研磨量が大きくなり、パターンの中央部に窪みが生じる現象である。このような窪みが生じると、その後の膜の加工に不具合が生じる。従って、例えば、前記（１−２）の形状とすることで、ディッシング量を低減することができる。もちろん、前記（１−１）〜（１−３）の他、素子分離ＳＧＩをストライプ状とする等、種々の形状が考え得る。
【００７９】
また、前記（１−１）の形状とした場合には、素子形成領域Ｌへの不純物の注入工程が不要となる。
【００８０】
（２）次に、プラグＬＣＴの形状について説明する。
【００８１】
参考のため、メモリセル領域ＭＣＲのプラグＬＣＴの形状を、図７９に示す。
【００８２】
（２−１：ストライプ）例えば、実施の形態１の場合においては、メモリセル領域ＭＣＲのプラグＬＣＴをＸ方向に繋げ、ストライプ状とした（図２９、図３０）。即ち、メモリセル領域のコンタクトホール１９をＸ方向に繋げ、その内部に導電性膜を埋め込んだ形状とした。
【００８３】
なお、容量Ｃとビット線ＢＬとの間の主たる電流経路が半導体基板を介さないようにするには、少なくとも、メモリセル領域のコンタクトホール１８と１９内のプラグが繋がっていればよいが、容量Ｃとビット線ＢＬ間の抵抗をできるだけ下げるためには、プラグＬＣＴのパターン面積が大きい方が好ましい。
【００８４】
（２−２：全面）この他、図３１および図３２に示すように、ノイズ対策用容量素子領域ＣａＲの全面にプラグＬＣＴを形成してもよい。
【００８５】
（２−３：格子状）また、ストライプ状のプラグを、Ｙ方向に接続し、格子状としてもよい。例えば、図３３および図３４に示すように、メモリセル領域のコンタクトホール１８内のプラグをＹ方向に繋げた領域で接続する。
【００８６】
（２−４：変形格子状）また、前記（２−３）のＹ方向における接続位置を、交互にし、例えば、図３５および図３６に示すような形状としてもよい。即ち、メモリセル領域のコンタクトホール１８内のプラグを、ストライプ状のプラグと接続したような形状とする。
【００８７】
このように、プラグＬＣＴの形状を工夫することにより、容量Ｃとビット線ＢＬとの間の主たる電流経路が半導体基板を介さないようにすることができる。
【００８８】
なお、（２−３）や（２−４）に示す形状は、高精度の加工技術を要し、また、（２−２）に示す形状は、前述したディッシング現象等が生じやすい。これに対し（２−１）で説明したストライプ形状は、加工が容易で、本実施の形態に用いて好適である。
【００８９】
（３）次に、プラグＢＬＣＴの形状について説明する。
【００９０】
参考のため、メモリセル領域ＭＣＲのプラグＢＬＣＴの形状を、図８０に示す。
【００９１】
（３−１：格子ドットペア）例えば、実施の形態１（図９および図１１参照）の場合においては、プラグＢＬＣＴを図３７および図３８に示す位置に配置した。
【００９２】
（３−２：格子ドット）この他、図３９および図４０に示すように、メモリセル領域ＭＣＲのプラグＢＬＣＴ（図８０参照）をＸ方向およびＹ方向に繋げた場合のすべての交点に、プラグＢＬＣＴを配置してもよい。
【００９３】
（３−３：Ｘ方向ストライプ）また、図４１および図４２に示すように、（３−２）の形状のプラグを、Ｘ方向に接続してもよい。例えば、メモリセル領域のプラグＢＬＣＴ（図８０参照）をＸ方向に接続した形状としてもよい。
【００９４】
（３−４：Ｙ方向ストライプ）また、図４３および図４４に示すように、（３−２）の形状のプラグを、Ｙ方向に接続してもよい。例えば、メモリセル領域のプラグＢＬＣＴ（図８０参照）をＹ方向に接続した形状としてもよい。
【００９５】
（３−５：Ｙ方向ストライプペア）また、図４５および図４６に示すように、（３−４）の形状のプラグＢＬＣＴを、１つ置きに省いてもよい。
【００９６】
ここで、容量Ｃとビット線ＢＬとの間の抵抗をできるだけ小さくするには、ビット線ＢＬとプラグＢＬＣＴとの接触面積が大きい方が好ましい。プラグＢＬＣＴの形成面積は、少なくともメモリセルのプラグＢＬＣＴの形成面積と同等もしくはそれ以上であることが望ましい。
【００９７】
また、プラグＢＬＣＴのパターンのピッチがメモリセルのプラグＢＬＣＴのピッチより小さい場合には、フォトリソグラフィーによる解像が困難となる。即ち、メモリセルは、その解像の限界まで微細化されているため、パターンピッチが狭いと、解像不良が生じやすい。従って、プラグＢＬＣＴのパターンのピッチは、メモリセルのプラグＢＬＣＴのピッチと同等もしくはそれ以上であることが望ましい。
【００９８】
また、プラグＳＮＣＴとプラグＢＬＣＴを構成する金属膜との接触を防止するため、これらの形成領域間に余裕がある方が好ましい。この余裕は、少なくともメモリセル領域におけるこれらの間の距離より大きいことが望ましい。
【００９９】
例えば、実施の形態１や２で説明した、（３−１）の形状や、（３−５）の形状は、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【０１００】
なお、プラグＢＬＣＴを省略し、プラグＬＣＴ上に直接ビット線ＢＬを形成してもよい。この場合、例えばビット線ＢＬを薄いＴｉＮ膜（バリアメタル膜）とＷ膜の２層構造とし、ビット線ＢＬを構成するＷ膜とプラグＬＣＴが接触しないようにする。
【０１０１】
（４）次に、ビット線ＢＬの形状について説明する。
【０１０２】
参考のため、メモリセル領域ＭＣＲのビット線ＢＬの形状を、図８１に示す。
【０１０３】
（４−１：Ｙ方向ストライプペア）例えば、実施の形態１の場合においては、ビット線ＢＬを、Ｙ方向に延在するよう形成した。また、メモリセル領域のコンタクトホール１８（図７９参照）であって、Ｙ方向に隣接するコンタクトホール１８上に延在するよう形成した。また、換言すれば、前記（３−５）の形状のプラグＢＬＣＴ（図４６参照）上にＹ方向に延在するよう形成した（図４７および図４８）。
【０１０４】
（４−２：Ｙ方向ストライプ）この他、ビット線ＢＬを図４９および図５０に示すように、メモリセル領域のすべてのコンタクトホール１８上に、Ｙ方向に延在するよう形成してもよい。
【０１０５】
（４−３：メモリセル状）また、図５１および図５２に示すように、メモリセル領域のビット線ＢＬと同じ形状とし、Ｘ方向に延在させてもよい。
【０１０６】
（４−４：格子状）また、図５３および図５４に示すように、ビット線ＢＬの形状を、（４−２）の形状と、図８１のメモリセル領域のビット線のパターンを組み合わせた形状とし、格子状にしてもよい。
【０１０７】
ここで、ビット線ＢＬの形成領域が大きいと、ビット線が長い場合であっても抵抗の増加を抑えることができる。
【０１０８】
また、プラグＳＮＣＴとビット線ＢＬを構成する金属膜との接触を防止するため、これらの形成領域間に余裕がある方が好ましい。この余裕は、少なくともメモリセル領域におけるこれらの間の距離より大きいことが望ましい。
【０１０９】
また、微細なラインとスペースを有するパターンの形成には、位相シフタマスクが用いられる。このマスクを用いた場合には、接続されるラインは全て同位相でなければならない。従って、（４−４）で説明した格子状は、かかるマスクを用いることができず、他の手段で微細化を図る必要がある。また、格子状に加工するためには、高精度の加工技術を要する。これに対し、例えば、（４−１）、（４−２）や（４−３）で説明したストライプ形状は、加工が容易である。
【０１１０】
また、（４−１）や（４−２）で説明したように、ビット線ＢＬをＹ方向に延在させる場合には、ビット線の間隔が大きくなり、その加工が容易となる。また、ビット線の幅をメモリセル領域のビット線ＢＬより大きくすることができる。その結果、ビット線ＢＬ自身の抵抗を小さくすることができ、容量の特性を向上させることができる。また、ビット線の間隔が大きいと、プラグＳＮＣＴの形成領域を大きく確保でき、容量Ｃとビット線ＢＬ間の抵抗を小さくすることができる。
【０１１１】
従って、例えば、実施の形態１や２で説明した、（４−１）の形状は、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【０１１２】
なお、プラグＢＬＣＴは、ビット線ＢＬとプラグＬＣＴとの接続を図るものであるため、ビット線ＢＬの形状に応じて、その形状が適宜制約されることはいうまでもない。
【０１１３】
（５）次に、プラグＳＮＣＴの形状について説明する。
【０１１４】
参考のため、メモリセル領域ＭＣＲのプラグＳＮＣＴの形状を、図８２に示す。
【０１１５】
（５−１：Ｘ方向ストライプペア）例えば、実施の形態１の場合においては、プラグＳＮＣＴを、Ｘ方向に隣接する容量Ｃの２つ分の形成領域毎に形成した（図５５および図５６）。
【０１１６】
ここで、メモリセル動作の高速化を図るためビット線ＢＬを金属配線とし、また、プラグＳＮＣＴにシリコン膜を用いる場合には、金属とシリコンとの不所望の生成物を防止する必要がある。
【０１１７】
従って、ビット線ＢＬの形成領域とプラグＳＮＣＴの形成領域とは重なってはならない。即ち、プラグＳＮＣＴは、ビット線ＢＬ間に形成する必要がある。例えば、プラグＳＮＣＴを、前記形状とした場合には、ビット線ＢＬの形状として、前記（４−２）や（４−４）で説明した形状をとることはできない。
【０１１８】
（５−２：Ｙ方向ストライプペア）この他、実施の形態２で説明したように、（５−１）で説明したプラグＳＮＣＴのうち、Ｙ方向に並ぶプラグＳＮＣＴを繋げた形状としてもよい（図５７および図５８）。この場合は、ビット線ＢＬの形状として、前記（４−２）や（４−４）の他、（４−３）で説明した形状も、採用することはできない。
【０１１９】
（５−３：Ｘ方向ストライプ）また、図５９および図６０に示すように、プラグＳＮＣＴの形状を、Ｘ方向に延在するストライプ状としてもよい。換言すれば、図８２のメモリセル領域のプラグＳＮＣＴをＸ方向に繋げた形状としてもよい。この場合、ビット線ＢＬは、例えば（４−３）で説明したＸ方向に延在する形状とする他ない。
【０１２０】
（５−４：メモリセル状）また、図６１および図６２に示すように、プラグＳＮＣＴの形状を、図８２のメモリセル領域のプラグＳＮＣＴと同じ形状としてもよい。但し、メモリセル形成領域のプラグＳＮＣＴは、Ｘ方向に延在するビット線ＢＬとの距離を確保するため微細化されている。従って、メモリセル領域のプラグＳＮＣＴと同じ形状とした場合には、他の形状（例えば５−１、５−２等）と比較し、容量Ｃとビット線ＢＬとの間の抵抗が大きくなる。
【０１２１】
（５−５：幅広メモリセル状）また、図６３および図６４に示すように、（５−４）で説明したプラグＳＮＣＴのＸ方向の幅を大きくしてもよい。
【０１２２】
（５−６：Ｙ方向ストライプ）また、図６５および図６６に示すように、（５−４）で説明したプラグＳＮＣＴの内、Ｙ方向に並ぶプラグを繋げた形状としてもよい。
【０１２３】
ここで、容量Ｃとビット線ＢＬとの間の抵抗をできるだけ小さくするには、プラグＳＮＣＴの形成領域が大きい方が好ましい。
【０１２４】
一方、プラグＳＮＣＴとビット線ＢＬを構成する金属膜との接触を防止する必要がある場合には、これらの形成領域が重なってはならない。従って、プラグＳＮＣＴとビット線ＢＬとの形成領域の割合を適宜調整する必要がある。また、プラグＳＮＣＴとビット線ＢＬの間には、ある程度の余裕が必要である。
【０１２５】
従って、例えば、実施の形態１や２で説明した、（４−１）と、（５―１）もしくは（５−２）との組み合わせは、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【０１２６】
図６７に、前記各部位の形状とその組み合わせの例を示す。この組み合わせのうち、（ａ）は、実施の形態１の場合、（ｂ）は、実施の形態２の（１）の場合、（ｃ）は、実施の形態２の（２）の場合である。即ち、（ａ）は、（５−１）、（３−１）、（２−１）、（４−１）および（１−１）の組み合わせである。また、（ｂ）は、（５−２）、（３−１）、（２−３）、（４−１）および（１−１）の組み合わせである。また、（ｃ）は、（５−２）、（３−５）、（２−１）、（４−１）および（１−１）の組み合わせである。
【０１２７】
また、（ｄ）、（ｅ）および（ｆ）の場合の半導体集積回路装置の基板の要部断面図と要部平面図を図６８〜図７３に示す。（ｄ）の場合は、図６８および図６９であり、例えば（５−３）、（３−３）、（２−２）、（４−３）および（１−１）の組み合わせである。（ｅ）の場合は、図７０および図７１であり、例えば（５−３）、（３−２）、（２−２）、（４−３）および（１−１）の組み合わせである。（ｆ）の場合は、図７２および図７３であり、例えば（５−４）、（図８０）、（２−２）、（４−２）および（１−１）の組み合わせである。
【０１２８】
（実施の形態４）
前記実施の形態１〜３においては、容量Ｃの下部電極を多結晶シリコン膜としたが、この下部電極を金属膜としてもよい。
【０１２９】
例えば、容量Ｃの下部電極および上部電極をＲｕ（ルテニウム）、あるいはＲｕＯ（酸化ルテニウム），ＴｉＮ（窒化チタン）の膜により形成する。このＲｕ膜は、例えば、ＣＶＤ法により形成することができる。
【０１３０】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様の工程で形成することが可能であるため、その詳細な説明を省略する。
【０１３１】
但し、多結晶シリコン膜よりなるプラグＳＮＣＴとＲｕ膜よりなる下部電極が接触することにより不所望な生成物が生じ得るため、プラグＳＮＣＴをバリアメタル膜で構成する必要がある。もしくは、プラグＳＮＣＴの上部にバリアメタル膜を形成するか、プラグＳＮＣＴとプラグＬＣＴを金属膜としてもよい。
【０１３２】
例えば、実施の形態１において、図１２を参照しながら説明したスルーホール３８内を含む酸化シリコン膜３４の上部に、例えば、ＷＮ（窒化タングステン）膜を堆積し、スルーホール３８の外部のＷＮ膜を除去する。これにより、ＷＮ膜よりなるプラグＳＮＣＴを形成する。
【０１３３】
次に、酸化シリコン膜４１および窒化シリコン膜４０を堆積し、メモリセル領域ＭＣＲのスルーホール３８の上部に溝４２を形成する（図１５参照）。
【０１３４】
次に、溝４２の内部を含む酸化シリコン膜４１の上部に、Ｒｕ膜４３ａをＣＶＤ法で堆積した後、酸化シリコン膜４１の上部のＲｕ膜４３ａをエッチバック等することにより、溝４２の内壁に沿ってＲｕ膜４３ａを残す。
【０１３５】
次に、溝４２の内部に残ったＲｕ膜４３ａの上部にＣＶＤ法で酸化タンタル（Ｔａ２Ｏ５）膜４４を形成し、その上部にＣＶＤ法でＲｕ膜およびＷ膜を堆積し、これらの積層膜よりなる上部電極４５ａを形成する。
【０１３６】
なお、バリアメタル膜としては、Ｗ膜、ＴｉＮ膜、Ｔａ（タンタル）もしくはＴａＮ（窒化タンタル）膜等を用いても良い。
【０１３７】
その結果、Ｒｕ膜およびＷ膜の積層膜からなる上部電極４５ａ、酸化タンタル膜４４からなる容量絶縁膜およびＲｕ膜４３ａからなる下部電極で構成される素子Ｃが形成される。
【０１３８】
このような容量Ｃを有する半導体集積回路装置のノイズ対策用容量素子領域ＣａＲの基板の要部断面図および要部平面図を図７４および図７５に示す。
【０１３９】
図示するように、プラグＳＮＣＴは、容量Ｃの４個×ｎ個分の形成領域に形成される。また、図７５の右部に示すように、ビット線ＢＬおよびプラグＢＬＣＴが、Ｙ方向に延在するよう形成される。また、プラグＳＮＣＴとビット線ＢＬ（プラグＢＬＣＴ）の下部には、プラグＬＣＴが形成されている。
【０１４０】
このように、容量Ｃの下部電極に金属を用い、また、プラグＳＮＣＴをバリアメタル膜や金属膜で構成した場合には、容量Ｃとビット線ＢＬ間の抵抗を小さくできる。また、ビット線ＢＬの形成領域が小さくても、容量Ｃの特性を維持することができる。
【０１４１】
なお、本実施の形態の半導体集積回路装置の構成は、前記図面の構成に限られず、実施の形態１〜３で説明した各種構成を取り得ることは言うまでもない。
【０１４２】
また、プラグＳＮＣＴがＷＮ膜等のバリアメタル膜で構成されている場合には、図７６および図７７に示すように、ビット線ＢＬとプラグＳＮＣＴとを積層することが可能である。なお、この場合、プラグＳＮＣＴは、金属膜であってもよい。
【０１４３】
このように、プラグＬＣＴ、プラグＢＬＣＴ、ビット線ＢＬおよびプラグＳＮＣＴを順次積層することができる。
【０１４４】
即ち、この場合にはビット線ＢＬや下部電極とプラグＳＮＣＴとの接触が許容されるため、実施の形態１〜３で説明したこれらのレイアウトの制限がなくなる。
【０１４５】
このように、ビット線ＢＬとプラグＳＮＣＴとを積層することにより、容量素子Ｃの下部電極とビット線ＢＬ間の電流経路（ビット線ＢＬ−プラグＳＮＣＴ−下部電極）がさらに短く、また、低抵抗となる。その結果、容量の周波数特性を向上させる等、装置の特性の向上を図ることができる。
【０１４６】
（実施の形態５）
前記実施の形態１〜４においては、ＤＲＡＭメモリセルを構成する容量と同じ形状の容量Ｃをノイズ対策に用いた（ＤＲＡＭ容量）が、これと併せてＭＯＳ容量を形成してもよい。
【０１４７】
このＭＯＳ容量とは、半導体基板を下部電極、ゲート絶縁膜を容量絶縁膜とし、ゲート電極を上部電極とするものである。
【０１４８】
図７８に、ＤＲＡＭ容量とＭＯＳ容量を有する半導体基板の要部断面図を示す。図中の左部は、ＤＲＡＭ容量部であり、右部は、ＭＯＳ容量部である。
【０１４９】
図中の９は、例えば、多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート電極９であり、また、８は、ゲート酸化膜（ゲート絶縁膜）である。このＭＯＳ容量は、例えば、ＤＲＡＭを構成する情報転送用ＭＩＳＦＥＴや周辺回路を構成するＭＩＳＦＥＴと同様の工程で形成することができる。
【０１５０】
図７８においては、例えば、半導体基板（ｐ型ウエル３）が下部電極、ゲート酸化膜８が容量絶縁膜、ゲート電極９が上部電極となる。なお、２７は、プラグ、３２は、例えばビット線と同層で形成される配線である。また、２２、２３は、コンタクトホール、１３ａは、サイドウォールスペーサ、１４は、ｐ型ウエル３に対する給電領域であるｐ＋型半導体領域である。
【０１５１】
このように、ＤＲＡＭ容量とＭＯＳ容量とを設けることによって、例えば、周波数は低いが電圧値の大きいノイズは、ＤＲＡＭ容量で除去し、その他の周波数の高いノイズを、ＭＯＳ容量で除去することができる。
【０１５２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１５４】
ノイズ対策用容量素子と、この容量素子の引き出し配線（請求項１記載の第４導電性膜）との間の主たる電流の経路を前記半導体基板を介さないように構成したので、ノイズ対策用容量素子の特性を向上させることができる。また、半導体集積回路装置の動作周波数を向上させることができ、半導体集積回路装置の特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置のレイアウトの概略を示す基板（チップ）の要部平面図である。
【図２】図１のメモリセル領域およびその周辺の拡大図（基板の要部平面図）である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１８】本発明の実施の形態１の効果を示すための半導体集積回路装置を示す基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図２４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図２５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図２６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図２７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図２８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図２９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６７】本発明の実施の形態３において説明した半導体集積回路装置の各部位の組み合わせおよび他の実施の形態において説明した半導体集積回路装置の各部位の組み合わせ（ａ）〜（ｆ）を示す図表である。
【図６８】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図６９】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図７０】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図７１】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図７２】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図７３】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図７４】本発明の実施の形態４である半導体集積回路装置を示す基板の要部断面図である。
【図７５】本発明の実施の形態４である半導体集積回路装置を示す基板の要部平面図である。
【図７６】本発明の実施の形態４である他の半導体集積回路装置を示す基板の要部断面図である。
【図７７】本発明の実施の形態４である他の半導体集積回路装置を示す基板の要部平面図である。
【図７８】本発明の実施の形態５である半導体集積回路装置を示す基板の要部断面図である。
【図７９】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図８０】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図８１】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図８２】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【符号の説明】
１ 半導体基板（基板）
３ ｐ型ウエル
８ ゲート酸化膜
９ａ 多結晶シリコン膜
９ｂ ＷＮ膜
９ｃ Ｗ膜
９ ゲート電極
１０ 窒化シリコン膜
１１ ｎ−型半導体領域
１３ 窒化シリコン膜
１３ａ サイドウォールスペーサ
１６ 酸化シリコン膜
１７ ｎ型半導体領域
１８ コンタクトホール
１９ コンタクトホール
２１ 酸化シリコン膜
２２、２３ コンタクトホール
２４ ｐ＋型半導体領域
２５ スルーホール
２７ プラグ
３２ 配線
３４ 酸化シリコン膜
３８ スルーホール
４０ 窒化シリコン膜
４１ 酸化シリコン膜
４２ 溝
４３ａ Ｒｕ膜
４３ｂ アモルファスシリコン膜
４３ｃ 多結晶シリコン膜
４３ 下部電極
４４ 酸化タンタル膜
４５ ＴｉＮ膜（上部電極）
４５ａ 上部電極
５０ 酸化シリコン膜
ＢＬ ビット線
ＢＬＣＴ プラグ
Ｃ 容量素子（情報蓄積用容量素子、ノイズ対策用容量素子）
ＣａＲ ノイズ対策用容量素子領域
Ｌ 素子形成領域（アクティブ）
ＬＣＴ プラグ
ＭＡ メインアンプ
ＭＣＲ、ＭＣＲ１〜４ メモリセル領域
Ｑｓ 情報転送用ＭＩＳＦＥＴ
ＲＷＣ 制御回路
ＳＡ センスアンプ
ＳＡＲＹ サブアレイ
ＳＧＩ 素子分離
ＳＮＣＴ プラグ
ＳＷＤ サブワードドライバ
ＷＡ ライトアンプ
ＷＬ ワード線
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と容量素子とを備えた半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、情報転送用ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とこれに直列に接続された情報蓄積用容量素子とを有し、この容量素子に電荷が蓄積されているか否かで、「１」、「０」が判定される。
【０００３】
しかしながら、この容量素子に蓄積される電荷は微少であるため、その読み出しやリフレッシュの際には、アンプ（増幅回路）が用いられる。
【０００４】
例えば、このアンプには、電源電位（Ｖｄｄ）や基準電位（Ｖｓｓ）が印加されるが、このような電位の供給線に発生するノイズを低減するため、ノイズ対策用の容量素子が接続される。
【０００５】
この容量素子によって、ノイズの伝搬を低減し、回路の安定動作が確保される。
【０００６】
例えば、特開２０００−３２３６８２号公報、特開２００１−１４８４７１号公報および特開２００１−１５６２７０号公報には、ＤＲＡＭメモリセルを構成する容量素子と同じ構造の素子を、ノイズ対策用の容量素子として使用する半導体集積回路装置が記載されている。
【０００７】
また、ＵＳ６，１９１，９９０Ｂ１公報には、ＤＲＡＭメモリセルを構成する容量素子と同じ構造の素子を、ノイズ対策用の容量素子として使用し、ノイズ対策用の容量素子の下部電極をビット線と同層の配線で接続した半導体集積回路装置が記載されている。
【０００８】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置、特に、ＤＲＡＭの研究・開発に従事しており、前述のノイズ対策用の容量素子（バイパスコンデンサ）の構成やその形成方法について検討している。
【０００９】
前述した通り、ノイズ対策用の容量素子にＤＲＡＭメモリセルを構成する容量素子と同じ構造の素子を用いることにより、これらの製造工程を共通化し、また、ノイズ対策用の容量素子の容量を大きくすることが可能となる。
【００１０】
しかしながら、ＤＲＡＭ動作の高速化等の要求に伴い、ノイズ対策用の容量素子に要求される性能も多様化している。
【００１１】
例えば、容量（コンデンサ）の周波数特性は、ｆＴ＝１／（２πＲＣ）［ｆＴ＝遮断周波数、Ｒ＝抵抗、Ｃ＝容量］で表され、高周波の領域においてもコンデンサとして機能するためには、その抵抗（インピーダンス）が小さくなければならない。
【００１２】
一方、ＤＲＡＭメモリセルは、種々の材料膜で構成され、材料の抵抗やその特質を考慮しながら、ノイズ対策用の容量素子の構成や製造方法を検討する必要がある。
【００１３】
また、各材料のパターン間の余裕やフォトリソグラフィの解像度等を考慮した、ノイズ対策用の容量素子の構成や製造方法を検討する必要がある。
【００１４】
本発明の目的は、半導体集積回路装置（ＤＲＡＭ）のノイズ対策用容量素子の特性を向上させることにある。
【００１５】
また、本発明の他の目的は、半導体集積回路装置（ＤＲＡＭ）のノイズ対策用容量素子の特性を向上させることにより、半導体集積回路装置の動作周波数を向上させることにある。また、半導体集積回路装置の特性を向上させることにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置は、（ａ）半導体基板上に形成された第１導電性膜と、（ｂ）前記第１導電性膜上に形成された第２導電性膜と、（ｃ）前記第１導電性膜上に形成された第３導電性膜と、（ｄ）前記第３導電性膜上に形成された第４導電性膜と、（ｅ）前記第２導電性膜上に形成された容量素子と、を有し、（ｆ）前記容量素子と前記第４導電性膜との間の電流の経路であって、第３導電性膜、第１導電性膜および第２導電性膜を介する第１の経路は、第３導電性膜、第１導電性膜、半導体基板、第１導電性膜および第２導電性膜を介する第２の経路より低抵抗である。
（２）本発明の半導体集積回路装置は、（ａ）半導体基板上に形成された第１導電性膜と、（ｂ）前記第１導電性膜上に形成された第２導電性膜と、（ｃ）前記第２導電性膜上に形成された第３導電性膜と、（ｄ）前記第３導電性膜上に形成された第４導電性膜と、（ｅ）前記第４導電性膜上に形成された容量素子と、を有し、（ｆ）前記容量素子と前記第３導電性膜との間の電流の経路であって、第４導電性膜を介する第１の経路は、第４導電性膜、第３導電性膜、第２導電性膜、第１導電性膜、半導体基板、第１導電性膜および第２導電性膜を介する第２の経路より低抵抗である。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）のレイアウトの概略を示す基板（チップ）１の要部平面図である。図示するように、基板（チップ）の主面には、ＤＲＡＭメモリセルがアレイ状に配置されたメモリセル領域ＭＣＲが複数配置されている。このメモリセル領域は、４つ（ＭＣＲ１〜４）で一のブロックを構成し、このブロック間には、Ｘ系アドレス選択回路やＹ系アドレス選択回路等が形成されている。また、ブロック間には、バッファメモリとなる複数のＳＲＡＭマクロの他、論理回路や入出力回路（図示せず）等が形成されている。
【００２０】
また、図２は、図１のメモリセル領域ＭＣＲおよびその周辺の拡大図である。図示するように、メモリセル領域ＭＣＲは、多数のサブアレイＳＡＲＹに分割されており、サブアレイ行の上下には、センスアンプＳＡが形成されている。また、サブアレイ列の左右には、サブワードドライバＳＷＤが形成されている。
【００２１】
また、メモリセル領域ＭＣＲ間には、メインアンプＭＡ、ライトアンプＷＡおよびその制御回路ＲＷＣが形成され、さらに、メインアンプＭＡのノイズ対策用容量素子（容量）Ｃが形成されている。
【００２２】
なお、この他、Ｙ系アドレス選択回路とＳＲＡＭマクロとの間、入出力回路とＳＲＡＭマクロとの間などには、コントロールノイズ用のノイズ対策用容量素子ＣやＩ／Ｏノイズ用のノイズ対策用容量素子Ｃが設けられる。
【００２３】
このように、ノイズ対策用容量素子Ｃを設けることによって、電源供給線で発生するノイズの伝搬を低減し、回路の安定動作を確保することができる。
【００２４】
次いで、本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を図３〜図１７を用いて工程順に説明する。図３〜図１７は、本実施の形態の半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図もしくは要部平面図を示す図である。なお、基板の断面を示す各図の左側部分はＤＲＡＭのメモリセルが形成される領域（メモリセル領域）ＭＣＲを示し、右側部分はノイズ対策用容量素子領域ＣａＲを示している。左側部分は、平面図のＡ−Ａ断面部に対応し、右側部分は、Ｂ−Ｂ断面部に対応する。なお、説明を分かり易くするため、平面図においても適宜ハッチングを付している。
【００２５】
まず、図３に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１に素子分離ＳＧＩを形成する。これは、素子分離領域の基板１をエッチングして溝を形成し、熱酸化することにより、溝の内壁に薄い熱酸化膜を形成した後、基板１上に酸化シリコン膜を堆積し、その表面を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）することにより形成する。
【００２６】
ここで、メモリセル領域ＭＣＲにおいては、素子形成領域Ｌが図４に示すように、区画され、一方、ノイズ対策用容量素子領域ＣａＲは、図５に示すように、素子分離ＳＧＩで覆われる。
【００２７】
次に、図６に示すように、基板１にｐ型不純物（ホウ素）をイオン打ち込みした後、熱処理により不純物を拡散させることによって、ｐ型ウエル３を形成する。なお、図示しない周辺回路領域には、ｐ型ウエル３の他、必要に応じてｎ型不純物（例えばリン）をイオン打ち込み等しｎ型ウエルを形成する。
【００２８】
次に、基板１の表面を洗浄した後、熱酸化によりゲート酸化膜（ゲート絶縁膜）８を形成する。次に、ゲート酸化膜８の上部にリン（Ｐ）をドープした低抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積し、続いてその上部にスパッタリング法で薄いＷＮ（窒化タングステン）膜９ｂとＷ（タングステン）膜９ｃとを堆積し、さらにその上部にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で窒化シリコン膜１０を堆積する。
【００２９】
次に、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１０をドライエッチングし、さらに、窒化シリコン膜１０、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多結晶シリコン膜９ａをドライエッチングすることにより、多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート電極９を形成する。なお、メモリセル領域ＭＣＲに形成されたゲート電極９は、ワード線ＷＬとして機能する。また、図示しない周辺回路領域にも、同様にゲート電極９を形成してもよい。
【００３０】
次に、ゲート電極９の両側のｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ−型半導体領域１１を形成する。
【００３１】
次に、基板１上にＣＶＤ法で窒化シリコン膜１３を堆積する。なお、図示しない周辺回路領域のゲート電極９上にも、窒化シリコン膜１３を堆積し、異方的にエッチングすることによって、サイドウォールスペーサ（１３ａ）を形成してもよい。また、このサイドウォールスペーサ（１３ａ）の形成の前後のイオン打ち込みによりＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース、ドレイン領域を形成してもよい。その結果、周辺回路領域（図示せず）に、論理回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。この他、周辺回路領域に、ノイズ対策用のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量を形成してもよい。このＭＯＳ容量については、実施の形態５で説明する。
【００３２】
なお、ノイズ対策用容量素子領域ＣａＲには、ゲート電極９および窒化シリコン膜１３は形成しない。即ち、多結晶シリコン膜９ａ等をエッチングする際、かかる領域においては、これらをエッチングにより除去する。
【００３３】
次に、基板１上に、ＣＶＤ法で酸化シリコン膜１６を堆積し、ＣＭＰ法により研磨することにより、その表面を平坦化する。
【００３４】
次に、酸化シリコン膜１６および窒化シリコン膜１３をドライエッチングすることによって、ｎ−型半導体領域１１の上部にコンタクトホール１８、１９を形成する（図７参照）。この際、ノイズ対策用容量素子領域ＣａＲの酸化シリコン膜１６および窒化シリコン膜１３をストライプ状に除去する（図８参照）。次いで、このコンタクトホール１８、１９を介して、ｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ型半導体領域１７を形成する。
【００３５】
次に、コンタクトホール１８、１９等の内部にプラグ（接続部）ＬＣＴを形成する。プラグＬＣＴを形成するには、コンタクトホール１８、１９の内部を含む酸化シリコン膜１６の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）してコンタクトホール１８、１９の内部のみに残すことによって形成する。ここで、ノイズ対策用容量素子領域ＣａＲでは、図８に示すように、ストライプ状にプラグＬＣＴが形成される。
【００３６】
次に、図９に示すように、酸化シリコン膜１６の上部にＣＶＤ法で酸化シリコン膜２１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで、メモリセル領域ＭＣＲのコンタクトホール１８の上部にスルーホール２５を形成する（図１０参照）。また、ノイズ対策用容量素子領域ＣａＲでは、ストライプ状のプラグＬＣＴ上に、スルーホール２５を形成する（図１１参照）。
【００３７】
次いで、薄いＴｉＮ膜およびＷ膜を順次堆積した後、酸化シリコン膜２１上のＷ膜等をＣＭＰ法で研磨し、スルーホール２５の内部のみに残すことによってプラグＢＬＣＴを形成する。このＴｉＮ膜は、バリアメタル膜と呼ばれ、Ｗ膜とシリコン膜（プラグＬＣＴ）が接触し、不所望の生成物が生じるのを防止する役割を果たす。
【００３８】
次に、メモリセル領域ＭＣＲの酸化シリコン膜２１の上部にスパッタリング法でＷ膜を堆積した後、Ｗ膜をドライエッチングすることによって、ビット線ＢＬを形成する。なお、図９のメモリセル領域ＭＣＲは、例えば、図１０のＡ−Ａ断面部と対応し、かかる断面部には、ビット線ＢＬおよびプラグＢＬＣＴは表れないが、これらとプラグＬＣＴ等との関係を明確にするため、図９中には、これらを記載してある。
【００３９】
また、ノイズ対策用容量素子領域ＣａＲでは、図１１に示すように、プラグＢＬＣＴ上に、ビット線ＢＬが、Ｙ方向に延在している。このビット線ＢＬは、Ｘ方向に延在している。また、ビット線ＢＬの幅は、プラグＢＬＣＴの幅（径）より小さい。また、メモリセル領域ＭＣＲにおいては、後述する容量Ｃ間であって、Ｘ方向に延在するようビット線ＢＬが形成されているのに対し、ノイズ対策用容量素子領域ＣａＲにおいては、隣接する２つの容量Ｃ毎に、Ｙ方向にビット線ＢＬが形成されている（図１４参照）。このビット線ＢＬは、後述する容量Ｃの引き出し配線となる。
【００４０】
次に、図１２示すように、ビット線ＢＬ上に酸化シリコン膜３４を例えばＣＶＤ法で形成し、エッチングすることによって、メモリセル領域ＭＣＲのコンタクトホール１９内のプラグＬＣＴ上に、スルーホール３８等を形成する（図１３）。スルーホール３８の径は、その下部のコンタクトホール１９の径よりも小さい。その結果、ビット線ＢＬとスルーホール３８との合わせマージンが確保される。
【００４１】
次に、酸化シリコン膜３４の上部にｎ型不純物（リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール３８等の内部のみに残すことによって、プラグＳＮＣＴを形成する。
【００４２】
ここで、ノイズ対策用容量素子領域ＣａＲでは、図１４に示すように、プラグＬＣＴ上に、プラグＳＮＣＴが形成されるが、これは、後述する容量Ｃ下であって、Ｘ方向に隣接する２つ分の容量の形成領域毎に形成されている。
【００４３】
次に、図１５に示すように、酸化シリコン膜３４の上部にＣＶＤ法で窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で厚い酸化シリコン膜４１を堆積する。次いで、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜４１をドライエッチングし、続いてこの酸化シリコン膜４１の下層の窒化シリコン膜４０をドライエッチングすることにより、メモリセル領域ＭＣＲのスルーホール３８の上部に溝４２を形成する（図１６）。ここで、ノイズ対策用容量素子領域ＣａＲにおいては、図１７に示すように、プラグＳＮＣＴ上に、溝４２が形成されるが、これは、メモリセル領域ＭＣＲの溝４２と同じピッチで形成される。例えば、Ｘ方向にｍ個、Ｙ方向にｎ個形成される。但し、かかる領域の溝４２のピッチは、メモリセル領域ＭＣＲのそれと同じピッチに限定されるわけではなく、そのピッチを変え、また、溝４２のパターンの形状を変えてもよい。
【００４４】
次に、溝４２の内部を含む酸化シリコン膜４１の上部に、ｎ型不純物（リン）をドープしたアモルファスシリコン膜４３ｂをＣＶＤ法で堆積した後、酸化シリコン膜４１の上部のアモルファスシリコン膜４３ｂをエッチバック等することにより、溝４２の内壁に沿ってアモルファスシリコン膜４３ｂを残す。
【００４５】
次に、溝４２の内部に残った上記アモルファスシリコン膜４３ｂの表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜４３ｃが溝４２の内壁に沿って形成される。この多結晶シリコン膜４３ｃは、情報蓄積用容量素子Ｃの下部電極４３として使用される。
【００４６】
次に、溝４２の内部を含む酸化シリコン膜４１の上部にＣＶＤ法で酸化タンタル（Ｔａ２Ｏ５）膜４４を堆積する。この酸化タンタル膜４４は、情報蓄積用容量素子の容量絶縁膜として使用される。
【００４７】
次に、溝４２の内部を含む酸化タンタル膜４４の上部にＣＶＤ法とスパッタリング法とを併用してＴｉＮ膜４５を堆積した後、フォトレジスト膜（図示せず）をマスクにしてＴｉＮ膜４５と酸化タンタル膜４４とをドライエッチングすることにより、ＴｉＮ膜４５からなる上部電極４５、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３ｃからなる下部電極４３で構成される情報蓄積用容量素子（容量）Ｃを形成する。ここまでの工程により、情報転送用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリセルが完成する。
【００４８】
また、ノイズ対策用容量素子領域ＣａＲに、ＴｉＮ膜４５からなる上部電極、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３ｃからなる下部電極４３で構成されるノイズ対策用容量素子Ｃが形成される。この容量素子Ｃの下部電極４３は、プラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介し、ビット線ＢＬに接続されている。
【００４９】
従って、例えば、ノイズ対策用容量素子領域ＣａＲのビット線ＢＬ（ノイズ対策用容量素子Ｃの引き出し配線）を図示しないプラグを介して電源電位配線に接続し、上部電極４５を基準電位配線に接続することによって、これらの配線上のノイズの伝搬を低減し、回路の安定動作を確保することができる。
【００５０】
また、本実施の形態によれば、ＤＲＡＭメモリセルと同じピッチの容量を用いることで、大容量を確保することができる。また、装置の微細化を図ることができる。
【００５１】
また、その製造工程をＤＲＡＭメモリセルと共通化することにより、製造工程数の削減、製造時間の短縮を図ることができる。また、装置の製造が容易となり、製品歩留まりを向上させることができる。
【００５２】
また、本実施の形態によれば、この容量素子Ｃの下部電極４３をプラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介し、ビット線ＢＬに接続したので、下部電極４３とビット線ＢＬ間の抵抗を低減することができる。その結果、容量の周波数特性を向上させる、例えば、遮断周波数を大きくすることができる。また、高周波の領域においても、位相補償容量として使用することができる。この位相補償容量とは、レギュレーターの正帰還回路の発振を防ぐために用いる容量である。
【００５３】
例えば、図１８の右部に示すように、この容量素子Ｃの下部電極４３とビット線ＢＬ間を、プラグＳＮＣＴ、プラグＬＣＴ、ｎ型半導体領域１７およびプラグＢＬＣＴを介して接続することも可能である。
【００５４】
このような場合は、ｎ型半導体領域１７はプラグＬＣＴより抵抗が大きいため、その抵抗が大きくなり、また、電流経路も長くなってしまうため、容量の周波数特性が悪くなってしまう。しかしながら、本実施の形態においては、この容量素子Ｃの下部電極を、ｎ型半導体領域（半導体基板）を介さず引き出したので、容量の特性を向上させることができる。即ち、この容量素子Ｃの下部電極４３とビット線ＢＬ間の電流経路であって、プラグＳＮＣＴ、プラグＬＣＴ、半導体基板（ｎ型半導体領域１７、ｐ型ウエル３や素子分離ＳＧＩ等）、プラグＬＣＴおよびプラグＢＬＣＴを介する経路（第２の経路）より、プラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介する経路（第１の経路）は低抵抗である。また、プラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介する経路（第１の経路）は、半導体基板を介さないバイパス経路と言える。
【００５５】
また、プラグＳＮＣＴやプラグＬＣＴを、メモリセル領域ＭＣＲのものより大きく形成したので、容量素子Ｃの下部電極とビット線ＢＬ間の抵抗を下げることができる。
【００５６】
また、ビット線ＢＬを、Ｘ方向に隣接する２つの容量Ｃ毎に、Ｙ方向に形成したので、２つの容量の下部に、細長くプラグＳＮＣＴを配置することができ、容量素子Ｃの下部電極とビット線ＢＬ間の抵抗を下げることができる。また、ビット線ＢＬを、Ｙ方向に形成することにより、ビット線ＢＬとプラグＳＮＣＴとの余裕を確保しやすくなり、加工が容易となる。
【００５７】
即ち、ビット線ＢＬは、Ｗ等の金属よりなり、プラグＳＮＣＴは、多結晶シリコンよりなるため、これらの材料が接触するとビット線ＢＬの金属がシリサイドに置換され、電気的抵抗を増大させてしまう。また、容量の下部電極４３も多結晶シリコンよりなるため、下部電極とビット線ＢＬとの距離も確保する必要がある。
【００５８】
なお、前述した通りプラグＢＬＣＴの下部にＴｉＮ膜を形成するのも、Ｗ膜とプラグＬＣＴが直接接触することを防止するためである。
【００５９】
また、ビット線ＢＬを、例えば、Ｘ方向に隣接する３つもしくは４つの容量Ｃ毎に形成することも可能であるが、ビット線ＢＬの間隔が大きくなると、ビット線ＢＬの形成領域が小さくなる。その結果、ビット線ＢＬをさらに上層の配線（例えば、電源供給線）と接続する際に、その接続領域を確保することが困難となる。即ち、これらの間を、複数のプラグや配線を用いて接続しなければならず、これらのプラグや配線による抵抗が大きくなる。従って、２つ程度が好適である。
【００６０】
（実施の形態２）
次に、本発明の実施の形態２である半導体集積回路装置（ＤＲＡＭ）を図１９〜図２２を用いて工程順に説明する。図１９〜図２２は、本実施の形態の半導体集積回路装置（ＤＲＡＭ）を示す基板の要部断面図もしくは要部平面図を示す図である。
【００６１】
（１）実施の形態１においては、Ｘ方向に隣接する２つの容量Ｃの下部領域に、プラグＳＮＣＴを形成したが、Ｙ方向に並ぶこれらのプラグＳＮＣＴを繋げてもよい。
【００６２】
即ち、図１９および図２０に示すように、横（Ｘ方向）に２個、縦（Ｙ方向）にｎ個（ｎ≧２、整数）の容量Ｃの領域下にプラグＳＮＣＴを形成する。
【００６３】
なお、図示する構造の半導体集積回路装置の製造方法は、プラグＳＮＣＴの構造を除く他は、実施の形態１の場合と同様であるため、その説明を省略する。
【００６４】
また、実施の形態１では、プラグＬＣＴをストライプ状としたが、ストライプ状のプラグＬＣＴ間を接続してもよい。即ち、プラグＬＣＴを、全面に形成してもよい（図３１、図３２参照）。
【００６５】
（２）また、前記（１）の場合においては、プラグＢＬＣＴを複数設けたが、Ｙ方向に並ぶプラグＢＬＣＴを繋げてもよい。
【００６６】
即ち、図２１および図２２に示すように、ビット線ＢＬ下に、ビット線と同じ方向（Ｙ方向）に延在するようプラグＢＬＣＴを形成する。
【００６７】
なお、図示する構造の半導体集積回路装置の製造方法は、プラグＢＬＣＴの構造を除く他は、前記（１）の場合と同様であるため、その説明を省略する。
【００６８】
また、前記（１）の場合と同様に、プラグＬＣＴは、ストライプ状でも良く、また、全面に形成してもよい（図３１、図３２参照）。
【００６９】
このように、本実施の形態によれば、Ｙ方向に並ぶプラグＳＮＣＴを繋げたので、実施の形態１の場合に比べさらに、ビット線ＢＬと容量Ｃとの間の抵抗を小さくすることができ、容量Ｃの周波数特性をさらに向上させることができる。
【００７０】
（実施の形態３）
実施の形態２において、いくつか説明したように、プラグＳＮＣＴ、ＬＣＴおよびＢＬＣＴ等の形状の組み合わせは種々可能である。
【００７１】
そこで、本実施の形態においては、これらの組み合わせの代表的なものについて説明する。図２３〜図６６は、本実施の形態の半導体集積回路装置（ＤＲＡＭ）の各部位の形状を示す基板の要部断面図もしくは要部平面図を示す図である。なお、断面図において、説明対象部位の下層の層はその図示を省略してある。また、これらの図においては、例えば、メモリセルを構成する各部位との対比を容易にするため、必要に応じてメモリセル領域ＭＣＲの素子形成領域（アクティブ）Ｌのパターンを破線で表示してある。
【００７２】
（１）素子分離ＳＧＩおよび素子形成領域Ｌの形状について説明する。
【００７３】
（１−１：全面素子分離）例えば、実施の形態１の場合においては、ノイズ対策用容量素子領域ＣａＲの全面に素子分離ＳＧＩを形成した。この場合の素子分離の状態を図２３および図２４に示す。
【００７４】
（１−２：メモリセル状）この他、図２５および図２６に示すように、メモリセル領域ＭＣＲと同様の素子形成領域Ｌを形成してもよい（図４参照）。
【００７５】
（１−３：全面アクティブ）また、図２７および図２８に示すように、ノイズ対策用容量素子領域ＣａＲの全面に素子形成領域Ｌを形成してもよい。
【００７６】
即ち、実施の形態１で説明した図１５に示すように、ビット線ＢＬの下部のプラグと、容量Ｃの下部のプラグ（ＬＣＴ）が繋がっている場合（メモリセル領域のコンタクトホール１８と１９が繋がっているような場合）には、容量Ｃとビット線ＢＬとの間の主たる電流経路が半導体基板を介さない。主たる電流経路が半導体基板を介さないとは、容量Ｃとビット線ＢＬとの間の種々の電流経路のうち、半導体基板を介する経路よりも低抵抗の経路が存在することを意味する。電流経路が低抵抗であるとは、経路が短い場合や、経路を構成する各部位の抵抗が小さいことを意味する。即ち、半導体基板を介さない電流経路（第１の経路）は、半導体基板を介する電流経路（第２の経路）より低抵抗である。
【００７７】
従って、素子分離ＳＧＩおよび素子形成領域Ｌは、前記（１−１）〜（１−３）のどの形状であっても良い。
【００７８】
但し、ＣＭＰ法を用いて素子分離溝内に酸化シリコン膜を埋め込むことにより素子分離ＳＧＩを形成する場合であって、素子分離溝のパターンが大きい場合には、いわゆるディッシングと呼ばれる現象が起きやすい。これは、パターンの外周部に比べ、パターンの中央部の研磨量が大きくなり、パターンの中央部に窪みが生じる現象である。このような窪みが生じると、その後の膜の加工に不具合が生じる。従って、例えば、前記（１−２）の形状とすることで、ディッシング量を低減することができる。もちろん、前記（１−１）〜（１−３）の他、素子分離ＳＧＩをストライプ状とする等、種々の形状が考え得る。
【００７９】
また、前記（１−１）の形状とした場合には、素子形成領域Ｌへの不純物の注入工程が不要となる。
【００８０】
（２）次に、プラグＬＣＴの形状について説明する。
【００８１】
参考のため、メモリセル領域ＭＣＲのプラグＬＣＴの形状を、図７９に示す。
【００８２】
（２−１：ストライプ）例えば、実施の形態１の場合においては、メモリセル領域ＭＣＲのプラグＬＣＴをＸ方向に繋げ、ストライプ状とした（図２９、図３０）。即ち、メモリセル領域のコンタクトホール１９をＸ方向に繋げ、その内部に導電性膜を埋め込んだ形状とした。
【００８３】
なお、容量Ｃとビット線ＢＬとの間の主たる電流経路が半導体基板を介さないようにするには、少なくとも、メモリセル領域のコンタクトホール１８と１９内のプラグが繋がっていればよいが、容量Ｃとビット線ＢＬ間の抵抗をできるだけ下げるためには、プラグＬＣＴのパターン面積が大きい方が好ましい。
【００８４】
（２−２：全面）この他、図３１および図３２に示すように、ノイズ対策用容量素子領域ＣａＲの全面にプラグＬＣＴを形成してもよい。
【００８５】
（２−３：格子状）また、ストライプ状のプラグを、Ｙ方向に接続し、格子状としてもよい。例えば、図３３および図３４に示すように、メモリセル領域のコンタクトホール１８内のプラグをＹ方向に繋げた領域で接続する。
【００８６】
（２−４：変形格子状）また、前記（２−３）のＹ方向における接続位置を、交互にし、例えば、図３５および図３６に示すような形状としてもよい。即ち、メモリセル領域のコンタクトホール１８内のプラグを、ストライプ状のプラグと接続したような形状とする。
【００８７】
このように、プラグＬＣＴの形状を工夫することにより、容量Ｃとビット線ＢＬとの間の主たる電流経路が半導体基板を介さないようにすることができる。
【００８８】
なお、（２−３）や（２−４）に示す形状は、高精度の加工技術を要し、また、（２−２）に示す形状は、前述したディッシング現象等が生じやすい。これに対し（２−１）で説明したストライプ形状は、加工が容易で、本実施の形態に用いて好適である。
【００８９】
（３）次に、プラグＢＬＣＴの形状について説明する。
【００９０】
参考のため、メモリセル領域ＭＣＲのプラグＢＬＣＴの形状を、図８０に示す。
【００９１】
（３−１：格子ドットペア）例えば、実施の形態１（図９および図１１参照）の場合においては、プラグＢＬＣＴを図３７および図３８に示す位置に配置した。
【００９２】
（３−２：格子ドット）この他、図３９および図４０に示すように、メモリセル領域ＭＣＲのプラグＢＬＣＴ（図８０参照）をＸ方向およびＹ方向に繋げた場合のすべての交点に、プラグＢＬＣＴを配置してもよい。
【００９３】
（３−３：Ｘ方向ストライプ）また、図４１および図４２に示すように、（３−２）の形状のプラグを、Ｘ方向に接続してもよい。例えば、メモリセル領域のプラグＢＬＣＴ（図８０参照）をＸ方向に接続した形状としてもよい。
【００９４】
（３−４：Ｙ方向ストライプ）また、図４３および図４４に示すように、（３−２）の形状のプラグを、Ｙ方向に接続してもよい。例えば、メモリセル領域のプラグＢＬＣＴ（図８０参照）をＹ方向に接続した形状としてもよい。
【００９５】
（３−５：Ｙ方向ストライプペア）また、図４５および図４６に示すように、（３−４）の形状のプラグＢＬＣＴを、１つ置きに省いてもよい。
【００９６】
ここで、容量Ｃとビット線ＢＬとの間の抵抗をできるだけ小さくするには、ビット線ＢＬとプラグＢＬＣＴとの接触面積が大きい方が好ましい。プラグＢＬＣＴの形成面積は、少なくともメモリセルのプラグＢＬＣＴの形成面積と同等もしくはそれ以上であることが望ましい。
【００９７】
また、プラグＢＬＣＴのパターンのピッチがメモリセルのプラグＢＬＣＴのピッチより小さい場合には、フォトリソグラフィーによる解像が困難となる。即ち、メモリセルは、その解像の限界まで微細化されているため、パターンピッチが狭いと、解像不良が生じやすい。従って、プラグＢＬＣＴのパターンのピッチは、メモリセルのプラグＢＬＣＴのピッチと同等もしくはそれ以上であることが望ましい。
【００９８】
また、プラグＳＮＣＴとプラグＢＬＣＴを構成する金属膜との接触を防止するため、これらの形成領域間に余裕がある方が好ましい。この余裕は、少なくともメモリセル領域におけるこれらの間の距離より大きいことが望ましい。
【００９９】
例えば、実施の形態１や２で説明した、（３−１）の形状や、（３−５）の形状は、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【０１００】
なお、プラグＢＬＣＴを省略し、プラグＬＣＴ上に直接ビット線ＢＬを形成してもよい。この場合、例えばビット線ＢＬを薄いＴｉＮ膜（バリアメタル膜）とＷ膜の２層構造とし、ビット線ＢＬを構成するＷ膜とプラグＬＣＴが接触しないようにする。
【０１０１】
（４）次に、ビット線ＢＬの形状について説明する。
【０１０２】
参考のため、メモリセル領域ＭＣＲのビット線ＢＬの形状を、図８１に示す。
【０１０３】
（４−１：Ｙ方向ストライプペア）例えば、実施の形態１の場合においては、ビット線ＢＬを、Ｙ方向に延在するよう形成した。また、メモリセル領域のコンタクトホール１８（図７９参照）であって、Ｙ方向に隣接するコンタクトホール１８上に延在するよう形成した。また、換言すれば、前記（３−５）の形状のプラグＢＬＣＴ（図４６参照）上にＹ方向に延在するよう形成した（図４７および図４８）。
【０１０４】
（４−２：Ｙ方向ストライプ）この他、ビット線ＢＬを図４９および図５０に示すように、メモリセル領域のすべてのコンタクトホール１８上に、Ｙ方向に延在するよう形成してもよい。
【０１０５】
（４−３：メモリセル状）また、図５１および図５２に示すように、メモリセル領域のビット線ＢＬと同じ形状とし、Ｘ方向に延在させてもよい。
【０１０６】
（４−４：格子状）また、図５３および図５４に示すように、ビット線ＢＬの形状を、（４−２）の形状と、図８１のメモリセル領域のビット線のパターンを組み合わせた形状とし、格子状にしてもよい。
【０１０７】
ここで、ビット線ＢＬの形成領域が大きいと、ビット線が長い場合であっても抵抗の増加を抑えることができる。
【０１０８】
また、プラグＳＮＣＴとビット線ＢＬを構成する金属膜との接触を防止するため、これらの形成領域間に余裕がある方が好ましい。この余裕は、少なくともメモリセル領域におけるこれらの間の距離より大きいことが望ましい。
【０１０９】
また、微細なラインとスペースを有するパターンの形成には、位相シフタマスクが用いられる。このマスクを用いた場合には、接続されるラインは全て同位相でなければならない。従って、（４−４）で説明した格子状は、かかるマスクを用いることができず、他の手段で微細化を図る必要がある。また、格子状に加工するためには、高精度の加工技術を要する。これに対し、例えば、（４−１）、（４−２）や（４−３）で説明したストライプ形状は、加工が容易である。
【０１１０】
また、（４−１）や（４−２）で説明したように、ビット線ＢＬをＹ方向に延在させる場合には、ビット線の間隔が大きくなり、その加工が容易となる。また、ビット線の幅をメモリセル領域のビット線ＢＬより大きくすることができる。その結果、ビット線ＢＬ自身の抵抗を小さくすることができ、容量の特性を向上させることができる。また、ビット線の間隔が大きいと、プラグＳＮＣＴの形成領域を大きく確保でき、容量Ｃとビット線ＢＬ間の抵抗を小さくすることができる。
【０１１１】
従って、例えば、実施の形態１や２で説明した、（４−１）の形状は、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【０１１２】
なお、プラグＢＬＣＴは、ビット線ＢＬとプラグＬＣＴとの接続を図るものであるため、ビット線ＢＬの形状に応じて、その形状が適宜制約されることはいうまでもない。
【０１１３】
（５）次に、プラグＳＮＣＴの形状について説明する。
【０１１４】
参考のため、メモリセル領域ＭＣＲのプラグＳＮＣＴの形状を、図８２に示す。
【０１１５】
（５−１：Ｘ方向ストライプペア）例えば、実施の形態１の場合においては、プラグＳＮＣＴを、Ｘ方向に隣接する容量Ｃの２つ分の形成領域毎に形成した（図５５および図５６）。
【０１１６】
ここで、メモリセル動作の高速化を図るためビット線ＢＬを金属配線とし、また、プラグＳＮＣＴにシリコン膜を用いる場合には、金属とシリコンとの不所望の生成物を防止する必要がある。
【０１１７】
従って、ビット線ＢＬの形成領域とプラグＳＮＣＴの形成領域とは重なってはならない。即ち、プラグＳＮＣＴは、ビット線ＢＬ間に形成する必要がある。例えば、プラグＳＮＣＴを、前記形状とした場合には、ビット線ＢＬの形状として、前記（４−２）や（４−４）で説明した形状をとることはできない。
【０１１８】
（５−２：Ｙ方向ストライプペア）この他、実施の形態２で説明したように、（５−１）で説明したプラグＳＮＣＴのうち、Ｙ方向に並ぶプラグＳＮＣＴを繋げた形状としてもよい（図５７および図５８）。この場合は、ビット線ＢＬの形状として、前記（４−２）や（４−４）の他、（４−３）で説明した形状も、採用することはできない。
【０１１９】
（５−３：Ｘ方向ストライプ）また、図５９および図６０に示すように、プラグＳＮＣＴの形状を、Ｘ方向に延在するストライプ状としてもよい。換言すれば、図８２のメモリセル領域のプラグＳＮＣＴをＸ方向に繋げた形状としてもよい。この場合、ビット線ＢＬは、例えば（４−３）で説明したＸ方向に延在する形状とする他ない。
【０１２０】
（５−４：メモリセル状）また、図６１および図６２に示すように、プラグＳＮＣＴの形状を、図８２のメモリセル領域のプラグＳＮＣＴと同じ形状としてもよい。但し、メモリセル形成領域のプラグＳＮＣＴは、Ｘ方向に延在するビット線ＢＬとの距離を確保するため微細化されている。従って、メモリセル領域のプラグＳＮＣＴと同じ形状とした場合には、他の形状（例えば５−１、５−２等）と比較し、容量Ｃとビット線ＢＬとの間の抵抗が大きくなる。
【０１２１】
（５−５：幅広メモリセル状）また、図６３および図６４に示すように、（５−４）で説明したプラグＳＮＣＴのＸ方向の幅を大きくしてもよい。
【０１２２】
（５−６：Ｙ方向ストライプ）また、図６５および図６６に示すように、（５−４）で説明したプラグＳＮＣＴの内、Ｙ方向に並ぶプラグを繋げた形状としてもよい。
【０１２３】
ここで、容量Ｃとビット線ＢＬとの間の抵抗をできるだけ小さくするには、プラグＳＮＣＴの形成領域が大きい方が好ましい。
【０１２４】
一方、プラグＳＮＣＴとビット線ＢＬを構成する金属膜との接触を防止する必要がある場合には、これらの形成領域が重なってはならない。従って、プラグＳＮＣＴとビット線ＢＬとの形成領域の割合を適宜調整する必要がある。また、プラグＳＮＣＴとビット線ＢＬの間には、ある程度の余裕が必要である。
【０１２５】
従って、例えば、実施の形態１や２で説明した、（４−１）と、（５―１）もしくは（５−２）との組み合わせは、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【０１２６】
図６７に、前記各部位の形状とその組み合わせの例を示す。この組み合わせのうち、（ａ）は、実施の形態１の場合、（ｂ）は、実施の形態２の（１）の場合、（ｃ）は、実施の形態２の（２）の場合である。即ち、（ａ）は、（５−１）、（３−１）、（２−１）、（４−１）および（１−１）の組み合わせである。また、（ｂ）は、（５−２）、（３−１）、（２−３）、（４−１）および（１−１）の組み合わせである。また、（ｃ）は、（５−２）、（３−５）、（２−１）、（４−１）および（１−１）の組み合わせである。
【０１２７】
また、（ｄ）、（ｅ）および（ｆ）の場合の半導体集積回路装置の基板の要部断面図と要部平面図を図６８〜図７３に示す。（ｄ）の場合は、図６８および図６９であり、例えば（５−３）、（３−３）、（２−２）、（４−３）および（１−１）の組み合わせである。（ｅ）の場合は、図７０および図７１であり、例えば（５−３）、（３−２）、（２−２）、（４−３）および（１−１）の組み合わせである。（ｆ）の場合は、図７２および図７３であり、例えば（５−４）、（図８０）、（２−２）、（４−２）および（１−１）の組み合わせである。
【０１２８】
（実施の形態４）
前記実施の形態１〜３においては、容量Ｃの下部電極を多結晶シリコン膜としたが、この下部電極を金属膜としてもよい。
【０１２９】
例えば、容量Ｃの下部電極および上部電極をＲｕ（ルテニウム）、あるいはＲｕＯ（酸化ルテニウム），ＴｉＮ（窒化チタン）の膜により形成する。このＲｕ膜は、例えば、ＣＶＤ法により形成することができる。
【０１３０】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様の工程で形成することが可能であるため、その詳細な説明を省略する。
【０１３１】
但し、多結晶シリコン膜よりなるプラグＳＮＣＴとＲｕ膜よりなる下部電極が接触することにより不所望な生成物が生じ得るため、プラグＳＮＣＴをバリアメタル膜で構成する必要がある。もしくは、プラグＳＮＣＴの上部にバリアメタル膜を形成するか、プラグＳＮＣＴとプラグＬＣＴを金属膜としてもよい。
【０１３２】
例えば、実施の形態１において、図１２を参照しながら説明したスルーホール３８内を含む酸化シリコン膜３４の上部に、例えば、ＷＮ（窒化タングステン）膜を堆積し、スルーホール３８の外部のＷＮ膜を除去する。これにより、ＷＮ膜よりなるプラグＳＮＣＴを形成する。
【０１３３】
次に、酸化シリコン膜４１および窒化シリコン膜４０を堆積し、メモリセル領域ＭＣＲのスルーホール３８の上部に溝４２を形成する（図１５参照）。
【０１３４】
次に、溝４２の内部を含む酸化シリコン膜４１の上部に、Ｒｕ膜４３ａをＣＶＤ法で堆積した後、酸化シリコン膜４１の上部のＲｕ膜４３ａをエッチバック等することにより、溝４２の内壁に沿ってＲｕ膜４３ａを残す。
【０１３５】
次に、溝４２の内部に残ったＲｕ膜４３ａの上部にＣＶＤ法で酸化タンタル（Ｔａ２Ｏ５）膜４４を形成し、その上部にＣＶＤ法でＲｕ膜およびＷ膜を堆積し、これらの積層膜よりなる上部電極４５ａを形成する。
【０１３６】
なお、バリアメタル膜としては、Ｗ膜、ＴｉＮ膜、Ｔａ（タンタル）もしくはＴａＮ（窒化タンタル）膜等を用いても良い。
【０１３７】
その結果、Ｒｕ膜およびＷ膜の積層膜からなる上部電極４５ａ、酸化タンタル膜４４からなる容量絶縁膜およびＲｕ膜４３ａからなる下部電極で構成される素子Ｃが形成される。
【０１３８】
このような容量Ｃを有する半導体集積回路装置のノイズ対策用容量素子領域ＣａＲの基板の要部断面図および要部平面図を図７４および図７５に示す。
【０１３９】
図示するように、プラグＳＮＣＴは、容量Ｃの４個×ｎ個分の形成領域に形成される。また、図７５の右部に示すように、ビット線ＢＬおよびプラグＢＬＣＴが、Ｙ方向に延在するよう形成される。また、プラグＳＮＣＴとビット線ＢＬ（プラグＢＬＣＴ）の下部には、プラグＬＣＴが形成されている。
【０１４０】
このように、容量Ｃの下部電極に金属を用い、また、プラグＳＮＣＴをバリアメタル膜や金属膜で構成した場合には、容量Ｃとビット線ＢＬ間の抵抗を小さくできる。また、ビット線ＢＬの形成領域が小さくても、容量Ｃの特性を維持することができる。
【０１４１】
なお、本実施の形態の半導体集積回路装置の構成は、前記図面の構成に限られず、実施の形態１〜３で説明した各種構成を取り得ることは言うまでもない。
【０１４２】
また、プラグＳＮＣＴがＷＮ膜等のバリアメタル膜で構成されている場合には、図７６および図７７に示すように、ビット線ＢＬとプラグＳＮＣＴとを積層することが可能である。なお、この場合、プラグＳＮＣＴは、金属膜であってもよい。
【０１４３】
このように、プラグＬＣＴ、プラグＢＬＣＴ、ビット線ＢＬおよびプラグＳＮＣＴを順次積層することができる。
【０１４４】
即ち、この場合にはビット線ＢＬや下部電極とプラグＳＮＣＴとの接触が許容されるため、実施の形態１〜３で説明したこれらのレイアウトの制限がなくなる。
【０１４５】
このように、ビット線ＢＬとプラグＳＮＣＴとを積層することにより、容量素子Ｃの下部電極とビット線ＢＬ間の電流経路（ビット線ＢＬ−プラグＳＮＣＴ−下部電極）がさらに短く、また、低抵抗となる。その結果、容量の周波数特性を向上させる等、装置の特性の向上を図ることができる。
【０１４６】
（実施の形態５）
前記実施の形態１〜４においては、ＤＲＡＭメモリセルを構成する容量と同じ形状の容量Ｃをノイズ対策に用いた（ＤＲＡＭ容量）が、これと併せてＭＯＳ容量を形成してもよい。
【０１４７】
このＭＯＳ容量とは、半導体基板を下部電極、ゲート絶縁膜を容量絶縁膜とし、ゲート電極を上部電極とするものである。
【０１４８】
図７８に、ＤＲＡＭ容量とＭＯＳ容量を有する半導体基板の要部断面図を示す。図中の左部は、ＤＲＡＭ容量部であり、右部は、ＭＯＳ容量部である。
【０１４９】
図中の９は、例えば、多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート電極９であり、また、８は、ゲート酸化膜（ゲート絶縁膜）である。このＭＯＳ容量は、例えば、ＤＲＡＭを構成する情報転送用ＭＩＳＦＥＴや周辺回路を構成するＭＩＳＦＥＴと同様の工程で形成することができる。
【０１５０】
図７８においては、例えば、半導体基板（ｐ型ウエル３）が下部電極、ゲート酸化膜８が容量絶縁膜、ゲート電極９が上部電極となる。なお、２７は、プラグ、３２は、例えばビット線と同層で形成される配線である。また、２２、２３は、コンタクトホール、１３ａは、サイドウォールスペーサ、１４は、ｐ型ウエル３に対する給電領域であるｐ＋型半導体領域である。
【０１５１】
このように、ＤＲＡＭ容量とＭＯＳ容量とを設けることによって、例えば、周波数は低いが電圧値の大きいノイズは、ＤＲＡＭ容量で除去し、その他の周波数の高いノイズを、ＭＯＳ容量で除去することができる。
【０１５２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１５４】
ノイズ対策用容量素子と、この容量素子の引き出し配線（請求項１記載の第４導電性膜）との間の主たる電流の経路を前記半導体基板を介さないように構成したので、ノイズ対策用容量素子の特性を向上させることができる。また、半導体集積回路装置の動作周波数を向上させることができ、半導体集積回路装置の特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置のレイアウトの概略を示す基板（チップ）の要部平面図である。
【図２】図１のメモリセル領域およびその周辺の拡大図（基板の要部平面図）である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１８】本発明の実施の形態１の効果を示すための半導体集積回路装置を示す基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図２４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図２５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図２６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図２７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図２８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図２９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６７】本発明の実施の形態３において説明した半導体集積回路装置の各部位の組み合わせおよび他の実施の形態において説明した半導体集積回路装置の各部位の組み合わせ（ａ）〜（ｆ）を示す図表である。
【図６８】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図６９】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図７０】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図７１】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図７２】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図７３】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図７４】本発明の実施の形態４である半導体集積回路装置を示す基板の要部断面図である。
【図７５】本発明の実施の形態４である半導体集積回路装置を示す基板の要部平面図である。
【図７６】本発明の実施の形態４である他の半導体集積回路装置を示す基板の要部断面図である。
【図７７】本発明の実施の形態４である他の半導体集積回路装置を示す基板の要部平面図である。
【図７８】本発明の実施の形態５である半導体集積回路装置を示す基板の要部断面図である。
【図７９】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図８０】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図８１】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図８２】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【符号の説明】
１ 半導体基板（基板）
３ ｐ型ウエル
８ ゲート酸化膜
９ａ 多結晶シリコン膜
９ｂ ＷＮ膜
９ｃ Ｗ膜
９ ゲート電極
１０ 窒化シリコン膜
１１ ｎ−型半導体領域
１３ 窒化シリコン膜
１３ａ サイドウォールスペーサ
１６ 酸化シリコン膜
１７ ｎ型半導体領域
１８ コンタクトホール
１９ コンタクトホール
２１ 酸化シリコン膜
２２、２３ コンタクトホール
２４ ｐ＋型半導体領域
２５ スルーホール
２７ プラグ
３２ 配線
３４ 酸化シリコン膜
３８ スルーホール
４０ 窒化シリコン膜
４１ 酸化シリコン膜
４２ 溝
４３ａ Ｒｕ膜
４３ｂ アモルファスシリコン膜
４３ｃ 多結晶シリコン膜
４３ 下部電極
４４ 酸化タンタル膜
４５ ＴｉＮ膜（上部電極）
４５ａ 上部電極
５０ 酸化シリコン膜
ＢＬ ビット線
ＢＬＣＴ プラグ
Ｃ 容量素子（情報蓄積用容量素子、ノイズ対策用容量素子）
ＣａＲ ノイズ対策用容量素子領域
Ｌ 素子形成領域（アクティブ）
ＬＣＴ プラグ
ＭＡ メインアンプ
ＭＣＲ、ＭＣＲ１〜４ メモリセル領域
Ｑｓ 情報転送用ＭＩＳＦＥＴ
ＲＷＣ 制御回路
ＳＡ センスアンプ
ＳＡＲＹ サブアレイ
ＳＧＩ 素子分離
ＳＮＣＴ プラグ
ＳＷＤ サブワードドライバ
ＷＡ ライトアンプ
ＷＬ ワード線
Claims (20)
- （ａ）半導体基板上に形成された第１導電性膜と、
（ｂ）前記第１導電性膜上に形成された第２導電性膜と、
（ｃ）前記第１導電性膜上に形成された第３導電性膜と、
（ｄ）前記第３導電性膜上に形成された第４導電性膜と、
（ｅ）前記第２導電性膜上に形成された容量素子と、
を有し、
（ｆ）前記容量素子と前記第４導電性膜との間の電流の経路であって、第３導電性膜、第１導電性膜および第２導電性膜を介する第１の経路は、
第３導電性膜、第１導電性膜、半導体基板、第１導電性膜および第２導電性膜を介する第２の経路より低抵抗であることを特徴とする半導体集積回路装置。 - 前記第１導電性膜、第２導電性膜および前記容量素子の下部電極は、シリコン膜よりなり、
前記第４導電性膜は、金属膜よりなり、
前記第３導電性膜は、前記金属膜と前記シリコン膜との反応を防止するバリア膜を有することを特徴とする請求項１記載の半導体集積回路装置。 - 前記半導体集積回路装置は、
前記容量素子が、マトリックス状に配置され、
前記第２導電性膜は、２個以上の前記容量素子と接続していることを特徴とする請求項１記載の半導体集積回路装置。 - 前記半導体集積回路装置は、
前記容量素子が、マトリックス状に配置され、
前記第１導電性膜は、第１方向に延在する複数の配線であり、前記第１方向に並ぶ前記容量素子と電気的に接続していることを特徴とする請求項１記載の半導体集積回路装置。 - 前記半導体集積回路装置の、
前記容量素子は、前記第２導電性膜上に形成された第１電極、前記第１電極上に形成された容量絶縁膜および前記容量絶縁膜上に形成された第２電極を有し、前記第１電極には、前記第１電極１個に対応する領域に存在する前記第４導電性膜を介して電位が印加されることを特徴とする請求項１記載の半導体集積回路装置。 - 前記容量素子は、第１方向にｍ個（ｍ≧１、整数）、前記第１方向と直交する方向にｎ個（ｎ≧１、整数）のマトリックス状に配置され、
前記第２導電性膜は、第１方向に並ぶｐ個（ｐ＜ｍ）毎の前記容量素子と接続するよう前記第１方向に複数延在し、
前記第４導電性膜は、前記第２導電性膜間に、前記第１方向と直交する第２方向に延在するよう配置されることを特徴とする請求項１記載の半導体集積回路装置。 - 前記第４導電性膜の幅は、前記第３導電性膜の幅より小さいことを特徴とする請求項１記載の半導体集積回路装置。
- 前記容量素子は、第１方向にｍ個（ｍ≧１、整数）、前記第１方向と直交する方向にｎ個（ｎ≧１、整数）のマトリックス状に配置され、
前記第１導電性膜は、前記ｍ個×ｎ個の容量素子と電気的に接続するよう、前記ｍ個×ｎ個の容量素子に対応する領域に形成されることを特徴とする請求項１記載の半導体集積回路装置。 - （ａ）半導体基板上に形成された第１導電性膜と、
（ｂ）前記第１導電性膜上に形成された第２導電性膜と、
（ｃ）前記第２導電性膜上に形成された第３導電性膜と、
（ｄ）前記第３導電性膜上に形成された第４導電性膜と、
（ｅ）前記第４導電性膜上に形成された容量素子と、
を有し、
（ｆ）前記容量素子と前記第３導電性膜との間の電流の経路であって、第４導電性膜を介する第１の経路は、
第４導電性膜、第３導電性膜、第２導電性膜、第１導電性膜、半導体基板、第１導電性膜および第２導電性膜を介する第２の経路より低抵抗であることを特徴とする半導体集積回路装置。 - 前記第１導電性膜は、シリコン膜、バリア膜または金属膜よりなり、
前記容量素子の下部電極は、第１金属膜よりなり、
前記第４導電性膜は、前記第１金属膜と前記シリコン膜との反応を防止するバリア膜または金属膜であることを特徴とする請求項１記載の半導体集積回路装置。 - 前記半導体集積回路装置は、さらに、
（ｇ）前記半導体基板と、前記半導体基板上に絶縁膜を介して形成された第５導電性膜を電極とする他の容量素子を有することを特徴とする請求項１記載の半導体集積回路装置。 - ＭＩＳＦＥＴと前記ＭＩＳＦＥＴに直列に接続された第１容量素子とからなるメモリセルが複数形成されたメモリ領域と、第２容量素子が形成された容量素子領域とを有し、
前記第２容量素子は、
（ａ）半導体基板の前記容量素子領域上に形成された第１導電性膜と、
（ｂ）前記第１導電性膜上に形成された第２導電性膜と、
（ｃ）前記第１導電性膜上に形成された第３導電性膜と、
（ｄ）前記第３導電性膜上に形成された第４導電性膜と、
（ｅ）前記第２導電性膜上に形成された容量素子であって、前記第１容量素子と同じピッチで形成された容量素子と、
を有し、
（ｆ）前記容量素子と前記第４導電性膜との間の電流の経路であって、第３導電性膜、第１導電性膜および第２導電性膜を介する第１の経路は、
第３導電性膜、第１導電性膜、半導体基板、第１導電性膜および第２導電性膜を介する第２の経路より低抵抗であることを特徴とする半導体集積回路装置。 - メモリセルが複数形成されたメモリ領域と、容量素子が形成された容量素子領域とを有し、
（ａ）前記メモリ領域には、
（ａ１）半導体基板の主表面に形成されたＭＩＳＦＥＴと、
（ａ２）前記ＭＩＳＦＥＴのソース、ドレイン領域上に形成された第１および第２接続部と、
（ａ３）前記第１接続部上に形成された第３接続部と、
（ａ４）前記第２接続部上に形成されたビット線と、
（ａ５）前記第３接続部上に形成された情報転送用容量素子と、
が形成され、
（ｂ）前記容量素子領域には、
（ｂ１）半導体基板上に形成され、前記第１および第２接続部と同層の膜で構成される第１導電性膜と、
（ｂ２）前記第１導電性膜上に形成され、前記第３接続部と同層の膜で構成される第２導電性膜と、
（ｂ３）前記ビット線と同層の膜で構成され、前記第２導電性膜と離間して配置される第３導電性膜と、
（ｂ４）前記第２導電性膜上に形成され、前記情報転送用容量素子と同層の膜で構成される容量素子と、
が形成され、
前記容量素子と前記第３導電性膜との間の電流の経路であって、第１導電性膜および第２導電性膜を介する第１の経路は、
第１導電性膜、半導体基板、第１導電性膜および第２導電性膜を介する第２の経路より低抵抗であることを特徴とする半導体集積回路装置。 - 前記第３導電性膜は、前記ビット線と直交する方向に延在し、
前記第２導電性膜は、少なくとも２個以上の前記容量素子と接続していることを特徴とする請求項１３記載の半導体集積回路装置。 - 前記第２導電性膜は、ストライプ状に形成されることを特徴とする請求項１３記載の半導体集積回路装置。
- 前記第３導電性膜は、前記ビット線と同じ方向に延在し、前記第２導電性膜は、ストライプ状に前記方向と同じ方向に形成されることを特徴とする請求項１３記載の半導体集積回路装置。
- 前記第３導電性膜は、格子状であることを特徴とする請求項１３記載の半導体集積回路装置。
- 前記第３導電性膜の幅は、前記ビット線の幅より大きいことを特徴とする請求項１３記載の半導体集積回路装置。
- メモリセルが複数形成されたメモリ領域と、容量素子が形成された容量素子領域とを有し、
（ａ）前記メモリ領域には、
（ａ１）半導体基板の主表面に形成されたＭＩＳＦＥＴと、
（ａ２）前記ＭＩＳＦＥＴのソース、ドレイン領域上に形成された第１および第２接続部と、
（ａ３）前記第１接続部上に形成された第３接続部と、
（ａ４）前記第２接続部上に形成されたビット線と、
（ａ５）前記第３接続部上に形成された情報転送用容量素子と、
が形成され、
（ｂ）前記容量素子領域には、
（ｂ１）半導体基板上に形成され、前記第１および第２接続部と同層の膜で構成される第１導電性膜と、
（ｂ２）前記第１導電性膜上に形成され、前記ビット線と同層の膜で構成される第２導電性膜と、
（ｂ３）前記第２導電性膜上に形成され、前記第３接続部と同層の膜で構成される第３導電性膜と、
（ｂ４）前記第３導電性膜上に形成され、前記情報転送用容量素子と同層の膜で構成される容量素子と、
が形成され、
前記容量素子と前記第２導電性膜との間の電流の経路であって、第３導電性膜を介する第１の経路は、
第３導電性膜、第２導電性膜、第１導電性膜、半導体基板および第１導電性膜を介する第２の経路より低抵抗であることを特徴とする半導体集積回路装置。 - 前記第２導電性膜および前記容量素子の下部電極は、金属膜よりなることを特徴とする請求項１９記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002180022A JP4322474B2 (ja) | 2002-06-20 | 2002-06-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004023057A true JP2004023057A (ja) | 2004-01-22 |
| JP4322474B2 JP4322474B2 (ja) | 2009-09-02 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|---|
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| JP2014086719A (ja) * | 2012-10-26 | 2014-05-12 | Samsung Electronics Co Ltd | 活性領域を限定する線状のトレンチを有する半導体素子及びその形成方法 |
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| CN103794605A (zh) * | 2012-10-26 | 2014-05-14 | 三星电子株式会社 | 具有限定有源区的线型沟道的半导体装置及其形成方法 |
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|---|---|
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071112 |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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