KR20090021744A - 고성능 단일 트랜지스터 플로팅 바디 ｄｒａｍ 소자 및 그제조 방법 - Google Patents

고성능 단일 트랜지스터 플로팅 바디 ｄｒａｍ 소자 및 그제조 방법 Download PDF

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Abstract

본 발명은 고집적/고성능 DRAM을 구현하기 위한 셀 소자 기술로 셀 커패시터를 사용하지 않은 DRAM 소자 및 그 어레이에 관한 것이다. SOI (Silicon On Insulator) 기판에 구현된 기존의 1T DRAM 셀 소자에서, 채널 길이 축소화에 따라 짧은 채널효과가 발생하고 정보를 저장함에 따라서 "write 1"과 “write 0"의 차이가 줄어들어 센싱(sensing) 마진(margin)을 얻기가 어렵다는 단점이 있다. 이를 해결하기 위해 본 발명에서 제안된 셀 소자는 이중-게이트 소자 구조이고, 소자의 플로팅 바디 양쪽 중 하나의 게이트전극에 비휘발성 형태로 전하를 저장할 수 있는 기능을 갖는 제어전극을 구현한다. 이 비휘발성 형태로 전하저장이 가능한 제어전극에 의해 소자의 집적도와 특성 균일도, 그리고 센싱 마진이 개선된다. 또한 본 발명의 소자를 셀 어레이로 배치하는 다양한 방법을 제공하여 성능과 집적도를 갖도록 한다.
본 발명에 의하여 MOS 기반의 DRAM 셀 소자의 축소화 특성과 성능이 개선되고 메모리 용량이 증가하게 된다.
eDRAM, 1T-DRAM, Capacitorless, 고집적, SONOS, 나노소자, NFGM, 동작조건, 고성능

Description

고성능 단일 트랜지스터 플로팅 바디 ＤＲＡＭ 소자 및 그 제조 방법{High performance 1T-DRAM cell device and manufacturing method thereof}
본 발명은 반도체 장치, 특히 MOS 트랜지스터의 소자 구조 및 그 제조방법들에 관한 것으로서, 이중-게이트 구조를 가지고 있으며, 게이트 전극중 하나는 통상적인 MOS 소자의 게이트이고 다른 하나인 제어전극은 비휘발성 기능을 갖도록 하는 고성능 단일 트랜지스터 플로팅 바디 DRAM 소자 및 그 제조방법에 관한 것이다. 또한 이 소자를 어레이로 배치하는 방법에 관한 것이다.
기존의 DRAM 셀은 하나의 MOS 트랜지스터와 하나의 셀 커패시터로 구성된다. 최근 DRAM 집적도의 증가가 계속 요구되는 상황에서 셀 소자의 크기는 줄어들어야하고 또한 셀 커패시터도 줄어들어야 한다. 그러한 이러한 셀 MOS 소자와 커패시터의 축소화는 매우 어려운 제작공정을 요구하고 있다. 최근 플로팅 바디를 갖는 MOS 소자를 DRAM 셀로 이용하는 경향이 있다. 플로팅된 바디에 전하를 저장하거나 제거하여 DRAM 메모리 동작이 가능하다. 이는 하나의 MOS 셀 소자를 필요로 하기 때문에 기존의 DRAM 공정과 달리 간단한 공정으로 구현이 가능하다. 이와 같은 DRAM 셀을 단일 트랜지스터 플로팅 바디 디램 셀(이하, '단일 트랜지스터 디램 셀' 또는 1T-DRAM 셀이라 약칭한다)이라 칭한다. 이 단일 트랜지스터 디램 셀은 단순히 기존의 DRAM에 적용될 수 있을 뿐 만 아니라 기존의 로직회로 (예: 마이크로 프로세서나 네트워크 프로세서 등)에도 내장(embed)되어 사용될 수 있으며, 이런 DRAM을 eDRAM이라 한다. 단일 트랜지스터 디램 셀은 eDRAM에서 높은 메모리 용량이이나 빠른 동작이 가능하여 그 응용이 증가하고 있다. 상기 단일 트랜지스터 디램 셀은 플로팅 바디를 구비한다. 상기 단일 트랜지스터의 바디는 인접한 바디들로부터 전기적으로 격리되어 플로팅 된다. 상기 플로팅 바디 내에 정보가 저장된다. 따라서, 상기 단일 트랜지스터 디램 셀은 종래의 디램 셀에서 셀 커패시터가 요구되지 않으며, 셀 영역이 감소되어 디램 셀의 집적도를 향상시킬 수 있다.
도 1은 기존의 SOI (Silicon On Insulator) 기판에 구현된 단일 트랜지스터 디램 셀을 보여준다. SOI 기판은 기판(1)과 매몰 절연막(2), 그리고 소스(8)/드레인(9)과 플로팅 바디(3)가 형성된 실리콘 단결정 박막으로 구성된다. 상기 플로팅 바디(3)의 양측에 소스(8)/드레인(9)이 배치된다. 상기 실리콘 박막위에 게이트 절연막(10)이 형성되고 그 위에 게이트 전극(11)이 배치된다.
상기 도 1에 보여진 기존의 단일 트랜지스터 디램 셀의 동작에 대해 간단히 알아본다. NMOS 소자라 가정하고 설명하며, PMOS의 경우도 가능하다. 먼저 쓰기1 동작에 대해 알아본다. 소스(8)는 접지시키고 비트라인(bit-line)인 드레인(9)과 워드라인(word-line)인 게이트 전극(11)에 전압을 인가하되 충돌이온화(impact ionization)가 잘 일어나도록 한다. 그 결과 드레인 영역(9) 근처의 플로팅 바디(3)에서 정공이 발생하고 발생된 정공의 일부는 플로팅 바디(3)에 쌓이고 일부는 전위장벽을 넘어 소스(8)로 흘러간다. 플로팅 바디(3)에 쌓인 정공의 농도에 의해 소자의 문턱전압이 변하고 따라서 주어진 읽기 동작에서 흐르는 드레인전류가 변한다. 상기 쓰기1 동작에 따라 플로팅 바디(3)에는 과잉 정공이 존재하고 소자의 문턱전압은 떨어져 드레인 전류는 증가하게 된다. 지금부터는 읽기 동작을 살펴본다. 게이트 전극(11)에 문턱전압 이상의 전압을 인가하고 드레인에 쓰기1 동작 때보다 낮은 비트라인 읽기 전압을 인가하면 플로팅 바디(3)에서 정공이 과잉인지 또는 지우기에 의해 결핍되어 있는지에 따라 드레인 전류가 다르게 되고 이 차이를 읽어 셀의 정보를 인식한다.
끝으로 쓰기0 동작에 대해 설명한다. 게이트 전극(11)에 적절한 전압을 인가하고 드레인(9)에 음의 전압을 인가하면 플로팅 바디에 있는 정공은 드레인(9)으로 빠져나가 플로팅 바디(3)는 정공부족 상태가 되면서 소자의 문턱전압은 상승하게 된다. 상기 단일 트랜지스터 디램 셀은 미국 특허 제 7,239,549에 발표되었다.
쓰기1 동작의 다른 일례로서 GIDL(Gate Induced Drain Leakage)을 이용하는 방법을 설명한다. 소자의 게이트에 0 V나 또는 음의 전압을 인가하고 비트라인과 연결된 드레인(9)에 양의 전압을 인가하면 드레인과 게이트가 겹치게 형성된 영역에서 밴드와 밴드 사이 터널링 (band-to-band tunneling)에 의해 전자-정공쌍이 만들어지고 전자는 드레인(9)으로 흐르고 정공은 플로팅 바디(3)에 저장된다.
도 1에서 왼쪽 구조에서 오른쪽 구조로의 이동은 게이트 길이가 축소화 되는 것을 나타내었다. 소자 축소화는 당연히 DRAM의 용량을 증가시킬 수 있어 매우 중요하다. 그러나 채널 길이 축소화에 따라 짧은채널효과가 발생하고 정보를 저장하 는 플로팅 바디가 줄어들면서 상기 "쓰기1"과 “쓰기0"의 상태에 따른 드레인 전류 차이가 줄어들어 센싱에 어려움이 있고, 정보를 오래 저장하기도 어렵다.
이를 극복하고자 제안되어진 구조가 이중-게이트 구조의 단일 트랜지스터 디램 셀이며, 이중-게이트 구조는 소자 축소화에 매우 유리한 것으로 알려져 있다. 발표된 이중-게이트 구조 중에서 대표적인 3 가지 구조에 대해 설명한다. 도 2의 (a)에서 (c)에는 발표된 이중-게이트 구조를 보이고 있다. 기본적으로 상부 게이트 전극(11)과 기판을 이용하거나 따로 전극을 넣어 하부 전극이 되도록 하였다. 도 1의 (a)와 (b)는 상기 단일 트랜지스터 디램 셀을 위해 제안된 것으로 도 1의 (a)에서는 하부 전극(도시되지 않음)이 기판(1)과 독립되어 있고, 도 1의 (b)에서는 하부 전극의 역할을 기판(1)이 하고 있다. 이들 소자는 하부 전극의 바이어스를 이용하여 플로팅 바디(3)에 정공을 오래 유지하고, 센싱 마진을 높일 수 있다. 그러면 각각의 구조에 대해 살펴보도록 한다.
도 2의 (a)의 구조는 UC Berkely에 의해 발표(Charles Kuo et al, " A Capacitorless Double Gate DRAM Technology for Sub-100-nm Embedded and Stand-Alone Memory Applications," IEEE Trans. on Electron Devices, vol. 50, no. 12, pp. 2408-2416, 2003)된 종래의 단일 트랜지스터 디램 셀의 일례이다. 이 예에 있어서, 상부 게이트(11) 및 하부 게이트(25)가 플로팅 바디(3)의 위아래에 배치되어 있고 서로 전기적으로 독립되어 있다. 이 단일 트랜지스터 디램 셀은 상기 이중-게이트의 특징에 의해, 짧은채널효과의 억제, 센싱 마진의 개선 등을 기대할 수 있다. 이 셀 소자는 하부 게이트(25)에 음의 전압(예: -1 V)을 인가하여 쓰기1 동작 에서 플로팅 바디(3)에 정공을 오래 보전 할 수 있으며, 지우기 동작을 할 때 하부 게이트(25)에 0 V를 인가하여 플로팅 바디(3)에 있는 정공을 효과적으로 드레인으로 흘러가게 하여 센싱 마진을 개선할 수 있다는 장점이 있다. 단점은 다음과 같다. 통상, 이중-게이트 구조에서 플로팅 바디(3)의 두께가 얇고 완전 공핍되는 경우 짧은채널효과를 억제할 수 있는 특징이 있어, 바디의 폭을 얇게 해야 한다. 완전 공핍된 바디를 가진 이중-게이트 소자의 문턱전압은 바디의 두께나 바디 도우핑 농도에 좌우된다. 실제 완전공핍된 소자를 제작하면 문턱전압의 산포가 많이 발생하여 소자의 실용화에 큰 장애가 되고 있다. 또한 하부 전극(25)은 셀 마다 독립적으로 존재해야 하므로 셀 소자 어레이의 레이아웃에서 집적도가 크게 저하되는 요인이 된다.
도 2의 (b)는 삼성전자에서 발표(Chang Woo Oh et al, "Floating Body DRAM Characteristics of Silicon-On-ONO (SOONO) Devices for System-on-Chip (SoC) Applications" in VLSI Tech., Dig., 2007, pp. 168-169.)된 이중-게이트 구조의 단일 트랜지스터 디램 셀의 일례이다. 이 셀 소자의 구조는 SOI 기판 대신 기존의 벌크 실리콘 기판을 사용하되 SiGe 층을 희생층으로 사용하여 플로팅 바디(3)의 구현이 가능하게 하였다. 도 2의 (b)에서 제 4 절연막(21)과 제 1 질화막(22)의 채워진 공간이 원래 SiGe 층이 있었던 위치이며, 이들 절연막의 두께는 약 50 nm 정도였다. 이 소자에서는 이중-게이트의 효과를 얻기 위해 기판(1)을 이용하여 하부 전극의 효과를 내고자 하였다. 이와 같이 이중-게이트의 효과를 얻어 센싱 마진을 개선할 수 있었지만 다음과 같은 문제가 있다. 먼저, 하부 게이트 전극(7)과 플로팅 바디(3) 사이에 형성된 절연막의 두께(여기서 약 50 nm)가 두꺼워 생성된 정공을 바디에 저장시키기 위해 -5 V 정도의 높은 전압을 항상 인가해야 한다. 이 절연막의 두께는 셀 소자 제조에 있어 SiGe 희생층의 두께를 더 얇게 하여 더 얇게 할 수 있는데, 그것을 얇게 할 경우 공정상의 어려움이 동반된다. 두 번째 문제는 하부 게이트 전극으로 기판(1)을 사용하는데, 이 경우 기판은 모든 소자에 공유되어 있어, 어떤 셀 소자 또는 어떤 영역의 다수의 셀 소자에만 바이어스를 인가할 수 없다. 하부 게이트 전극(7)이 각 셀 소자에 국한되게, 즉, 전기적으로 독립되게 형성하기 위해서는 기판(1)에 웰(well)을 형성하여 할 수 있지만, 이 경우 웰 사이의 간격을 크게 해야 하기 때문에 집적도가 크게 저하된다. 세 번째 문제는 상기 도 2의 (a)에서 언급한 것과 같이 완전공핍된 플로팅 바디를 적용해야 하기 때문에 셀 소자 사이의 읽기 전류의 산포가 증가하는 근본적인 문제를 가지고 있다.
도 2의 (c)는 코넬대에서 발표(Arvind Kumar et al, "Scaling of Flash NVRAM to 10's of nm by Decoupling of Storage from Read/Sense Using Back-Floating Gates," IEEE Trans. on Nanotechnology, vol. 1, no. 4, pp. 247-254, Dec. 2002)에 발표된 이중-게이트 구조의 일례이다. 사실, 이 구조는 단일 트랜지스터 디램 셀을 위해 고안된 것이 아니라 기존의 플래시 메모리 응용을 위해 제시된 것이다. 발표된 결과에 의하면 쓰기/지우기는 바닥전극(23)을 통해 플로팅 저장노드(24)에 전하를 저장하거나 제거하여 이루어지며, 메모리 저장 상태는 상부 게이트 전극(11)을 이용하여 읽어낸다. 실제 이 소자에 대해 발표된 쓰기/지우기에 따른 문턱전압변화는 우수하지 않다. 비록 이 소자가 플래시 소자로 고안되었지만 단일 트랜지스터 디램 셀로 응용이 가능하다. 아직 이 구조를 단일 트랜지스터 디램에 응용한 경우는 어디에도 없다. 그러나 이 구조를 그대로 단일 트랜지스터 디램 셀 소자로 응용할 경우 다음과 같은 문제가 있다. 첫째, 하부 전극 효과를 내는 바닥전극(23)과 플로팅 바디(3) 사이에 내재하는 절연막의 두께가 너무 두꺼워 이중-게이트 효과를 얻기 위해서는 매우 높은 전압이 바닥전극(23)에 인가되어야 한다. 이 전압을 줄이기 위해 플로팅 저장노드(24)의 위아래에 있는 절연막의 두께를 줄이면 적절한 플래시 메모리로서 동작을 할 수 없기 때문에 문제가 된다. 특히, 발표된 구조에서 플로팅 저장 노드(24)는 도전성 박막이라 그 위에 배치된 터널링 절연막의 두께는 적어도 7 nm 정도는 되어야 저장된 정보를 잃지 않는다. 두 번째 문제는, 기판(1)에 형성된 바닥전극(23)은 셀 사이에서 전기적으로 격리되어 있지 않아 어떤 셀 소자 또는 어떤 영역에 있는 다수의 셀 소자에 대해 하부 전극 효과를 줄 수 없다는 것이다. 발표된 바닥전극 형성 방법은 고농도로 도우핑된 기판을 쓰거나 또는 기판의 상부를 고농도 도우핑하여 쓰는 방식이다. 즉, 기판을 불순물로 도우핑하여 바닥전극(23)을 형성하는 것이다. 이 경우 각 셀 소자 마다 바닥전극(23)을 전기적으로 독립시키기 위해서는 전극 사이의 거리가 멀어야 하므로 결국 셀 소자를 어레이로 배치할 때 집적도를 심각하게 저하시키는 문제가 있다. 세 번째 문제는 상기 도 2의 (a)와 (b)에서 언급한 것과 같이 완전 공핍된 플로팅 바디(3)가 갖는 셀 소자 사이의 문턱전압 산포가 커서 특별한 방법 없이 단일 트랜지스터 디램 셀 소자로 실용화하기에는 매우 어렵다.
상기 언급한 문제점을 해결하기 위한 본 발명의 목적은 단일 트랜지스터 디램 셀을 구현하는데 있어서, 이중-게이트 구조를 도입하되 게이트 전극은 MOS 구조의 게이트 전극이고 제어전극은 비휘발성 메모리 기능을 갖도록 하여, 집적도를 개선하고, 쓰기1과 쓰기0 사이의 센싱 마진을 개선하며, 비휘발성 메모리 기능을 이용하여 셀 소자의 문턱전압의 산포를 줄일 수 있는 단일 트랜지스터 디램 셀 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 전술한 단일 트랜지스터 디램 셀 소자를 어레이(array)로 배치하는데 있어, 성능과 집적도를 고려한 어레이에 대한 다양한 구성들을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 전술한 소자들을 제조하는 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명에서는 소스/드레인 및 플로팅 바디가 형성된 실리콘 박막 양쪽에 MOSFET 동작을 위한 게이트전극과 비휘발성 메모리동작을 위한 제어전극이 형성된 소자구조 및 이들을 배치한 어레이, 그리고 제조방법을 제공한다.
본 발명의 특징에 따른 단일 트랜지스터 플로팅바디 디램 소자는, 반도체 기 판, 게이트 스택, 상기 반도체 기판 상에 위치하고 게이트 스택(stack)으로 둘러싸인 제어전극, 상기 제어전극 위에 형성된 플로팅 바디, 상기 플로팅 바디 좌우에 형성된 소스/드레인, 상기 소스/드레인을 상기 반도체 기판 및 제어전극과 절연시키는 절연막 및 게이트 절연막에 의해 격리되어 상기 플로팅 바디의 상부에 형성된 게이트 전극을 포함한다.
전술한 특징들에 따른 단일 트랜지스터 플로팅바디 디램 소자의 상기 반도체 기판의 표면 영역을 1017 cm-3 이상의 농도로 도우핑하거나 기판 전체 농도를 1017 cm-3 이상으로 높여 상기 소자의 기능의 개선하는 기판전극으로 사용하거나 상기 반도체 기판에 1017 cm-3 이상의 높은 농도를 갖는 웰(well)을 형성하여 기판전극으로 사용하여 특정 셀 소자를 제어할 수 있도록 하는 것이 바람직하다.
전술한 특징들의 단일 트랜지스터 플로팅 바디 디램 소자의 상기 게이트 스택은 터널링 절연막, 전하저장노드를 구비하는 것이 바람직하며, 추가로 블록킹 절연막을 더 구비할 수 있다. 상기 제어전극을 둘러싸는 게이트 스택은 터널링 절연막을 포함하되, 상기 터널링 절연막은 상기 절연막과 전하저장노드의 사이에는 형성되지 않도록 하는 것이 바람직하다.
본 발명의 또 다른 특징에 따른 단일 트랜지스터 플로팅 바디 디램 셀 어레이는, 전술한 상기 단일 트랜지스터 플로팅 바디 디램 소자들을 셀 소자로서 어레이 형태로 배치하고, 상기 단일 트랜지스터 플로팅 바디 디램 소자의 게이트 전극과 제어전극은 나란하게 또는 교차하게 배치한다.
전술한 특징의 상기 단일 트랜지스터 플로팅 바디 디램 셀 어레이에서, 분리된 단결정 실리콘 박막에 형성된 두 개의 셀 소자의 소스가 공통으로 연결되는 것이 바람직하다.
전술한 특징의 상기 단일 트랜지스터 플로팅 바디 디램 셀 어레이에서, 상기 셀 어레이로 배치된 각 셀 소자의 상기 제어전극들은 전기적으로 서로 격리시키거나, 일렬로 배열된 셀 소자들의 제어전극을 전기적으로 연결하거나, 2개 이상 일렬로 배열된 셀 소자들의 제어 전극을 전기적으로 연결하여 다수의 셀 소자에 대해 공통으로 구성하는 것이 바람직하다.
본 발명의 다른 특징에 따른 단일 트랜지스터 플로팅바디 디램 소자는, 반도체 기판, 상기 반도체 기판 상에 형성된 소스, 상기 소스 위에 형성된 플로팅 바디, 상기 플로팅 바디 위에 형성된 드레인, 상기 플로팅 바디와 상기 소스 및 드레인은 수직형 구조를 형성하며, 상기 수직형 구조의 한쪽 측면에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성된 게이트 전극, 상기 수직형 구조의 다른 한쪽 측면에 형성된 게이트 스택, 상기 게이트 스택위에 형성되는 제어전극, 및 상기 게이트 전극과 제어전극을 상기 반도체 기판으로부터 절연시기키는 절연막을 포함한다.
상술한 바와 같이 구성되고 제조되는 본 발명은, 이중-게이트 구조로 상부 게이트 전극은 통상의 MOS 소자에 적용되는 게이트 이고 하부 제어전극은 비휘발성 기능이 가능하도록 구성되어 있다. 따라서 소자의 축소화 특성이 우수하고, 전하 저장노드의 전하량을 조절하여 문턱전압의 산포를 줄일 수 있고, 적절한 제어전극의 공유를 통해 셀 어레이의 집적도를 개선하며, 쓰기/지우기/읽기 동작에서 메모리 기능을 더함으로서 DRAM의 성능을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 설명되는 실시예들은 해당 업자들에게 본 발명의 중요 사상을 전달하기 위해 준비한 것이다. 따라서 본 발명은 설명되는 실시예에만 국한되지 않고 다른 형태로 구현될 수 있다. 본 발명에서 특별한 언급이 없는 한 NMOS 소자를 가정하여 설명한다. 모든 설명이나 기본원리는 PMOS에도 그대로 적용될 수 있다.
단일 트랜지스터 디램 셀
도 3을 참조하여 본 발명의 제1 실시예에 따른 단일 트랜지스터 디램 셀 구조를 설명한다. 도 3의 (a)는 본 발명의 제1 실시예에 따른 단일 트랜지스터 디램 셀 구조에 대한 단면도를 보여준다. 그 특징으로는 소스(8), 드레인(9) 및 플로팅 바디(3)가 형성된 실리콘 박막의 상하에 게이트 전극(11)과 제어전극(7)이 형성되어, 축소화 특성이 우수한 이중-게이트 구조이다. 게이트 전극(11)은 위에 있고 제어전극(7)은 아래에 있기 때문에 각각 상부 게이트 전극과 하부 제어전극으로 불리기도 한다.
도 3의 (a)에서 하부 제어전극(7)은 소위 게이트 스택(stack)으로 둘러싸여 있다. 여기서 게이트 스택은 터널링 절연막(4), 전하저장노드(5), 블록킹 절연 막(6)으로 구성된다. 여기서 도시되지 않았지만 게이트 스택의 다른 구성은 터널링 절연막(4)과 절연성의 전하저장노드로 구성될 수 있다. SOI (Silicon On Insulator) 웨이퍼를 사용한 경우, 매몰 절연막(2)이 게이트 스택의 좌우측에 존재하는데, 매몰 절연막에 터널링 절연막(4)이 열산화 방식으로 형성되지 않는다고 가정하고 도 3의 (a)에서는 도시하지 않았다. 만약, 열산화 방법이 아닌 CVD (Chemical Vapor Deposition) 또는 ALD (Atomic Layer Deposition) 방법 등을 적용하면 매몰 절연막에 터널링 절연막(4)을 당연히 형성할 수 있다. 터널링 절연막(4)은 한 층의 절연막으로 구성될 수 있거나, 2 층 이상의 일함수 또는 밴드갭이 다른 절연막으로 구성될 수 있다. 전하 저장노드(5)는 도전성이나 절연성의 박막으로 구성될 수 있다. 또한 도 3의 (b)에 도시된 바와 같이, 상기 전하저장노드(5)는 도전성이나 절연성을 갖는 나노 크기의 돗(dot)(12)으로 구성될 수 있다. 상기 블록킹 절연막은 하나의 층으로 구성되거나, 일함수 또는 밴드갭이 다른 2 층 이상으로 구성될 수도 있다.
상기 제어전극(7)은 도전성의 반도체, 금속, 금속산화물, 실리사이드, 이원계 금속, 금속질화물(예: TaN, TiN, WN 등) 등의 다양한 일함수를 갖는 물질들 중 하나 또는 2 이상으로 구성될 수 있다. 이 제어전극은 기존의 비휘발성 메모리 소자의 제어전극과 같은 역할을 할 수 있다. 즉, 제어전극(7)의 바이어스 조건에 의해 전하저장노드(5)에 쓰기와 지우기를 할 수 있다. 완전 공핍된 플로팅 바디의 경우 제어전극(7)을 통해 전하를 전하저장노드(5)에 저장하면 소자의 성능을 크게 개선할 수 있다.
상기 반도체 기판(1)은 표면 영역의 농도를 높이거나 기판 전체의 농도를 높여 상기 소자의 기능을 개선하는 기판전극으로 사용될 수 있다. 여기서 기판 전극은 콘택을 통해 외부의 금속배선과 연결될 수 있다. 이 기판전극을 통해 전하저장노드(5)에 쓰기와 지우기를 할 수 있어, 부가적으로 기능이 개선될 수 있다. 특히, 기판전극과 하부 제어전극의 전압을 조절하여 또한 쓰기와 지우기를 할 수 있다.
상기 제어전극(7)이 상기 플로팅 바디(3)와 일부의 소스(8)/드레인(9) 영역과 겹치도록 형성되는 것이 바람직하다. 이 경우 제어전극(7)에 의해 전하저장노드(5)에 저장된 전하가 플로팅 바디(3)에 형성된 정공 (NMOS 소자의 경우)을 효과적으로 바디영역에 묶어두는 역할을 하여 센싱 마진을 크게 한다. 또한 도 4의 (a)와 (b)에 도시된 본 발명의 제2 실시예에 따른 단일 트랜지스터 디램 소자의 단면도를 참고하면, 상기 제어전극(7) 및 이를 둘러싼 게이트 스택이 플로팅 바디(3)와 일부의 소스(8)와 겹치도록 형성되거나, 또는 플로팅 바디(3)와 일부의 드레인(9)과 겹치도록 형성될 수 있다. 또한 상기 제어전극(7) 및 이를 둘러싼 게이트 스택이 상기 소스(8)나 드레인(9) 영역으로 약간 치우쳐서 형성될 수 있다.
상기 제어전극(7)의 길이는 상기 게이트 전극(11)의 길이보다 더 길게 형성될 수 있다. 상기 게이트 전극(11)의 물질은 도전성의 반도체, 금속, 금속산화물, 실리사이드, 이원계 금속, 금속질화물(예: TaN, TiN, WN 등) 중 하나 또는 2 이상으로 구성될 수 있다. 상기 게이트 전극(7)은 다양한 일함수의 도전성 물질로 구성될 수 있으며, 제어전극(7)의 일함수를 게이트 전극(11)의 일함수보다 크게 할 수 있다. 예를 들어 상기 게이트 전극(11)을 n+ 폴리실리콘으로 하고 상기 제어전 극(7)을 p+ 폴리실리콘으로 구현한 단일 트랜지스터 디램 셀 소자를 간단히 살펴본다. 상기 n+ 폴리실리콘 게이트에 의해 문턱전압을 높지 않게 유지할 수 있어 낮은 전압에서 읽기 동작전류를 확보할 수 있다. 특히, p+ 폴리실리콘 제어전극은 그 자체로 플로팅 바디(3)에 NMOS 소자의 경우 정공을 모으는데 유리하다. 또한 제어전극(7)에 의해 전자가 전하저장노드에 저장된 경우 높은 일함수의 제어전극(7) 효과는 유지시간 개선 및 센싱 마진 향상에 크게 도움이 된다.
도 3에 도시된 본 발명의 구조의 드레인 영역(9)에 전기적으로 연결되는 비트라인(bit-line)을 더 포함할 수 있으며, 게이트 전극(11)에 전기적으로 연결되는 워드라인(word-line)을 더 포함할 수 있다.
이하, 도 5를 참조하여 본 발명의 단일 트랜지스터 디램 소자의 제3 실시예의 구조를 설명한다. 도 5를 참조하면, 본 발명의 제1 실시예에 따른 구조인 도 3의 (a)의 기본적인 특징을 가지되 상기 소스(8), 드레인(9), 플로팅 바디(3)가 수직형 구조로 형성되어 있다. 상기 플로팅 바디 (3)의 위에는 드레인(9)이 형성되어 있고, 아래에는 소스(8)가 형성되어 있다. 상기 수직형 구조물의 하단에 형성된 소스 영역(8)은 상기 반도체 기판(1)의 상부에 수평으로 형성된 소스배선영역(17)과 연결되게 형성되고, 상기 수평으로 형성된 소스배선(17)은 낮은 저항의 배선 역할을 한다. 만약 다수의 수직형 단일 트랜지스터 디램 셀 소자가 어레이로 배치된다면 상기 수평으로 배치된 소스 배선(17)은 공통으로 연결되어 집적도를 높일 수 있다. 상기 수평으로 배치된 소스 배선 영역(17)은 게이트 전극(11)이 배치되는 방향과 나란한 방향으로 배치되거나 또는 교차되는 방향으로 배치될 수 있다. 각 소스 배선(17)은 전기적으로 격리되어 배치되거나 또는 공통으로 연결될 수 있다. 상기 수직형 실리콘 구조물의 한 쪽 측면에는 게이트 전극(11)이 게이트 절연막(10)으로 플로팅 바디(3)와 절연되어 형성된다. 상기 수직형 실리콘 구조물의 다른 한 쪽 측면에는 상기 게이트 스택과 제어전극(7)이 형성되어 비휘발성 메모리 기능을 갖도록 한다. 상기 게이트 전극(11)과 제어전극(7)의 아래에는 상기 기판(1)이나 소스배선(17)과 전기적 절연을 위한 제 5 절연막(26) 및 제 6 절연막(27)이 형성되어 있다. 또한 게이트 전극(11)의 위에는 제 7 절연막(28)이 있어 상부에 형성될 수 있는 금속 배선과 전기적 격리가 가능하다. 상기 제어전극(7) 위에는 절연막이 표시되어 있지 않지만 필요에 따라 절연막이 형성될 수 있다. 상기 수직형 단일 트랜지스터 디램 셀 소자에서, 게이트 스택은 터널링 절연막(4), 전하저장노드(5), 블록킹 절연막(6)으로 구성된다. 그림에서 도시되지 않았지만 상기 게이트 스택은 터널링 절연막(4)과 절연성의 전하저장노드(5) 만으로도 구성될 수 있다. 상기 게이트 스택, 터널링 절연막(4), 전하저장노드(5), 블록킹 절연막(6), 게이트 전극(11), 제어전극(7)에 대한 다양한 실시예는 도 3에서 언급한 내용이 그대로 적용될 수 있다. 또한 이 구조에서 드레인(9)에는 비트라인이 연결되고, 게이트 전극(11)에는 워드라인이 연결될 수 있다.
단일 트랜지스터 디램 소자를 이용한 셀 어레이
이하, 도 6, 7, 8을 참조하여 전술한 본 발명에 따른 상기 단일 트랜지스터 플로팅 바디 디램 셀 소자들을 배치하여 셀 어레이로 구현할 경우 주요 영역의 배 치에 대해 자세히 설명한다. 이들 도면에서 소스(8)/드레인(9)이나 제어전극(7)에 표시된 콘택 (contact) 영역(14)은 같은 것이지만 공정의 필요에 따라 분리되어 각각의 콘택이 형성될 수 있고, 이는 게이트 전극(11)의 콘택에도 적용된다.
먼저 도 6의 (a)는 기존의 단일 게이트로 구성된 단일 트랜지스터 디램 셀 소자를 어레이로 구현한 것을 보여준다. 2 개의 셀 소자에서 소스(8) 영역이 공유되어 셀 하나의 유효 면적을 줄이고 있다. 소스(8)에 형성된 콘택은 전기적으로 공통으로 연결된다. 같은 게이트 전극(11)을 갖는 셀 소자들의 드레인(9)은 전기적으로 서로 격리되어 비트라인에 연결될 수 있다.
도 6의 (b)는 본 발명의 소자 구조를 어레이로 배치하되 각 셀 소자의 제어전극(7)을 서로 전기적으로 독립시키는 경우를 보이고 있다. 소자의 기능은 크게 개선되지만 기존의 어레이에 비해 집적도가 떨어지는 단점이 있다. 그러나 도 6의 (b)와 같이 배치함으로써, 쓰기1 및 쓰기0 동작, 지우기, 읽기 동작에서 각 셀 소자의 제어전극을 마치 이중-게이트의 백 게이트 (back-게이트)로 활용하여 센싱 마진 및 유지시간을 크게 개선할 수 있다. 또한 현재 플로팅 바디(3)에 저장된 정보를 필요에 따라 제어전극(7)을 이용하여 비휘발성 기능을 갖는 하부 게이트 스택에 저장하여 기존의 DRAM이 갖는 휘발성의 단점을 보완할 수 있다. 또한 각 셀 소자마다 독립된 제어전극(7)을 이용하여 비휘발성 기능을 갖는 게이트 스택에 저장되는 전하의 양을 조절하여 각 셀 소자의 읽기 동작에서 발생하는 셀 소자의 산포를 줄일 수 있다. 이와 같은 기능은 지금까지 언급되지 않은 단일 트랜지스터 디램 셀 소자에 최초의 동작조건이다.
도 6의 (b) 및 도 7 및 도 8의 셀 어레이에서 게이트 전극(11)과 제어전극(7)을 나란히 또는 교차되게 배치할 수 있다. 이렇게 하여 소자의 집적도나 성능을 개선할 수 있다. 상기 언급한 것과 같이 분리된 실리콘 박막(15)에 형성된 셀 소자 2개의 소스(8)는 공통으로 연결될 수 있고, 이들 공통 소스가 각 분리된 실리콘 박막(15)에 형성된 공통 소스(8)에 전기적으로 연결되어 집적도를 개선할 수 있다. 제어전극(7)과 게이트 전극(11)의 선폭이 같거나 제어전극(7)의 경우가 넓게 표시된 것이 있는데 이는 모두 본 발명의 사상을 설명하기 위한 것이며, 필요에 따라 선폭은 변할 수 있다.
도 7의 (a)를 참조하면, 게이트 전극(11)과 교차하는 방향으로 제어전극(7)을 형성하되, 분리된 단결정 실리콘 박막(15)의 길이방향을 따라 형성되어 금속배선과 전기적 연결이 되도록 콘택이 형성되어 있다. 하나의 분리된 단결정 실리콘 박막(15)에는 2개의 셀 소자가 일렬로 배열되어 있다. 따라서 도 7의 (a)에서는 두 개의 셀 소자의 제어전극(7)이 같이 연결되어 있다. 만약 도 7의 (a)의 셀 배치가 반복된다면 분리된 단결정 실리콘 박막(15)의 길이방향을 따라 반복될 것이다. 게이트 전극(11)과 교차하는 방향으로 배열된 두 개의 분리된 단결정 실리콘 박막(15) 사이에 형성된 제어전극(7)의 콘택을 통해 4 개 셀 소자의 제어전극(7)이 하나로 연결될 수 있다. 이와 같이 상기 게이트 전극(11)과 교차하는 방향으로 배열된 2개 또는 4개 셀 소자의 제어전극(7)은 하나의 모듈형태로 상기 언급한 것과 같이 연결되고, 또한 2개 이상 모듈형태의 제어전극(7)이 서로 연결될 수 있다. 이와 같이 각 셀 소자가 아니라 모듈형태로 제어전극을 연결하면 제어전극(7)에 인가 할 수 있는 바이어스의 융통성은 떨어지지만 집적도를 개선하면서 소자의 성능을 개선할 수 있다. 사실, 배치된 인접한 셀 소자 사이의 소자특성 (예: 문턱전압)의 변화는 서로 크지 않기 때문에 공통으로 묶어서 셀 소자의 산포를 줄이기 위한 쓰기를 수행한다면 효과적일 것이다.
도 7의 (b)에서는 어레이로 배치된 셀 소자의 제어전극(7)이 게이트 전극(11)과 나란하게 형성된 것을 보인다. 여기서는 게이트 전극(11)과 교차하게 형성된 분리된 단결정 실리콘 박막(15)의 2개 소자의 제어전극(7)은 서로 전기적으로 격리되게 형성되어 있다. 독립된 게이트 전극(11)과 교차하면서 형성된 셀 소자의 제어전극(7)은 게이트 전극(11) 방향으로 서로 연결되어 형성될 수 있다. 어레이에는 다수의 독립된 게이트 전극(11)이 형성되어 있고, 따라서 다수의 상기 게이트 전극(11)을 따라 연결된 제어전극(7)이 존재하는데, 이들 제어전극(7)을 2개 이상 연결하여 어레이를 구성할 수 있다.
도 8은 본 발명의 또 다른 셀 어레이 형태를 보이고 있다. 상기 게이트 전극(11)과 교차하는 분리된 단결정 실리콘 바디(15)에 형성된 2 개의 셀 소자의 제어전극(7)은 연결되어 있고, 또한 게이트 전극(11)을 따라 이들 분리된 단결정 실리콘 바디(15)에 형성된 제어전극(7)이 서로 연결되어 있다. 도 8의 (b)에서는 도 8의 (a)에서와 같은 경우를 보이고 있으나, 각 분리된 단결정 실리콘 바디(15)에 형성된 2개 셀 소자의 제어전극(7)은 서로 격리되어 있다. 이와 같은 다양한 어레이에서 제어전극은 각 셀 소자 마다 독립적으로, 또는 다수개의 셀 소자에서 공통으로 형성되어 셀 소자의 성능이나 집적도 또는 둘 다를 개선한다.
본 발명의 소자 어레이에 대한 다른 실시예들에 있어서, 상기 단일 트랜지스터 플로팅 바디 디램 소자를 어레이로 배치할 수 있고, 이 경우 게이트 전극과 제어전극을 나란하게 또는 교차하게 배치하는 것을 포함할 수 있다.
본 발명의 소자 어레이에 대한 다른 실시예들에 있어, 상기 단일 트랜지스터 플로팅 바디 디램 셀 어레이에서, 분리된 단결정 실리콘 박막에 형성된 두개 셀 소자의 소스가 공통으로 연결되는 것을 포함할 수 있다.
본 발명의 소자 어레이에 대한 다른 실시예들에 있어, 상기 셀 어레이로 배치된 각 셀 소자의 상기 제어전극을 전기적으로 서로 격리시키는 것을 포함할 수 있다.
본 발명의 소자 어레이에 대한 다른 실시예들에 있어, 상기 셀 어레이에서 상기 게이트 전극과 교차하는 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하는 것을 포함할 수 있다.
본 발명의 소자 어레이에 대한 다른 실시예들에 있어, 상기 셀 어레이에서 상기 게이트 전극과 교차하는 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하되, 2개 이상 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하는 것을 포함할 수 있다.
본 발명의 소자 어레이에 대한 다른 실시예들에 있어, 상기 셀 어레이에서 상기 게이트 전극과 나란한 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하는 것을 포함할 수 있다.
본 발명의 소자 어레이에 대한 다른 실시예들에 있어, 상기 셀 어레이에서 상기 게이트 전극과 나란한 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하되, 2개 이상 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하는 것을 포함할 수 있다.
단일 트랜지스터 디램 소자 제조 방법
이하, 전술한 본 발명의 단일 트랜지스터 디램 소자를 제조하는 방법을 설명한다. 도 9와 도 10은 본 발명의 소자를 구현하는 제조방법의 일례에 대한 주요 공정단계를 도시한 단면도들이다.
도 9에서는 SOI (Silicon On Insulator) 웨이퍼를 이용한 제조방법의 일례를 설명한다. 도 9의 (a)에 도시된 바와 같이, 셀 소자의 소스(8)/드레인(9) 및 플로팅 바디(3)가 형성될 단결정 실리콘 박막 영역(15)을 먼저 정의한다. 도 9의 (b)에 도시된 바와 같이, 마스크를 이용하여 단결정 실리콘 박막(15) 아래에 있는 매몰 절연막 층(2)을 플로팅 바디(3) 및 일부의 소스(8)/드레인(9)이 형성되는 부분 아래에서만 선택적으로 제거하여 under-cut을 형성한다. 다음, 도 9의 (c)에 도시된 바와 같이, 터널링 절연막(4)과 전하저장노드(5)를 형성하고, 도 9의 (d)에 도시된 바와 같이 블록킹 절연막(6)과 제어전극(7)을 형성한다. 다음 도 9의 (e)에 도시된 바와 같이 게이트 절연막(10) 및 게이트 전극(11)을 순차적으로 형성하고, 도 9의 (f)에 도시된 바와 같이 소스(8)/드레인(9) 영역을 형성한 뒤, 후속 제반공정(콘택 및 금속배선 등)을 수행한다.
도 10에서는 벌크 실리콘 웨이퍼를 이용한 제조방법의 일례를 설명한다.
먼저, 도 10의 (a)에 도시된 바와 같이 상기 벌크 실리콘 웨이퍼(1)에 단결정 SiGe 박막(13)과 Si 박막(15)을 형성하고, 셀 소자의 소스(8)/드레인(9) 및 플로팅 바디(3)가 형성될 실리콘 박막 영역(15)을 정의한다. 도 10의 (b)에 도시된 바와 같이, 마스크를 이용하여 단결정 실리콘 박막(15) 아래에 있는 상기 SiGe 층(13)을 플로팅 바디(3) 및 일부의 소스(8)/드레인(9)이 형성되는 부분 아래에서만 선택적으로 제거하여 under-cut을 형성한다. 다음, 도 10의 (c)에 도시된 바와 같이, 터널링 절연막(4)과 전하저장노드(5)를 형성하고, 도 10의 (d)에 도시된 바와 같이 블록킹 절연막(6)과 제어전극(7)을 형성한다. 다음, 도 10의 (e)에 도시된 바와 같이, 남아있는 SiGe 층(13)을 제거하고 소스(8)/드레인(9) 영역을 기판(1)과 절연되도록 제 2 절연막(16)을 형성한다. 다음, 도 10의 (e)에 도시된 바와 같이 게이트 절연막(10) 및 게이트 전극(11)을 순차적으로 형성하고, 소스(8)/드레인(9) 영역을 형성한 후 후속 제반공정(콘택 및 금속배선 등)을 수행한다.
상기 언급된 것과 같이 벌크 실리콘 기판에 단결정의 SiGe 층과 단결정 Si 층을 성장한 웨이퍼를 이용하여 본 발명의 소자를 제작하는 다른 실시예를 설명한다. 상기 소스/드레인 및 플로팅 바디가 형성될 실리콘 박막 영역을 정의한 후, 마스크를 이용하여 단결정 실리콘 박막 아래에 있는 SiGe 층을 선택적으로 제거하되, 플로팅 바디 및 일부의 소스/드레인이 형성되는 부분 아래에서는 남아 있도록 한다. 상기 제거된 SiGe 영역에 제 2절연막을 형성하고, 남아있는 SiGe 층을 선택적으로 제거하여 under-cut을 형성한다. 터널링 절연막과 전하저장노드를 형성하고, 블록킹 절연막과 제어전극을 형성한다. 게이트 절연막 및 게이트 전극을 순차적으 로 형성하고, 소스/드레인 영역을 형성한 후 후속 제반공정(콘택 및 금속배선 등)을 수행한다.
상기 언급된 제조공정에 있어, 상기 제어전극(7)을 형성하는 것은 상기 제어전극(7)을 위한 물질을 형성하고, CMP (Chemical Mechanical Polishing)를 통해 평탄화를 수행한다. 필요한 부분에만 제어전극(7)을 남기고, 노출된 제어전극(7)에 비휘발성 메모리 동작이 가능하도록 하는 절연막을 선택적으로 형성한다.
도 11은 본 발명에 따른 효과 중 하나를 보이기 한 것으로, 본 발명의 이중-게이트 구조에서 여러 가지 동작전압 조건에 따른 소자의 특성을 보인다. 도 11에서 "DG"는 단순히 종래의 이중-게이트 동작만을 나타내는 것이고, "DG+M"은 본 발명에 따른 이중-게이트 구조에서 전자를 상기 전하저장노드(5)에 저장하여 비휘발성 기능이 있는 상태의 동작을 나타낸다. 점선으로 표시된 것이 단순히 완전공핍된 플로팅 바디를 갖는 이중-게이트에 대한 결과인데, 읽기1과 읽기0의 동작에서 전류차가 거의 없는 것을 알 수 있다. 따라서 센싱 마진이 거의 없다. 이중-게이트 구조에서 쓰기1 및 쓰기0 동작동안 제어전극(7)에 전압을 -1 V를 걸어준 경우 센싱 마진이 파선(dashed line)으로 표시된 것과 같이 개선된다. 이 경우 제어전극(7)에 -1 V 전압을 계속 인가해야 하므로 전력소모가 증가한다. 이중-게이트에 비휘발성 기능을 추가하고 제어전극(7) 전압은 0 V로 고정시킨 경우 상기 이중-게이트에 제어전극(7) 전압만을 제어한 경우와 유사한 센싱 마진을 보인다. 이 방식에서는 모든 셀 소자의 제어전극(7)을 전기적으로 격리시킬 필요가 없기 때문에 집적도 측면에서 효과적이다. 만약 이중-게이트에 비휘발성 메모리 기능을 추가한 "DG+M"의 결 과에 제어전극의 전압을 각 동작영역에서 조절하면 더욱 개선된 센싱 마진을 확보할 수 있음을 보인다. 단일 트랜지스터 플로팅 바디 셀 소자를 갖는 DRAM에서 상기 비휘발성 기능을 이용하여 집적도 및 특성을 개선하는 것이 본 발명에 해당한다.
본 발명에 따른 셀 소자 기술은 셀 커패시터를 사용하지 않은 DRAM 소자 및 그 동작방법에 관한 것으로서, 고집적 및 고성능 DRAM을 구현할 수 있게 된다. 따라서, 본 발명에 따른 셀 소자 및 그 제조 방법은 MOS 기반의 DRAM 셀 소자와 관련된 반도체 소자 제조 분야에 널리 사용될 수 있다.
도 1은 종래의 SOI 기판에 구현된 단일 트랜지스터 디램 소자의 단면도로서, 두 개의 구조는 게이트 길이 축소화를 보이기 위해 준비하였다.
도 2의 (a)는 종래의 이중-게이트 구조를 가지는 1T-DRAM 셀 소자의 일례이고, (c)는 기판을 하부 전극으로 이용하는 종래의 이중-게이트 구조를 가진 1T-DRAM 셀의 다른 예이며, 도 2의 (c)는 본 발명의 응용과는 다른 비휘발성 응용을 위해 제안된 이중-게이트 구조로서, 플로팅 바디 아래에 있는 전극은 전하를 저장하기 위한 플로팅 전극이고 그 아래의 기판에 제어전극이 형성되어 있다.
도 3은 본 발명의 제1 실시예에 따른 1T-DRAM 소자를 도시한 단면도들로서, 기본적으로 이중-게이트 구조를 가지고 있으며, 상부 게이트는 통상적인 MOS 소자의 게이트이고 하부 게이트는 고성능 비휘발성 기능을 갖도록 구현되어 있다. 도 3의 (a)는 하부 제어 게이트 주변에 형성된 전하저장노드가 연속적인 막으로 구현된 단면도이고, 도 3의 (b)는 전하저장노드가 나노크기의 dot으로 구현된 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 1T-DRAM 소자를 도시한 단면도들로서, 도 3의 (a)에 도시된 1T-DRAM 셀 소자구조와 거의 동일하나, 하부 제어전극의 위치를 소소 측과 드레인 측으로 치우쳐서 각각 배치한 구조를 보인다. 도 4의 (a)는 하부 제어전극이 소스 측으로 배치된 경우이고, 도 4의 (b)는 하부 제어전극이 드레인 측으로 배치된 경우를 보이고 있다.
도 5는 본 발명의 제3 실시예에 따른 1T-DRAM 소자를 도시한 단면도로서, 도 3에 따른 소자의 기본 원리를 수직형 구조로 구현한 1T-DRAM 셀 소자 단면 구조를 보이고 있다.
도 6은 1T-DRAM 셀 소자를 어레이 형태로 구현하였을 때 주요 영역에 대한 레이아웃을 보이고 있다. 도 6의 (a)는 기존의 단일 게이트를 사용하는 1T-DRAM 에레이를 보이고 있다. 도 6의 (b)는 본 발명의 1T-DRAM 셀 소자를 배치하되 하부 제어전극을 각 소자마다 독립적으로 제어할 수 있도록 배치한 경우이다.
도 7은 본 발명의 1T-DRAM 셀 소자를 에레이 형태로 배치한 주요 영역에 대한 레이아웃을 보이고 있다. 도 7의 (a)는 상부 게이트 전극과 교차하는 방향으로 하부 제어전극을 배치하되, 채널 길이방향으로 배치된 각 셀의 하부 제어전극은 공유되어 있고, 도 7의 (b)는 하부 제어전극이 상부 전극과 같은 방향으로 배치되되, 상부 전극과 교차하는 셀의 하부 제어전극은 서로 연결되도록 구성된 것을 보인다.
도 8은 본 발명의 1T-DRAM 셀 소자를 에레이 형태로 배치한 주요 영역에 대한 레이아웃을 보이고 있다. 도 8의 (a)는 도 6의 (b)와 유사한 형태로 하부 제어전극을 배치하되, 상부 전극 방향으로 형성된 하부 전극의 폭을 상부전극과 유사하게 형성한 것이고, 또한 공통 소스로 묶인 셀 소자의 하부 전극이 모두 연결되도록 구성된 것을 보인다. 도 8의 (b)는 도 8의 (a)와 유사하되 공통 소스로 묶인 셀의 하부 제어전극이 서로 분리되도록 구성된 것을 보이고 있다.
도 9는 SOI (Silicon On Insulator) 기판을 이용하여 본 발명의 1T-DRAM 셀 소자를 제작하기 위한 주요 공정단계를 나타낸 단면도들이다.
도 10은 벌크 실리콘 기판에 식각비가 다른 SiGe과 같은 물질을 성장하고 그 위에 실리콘 박막을 단결정으로 성장한 기판을 이용하여 본 발명의 1T-DRAM 셀 소 자를 제작하기 위한 주요 공정단계를 나타낸 단면도들이다.
도 11은 본 발명의 효과를 보이기 위한 소자의 transient 특성이다.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 실리콘 기판 2 : 제 1 절연막
3 : 바디 영역 4 : 터널링 절연막
5 : 전하저장노드 6 : 블록킹 절연막
7 : 하부 제어전극 8 : 소스 영역
9 : 드레인 영역 10 : 게이트 절연막
11 : 게이트 전극 12 : 나노 dot (전하저장노드)
13 : SiGe 영역 14 : 콘택(contact) 영역
15 : 실리콘 단결정 박막 16: 제 2 절연막
17 : 소스 배선
20 : 제3 절연막 21 : 제4 절연막
22 : 제1 질화막 23 : 기판전극
24 : 플로팅 전극 25 : 하부 게이트 전극
26 : 제5 절연막 27 : 제6 절연막
28 : 제7 절연막

Claims (29)

  1. 반도체 기판;
    게이트 스택;
    상기 반도체 기판 상에 위치하고 게이트 스택(stack)으로 둘러싸인 제어전극;
    상기 제어전극 위에 형성된 플로팅 바디;
    상기 플로팅 바디 좌우에 형성된 소스/드레인;
    상기 소스/드레인을 상기 반도체 기판 및 제어전극과 절연시키는 절연막;
    상기 플로팅 바디 및 상기 소스/드레인 위에 형성되는 게이트 절연막; 및
    상기 게이트 절연막위에 형성되는 게이트 전극;
    을 포함하는 단일 트랜지스터 플로팅바디 디램 소자.
  2. 제1항에 있어서, 상기 반도체 기판의 표면 영역을 1017 cm-3 이상의 높은 농도로 도우핑하거나 상기 반도체 기판의 전체 농도를 1017 cm-3 이상으로 높여 상기 반도체 기판을 기판전극으로 사용하는 것을 특징으로 단일 트랜지스터 플로팅 바디 디램 소자.
  3. 제1항에 있어서, 상기 반도체 기판에 1017 cm-3 이상의 높은 농도로 도우핑된 웰(Well)을 형성하고, 상기 웰을 기판 전극으로 사용하여 특정 셀 소자를 제어할 수 있도록 하는 것을 특징으로 단일 트랜지스터 플로팅 바디 디램 소자.
  4. 제1항에 있어서, 상기 제어전극을 둘러싸는 게이트 스택은 터널링 절연막을 포함하되, 상기 터널링 절연막은 상기 절연막과 상기 게이트 스택의 사이에는 형성되지 않는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자.
  5. 반도체 기판;
    상기 반도체 기판 상에 형성된 소스;
    상기 소스 위에 형성된 플로팅 바디;
    상기 플로팅 바디 위에 형성된 드레인;
    상기 플로팅 바디와 상기 소스 및 드레인은 수직형 구조를 형성하며, 상기 수직형 구조의 한쪽 측면에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 게이트 전극;
    상기 수직형 구조의 다른 한쪽 측면에 형성된 게이트 스택;
    상기 게이트 스택위에 형성되는 제어전극; 및
    상기 게이트 전극과 제어전극을 상기 반도체 기판으로부터 절연시기키는 절연막;
    을 포함하는 단일 트랜지스터 플로팅바디 디램 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 스택은 터널링 절연막, 전하저장노드를 구비하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자.
  7. 제6항에 있어서, 상기 게이트 스택은 블록킹 절연막을 더 구비하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자.
  8. 제6항에 있어서, 상기 전하저장노드는 박막으로 구성되거나 나노 크기의 돗(dot)로 구성되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자.
  9. 제6항에 있어서, 상기 터널링 절연막은 하나의 층으로 구성되거나, 일함수 또는 밴드갭이 다른 절연막이 2층 이상으로 구현되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자.
  10. 제7항에 있어서, 상기 블록킹 절연막은 하나의 층으로 구성되거나, 일함수 또는 밴드갭이 다른 절연막이 2층 이상으로 구현되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자.
  11. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제어전극은 도전성의 반도체, 금속, 금속산화물, 실리사이드, 이원계 금속, 금속질화물 중 하나 또는 2 이상 으로 이루어지는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자.
  12. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제어전극은 상기 플로팅 바디와 상기 소소와 드레인 영역의 일부와 겹치도록 형성되는 것을 특징으로 한 단일 트랜지스터 플로팅 바디 디램 소자.
  13. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 스택으로 둘러싸인 상기 제어전극은 상기 소스 또는 상기 드레인으로 치우쳐서 형성되는 것을 특징으로 한 단일 트랜지스터 플로팅 바디 디램 소자.
  14. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 전극은 도전성의 반도체, 금속, 금속산화물, 실리사이드, 이원계 금속, 금속질화물 중 하나 또는 2가지 이상로 구성된 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자.
  15. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 전극에 전기적으로 연결되는 워드라인을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자.
  16. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 드레인 영역에 전기적으로 연결되는 비트라인을 더 포함하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바 디 디램 소자.
  17. 제5항에 있어서, 상기 소스는 상기 수직형 구조의 하단에 형성되며, 상기 소스는 상기 반도체 기판에 연결되어 형성되되 수평의 배선 형태로 연결되는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자.
  18. 제5항 및 제17항 중 어느 한 항에 있어서,
    상기 소스 영역 아래에 상기 기판과 전기적으로 분리되도록 하는 절연막이 형성된 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자.
  19. 제1항의 상기 단일 트랜지스터 플로팅 바디 디램 소자들을 셀 소자로서 어레이 형태로 배치하고, 상기 단일 트랜지스터 플로팅 바디 디램 소자의 게이트 전극과 제어전극은 나란하게 또는 교차하게 배치하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 셀 어레이.
  20. 제19항에 있어서, 상기 단일 트랜지스터 플로팅 바디 디램 셀 어레이에서, 분리된 단결정 실리콘 박막에 형성된 두 개의 셀 소자의 소스가 공통으로 연결되는 것을 특징으로 단일 트랜지스터 플로팅 바디 디램 셀 어레이.
  21. 제 19 항에 있어서, 상기 셀 어레이로 배치된 각 셀 소자의 상기 제어전극을 전기적으로 서로 격리시켜 구성한 단일 트랜지스터 플로팅 바디 디램 셀 어레이.
  22. 제 19 항에 있어서, 상기 셀 어레이에서 상기 게이트 전극과 교차하는 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하여 구성된 단일 트랜지스터 플로팅 바디 디램 셀 어레이.
  23. 제 22항에 있어서, 상기 셀 어레이에서 상기 게이트 전극과 교차하는 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하되, 2개 이상 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하여 구성된 단일 트랜지스터 플로팅 바디 디램 셀 어레이.
  24. 제 19 항에 있어서, 상기 셀 어레이에서 상기 게이트 전극과 나란한 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하여 구성된 단일 트랜지스터 플로팅 바디 디램 셀 어레이.
  25. 제 24항에 있어서, 상기 셀 어레이에서 상기 게이트 전극과 나란한 방향으로 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하되, 2개 이상 일렬로 배열된 셀 소자들의 상기 제어전극을 전기적으로 연결하여 구성된 단일 트랜지스터 플로팅 바디 디램 셀 어레이.
  26. SOI (Silicon On Insulator) 웨이퍼의 단결정 실리콘 박막층에서 셀 소자의 플로팅 바디 및 소스와 드레인이 형성될 영역을 사전에 정의하는 단계;
    마스크를 이용하여 상기 단결정 실리콘 박막 아래에 있는 매몰 절연막 중 상기 소스 및 드레인의 일부 영역 및 플로팅 바디가 형성될 부분의 하부 영역만을 선택적으로 제거하는 단계;
    상기 매몰 절연막 중 선택적으로 제거된 영역내에 터널링 절연막과 전하저장노드를 순차적으로 형성하는 단계;
    상기 전하저장노드의 내부에 블록킹 절연막과 제어전극을 순차적으로 형성하는 단계;
    상기 소스 및 드레인 영역 및 플로팅 바디가 형성될 영역의 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막위에 게이트 전극을 형성하는 단계;
    사전 정의된 영역에 소스 및 드레인 형성하고 콘택 및 금속배선을 형성하는 단계;
    를 포함하는 단일 트랜지스터 플로팅 바디 디램 소자의 제조 방법.
  27. 벌크 실리콘 웨이퍼 기판에 단결정 SiGe 박막과 실리콘 박막을 순차적으로 형성하는 단계;
    상기 실리콘 박막에 있어서, 셀 소자의 소스/드레인 및 플로팅 바디가 형성될 영역을 사전 정의하는 단계;
    마스크를 이용하여 상기 실리콘 박막 아래에 있는 SiGe 박막 중 일부 영역을 선택적으로 제거하되, 상기 사전 정의된 플로팅 바디 및 일부의 소스/드레인이 형성되는 부분의 하부 영역만을 선택적으로 제거하는 단계;
    상기 SiGe 박막의 제거된 영역에 터널링 절연막과 전하저장노드를 형성하는 단계;
    상기 전하 저장 노드의 내부에 블록킹 절연막과 제어전극을 형성하는 단계;
    남아있는 SiGe 층을 제거하는 단계;
    상기 소스와 드레인이 형성될 영역을 벌크 실리콘 웨이퍼 기판과 절연시키는 단계;
    상기 소스와 드레인 및 플로팅 바디가 형성될 영역의 상부에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;
    소스/드레인 영역을 형성하고, 콘택 및 금속배선을 형성하는 단계;
    를 포함하는 단일 트랜지스터 플로팅 바디 디램 소자의 제조 방법.
  28. 벌크 실리콘 웨이퍼 기판에 단결정 SiGe 박막과 실리콘 박막을 순차적으로 형성하는 단계;
    상기 실리콘 박막에 있어서, 셀 소자의 소스/드레인 및 플로팅 바디가 형성될 영역을 사전 정의하는 단계;
    마스크를 이용하여 상기 실리콘 박막 아래에 있는 SiGe 박막 중 일부 영역을 선택적으로 제거하되, 플로팅 바디 및 일부의 소스/드레인이 형성될 영역의 하부 영역은 남아 있도록 하는 단계;
    상기 SiGe 박막에서 선택적으로 제거된 영역에 절연물질을 채우는 단계;
    상기 남아있는 SiGe 박막을 선택적으로 제거하는 단계;
    상기 선택적으로 제거된 SiGe 박막 영역에 터널링 절연막과 전하저장노드를 순차적으로 형성하는 단계;
    상기 전하저장 노드의 내부에 블록킹 절연막과 제어전극을 형성하는 단계;
    상기 소스와 드레인 및 플로팅 바디가 형성될 영역의 상부에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;
    소스/드레인 영역을 형성하고, 콘택 및 금속배선을 형성하는 단계;
    를 포함하는 단일 트랜지스터 플로팅 바디 디램 소자의 제조 방법.
  29. 제26항 내지 제28항 중 어느 한 항에 있어서,
    상기 블록킹 절연막과 제어전극을 형성하는 단계는
    상기 블록킹 절연막을 형성한 후 제어전극용 물질을 증착하는 단계,
    증착된 제어전극용 물질을 평탄화하는 단계,
    평탄화된 제어전극용 물질을 패터닝하여 제어전극을 형성하는 단계,
    형성된 제어전극에 비휘발성 메모리 동작이 가능하도록 선택적으로 절연막을 형성하는 단계
    를 구비하는 것을 특징으로 하는 단일 트랜지스터 플로팅 바디 디램 소자의 제조 방법.
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