KR101050034B1 - 상이한 도전성 타입 영역들에 유리한 게이트들을 포함하는플로팅 바디 메모리 셀 - Google Patents

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데이비드 엘. 켄스케
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Abstract

플로팅 바디 메모리 셀(FBCs) 제조 방법 및 상이한 도전성 타입의 영역에 유리한 게이트가 사용되는 결과적인 FBC가 기술된다. 일 실시예에서, 더 두꺼운 절연체를 갖는 p 타입 백 게이트가 더 얇게 절연된 n 타입 프론트 게이트와 함께 사용된다. 정렬불량을 보상하고, 상이한 산화물 및 게이트 물질이 제조되도록 하는 공정이 기술된다.
플로팅 바디 메모리 셀, 프론트 게이트, 백 게이트, 비대칭 게이트 구조

Description

상이한 도전성 타입 영역들에 유리한 게이트들을 포함하는 플로팅 바디 메모리 셀{FLOATING BODY MEMORY CELL HAVING GATES FAVORING DIFFERENT CONDUCTIVITY TYPE REGIONS}
본 발명은 동적 랜덤 액세스 메모리(DRAM) 및 이중 게이트를 갖는 디바이스분야에 관한 것으로, 특히 플로팅 바디 셀(FBCs)로도 알려진 플로팅 바디를 갖는 트랜지스터를 사용하는 것들에 관한 것이다.
가장 일반적인 DRAM 셀은 캐패시터에 전하를 저장하고 단일 트랜지스터를 사용하여 그 캐패시터에 액세스한다. 최근에, 트랜지스터의 플로팅 바디에 전하를 저장하는 셀이 제안되어 왔다. 백 게이트(back gate)는 플로팅 바디에서 전하를 유지하도록 바이어스된다.
한가지 제안에서, 산화층은 실리콘 기판상에 형성되고, 액티브 디바이스용 실리콘층은 산화층(SOI 기판)상에 형성된다. 플로팅 바디는 실리콘층으로부터 정의되고, 기판은 백 또는 바이어스드 게이트(biased gate)로서 사용된다. 이러한 배치의 한가지 문제점은 두꺼운 산화층 때문에 백 게이트에 비교적 높은 전압이 요구된다는 것이다. 이러한 구조 및 다른 구조를 위해, FBC는 최첨단의 게이트 길이 에 맞게 크기가 조절될 때, 바디에서 여분의 홀을 유지하도록 높은 전압의 백 게이트 바이어스 또는 더 얇은 백 게이트 산화층을 사용할 필요가 있다. 백 게이트 계면에 수집된 홀들은 백 게이트/플랫 밴드(flat-band)의 전위차 및 게이트 산화층의 두께에 종속한다. 산화층이 얇아짐에 따라, 게이트 누설은 커지고, 이는 저장된 전하를 소거하는 효과를 갖는 전자 터널링을 일으킨다.
전술한 상대적으로 높은 바이어스 전위를 감소하기 위해, 이중 게이트 플로팅 바디 및 실리콘 기둥(pillars)의 사용을 포함하여 몇몇 구조가 제안되었다. 이들 구조는 제조하기가 어렵다. 이러한 기술 및 다른 관련 기술은 C. Kuo , IEDM , Dec. 2002, following M. Chan Electron Device Letters, Jan 1994; C. Kuo , IEDM , Dec. 2002, "A hypothetical Construction of the Double Gate Floating body Cell"; T. Ohsawa , et al., IEEE Journal of Solid-State Circuits , Vol. 37. No. 11, November 2002; David M Fried , et al ., " Improved Independent Gate N type FinFET Fabrication and Characterization ", IEEE Electron Device Letters , Vol . 24, No. 9, September 2003; Highly Scalable FBC with 25 nm BOX Structure for Embedded DRAM Applications, T. Shino , IDEM 2004, pgs 265-268; T. Shino , IEDM 2004, "Fully-Depleted FBC (Floating Body Cell) with enlarged signal Window and excellent Logic Process Compatibility"; T. Tanaka , IEDM 2004, "Scalability Study on a Capacitorless IT-DRAM: From Single-gate PD- SOI to Double-gate Fin DRAM; 미국 특허 출원 제 2005/0224878 호; 및 "Independently Controlled, Double Gate Nanowire Memory Cell with Self-Aligned Contacts" 라는 명칭으로 2005년 12 월 28일 출원된 미국 특허 출원 제 11/321,147 호에 기술되어 있다.
벌크 기판에 형성된 다른 플로팅 바디 메모리는 Symposium on VLSI Technology Digest of Technical Papers, page 38, 2005 by R. Ranica, et al.에 기술되어 있다. 기술된 바와 같이 플로팅 p 웰(well)은 얕은 트렌치 절연 영역(trench isolation region)과 하부 n 웰에 의해 인접 디바이스로부터 절연된다. 드레인 장애(drain disturbance)는 동일한 칼럼에 있는 디바이스가 판독되거나 기록될 때 발생한다. 소스, 드레인 및 바디 사이와, 소스, 바디 및 n 웰 사이의 기생 바이폴라 트랜지스터는 장애 상태에서 전하 손실을 일으킬 수 있다. 본 발명에 따른 일 실시예에서 볼 수 있는 바와 같이, 이러한 문제가 처리된다. 높은 바이어스 전압과 관련된 다른 문제도 처리된다.
다음의 설명에서 메모리 및 메모리 제조 방법이 설명된다. 본 발명에 대한 철저한 이해를 제공하기 위해, 특정한 도전성 타입과 같은 많은 특정한 세부 사항이 설명된다. 본 기술 분야에서 통상의 지식을 가진자에게는 본 발명이 이들 특정한 세부 사항 없이도 실시될 수 있음이 자명할 것이다. 다른 경우에 있어서, 본 발명을 불필요하게 불명료하지 않도록 하기 위해 공지된 공정 단계와 회로는 상세하게 설명되지 않았다.
플로팅 바디 셀 동작 및 종래 기술의 디바이스
단일 메모리 셀이 도 1에 개략적인 형태로 도시된다. (도 2의 박스(250)와 같은) 산화층에 형성되고, 예를 들어, 단결정 실리콘층으로부터 에칭된 반도체 라인, 바디 또는 핀(120)의 일부분이 예시되어 있다. 바디(120)는 바디의 대향 단부에 배치되어 채널 영역(100)을 정의하는 한 쌍의 이격되고 도핑된 영역(110 및 130)을 포함한다. 일 실시예에서, 채널 영역은 p 타입 영역이고, 소스 영역(130)과 드레인 영역(110)은 n 타입 도펀트(dopant)로 더 많이 도핑된다. 채널 영역은 그의 대향 측면에 인접하여 두 가지 다른 도핑 레벨로 도핑될 수 있다.
프론트 게이트(140) 및 백 게이트(150)로 구분되는 한 쌍의 게이트가 바디(120)를 중심으로 형성된다. 게이트(140 및 150)는 실리콘 바디(120)의 채널 영역(100)으로부터 산화층 또는 고 유전체층(high k dielectric layers)(160 및 170)에 의해 각각 절연된다. 도 1에서 게이트는 도면을 단순화하기 위해 바디의 대향하는 측면에 도시되어 있다. 셀에 대한 보다 정확한 도면은 도 2의 사시도에 도시된다. 셀은 전형적으로 메모리에서 셀 어레이로 형성된다.
도 1의 메모리 셀은 메모리의 주변 회로에 연결된 4 단자 디바이스이다. 예시된 n 채널 실시예에 있어서, 소스 영역은 접지에 연결되고, 백 게이트(150)는 바이어스 소스(일정한 전위), 예를 들어, -1 볼트에 연결된다. 드레인 단자(110)는 메모리에서 비트 라인(230)에 연결된다. 프론트 게이트(140)는 메모리의 워드 라인(240)에 연결되어, 셀의 선택을 허용한다. 설명되는 바와 같이, 셀은 동적 랜덤 액세스 메모리 셀이고, 그와 같이 저장된 데이터는 주기적인 리프레싱(refreshing)이 필요하다.
먼저, 도 1의 셀은 전하를 저장하지 않고, 게이트(140)에 연결된 워드 라인 에 양전위를 인가함으로써 셀이 선택된다고 가정한다. 또한, 2진수 1은 전하의 저장으로 표현되듯이 셀에 저장(기록)될 것이라고 가정한다. (이진수 0은 전하의 부재를 나타낸다). 증폭기(190)는, 전형적으로, 전계 효과 트랜지스터에서 일어나는 것과 같이 비트 라인(230)에 양전위를 제공하여 바디(120)의 채널(100)의 반전 채널(210)에서 전도를 일으킨다. 이것이 발생하면, n 채널로 구현된 경우 (보통 충돌 이온화의 결과로서) 충돌 이온화로부터 생성된 홀은 게이트에 인가된 바이어스의 영향으로 게이트(150)를 향하여 이동한다. 이들 홀은 전위가 워드 라인(240)으로부터 제거되고 그 전위가 비트 라인(230)으로부터 제거된 후 바디 영역(120)의 저장 장치(200)에 남는다. 셀에 데이터를 기록하는 데에는 다른 충전 메커니즘이 사용될 수 있다. 예를 들어, 게이트-유도 드레인 누설(GIDL)은 또한 상이한 바이어스 세트(VFG<0, Vd>0, VBG<0)에서 전자/홀 쌍을 생성한다.
셀이 이진 1 또는 이진 0을 저장할지 여부를 결정할 필요가 있다고 가정한다. 셀은 워드 라인(230)에 양전위를 인가함으로써 선택된다. 셀의 임계 전압은 홀이 영역(200)에 저장되는지 여부에 따라 달라진다. 셀은 낮은 임계 전압을 갖는다. 즉, 전하가 영역(200)에 저장될 때 더 쉽게 전도한다. 이러한 임계 전압의 변화는 센스 증폭기(180)에 의해 감지되고, 그 셀이 이진 1 또는 이진 0을 저장하고 있는지 여부에 대한 판단을 제공한다. 판단은 I/O 출력 라인으로 제공되거나 셀의 상태를 리프레쉬하는 리프레쉬 회로에 제공된다.
셀의 임계 전압은 판독된 전류를 교차 결합(cross-coupled) 센스 증폭기에서 기준 전류와 비교하여 결정될 수 있다. 기준 전류는 상태 "1"인 셀과 상태 "0"인 다른 셀로 이루어진 한 쌍의 기준 셀에 대해 평균함으로써 설정될 수 있다.
동적 메모리 셀의 한가지 특성은 그의 보유 시간(retention time)이다. 이는 이진 상태를 나타내는 저장된 전하를 복구하는데 필요한 리프레쉬 사이클 간의 시간이다. 이상적으로, 보유 시간은 셀을 리프레쉬하는 것과 관련되는 오버헤드를 줄이고, 셀이 액세스되는 구간을 더 길게 하기 위해 가능한 한 길어야 한다. 이상적으로, 보유 시간은 판독 전압, 셀 크기 등과 같은 다른 셀 특성에 부정적인 영향을 미치지 않고 증가되어야 한다. 후술하는 바와 같이, 셀 크기 또는 바이어스 전압을 증가시키지 않고도 개선된 보유 시간이 획득된다. 이는 후술하는 바와 같이 비대칭 게이트 구조에 의해 달성된다.
종래 기술의 FBC에 있어서, 셀은 도 2의 박스(250)에서 제조된다. 박스(250)는 도시되지 않은 실리콘 기판상에 형성된다. 메모리용 액티브 디바이스는, 예를 들어, 박스(250)에 배치된 단결정 실리콘층에서 제조된다. 이 SOI 기판은 반도체 산업에서 잘 알려져 있다. 예를 들면, 실리콘층을 기판상에 결합한 다음 이것이 비교적 얇아지도록 실리콘층을 평탄화함으로써 제조된다. 이러한 비교적 얇고, 낮은 바디 효과를 갖는 층이 액티브 디바이스에 사용된다. 예를 들어, 매몰 산화층(buried oxide layer)을 형성하기 위해 실리콘 기판에 산소를 주입하는 것을 포함하여 SOI 기판을 형성하는 다른 기술들이 알려져 있다. 도 2의 종래 기술의 디바이스에서, 게이트(140 및 150)는 핀(120) 및 소스 영역(130)과 함께 예시되어 있다.
비대칭 게이트 구조를 갖는 FBC 의 실시예 및 그 장점
이제 도 3을 참조하면, FBC의 일 실시예에서, 핀(264)은 매몰 산화물(260)상에서 제조된다. 핀(264)의 소스 영역(263)이 예시되어 있다. 프론트 게이트(261)와 백 게이트(262)는 질화 실리콘(silicon nitride) 부재(265)에 의해 분리된 것으로 도시되어 있다. 도 2의 구조와 달리, 도 3에서 게이트 구조(261 및 262)는 다르다. 각각의 게이트에 대한 메탈의 일함수는 상이하고/상이하거나 게이트 산화층의 두께는 상이하다. n채널 실시예의 경우, 게이트(261)는 n+ 도핑된 폴리실리콘(polysilicon) 게이트 또는 n 채널 디바이스에 유리한 일함수를 갖는 메탈일 수 있는 반면, 게이트(262)는 p+ 도핑된 폴리실리콘 게이트 또는 p 채널 디바이스에 유리한 일함수를 갖는 메탈일 수 있다. 이들 게이트 하부는 각각 n+ 게이트와 p+ 게이트로서 지칭된다. 메탈로 제조될 경우, 전형적으로 고 유전체가 사용된다.
메탈 산화 유전체와 같은 고 유전체 상수(k)를 갖는 게이트 유전체는, 예를 들어, HfO2 또는 ZrO2, 또는 PZT 또는 BST와 같은 다른 고 유전체이다. (이하에서 게이트 산화층으로서 지칭됨.) 게이트 유전체는 원자층 증착(atomic layer deposition: ALD) 또는 화학 기상 증착(chemical vapor deposition: CVD)과 같은 어떤 공지된 기술에 의해 형성될 수 있다. 또는, 게이트 유전체는 성장된 유전체일 수 있다. 예를 들어, 게이트 유전체는 습식 또는 건식 산화 공정으로 성장된 이산화 규소 필름일 수 있다.
n 채널 실시예의 경우, p+ 게이트는 더 두꺼운 산화층을 구비하여 전하의 전송을 막고 그에 따라 보유성을 개선한다. 더욱이, 핀의 백 게이트 측에는 소스/드 레인 팁(tip) 주입 영역이 형성되지 않는다.
메탈 게이트는 게이트 산화층에 형성된다. 일 실시예에서, 게이트 물질은 텅스텐, 탄탈륨 및/또는 질화물과 그 합금과 같은 메탈 필름으로 구성된다. n 채널 디바이스에 있어서, 3.9 내지 4.6 eV 범위의 일함수가 사용될 수 있다. p 채널 디바이스에 있어서, 4.6 내지 5.2 eV 범위의 일함수가 사용될 수 있다. 따라서, n 채널 및 p 채널 트랜지스터 둘 다를 갖는 기판에 있어서, 두 개의 별도의 메탈 증착 공정이 사용될 필요가 있을 수 있다. 게이트의 나머지는 후술하는 일 실시예에서와 같이 다른 메탈 또는 폴리실리콘으로 이루어질 수 있다.
도 2 및 도 3의 디바이스에 대한 홀 누적의 비교가 도 4에 도시되어 있다. 화살표(150)는 게이트 전압의 함수로서 도 2의 게이트(150)와 관련된 홀 누적을 나타내는 라인을 가리킨다. 백 게이트(150)는 n+ 게이트인 것으로 가정한다. 유사하게, 화살표(262)는 도 3의 게이트(262)에 대한 홀 누적과 관련된 라인을 가리킨다. 백 게이트(262)는 p+ 게이트인 것으로 가정한다. 도 2의 게이트(150)에 -1.5 볼트의 전압이 인가된다고 가정하면, 도 3의 게이트(262)에 단지 -0.4볼트의 전압이 인가되어도 동일한 홀 밀도가 얻어질 수 있다. p+ 게이트는 주어진 전압에서 도 2의 그의 대응 n+ 게이트보다 실질적으로 더 많은 홀을 흡인한다.
바디에서 게이트로의 터널링 장벽에 대한 도 5의 WKB 근사는 도 6의 전송 확률 대 전압 그래프를 나타내는데 사용되었다. 도 6에는 저장된 전하를 효과적으로 소거하는 전하 전달 확률이 예시되어 있다. 도 6은 세 가지 근사를 예시한다. 즉, 하나는 p+ 게이트, 다른 하나는 n+ 게이트, 그리고 나머지 하나는 중간 갭 게 이트를 갖는 중간 경우이다. 알 수 있는 바와 같이, 도 2의 실시예에 대한 경우인 n+ 게이트에 대한 전송 확률은 도 3의 p+ 게이트를 사용한 경우와 비교할 때 약 4 자리 정도 더 높다. 중간 갭 게이트조차도 두 자리수 정도의 개선을 제공한다. 전송 확률은 보유 시간에 직접 영향을 미친다. 저하된 전자 전송 확률로 인해, FBC의 보유시간은 n 채널 FBC에서 p+ 백 게이트 경우에서와 같이 개선된다.
도 3의 구조를 실현하는데 있어서 한가지 시도는, 특히 핀이 공정의 임계 치수로 어레이에 형성될 때, 두 개의 다른 게이트 산화물 및/또는 게이트 물질의 제조물을 마스킹하는 것이다. 마스킹 공정에서는 완벽한 정렬이 거의 불가능하기 때문에, 일반적으로 정렬불량 상태를 보상하기 위해 몇몇 메커니즘이 사용된다. 후술하는 바와 같이, 정렬불량이 보상됨으로써 주어진 공정과 관련된 가장 작은 기하학적 배열에서 도 2의 디바이스의 제조가 가능하다. 더욱이, 후술하는 바와 같이, FBC는 동일한 벌크 기판상에서 로직 디바이스로서 제조된다.
비대칭 게이트 구조를 갖는 FBC 제조
후술하는 공정은 메모리 어레이에서 FBC의 제조에 초점을 맞춘다. 어레이가 집적 회로의 한 섹션에서 제조되는 반면, 그 메모리에 대한 주변 회로 또는 프로세서에 사용되는 것과 같은 다른 로직 회로는 다른 섹션에서 제조된다. 더욱이, 이하의 설명은 벌크 기판상에서의 셀의 형성과 관련되지만, 도 3에 도시된 SOI와 같은 다른 기판이 사용될 수 있다.
도 7a는 FBC와 로직 회로가 제조되는 p 타입 기판(300)의 섹션을 예시한다. 본 실시예에서 기판은 보통의 단결정 p 타입 실리콘(벌크) 기판이다. (바디가 SOI 기판을 사용하기 때문에 그러한 바디는 직관적으로 플로팅하지 않지만, "플로팅" 바디라는 용어는 벌크에 형성된 바디에 사용된다.) 메모리 디바이스는 p 타입으로 남아있는 기판의 상부 영역 아래에 형성된 n 웰(310)에서 제조된다. 도 7B는 기판의 다른 부분을 예시한다. p 웰(312)은 n 채널 트랜지스터가 제조된 위치에 형성된다. n 웰(314)은 p 채널 트랜지스터가 제조된 위치에 형성된다. 원하는 도전성 타입을 갖는 로직 트랜지스터가 필요한 위치에 배치될 수 있도록, n 웰(310), p 웰(312) 및 n 웰(314)이 기판에서 분산될 수 있다.
기판(300)은 전형적으로 행해지는 것처럼 기판상에 초기에 성장된 패드 산화층(320)을 갖는다. 다음으로, 질화 실리콘층이 기판상에 증착되고, 마스킹 및 에칭되어 도 7a에 도시된 하드 마스킹 부재(325) 및 도 7B에 도시되지 않은 대응하는 부재를 형성한다. 이들 부재는 로직 섹션에서뿐만 아니라 메모리 어레이 섹션 모두에서 핀을 정의하는데 사용된다. 통상의 트렌치 공정은 또한 기판의 메모리 섹션과 로직 섹션 둘 다의 질화물 부재(325) 사이에서 트렌치(315)를 형성하는데 사용된다. 평탄화 단계는 도 7a 및 7b에 도시된 평평한 표면을 제공하는데 사용된다. 다음으로, 질화 실리콘 부재가 로직 섹션에서만 제거된다. 이는 도 7a 및 7b에 도시된 공정에서의 요점이다.
다음으로, 도 8a 및 8b에 도시된 바와 같이, 플라즈마(건식) 에칭 단계가 도 7a 및 7b의 트렌치 산화물 영역(315)을 에치 백(etch back)하는데 사용된다. 이는 시간 설정 에칭(timed etch)으로, 도 8a 및 8b에 도시된 바와 같이 트렌치 절연체(315)의 일부를 남긴다. 이렇게 하면, 도 8a의 핀(350)이 나타난다. 이들 핀은 FBC에 사용된다. 마찬가지로, p 웰(312)의 핀(330)과 n 웰(314)의 핀(340)은 유사하게 나타난다. 본 에칭 단계는 또한 로직 섹션에서 산화층(320)을 제거하는 반면, 산화층320)은 질화 실리콘 부재(325)의 보호로 메모리 섹션에 남아있음을 주목해야 한다. 핀(330)은 n 채널 로직 3중 게이트 트랜지스터에 사용되는 반면, 핀(340)은 p 채널 로직 3중 게이트 트랜지스터에 사용된다.
이제, 도 9a 및 9b를 참조하면, 제1 게이트 유전층(326)은 전체 기판 위에 블랭킷(blanket) 증착으로 형성된다. 성장된 산화층이 대신 사용될 수 있다. 일 실시예에서, 이는 이산화 실리콘 또는 다른 산화물의 피착층이다. 알 수 있는 바와 같이, FBC의 백 게이트가 형성된 곳을 제외하고 이 유전층은 이어서 제거되고, 백 게이트에 여분의 절연 두께를 제공하는 것이 바로 이 층이다.
이제, SLAM(sacrificial light absorbing material) 층(360)이, 예를 들어, 스핀-온(spin-on) 공정을 이용하여 전체 기판 위에 형성된다. 다른 희생층(sacrificial layer)이 SLAM 대신에 사용될 수 있다. 평탄화된 후의 SLAM(360)은 도 10a 및 도 10b에 도시되어 있다.
도 11a에 예시된 바와 같이, 마스킹 부재(361)는 기판의 어레이 섹션에서 핀(350)의 인접 쌍 위에 포토레지스트(photoresist)층으로 형성된다. 마스킹 부재(360)는 메모리 어레이 섹션에서 모든 다른 핀 사이의 영역에 노출된 채로 남는다. 이때, 마스킹 부재는 어레이의 로직 섹션에서 형성되지 않는다. 다음으로, 노출된 SLAM층은 보통의 습식 에천트로 에칭되어 도 11a 및 11b에 도시된 구조가 얻어진다.
도 11a에서 마스킹 부재(361)를 핀 구조의 에지와 정확하게 정렬하는 것은 어려울 것이라는 점에 주목해야 한다. 보다 전형적으로, 마스크는 하부 핀과 함께 정확한 레지스트리에 있지 않을 것이다. 도 11a에서 점선(362)은 마스크가 하부 구조에 대해 좌측으로 이동되어 있는 전형적인 마스크 정렬을 도시한다. 습식 에천트가 사용되어도, SLAM은 화살표(363)로 도시된 영역에서 제거된다. 이러한 마스크 정렬불량에 대한 허용오차는, 알 수 있는 바와 같이, 실제 공정이 각 FBC의 양 측면에서 다른 게이트 구조를 제공하도록 한다.
이제, 포토레지스트 부재(361)는 제거되고 습식 에칭 단계가 이어져서 기판의 어레이 섹션과 로직 섹션에서 노출된 모든 산화층을 제거한다. 만일 사용된 산화층이 SiO2인 경우, 이것이 제거된 후 부재(361)가 제거됨을 주목하자. 산화층이 고 유전물질(high-k material)인 경우, 부재(361)가 제거된 후 제거될 수 있다. 다음으로, 잔여 SLAM가 제거되어 도 12a 및 12b에 도시된 구조가 얻어진다. 도 12a에서 산화층(326)은 영역(366)으로 도시된 다른 핀의 쌍(350) 사이에 남아있고, 도 12a에 도시된 중간 영역(365) 사이에는 산화층이 남아있지 않음을 알 수 있다. 따라서, 도 12a의 평행하고, 이격된 핀들을 보면, 두 개의 인접 핀으로부터 서로 마주하는 표면은 (영역 366 내에서) 유전체를 갖는 반면, 영역(365)을 갖는 다음의 두 개의 마주하는 표면은 유전체를 갖지 않는다. 후술하는 바와 같이, 영역(366)은 FBC를 위한 백 게이트용으로 사용된다. FBC는 하나의 셀이 핀의 우측에 그의 백 게이트를 갖고, 다음 셀이 그 핀의 좌측에 그의 백 게이트를 갖도록 배치된다. 산화층은 도 12b에 도시된 바와 같이 로직 섹션에서 핀(330 및 340)에 남지 않는다.
그 다음에, 게이트 산화물(367)은 전체 기판 위에 형성되고, 이 산화물은 로직 섹션에서 p 및 n 채널 트랜지스터 둘 다에 대한 산화물이며, FBC의 프론트 게이트에 대한 게이트 산화물일 것이다(도 13a 및 13b 참조). 또한, 이 산화물은 논의된 고 유전물질과 같은 임의의 절연체일 수 있다. 이제, FBC의 백 게이트(영역 366)에는 두 개의 산화물 층(326 및 367)이 있어, 도 5 및 6을 참조하여 설명된 바와 같이 전하의 전달을 막는데 필요한 두꺼운 산화물을 공급한다.
이제, p 타입 디바이스 또는 폴리실리콘 p-도핑된 폴리실리콘 게이트층에 적합한 일함수를 갖는 게이트 메탈 층의 블랭킷 증착이 메모리 섹션 및 로직 섹션 둘다를 포함하는 전체 기판 위에 형성된다. 메탈이 사용된 경우, 층(375)은 p 채널 디바이스에 적합한 일함수 (예를 들어 4.6 에서 5.2 eV)를 가져서 도 4를 참조하여 설명된 장점을 획득한다. 다음으로, 다른 SLAM 층이 증착되고, 기판이 평탄화된다. 도 11a에 도시된 마스킹 단계가 다시 반복된다. 그러나, 이때 마스킹 부재는 또한 p 채널 트랜지스터에 대한 p 메탈을 보호하도록 n 웰(314)에 형성된다. 습식 에칭이 다시 사용되어 노출된 SLAM과 SLAM에 의해 보호되지 않는 p 메탈을 제거한다. 더 엄격한 설계 규칙을 위해, SLAM은 먼저 건식 에칭으로 에칭되고 이어서 습식 에칭되어, 모두 습식 에칭된 경우 pmos 및 nmos 사이에 필요한 공간을 줄일 수 있다. 결과적인 구조는 도 14a 및 14b에 도시되어 있다. 도 14a에서, 메모리 섹션에서의 결과적인 SLAM 부재(370)는 영역(366)을 보호한다. 볼 수 있는 바와 같 이, SLAM(370) 하부에는 p 메탈 층(375)이 있다. 유사하게, 로직 섹션의 n 웰 구조를 커버하는 SLAM 마스킹 부재(370)는 p 메탈(375)을 보호하고, 이어서 p 메탈(375)은 p 채널 트랜지스터의 게이트에 사용될 수 있다.
메탈 게이트 물질(375)은 도 14b에서 두 개의 인접 핀(340) 위로 연속해서 연장된 것으로 도시된다. 추후 공정에서 게이트는 p 웰(312)의 인접 핀 위에 형성된다. 가장 흔하게, 기판의 로직 섹션은 개별 트랜지스터를 형성하기 위해 게이트들이 단일 핀 위에만 연장하도록 형성된다. 몇몇 경우에, 단일 게이트는 도시된 바와 같이 둘 이상의 트랜지스터를 구동한다. 핀의 간격이 변경될 수 있거나 로직 섹션에서 개별의 3중 게이트 트랜지스터를 형성하는데 다른 공정이 사용될 수 있음을 인식할 것이다.
층(375)의 형성 및 선택적인 에칭에 이어서, SLAM(370)의 나머지가 제거된다. 이제, n 메탈 게이트 물질이 기판 위에 증착된다. 이러한 메탈은 n채널 디바이스에 대해 게이트 산화층의 위뿐만 아니라 p 메탈 위에도 증착된다. p 메탈에 대한 일함수는 p 채널 디바이스 및 FBC의 백 게이트에 대한 n 메탈의 중첩에 의해 영향받지 않는다.
다음으로, 폴리실리콘층(380)의 블랭킷 증착에 이어서 평탄화를 통해, 도 15a 및 도 15b에 도시된 구조가 얻어진다. 평탄화 후, 게이트는 도면에 도시된 단면과 직각 방향으로 원하는 게이트 길이로 패터닝될 수 있다. 영역(366)에서 FBC의 백 게이트는 두 개의 산화층(326 및 327)과, p 메탈(375) 및 상부 n 메탈(376)의 두 개의 메탈층을 갖는다. FBC의 프론트 게이트인 영역(365)에는 단일 산화 층(367)과 단일 n 메탈(376)만 있다. 각각의 백 게이트는 두 개의 인접 셀을 제공하고, 유사하게 각각의 프론트 게이트는 두 개의 인접 셀을 제공한다.
다시 도 3을 참조하면, 도 7 내지 도 15에 대해 설명된 공정은 어레이 섹션에서 게이트 구조와 로직 섹션에서 대응하는 게이트 구조의 형성을 포함한다. 그러므로, 이들 도면은 게이트 영역을 통해 본 것이다. 그러나, 도 16a 및 16b는 도 3의 섹션 라인 16-16에 의해 일반적으로 도시된 바와 같은 게이트로부터 이격된 핀 영역을 통해 취해진 단면, 입면도이다. 도 16a에 도시된 공정 단계에서 산화층(320) 및 질화 실리콘층(325)은 여전히 핀 위에 있고, 볼 수 있는 바와 같이, 이는 팁 주입을 용이하게 해준다.
이제, 도 10a 및 11b의 SLAM 및 마스킹 단계는 도 16a에 도시된 SLAM 부재(390)를 형성하도록 반복된다. 또한, 통상의 포토레지스트층(391)은 기판의 n 웰 로직 섹션에서 마스크 및 에칭되어 p 채널 디바이스의 사이트를 보호한다. 두 가지 경사진 이온 주입(angled ion implantation) 단계는 도 16a 및 16b에 도시된 바와 같이 n 타입 팁 소스 및 드레인 영역을 형성하는데 사용된다. 부재(390)로 인해, 핀(350)의 일 측면만이 주입되고, 이 측면은 FBC의 프론트 게이트에 인접한 영역에 해당한다. 핀(350)에서 이들 팁 주입 영역은 전술한 바와 같이 셀의 백투백(back-to-back) 배치로 인해 핀의 좌우 측면 사이를 교대한다.
다음으로, 각각 로직 섹션에서 p 채널 디바이스를 위한 팁 주입, (사용된다면) 헤일로 주입(halo implants), 및 스페이서(spacer)의 형성을 포함하여, n 채널 디바이스와 p 채널 디바이스 둘 다를 위한 메인 소스 및 드레인 영역의 도핑을 허 용하도록 로직 및 메모리 섹션에서 각각 3중 게이트와 2중 게이트 디바이스를 제조하는데 일반적인 공정이 사용된다.
마지막으로, 도 17에 도시된 바와 같이, 실리사이드(silicide) 또는 살리사이드(salicide)가 폴리실리콘에 형성되어 프론트 및 백 게이트를 완성한다.
여러 가지 대안 공정, 단계 및 단계 순서는 전술한 구조를 제공하는데 사용될 수 있다. 예를 들어, 도 13a에 도시된 바와 같이 두꺼운 산화층(326)이 더 얇은 산화층(367) 이전에 형성되지만, 이들 공정은 반대로 될 수 있다. 얇은 산화층(367)과 이를 보호하는데 사용되는 SLAM층이 먼저 형성될 수 있는 반면, 더 두꺼운 산화층이 백 게이트를 위해 형성된다. 유사하게, 도 14a 및 14b에서, p 메탈 게이트가 먼저 형성된 다음 필요한 경우 SLAM층에 의해 보호되지만, n 메탈 게이트가 먼저 형성되고 이어서 p 메탈이 형성된 n 채널 디바이스를 위해 SLAM 층에 의해 보호될 수 있다. 다른 대안 공정 단계 및 순서는 전술한 공정과 함께 사용될 수 있다.
하부 백 게이트 및 상부 트랜지스터를 갖는 실시예
도 18은 메모리 어레이가 전술한 실시예에서 백 게이트의 기능을 수행하는 하부 게이트를 포함하는 다른 실시예의 평면도이다. 도 18의 하부 게이트(415)는 볼 수 있는 바와 같이 핀으로 둘러싸여 있고, FBC내에서 홀을 보유하도록 바이어스된다. 상부 게이트는 FBC의 워드 라인으로서 동작한다. 비트 라인은 워드 라인과 직각 방향으로 드레인에 연결된다. 개별의 셀은 서로 절연될 필요는 없지만, 컷 마스크(cut mask)를 사용하여 레이아웃 영역에 작은 영향을 미치는 확산 절연 공정 이 사용될 수 있다. 트랜지스터 사이의 절연으로도 셀 영역은 각 셀 또는 셀 쌍 마다 백 게이트와 프론트 게이트의 접촉을 제거함으로써 독립적인 이중 게이트와 관련된 영역보다 더 작게 실현될 수 있다. 더욱이, 셀 또는 셀 쌍당 별도의 게이트 접촉이 필요하지 않기 때문에, 어레이를 부분적으로 연결하는 데는 단지 두 개의 메탈 층만이 필요하다.
도 18의 섹션 라인 19-19를 통해 본, n 웰(400)에 형성된 두 개의 완전한 셀이 도 19에 예시된다. p 타입 도펀트로 도핑되고, 벌크 단결정 기판으로부터 에칭되거나 성장된 핀(410)이 도시되어 있다. 설명된 바와 같은 하부 게이트(415)는 핀을 둘러싸고 핀(415) 내에서 전하를 보유하기 위한 바이어스를 제공한다. FBC를 위한 트랜지스터는 핀(415)의 상부에 형성되고, 설명되는 바와 같이 도핑된 n 타입 소스 및 드레인 영역(420)을 포함한다. 도 20은 도 19의 도면에 대하여 직각인 도면이며, 또한 핀(410)을 도시한다. 하부 게이트는 도 19 및 20에 예시된 바와 같이, 산화물(418)에 의해 웰(400)로부터, 그리고 산화물(430)에 의해 상부 게이트(429)로부터 절연된다.
도 21 및 22를 참조하면, 설명한 바와 같이 예시된 실시예에서 메모리는 벌크 기판상에서 실현되지만, SOI 기판상에서도 역시 실현될 수 있다. n 웰(400)은 먼저 메모리 어레이가 제조될 영역에서 p 타입 벌크 웨이퍼에 주입된다. 그런 다음, 전형적으로 얕은 트렌치 절연 공정에 사용되는 것처럼, 얇은 패드 산화층(462)이 증착되거나 웨이퍼 전역에서 성장되고, 이어서 절연 질화물 증착이 이루어진다. 메모리 어레이 섹션에서 트렌치 절연은 먼저 로직 디바이스에 사용되는 웨이퍼 섹 션을 마스킹하여 패터닝된다. 대안으로, 로직 영역에서 절연은 메모리 섹션과 동시에 처리될 수 있고, 이어서 메모리 섹션에서 하부 게이트가 보호되면서 논리 섹션으로부터 하부 게이트가 제거된다.
트렌치 절연 제거 후, 도 21 및 22에 도시된 바와 같이, 다수의 핀(410)이 n 웰(400)에 형성되고, 산화층(462)과 질화 실리콘 하드 마스킹 부재(461)로 덮혀 있다. 이제, 이산화 실리콘 또는 폴리머층과 같은 절연체가 증착, 평탄화 및 에칭되어 도 23의 절연체(418)로서 도시된 바와 같은 절연체가 절연 트렌치의 하부에 남는다. 이 절연체는, 도 23에서 라인(465)에 의해 도시된 바와 같이, 인접 디바이스 간에 기생 트랜지스터의 턴온을 피하는데 사용된다. (이 문제는 종래 기술 섹션에서 언급되었다.) 절연체(418)는 하부 게이트 산화층의 두께 및 n 웰(400)의 도핑 레벨에 따라 필요하지 않을 수 있다. 하부 게이트 산화층은 절연 트렌치의 하부에 그리고 핀(410)의 측면에 형성된다.
다음으로, 하부 게이트에 대한 게이트 산화층은, 예를 들어, 도 23의 표면에 건조한 공기에서 성장된다. 이 산화층은, 도 5 및 6을 참조하여 설명된 이유로, 비교적 두꺼워서 하부 게이트와 핀(410)의 저장 영역 사이에 전하의 손실을 막는다. 이제, 폴리실리콘층은 증착되어 하부 게이트(415)를 형성한다. 이는 평탄화되고 다시 에칭되어 도 24의 폴리실리콘 하부 게이트(415)를 제공하는 폴리실리콘의 블랭킷 증착 공정이다. 직각 주입 단계는 폴리실리콘을 도핑하는데 사용될 수 있다. 폴리실리콘이, 도 3에 도시된 이유로, (n 채널 FBC에 대해) n 타입 도펀트로 도핑될 수 있지만, p 타입 도펀트가 바람직하다. 하부 게이트의 형성 전 및/또 는 후에, 경사 주입이 핀(410)의 p 웰에서 도핑 레벨을 조절하는데 사용될 수 있다. 이어서, 절연 트렌치가 충진되고, 평탄화되며, 다시 에칭되어, 도 19 및 20에 도시된 절연체(340)를 제공한다.
다음으로, 핀(410)의 상부 영역에서 3중 게이트 트랜지스터 또는 평면 트랜지스터를 제조하는데 공지된 공정이 사용될 수 있다. 이는, 예를 들어, n 타입 도펀트를 이용한 팁 주입에 사용되는 대체 게이트 공정 후, 메인 소스 및 드레인 영역(420)의 도핑 이전에, 도 19의 스페이서(425) 형성을 이용하여 이루어질 수 있다. 소스 및 드레인 영역(420)은 충분히 깊지 않아서 n 웰(400)까지의 길이를 단축할 수 있다. 하부 게이트가 플로팅 바디에서 전하를 누적하도록 바이어스될 때, 소스 및 드레인 영역과 하부 게이트 사이에서 약간의 중첩이 허용될 수 있다. 전하가 누적되도록 하부 게이트를 바이어스함으로써, 게이트는 그렇지 않은 경우에 소스 및 드레인, p-바디와 n 웰 사이에 존재하게 될 기생 바이폴라 트랜지스터를 차단한다. 이는 장애 상태에서 전하의 보유성을 개선한다. 예시된 실시예에서, 트랜지스터는 3중 게이트 트랜지스터이지만, 평면 트랜지스터가 핀(410)의 상부 표면에 형성될 수 있다.
여하간에, 더 전통적인 이산화 실리콘 폴리실리콘 게이트가 사용되거나 고 유전 절연체 및 n 타입 일함수에 유리한 메탈 게이트가 사용될 수 있다. 상부 게이트가 하부 게이트와 별도로 형성되므로, 그 둘 사이의 게이트 유전체 두께가 다를 수 있어서, 두꺼운 하부 게이트 절연체에 의해 보유 시간을 개선한다.
따라서, 각 셀 내에서 다른 게이트의 절연체 두께 및 게이트 물질이 사용되 는 FBC에 대한 몇몇 실시예가 설명되었다.
도 1은 메모리에서 종래의 플로팅 바디 셀(FBC)과 그의 주변 회로와의 연결에 대한 평면도이다.
도 2는 실리콘-온-인슐레이터(silicon-on-insulator: SOI) 기판상에 제조된 종래의 FBC의 사시도이다.
도 3은 SOI 기판에 제조된 본 발명의 일 실시예에 따른 FBC의 사시도이다.
도 4는 n+ 일함수 게이트 및 p+ 일함수 게이트에 대한 다른 백 게이트 바이어스의 누적 홀 밀도를 도시하는 에너지 다이어그램이다.
도 5는 게이트로부터 도 6의 플로팅 바디까지 전자의 전송 확률을 계산하는데 사용되는 Wentzel-Kramers-Brillouin(WKB) 근사를 도시하는 다이어그램이다.
도 6은 백 게이트 산화층을 통과하는 전위 대 전자의 전송확률을 나타내는 다이어그램이다.
도 7a는 절연 영역에 의해 분리된, FBC에 대한 핀(fin)이 n 웰에 정의되어 있는 기판에 대한 단면, 입면도이다.
도 7-15는 도 3의 SOI 기판과 달리 벌크 기판이 사용되지만, 일반적으로 도 3의 7-7 라인에 대응하는 섹션 라인을 통해 본 도면이다.
도 7b는 절연 영역이 p 웰에 형성된 도 7A의 기판의 다른 섹션에 대한 단면, 입면도이며, 기판의 이 섹션은 로직 CMOS 트랜지스터의 제조에 사용된다.
도 8a는 절연 영역이 에칭된 후 도 7A의 구조를 예시한다.
도 8b는 절연 영역이 에칭된 후 도 8a의 구조를 예시한다.
도 9a는 유전층에 형성된 후 도 8a의 구조를 예시한다.
도 9b는 유전층이 형성된 후 도 8b의 구조를 예시한다.
도 10a는 SLAM 층의 형성 및 평탄화 후 도 9a의 구조를 예시한다.
도 10b는 SLAM 층의 형성 및 평탄화 후 도 9b의 구조를 예시한다.
도 11a는 마스킹 단계 후 도 10a의 구조를 예시한다.
도 11b는 SLAM 층을 제거한 후 도 10b의 구조를 예시한다.
도 12a는 SLAM층과 하부 산화층을 선택적으로 제거하고 마스킹 부재와 잔여 SLAM층을 제거하는 에칭 단계 후 도 11a의 구조를 예시한다.
도 12b는 산화층을 제거한 후 도 11b의 구조를 예시한다.
도 13a는 추가 산화층을 형성한 후 도 12a의 구조를 예시한다.
도 13b는 산화층을 형성한 후 도 12a의 구조를 예시한다.
도 14a는 다른 마스킹 단계 및 SLAM 에칭 단계와 노출 영역으로부터 p 메탈을 제거한 후 도 13a의 구조를 예시한다.
도 14b는 p 웰 영역으로부터 p 메탈을 제거한 후 도 13a의 구조를 예시한다.
도 15a는 n 메탈층과 폴리실리콘층의 증착 및 평탄화 후 도 14a의 구조를 예시한다.
도 15b는 n 메탈층과 폴리실리콘층의 증착 및 평탄화 후 도 14b의 구조를 도시한 것이다.
도 16a는 또 다른 마스킹 단계, SLAM 에칭 단계 후, 그리고 팁 이온 주입 동안, 도 15a에 도시된, 그러나 게이트 영역으로부터 이격된 (일반적으로 도 3의 16- 16 라인에 대응하는 섹션 라인을 통해 본) 구조의 단면, 입면도이다.
도 16b는 팁 이온 주입 동안 게이트 영역으로부터 이격된 도 15b의 구조를 도시한 것이다.
도 17은 실리사이드(silicide)를 형성한 다음, 일반적으로 도 3의 7-7 섹션 라인에 해당하는 섹션 라인을 통해 본 FBC의 단면, 입면도이다.
도 18은 다른 산화층 두께 및 상부 게이트와 다른 일함수를 갖는 하부 게이트가 사용된 FBC를 채용한 메모리의 다른 실시예에 대한 평면도이다.
도 19는 도 18의 19-19 섹션 라인을 통해 본 메모리에서 두 셀의 단면, 입면도이다.
도 20은 도 18의 20-20 섹션 라인을 통해 본 도 18의 두 셀의 단면, 입면도이다.
도 21은 19-19 섹션 라인을 통해 보는 바와 같이, 도 19 및 20의 FBC를 제조하는데 사용되는 공정을 보이는 단면, 입면도이다.
도 22는 도 18의 20-20 섹션 라인을 통해 보는 바와 같이, 도 19 및 20의 FBC를 제조하는데 사용되는 공정을 보이는 단면, 입면도이다.
도 23은 산화물 영역을 형성한 후 도 21의 구조를 예시한다.
도 24는 FBC에서 백 게이트에 대응하는 하부 게이트를 형성한 후 도 23의 구조를 예시한다.
<도면의 주요 부분에 대한 부호의 설명>
260: 매몰 산화물
261: 프론트 게이트
262: 백 게이트
263: 소스 영역
264: 핀
265: 질화 실리콘 부재

Claims (30)

  1. 반도체 핀(fin);
    상기 핀의 일 측면에 배치된 제1 게이트 구조; 및
    상기 핀의 대향 측면에 배치된 제2 게이트 구조를 포함하며,
    상기 제1 및 제2 게이트 구조들 중 하나의 게이트 구조는 다른 게이트 구조와 상이한 게이트 유전체 두께를 갖고, 상기 제1 및 제2 게이트 구조들은 단일 트랜지스터에 포함되며,
    상기 제1 게이트 구조 또는 제2 게이트 구조 중 하나의 게이트 구조는 다른 게이트 구조보다 상기 핀에 전하를 보유하는 능력이 더 큰 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 및 제2 게이트 구조 중 하나의 게이트 구조는 상기 다른 게이트 구조의 게이트와는 다른 일함수를 갖는 게이트를 포함하는 메모리 디바이스.
  3. 삭제
  4. 제1항에 있어서,
    상기 핀은 n 타입 소스 및 드레인 영역을 포함하고, 상기 제1 게이트 구조는 상기 제2 게이트 구조보다 더 얇은 게이트 산화물을 포함하며, 상기 제2 게이트 구조는 p 타입 일함수를 갖는 게이트를 포함하는 메모리 디바이스.
  5. 제4항에 있어서,
    상기 핀은 벌크 실리콘 기판으로 형성되는 메모리 디바이스.
  6. 제5항에 있어서,
    상기 핀은 p 타입 도펀트로 도핑되는 메모리 디바이스.
  7. 서로 마주보는 인접 핀들의 측면들에 의해 정의된 핀들 사이에 교대하는 제1 및 제2 영역들을 갖는, 평행하고 이격된 복수의 제1 및 제2 핀들;
    상기 핀들의 교대하는 제1 영역들에 배치된 제1 게이트 구조들; 및
    상기 핀들의 교대하는 제2 영역들에 배치된 제2 게이트 구조들을 포함하며,
    상기 핀들은 n 타입 소스 및 드레인 영역들을 포함하고, 상기 제2 게이트 구조들의 산화물 두께는 상기 제1 게이트 구조들의 산화물 두께보다 더 두꺼우며, 단일 핀의 각 측면에 배치된 대응하는 제1 및 제2 게이트 구조들의 각 쌍은 단일 트랜지스터에 포함되는, 메모리.
  8. 삭제
  9. 제7항에 있어서,
    상기 제2 게이트 구조들의 게이트 물질은 4.6 내지 5.2 eV 범위의 일함수를 갖는 메탈로 형성되는 메모리.
  10. 제9항에 있어서,
    상기 핀들은 벌크 실리콘 기판과 일체인 메모리.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 메모리 디바이스 제조 방법으로서,
    복수의 반도체 핀 사이에 제1 교대 영역과 제2 교대 영역을 갖는, 이격되고 평행한 상기 복수의 반도체 핀을 형성하는 단계;
    상기 제1 교대 영역들에, 서로 마주하는 두 개의 제1 반도체 핀 표면들 위로 연장된 제1 두께의 제1 연속 게이트 절연체를 형성하는 단계; 및
    상기 제2 교대 영역들에, 서로 마주하는 두 개의 제2 반도체 핀 표면들 위로 연장된 제2 두께의 제2 연속 게이트 절연체를 형성하는 단계
    를 포함하며,
    상기 제1 두께는 상기 제2 두께보다 크고, 각각의 단일 반도체 핀은 단일 트랜지스터에 포함되고 상기 제1 및 제2 연속 게이트 절연체들 모두와 접촉하는, 메모리 디바이스 제조 방법.
  19. 제18항에 있어서,
    제1 게이트 물질은 상기 제1 연속 게이트 절연체 상에 형성되고, 제2 게이트 물질은 상기 제2 연속 게이트 절연체 상에 형성되는 메모리 디바이스 제조 방법.
  20. 제19항에 있어서,
    상기 제1 게이트 물질은 n 타입이고, 상기 제2 게이트 물질은 p 타입인 메모리 디바이스 제조 방법.
  21. 제20항에 있어서,
    상기 제1 게이트 물질은 4.6 내지 5.2 eV 사이의 일함수를 가지며, 상기 제2 게이트 물질은 3.9 내지 4.6 eV 사이의 일함수를 갖는 메모리 디바이스 제조 방법.
  22. 제18항에 있어서,
    상기 제1 연속 게이트 절연체와 상기 제2 연속 게이트 절연체는 기판의 메모리 섹션 상에 형성되며,
    상기 제2 연속 게이트 절연체는 n 채널 및 p 채널 트랜지스터들에 사용하기 위한 상기 기판의 로직 섹션 상에 형성되는 메모리 디바이스 제조 방법.
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