NL2001100C2 - Geheugencel met zwevend gedeelte voorzien van poorten welke gebieden met verschillende geleidingstypes bevoordelen. - Google Patents

Geheugencel met zwevend gedeelte voorzien van poorten welke gebieden met verschillende geleidingstypes bevoordelen. Download PDF

Info

Publication number
NL2001100C2
NL2001100C2 NL2001100A NL2001100A NL2001100C2 NL 2001100 C2 NL2001100 C2 NL 2001100C2 NL 2001100 A NL2001100 A NL 2001100A NL 2001100 A NL2001100 A NL 2001100A NL 2001100 C2 NL2001100 C2 NL 2001100C2
Authority
NL
Netherlands
Prior art keywords
gate
fins
regions
port
semiconductor
Prior art date
Application number
NL2001100A
Other languages
English (en)
Other versions
NL2001100A1 (nl
Inventor
Uygar Evren Avci
Peter Lit Deh Chang
David Leighton Kencke
Ibrahim Ban
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of NL2001100A1 publication Critical patent/NL2001100A1/nl
Application granted granted Critical
Publication of NL2001100C2 publication Critical patent/NL2001100C2/nl

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Description

I %
Geheucrencel met zwevend gedeelte voorzien van poorten welke gebieden met verschillende aeleidincstypes bevoordelen
VELD VAN DE UITVINDING
Deze uitvinding heeft betrekking op het vakgebied van dynamische, willekeurige toegangsgeheugens (Dynamic Random Access Memories: DRAMs) en apparaten met dubbele 5 poorten, in het bijzonder die welke transistors gebruiken met zwevende gedeelten, ook bekend als Floating Body Cells (FBCs).
REEDS BEKENDE EN GERELATEERDE VINDINGEN 10 De meeste gebruikelijke DRAM cellen bewaren een lading op een condensator en gebruiken een enkele transistor om de condensator te bereiken. Recenter is er een cel voorgesteld welke de lading in een zwevend gedeelte van een transistor opslaat. Een achterzijdepoort wordt op 15 voorspanning gezet om lading vast te houden in het zwevende gedeelte.
In een voorstel wordt een oxidelaag gevormd op een siliciumsubstraat en een siliciumlaag voor de actieve apparaten wordt gevormd op de oxidelaag (silicium op 20 isolator substraat: SOI substraat). De zwevende gedeelten worden gedefinieerd uit de siliciumlaag en het substraat wordt gebruikt als een achterzijde poort (back-gate) of op voorspanning gezette poort. Een probleem van deze opstelling is de relatief hoge spanning benodigd op de 25 achterzijdepoort vanwege het dikke oxide. Voor deze en 2001100 2 andere structuren is het nodig om of een hoge achterzijdepoort voorspanning öf een dunner achterzijdepoort oxide te gebruiken om de extra gaten (holes) in het gedeelte vast te houden wanneer de FBCs 5 geschaald zijn naar poortlengten van de stand der techniek. De gaten verzameld aan de achterzijdepoortinterface hangt af van het achterzijdepoort / vlakkeband potentiaal verschil en de poortoxidedikte. Naarmate het oxide dunner wordt gemaakt wordt de poortlekkage hoog, daarmee het 10 tunnelen van elektronen bewerkstelligend, wat het effect heeft van het wissen van de opgeslagen lading.
Er zijn verschillende structuren voorgesteld om de relatief hoge voorspanningpotentiaal hierboven besproken te verlagen, met inbegrip van het gebruiken van een dubbel 15 poorts zwevend gedeelte en siliciumpilaren. Deze structuren zijn moeilijk te fabriceren. Deze en andere gerelateerde technologie wordt beschreven in C. Kuo, IEDM. Dec. 2002, following M. Chan Electron Device Letters, Jan 1994; C. Kuo, IEDM. Dec. 2002, "A Hypothetical Construction of the 20 Double Gate Floating Body Cell;" T. Ohsawa, et al., IEEE Journal of Solid-State Circuits. Vol. 37, No. 11, November 2002; and David M. Fried, et al., "Improved Independent Gate N type FinFET Fabrication and Characterization, "IEEE Electron Device Letters. Vol. 24, No. 9, September 2003: 25 Highly Scalable FBC with 25 nm BOX Structure for Embedded DRAM Applications, T. Shino, IDEM 2004, pgs 265-268,- T. Shino, IEDM 2004, "Fully-Depleted FBC (Floating Body Cell) with enlarged signal Window and excellent Logic Process Compatibility; "T. Tanaka, IEDM 2004, "Scalability Study on 30 a Capacitorless 1T-DRAM: From Single-gate PD-SOI to Doublegate FinDRAM; U.S. Patent Application 2005/0224878; en "Independently Controlled, Double Gate Nanowire Memory Cell with Self-Aligned Contacts," U.S. Patent Application Serial No. 11/321,147, ingediend op 12/28/2005.
35 Een ander zwevend gedeelte geheugen gevormd op
een bulk substraat wordt beschreven in Symposium on VLSI
3
Technology Digest of Technical Papers, pagina 38, 2005 door R. Ranica, et al. De zwevende p-put, zoals beschreven, wordt geïsoleerd van naburige apparaten door een ondiepe geul isolatie gebied en onderliggende n-put. Afvoer (drain) 5 verstoring komt voor wanneer apparaten op dezelfde kolom worden uitgelezen of beschreven. Een parasitaire bipolaire transistor tussen de bron (source), afvoer en het gedeelte; en tussen de bron, het .gedeelte en n-put, kan ladingverlies onder verstoringcondities veroorzaken. Zoals gezien zal 10 worden in één uitvoeringsvorm van de onderhavige uitvinding wordt dit probleem aangesproken. Andere problemen geassocieerd met de hoge voorspanning worden ook aangesproken.
15 KORTE BESCHRIJVING VAN DE TEKENINGEN
Figuur 1 is een bovenaanzicht van een floating body cell (FBC) uit de stand der techniek en zijn verbinding met de randcircuits in een geheugen.
Figuur 2 is een perspectief tekening van een FBC
20 uit de stand der techniek, gefabriceerd op een silicium op isolator (SOI) substraat.
Figuur 3 is een perspectief tekening van een FBC in overeenstemming met een uitvoeringsvorm van de onderhavige uitvinding, gefabriceerd op een SOI substraat.
25 Figuur 4 is een energiediagram dat de geaccumuleerde gatendichtheid voor verschillende achterzijde poort voorspanningen voor een n+ uittreepotentiaal poort en een p+ uittreepotentiaalpoort laat zien.
30 Figuur 5 is een diagram dat de Went zei-Kramer s-
Brillouin (WKB) benadering welke gebruikt wordt om de overdrachtswaarschijnlijkheid van elektronen van de poort naar het zwevende gedeelte van figuur 6 uit te rekenen, toont.
35 Figuur 6 is een diagram dat het potentiaal tussen het achterzijdepoort oxide laat zien versus de a ï 4 overdrachtswaarschijnlijkheid van elektronen.
Figuur 7A is een dwarsdoorsnede vooraanzicht van een substraat waarop vinnen voor FBCs gescheiden door isolatiegebieden zijn gedefinieerd in een n-put. Figuren 7 5-15 zijn over het algemeen door een doorsnedelijn corresponderend met lijn 7-7 uit figuur 3, hoewel anders dan het SOI substraat van figuur 3 een bulksubstraat wordt gebruikt.
Figuur 7B is een dwarsdoorsnede vooraanzicht van 10 een andere sectie van het substraat uit figuur 7A, waarbij de isolatiegebieden gevormd zijn in een p-put en in een n-put; deze sectie van het substraat wordt gebruikt voor de fabricage van de CMOS logica transistors.
Figuur 8A toont de structuur van figuur 7A, nadat 15 de isolatiegebieden geëtst zijn.
Figuur 8B toont de structuur van figuur 8A, nadat de isolatiegebieden geëtst zijn.
Figuur 9A toont de structuur van figuur 8A, nadat een diëlektrische laag is gevormd.
20 Figuur 9B toont de structuur van figuur 8B, nadat een diëlektrische laag is gevormd.
Figuur 10A illustreert de structuur van figuur 9A, na de vorming en afvlakking van een SLAM laag.
Figuur 10B toont de structuur van figuur 9B, na 25 de vorming en afvlakking van een SLAM laag.
Figuur 11A toont de structuur van figuur 10A, na een maskeerstap.
Figuur 11B toont de structuur van figuur 10B, na verwijdering van de SLAM laag.
30 Figuur 12A toont de structuur van figuur 11A, na etsstappen welke op selectieve wijze de SLAM laag en onderliggende oxidelaag verwijderen, en welke de maskeerelementen en overblijvende SLAM verwijderen.
Figuur 12B toont de structuur van figuur 11B, na 35 verwijdering van de oxidelaag.
Figuur 13A toont de structuur van figuur 12A, na 5 de vorming van een bijkomstige oxidelaag.
Figuur 13B toont de structuur van figuur 12A, na de vorming van een oxidelaag.
Figuur 14A toont de structuur van figuur 13A, na 5 nog een maskeerstap en SLAM ets stap en de verwijdering van p metaal uit blootgestelde gebieden.
Figuur 14B toont de structuur van figuur 13B, na verwijdering van het p metaal uit het p-put gebied.
Figuur 15A toont de structuur van figuur 14A, na 10 afzetting van een n metaallaag, polys iliciumlaag en afvlakking.
Figuur 15B toont de structuur van figuur 14B, na afzetting van een n metaallaag, polysiliciumlaag, en afvlakking.
15 Figuur 16A is een dwarsdoorsnede vooraanzicht van de structuur getoond in figuur 15A, echter genomen op afstand geplaatst van de poortgebieden (over het algemeen door een doorsnedelijn corresponderend met lijn 16 - 16 uit figuur 3), en na nog een maskeerstap, SLAM ets stap en 20 tijdens tip ion implantatie.
Figuur 16B toont de structuur van figuur 15B, genomen op afstand geplaatst van de poortgebieden tijdens tip ion implantatie.
Figuur 17 is een dwarsdoorsnede vooraanzicht van 25 de FBCs volgend op de vorming van silicide, over het algemeen door een sectielijn corresponderend met doorsnedelijn 7-7 uit figuur 3.
Figuur 18 is een bovenaanzicht van een andere uitvoeringsvorm van een geheugen dat gebruik maakt van FBCs 30 waarbij verschillende oxide dikte en een onderste poort met een andere uittreepotentiaal dan een bovenste poort worden gebruikt.
Figuur 19 is een dwarsdoorsnede vooraanzicht door twee cellen in het geheugen, genomen door de doorsnedelijn 35 19 - 19 van figuur 18.
Figuur 20 is een dwarsdoorsnede bovenaanzicht van 6 twee cellen in het geheugen van figuur 18, genomen door doorsnedelijn 20 - 20 van figuur 18.
Figuur 21 is een dwarsdoorsnede vooraanzicht die verwerking toont die gebruikt wordt om de FBCs uit figuren 5 19 en 20 te fabriceren, zoals gezien door de doorsnedelijn 19 - 19.
Figuur 22 is een dwarsdoorsnede vooraanzicht dat de verwerking toont die gebruikt wordt om de FBCs uit figuren 19 en 20 te fabriceren, zoals gezien door de 10 doorsnedelijn 20 - 20 van figuur 18.
Figuur 23 toont de structuur van figuur 21, na de vorming van oxidegebieden.
Figuur 24 toont de structuur van figuur 23 na de vorming van de onderste poort, welke correspondeert met de 15 achterzijdepoort in een FBC.
GEDETAILLEERDE BESCHRIJVING
In de hierop volgende beschrijving wordt een geheugen en een werkwijze voor het fabriceren van het 20 geheugen beschreven. Verschillende specifieke details worden uiteengezet, zoals specifieke geleidingstypes, om te voorzien in een grondig begrip van de onderhavige uitvinding. Het moge de vakman duidelijk zijn dat de onderhavige uitvinding uitgeoefend kan worden zonder deze 25 specifieke details. In andere instanties zijn wel bekende verwerkingsstappen en circuits niet in detail beschreven, om de onderhavige uitvinding niet onnodig onduidelijk te maken.
3 0 WERKING VAN EEN FLOATING BODY CELL EN INRICHTINGEN UIT DE STAND VAN DE TECHNIEK
Een enkele geheugencel wordt getoond in schematische vorm in figuur 1. Een gedeelte van een halfgeleiderlijn, lichaam of vin 120, gevormd op een 35 oxidelaag (zoals BOX 250 uit figuur 2), en geëtst uit, bijvoorbeeld, een monokristallijne siliciumlaag wordt 7 getoond. Het lichaam 120 omvat een paar van op afstand gehouden, gedoteerde gebieden 110 en 130, geplaatst aan tegenoverstaande uiteinden van het lichaam daarmee een kanaalgebied 100 definiërend. In een uitvoeringsvorm is het 5 kanaalgebied een p type gebied, en het sourcegebied 130 en draingebied 110 zijn zwaarder gedoteerd met een type n doteerstof. Het kanaalgebied kan op twee verschillende doteerniveaus gedoteerd zijn aanliggend aan zijn tegenoverstaande kanten.
10 Een poortenpaar geïdentificeerd als een voorzijdepoort 140 en achterzijdepoort 150 wordt gevormd rondom het lichaam 120. De poorten 140 en 150 zijn geïsoleerd van het kanaalgebied 100 van het siliciumlichaam 120 door de oxidelagen of hoge k diëlektrische lagen 160 en 15 170, respectievelijk. In figuur 1 worden de poorten aan tegenoverstaande zijden van het lichaam getoond om de figuur te vereenvoudigen. Een meer nauwkeurige weergave van een cel wordt getoond in perspectieftekening in figuur 2. In het algemeen wordt de cel gevormd in een array van 20 cellen in een geheugen.
De geheugencel uit figuur 1 is een inrichting met vier aansluitingen, gekoppeld aan de randcircuits van het geheugen. Voor de getoonde n-kanaal uitvoeringsvorm, is het sourcegebied gekoppeld aan de aarde, en de achterzijdepoort 25 150 is gekoppeld met een bron van voorspanning (een constant potentiaal), bijvoorbeeld -1 volt. De drainaans lui ting 110 is verbonden met een bitlijn 23 0 in het geheugen. De voorzijdepoort 140 is verbonden met een woordlijn 240 in het geheugen, om selectie van een cel 3 0 mogelijk te maken. Zoals beschreven zal worden is de cel een dynamische willekeurige toegang (DRAM) geheugencel en derhalve benodigt de opgeslagen data periodieke verversing.
Neem eerstens aan dat de cel uit figuur 1 geen lading aan het vasthouden is, en dat de cel geselecteerd 35 wordt door het aanleggen van een positieve potentiaal op een woordlijn die gekoppeld is aan de poort 14 0. Neem 8 verder aan dat een binaire één opgeslagen moet worden in (geschreven moet worden naar) de cel, weergegeven door de opslag van lading (een binaire 0 wordt weergegeven door het ontbreken van lading). Een versterker 190 levert een 5 positieve potentiaal aan de bitlijn 230 wat geleiding in het inversiekanaal 210 van kanaal 100 van het lichaam 120 bewerkstelligt, zoals typischerwijs voorkomt in een veldeffect transistor. Terwijl dit geschiedt, drijven gaten gegenereerd door de botsingsionisatie voor een n-kanaal 10 uitvoeringsvorm (die meestal resulteren uit botsingsionisatie) richting de poort 150, onder invloed van de voorspanning aangelegd op deze poort. Deze gaten blijven in de opslag 200 van het lichaamsgebied 120 nadat de potentiaal is weggenomen van de woordlijn 240 en de 15 potentiaal is weggenomen van de bitlijn 230. Andere oplaadmechanismen kunnen gebruikt worden om data in een cel te schrijven. Bijvoorbeeld, poortgeïnduceerde drainlekkage (gate induce drain leakage: GIDL) vormt ook elektron/gatparen bij verschillende sets van voorspanningen 20 (VFG < 0, Vd > 0, VBG < 0).
Neem aan dat het nodig is om te bepalen of de cel een binaire 1 of een binaire 0 opslaat. De cel wordt geselecteerd door het aanleggen van een positieve potentiaal op de woordlijn 230. De drempelspanning van de 25 cel verschuift afhankelijk van of er gaten opgeslagen zijn in het gebied 200. De cel heeft een lagere drempelspanning, dat wil zeggen, hij geleidt beter, wanneer er lading is opgeslagen in het gebied 200. Deze verschuiving in drempelspanning wordt uitgelezen door de leesversterker 180 3 0 en levert een bepaling op van of de cel een binaire 1 of een binaire 0 in opslag heeft. De uitlezing wordt geleverd aan een I/O uitgangslijn, of aan verfrissingcircuits om de toestand van de cel op te frissen.
De drempelspanning van de cel kan bepaald worden 35 door het vergelijken van de uitleesstroom met een referentiestroom in een kruislings gekoppelde 9 leesversterker. De referentiestroom kan vastgesteld worden door het nemen van een gemiddelde van een paar van referentiecellen waarbij één cel in de "1" toestand is en de andere cel in de "0" toestand is.
5 Eén karakteristiek van een dynamische geheugencel is zijn retentietijd. Dit is de tijd tussen opfrissingcycli die nodig is om de opgeslagen waarde die een binaire toestand beschrijft te herstellen. In het ideale geval is de retentietijd zo lang als mogelijk om de overhead 10 geassocieerd met het verversen van de cellen te verminderen en om langere perioden gedurende welke de cel kan worden aangesproken te verschaffen. In het ideale geval zou de retentietijd verhoogd moeten worden zonder op negatieve wijze de andere karakteristieken van de cel te beïnvloeden 15 zoals uitleesvoltage, celgrootte, etc. Zoals hieronder gezien zal worden, wordt een verbeterde retentietijd verkregen zonder een toename in het celformaat of zijn voorspanning. Dit wordt bereikt door middel van asymmetrische poortstructuren, zoals worden beschreven.
20 In een FBC uit de stand der techniek, wordt de cel gefabriceerd op een BOX 250 van figuur 2; BOX 250 is gevormd op een siliciumsubstraat welke niet getoond is. Actieve apparaten voor een geheugen worden gefabriceerd in, bijvoorbeeld, een monokristallijne siliciumlaag, afgezet op 25 de BOX 250. Dit SOI substraat is welbekend in de halfgeleiderindustrie. Bij wijze van voorbeeld wordt die gefabriceerd door het hechten van een siliciumlaag op een substraat, en vervolgens het afvlakken van de siliciumlaag zodat deze relatief dun wordt. Deze relatief dunne, lage 30 lichaamseffeetlaag wordt gebruikt voor actieve apparaten. Andere technieken zijn bekend voor het vormen van het SOI substraat met inbegrip van, bijvoorbeeld, het implanteren van zuurstof in een siliciumsubstraat om een begraven oxidelaag te vormen. In de inrichting uit de stand der 35 techniek van figuur 2, zijn de poorten 140 en 150 getoond samen met de vinnen 120 en het sourcegebied 130.
10
UITVOERINGSVORM VAN FBC MET EEN ASYMMETRISCHE POORTSTRUCTUUR EN ZIJN VOORDELEN
Onder verwijzing nu naar figuur 3, wordt in één 5 uitvoeringsvorm van het FBC een vin 264 gefabriceerd op een begraven oxide 260. Een sourcegebied 263 van de vin 264 wordt getoond. Een voorzi jdepoort 261 en een achterzijdepoort 262 worden getoond gescheiden door een siliciumnitride-element 265. Anders dan bij de structuur 10 van figuur 2, zijn de poortstructuren 261 en 262 in figuur 3 verschillend. Het uittreepotentiaal van de metalen voor elk van de poorten is verschillend en/of de poortoxide-dikten zijn verschillend. Voor een n-kanaal uitvoeringsvorm, kan de poort 261 een n+ gedoteerde 15 polysiliciumpoort of een metaal met een uittreepotentiaal welke een n-kanaal apparaat begunstigd zijn, terwijl de poort 262 een p+ gedoteerde polysiliciumpoort kan zijn of een metaal met een uittreepotentiaal dat een p-kanaal apparaat begunstigt. Hieronder wordt naar deze poorten 20 verwezen als een n+ poort en een p+ poort, respectievelijk. Indien gefabriceerd van metaal, dan wordt meestal een hoge k-diëlektricum gebruikt.
Een poortdiëlektricum met een hoge diëlektrische constante (k) , zoals een metaaloxide diëlektricum, zijn 25 bijvoorbeeld, Hf02 of Zr02 of andere hogere k-diëlektrica, zoals PZT of BST (hieronder poortoxiden genoemd) . Het poortdiëlektricum kan gevormd worden door elke welbekende techniek zoals atomaire laag depositie (atomic layer deposition: ALD) of chemische damp depositie (chemical 30 vapor deposition: CVD). Op alternatieve wijze kan het poortdiëlektricum een getrokken diëlektricum zijn. Het poortdiëlektricum kan bijvoorbeeld een siliciumdioxidefilm zijn welke getrokken is met een nat of droog oxidatieproces.
35 Voor een n-kanaal uitvoeringsvorm, heeft de p+ poort een dikker oxide om de overdracht van lading te 11 voorkomen, en op die wijze retentie te verbeteren. Verder wordt geen source/draintip-implementatiegebied gevormd aan de achterzijdepoortkant van de vin.
De metalen poort wordt gevormd over het 5 poortoxide. In een uitvoeringsvorm omvat een poortmateriaal een metalen film zoals wolfraam, tantalium, titanium en/of nitriden en legeringen daarvan. Voor het n-kanaal apparaat, kan een uittreepotentiaal in het bereik van 3.9 tot 4.6 eV gebruikt worden. Voor het p-kanaal apparaat, kan een 10 uittreepotentiaal van 4.6 tot 5.2 eV gebruikt worden.
Dienovereenkomstig kan het nodig zijn om voor substraten met zowel n-kanaal als p-kanaal transistors twee verschillende metaal depositieprocessen te gebruiken. De rest van de poort mag van een ander metaal zijn of 15 polysilicium, zoals voorkomt in een uitvoeringsvorm hieronder.
Een vergelijking van de gaten opeenhopingen voor de apparaten van figuren 2 en 3 wordt getoond in figuur 4. De pijl 150 wijst naar een lijn die de gatenopeenhoping 20 geassocieerd met poort 150 van figuur 2 representeert als een functie van de poortspanning. De achterzijdepoort 155 wordt geacht een n+ poort te zijn. Op gelijke wijze wijst de pijl 262 naar de lijn die met de gatenopeenhoping voor de poort 262 van figuur 3 geassocieerd is. De 25 achterzijdepoort 262 wordt geacht een p+ poort te zijn.
Aangenomen dat er een spanning van -1.5 Volt op de poort 150 van figuur 2 zit, dan kan dezelfde gatendichtheid worden bereikt met een spanning van slechts -0.4 Volt voor de poort 262 van figuur 3. De p+ poort trekt wezenlijk meer 30 gaten aan voor een gegeven spanning dan zijn n+ poort tegenhanger van figuur 2.
De WKB benadering van figuur 5 van de tunnelbarrière van het lichaam naar de poort wordt gebruikt om de overdrachtswaarschijnlijkheid versus spanning grafiek 35 van figuur 6 uit te werken. In figuur 6 wordt de waarschijnlijkheid van de ladingsoverdracht die in wezen de 12 opgeslagen lading wist, getoond. Figuur 6 illustreert drie benaderingen: één voor een p+ poort, een andere voor een n+ poort en het tussengeval met een mid-gap poort. Zoals kan worden gezien is de overdrachtswaarschijnlijkheid ongeveer 5 vier orden van grootte hoger voor de n+ poort welke het geval zou zijn voor de uitvoeringsvorm van figuur 2 wanneer vergeleken met het gebruikmaken van een p+ poort van figuur 3. Zelfs de mid-gap poort levert een verbetering op van twee ordes van grootte. De overdrachtswaarschijnlijkheid 10 heeft directe invloed op de retentietijd. Bij een verlaagde elektron overdrachtswaarschijnlijkheid wordt de retentietijd in de FBC verbeterd zoals in het geval van de p+ achterzijdepoort in een n-kanaal FBC.
Een uitdaging in het realiseren van een structuur 15 van figuur 3, in het bijzonder wanneer de vinnen gevormd zijn in een array in de kritieke dimensie van een proces, is het maskeren voor de fabricage van twee verschillende poortoxides en/of poortmaterialen. Omdat perfecte uitlijning zelden haalbaar is in een maskeerproces, wordt 20 meestal een mechanisme gebruikt om te compenseren voor verkeerde uitlijning. Zoals hieronder beschreven zal worden wordt voorzien in compensatie voor verkeerde uitlijning, daarmee de fabricage van het apparaat van figuur 2 toestaand bij de kleinste geometrieën die bij een gegeven 25 proces horen. Verder zoals hieronder beschreven zal worden, worden de FBCs gefabriceerd op hetzelfde bulksubstraat als de logische apparaten.
FABRICAGE VAN FBC MET ASYMMETRICHE POORTSTRUCTUREN 30 De beschreven verwerking hieronder richt zich op de fabricage van FBCs in een geheugenarray. Hoewel de array gefabriceerd wordt op één sectie van een geïntegreerd circuit, worden de randcircuits voor het geheugen of andere logica circuits zoals gebruikt zouden worden voor een 35 verwerkingseenheid gefabriceerd op andere secties. Verder, hoewel de beschrijving hieronder gericht is op de fabricage 13 van de cel op een bulksubstraat, kunnen andere substraten gebruikt worden zoals SOI substraat getoond in figuur 3.
Figuur 7A illustreert een sectie van het p-type substraat 300 waarop de FBCs en logica circuits 5 gefabriceerd worden. Het substraat voor deze uitvoeringsvorm is een gewoon monokristallijn p-type silicium (bulk) substraat. (Merk op dat de term "floating" body gebruikt wordt voor lichamen gevormd op bulk, hoewel zulke lichamen niet intuïtief zweven zoals ze bij een SOI 10 substraat doen.) De geheugenapparaten worden gefabriceerd in een n-put 310 gevormd onder het bovenste gebied van het substraat welke p-type blijft. Figuur 7B toont andere gedeelten van het substraat. P-putten 312 worden gevormd waar n-kanaal transistors gefabriceerd moeten worden. N-15 putten 314 worden gevormd waar p-kanaal transistors gefabriceerd moeten worden. Het zal opgemerkt worden dat de n-putten 310, p-putten 312, en n-putten 314 verdeeld kunnen worden over het substraat zodat de logica transistors van het gewenste geleidingstype geplaatst kunnen worden waar 20 benodigd.
Het substraat 300 heeft een vuloxide 320, initieel getrokken op het substraat, zoals typischerwijs wordt gedaan. Er wordt dan een siliciumnitridelaag gedeponeerd op het substraat, gemaskeerd en geëtst om harde 25 maskeerelementen 325 te vormen, getoond in figuur 7a, en corresponderende elementen niet getoond in figuur 7b. Deze elementen worden gebruikt om het definiëren van vinnen in zowel de geheugenarray sectie als in de logica sectie toe te staan. Gewone geul verwerking (trenchprocessing) wordt 30 gebruikt om de geulen 315 tussen de nitride-elementen 325 te vormen, wederom zowel in de geheugensectie als de logica sectie van het substraat. Een afvlakstap wordt gebruikt om de vlakke oppervlakten getoond in figuren 7A en 7B te leveren. Hieropvolgend worden de siliciumnitride-elementen 3 5 verwijderd, alleen in de logica sectie. Dit is het punt in de verwerking getoond in figuren 7A en 7B.
14
Vervolgens, zoals getoond in figuren 8A en 8B, wordt een plasma (droge) etsstap gebruikt om de geuloxidegebieden 315 van figuren 7A en 7B terug te etsen. Dit is een tijdsgestuurde ets, welke een beetje van de 5 geulisolatie 315 achterlaat, zoals getoond in figuren 8A en 8B. Wanneer dit gebeurt, worden de vinnen 350 van figuur 8a onthuld. Deze vinnen worden gebruikt voor de FBCs. Op gelijkende wijze worden de vinnen 330 in de p-put 312 en vinnen 340 in de n-put 314 op overeenkomstige wijze 10 onthuld. Merk op dat deze etsstap ook het oxide 320 in de logica secties verwijderde, terwijl het oxide 320 in de geheugensectie blijft vanwege de bescherming door de siliciumnitride-elementen 325. De vinnen 330 worden gebruikt voor de n-kanaal logica, 3-poorts transistors, 15 terwijl de vinnen 340 gebruikt worden voor de p-kanaal logica 3-poorts transistors.
Nu onder verwijzing naar figuren 9a en 9b, wordt een eerste poortdiëlektrische laag 326 gevormd met een bedekkende afzetting over het gehele substraat. Een 20 getrokken oxide kan in plaats daarvan worden gebruikt. In een uitvoeringsvorm, is dit een afgezette laag van silicumdioxide of andere oxides. Zoals gezien zal worden wordt deze diëlektrische laag vervolgens verwijderd behalve waar de achterzijdepoorten van de FBCs gevormd worden, en 25 het is deze laag, die voorziet in de extra dikte van isolatie van de achterzijdepoort.
Een laag van licht-absorberend opofferingsmateriaal (sacrifical light absorbing material: SLAM) 360 wordt nu gevormd over het gehele 30 substraat gebruikmakend van bijvoorbeeld een op-spin-proces. Andere opofferingslagen kunnen worden gebruikt in plaats van een SLAM. De SLAM 360 is getoond in zowel figuren 10A als 10B nadat deze is afgevlakt.
Zoals getoond in figuur 11B, worden 35 maskeerelementen 361 gevormd uit een lichtwerende laag over aanliggende paren van de vinnen 350 in de arraysectie van 15 het substraat. De maskeerelementen 360 laten het gebied tussen elke andere vin in de geheugenarraysectie blootliggen. Op dit tijdstip worden geen maskeerelementen gevormd in de logica sectie van het array. Vervolgens wordt 5 de blootgelegde SLAM laag geëtst met een gewone natte etsstof, waarna de structuur getoond in figuren 11A en 11B overblijft.
Opgemerkt wordt dat in figuur 11A het moeilijk zal zijn om de maskeerelementen 361 precies uit te lijnen 10 met de randen van de vinstructuren. Meestal zal het masker niet precies overeenkomen met de onderliggende vinnen. De gestippelde lijnen 362 in figuur 11a laten een typische maskeruitlijning zien, waarbij het masker naar links verschoven is in betrekking tot de onderliggende structuur. 15 Omdat een natte etsstof wordt gebruikt, wordt de SLAM ondanks dat toch verwijderd in het gebied getoond door de pijlen 363. Deze tolerantie voor verkeerde maskeruitlijning laat, zoals gezien zal worden, een praktisch proces voor het voorzien in verschillende poortstructuren op 20 tegenovergestelde kanten van elke FBC toe.
De lichtgevoelige resist elementen 361 worden nu verwijderd en een natte etsstap volgt om alle blootgelegde oxiden te verwijderen, zowel in de arraysectie als de logica sectie van het substraat. Opgemerkt wordt, dat als 25 het gebruikte oxide Si02 is, dat dit verwijderd wordt voordat de elementen 361 verwijderd worden. Als de oxide een hoge k-materiaal is, dan kan het verwijderd worden nadat elementen 361 verwijderd zijn. De overblijvende SLAM wordt dan verwijderd wat resulteert in de structuur getoond 30 in figuren 12A en 12B. In figuur 12A kan gezien worden dat het oxide 326 resteert tussen afwisselende paren van de vinnen 350, getoond als gebieden 366, en dat geen oxide resteert tussen de tussengebieden 365 getoond in figuur 12A. Zodoende, kijkend naar de parallelle, op afstand 35 geplaatste vinnen van figuur 12A, hebben de naar elkaar toegekeerde oppervlakten vanuit twee aanliggende vinnen een 16 diëlektricum (binnen gebieden 366), terwijl de volgende twee naar elkaar gekeerde oppervlakten met gebieden 365 geen diëlektricum hebben. Zoals zal worden beschreven, worden de gebieden 366 gebruikt voor de achterzijdepoorten 5 van de FBCs. De FBCs worden ingedeeld zodat één cel zijn achterzijdepoort aan de rechterkant van het vin heeft, en de volgende cel zijn achterzijdepoort aan de linkerzijde van de vin heeft. Er resteert geen oxide op de vinnen 330 en 340 in de logica sectie, zoals getoond in figuur 12B.
10 Een poort oxide 367 wordt vervolgens gevormd over het volledige substraat, dit oxide zal het poort oxide zijn voor zowel de p als n kanaal transistors in een logica sectie, en het poort oxide voor de voorzijde poorten van de FBCs (zie figuren 13A en 13B) . Wederom kan dit oxide 15 willekeurig elke isolator zoals een hoge-k materiaal eerder beschreven zijn. Voor de achterzijde poort (gebieden 366) van de FBCs zijn er nu twee oxidelagen 326 en 367, die zo het dikkere oxide opleveren dat nodig is om de overdracht van lading te voorkomen zoals getoond in samenhang met 20 figuren 5 en 6.
Een bedekkende afzetting van een poortmetaallaag met een uittreepotentiaal geschikt voor een p-type apparaat of een polysilicium p-gedoteerde polysilicium poortlaag wordt nu gevormd over het gehele substraat, met inbegrip 25 van zowel de geheugensectie als de logica sectie. Laag 375 heeft, wanneer een metaal gebruikt wordt, een uittreepotentiaal geschikt voor een p kanaal apparaat (e.g.
4.6 tot 5.2 eV) om de voordelen te verkrijgen die beschreven zijn in verband met figuur 4. Vervolgens wordt 30 nog een SLAM laag afgezet en wordt het substraat afgevlakt. De maskeerstap getoond in figuur 11A wordt opnieuw herhaald. Deze keer worden echter maskeerelementen ook gevormd over de n-put 314 om zo het p-metaal voor de p kanaal transistors te beschermen. Een natte ets wordt weer 35 gebruikt om het blootgestelde SLAM en het p-metaal wat niet beschermd is door het SLAM te verwijderen. Om nauwere 17 ontwerpregels toe te staan kan het SLAM eerst geëtst worden met een droge ets, gevolgd door een natte ets om de ruimte die nodig zou zijn tussen PMOS en NMOS wanneer alles nat geëtst zou zijn, te verkleinen. De resterende structuur is 5 getoond in figuren 14A en 14B. In figuur 14A, beschermen de resulterende SLAM elementen 370 in de geheugensectie de gebieden 356. Zoals gezien kan worden is er onder het SLAM 370, een p-metaallaag 375. Op gelijke wijze beschermt SLAM maskeerelement 370, welke de n-put structuren van de logica 10 sectie bedekt, het p-metaal 375 dat vervolgens gebruikt zal worden voor de poorten van de p-kanaal transistors.
Het metalen poortmateriaal 375 wordt, zich doorlopend uitstrekkend over twee aanliggende vinnen 340 in figuur 14B getoond. Later in de verwerking wordt een poort 15 gevormd over aaneengesloten vinnen in p-put 312. Meestal worden in de logica sectie van het substraat de poorten gevormd zodat ze zich alleen uitstrekken over een enkele vin om zo individuele transistors te vormen. In sommige gevallen stuurt een enkele poort twee of meer transistors 20 aan, zoals getoond. Het moge blijken dat de afstand tussen de vinnen gevarieerd kan worden of andere verwerking gebruikt kan worden om individuele driepoorts transistors in de logica sectie te vormen.
Volgend op het vormen en het selectief etsen van 25 laag 375, wordt wat overblijft van het SLAM 375 verwijderd. Een n-metaal poortmateriaal wordt nu afgezet op het substraat. Dit metaal wordt afgezet over zowel het p-metaal als over het poortoxide voor de n-kanaal apparaten. De uittreepotentiaal voor het p-metaal blijft onbeïnvloed door 30 het overlappen van het n-metaal van de p-kanaal apparaten en van de achterzijde poort van FBCs.
Vervolgens is er een bedekkende afzetting van een polysiliciumlaag 380, gevolgd door afvlakking, resulterend in een structuur getoond in figuren 15A en 15B. Na 35 afvlakking kan de poort gevormd worden naar een gewenste poortlengte in de richting loodrecht op de dwarsdoorsnede 18 getoond in de figuren. Merk op dat in de gebieden 366, de achterzijde poorten van de FBCs, twee lagen van oxides (326 en 367) hebben en twee metalen lagen, eerst het p-metaal 375 en het overlappende n-metaal 376. In de gebieden 365, 5 de voorzijde van de FBCs, is er slechts één enkele oxide laag 367, en een enkele laag van het n-metaal 376. Elke achterzijde poort bedient twee aanliggende cellen en gelijkenderwijs bedient elke voorzijde poort twee aanliggende cellen.
10 Opnieuw verwijzend naar figuur 3, omvat de verwerking beschreven voor figuren 7-15 het vormen van de poortstructuren in de arraysectie, en corresponderende poortstructuren in de logicasectie. Dus zijn de aanzichten in deze figuren door de poortgebieden. Figuren 16A en 16B 15 zijn dwarsdoorsnede vooraanzichten, echter genomen door het gebied van de vin, op afstand geplaatst van de poorten zoals over het algemeen getoond door de dwarsdoorsnede lijn 16-16 van figuur 3. Merk op dat in de verwerkingsfase getoond in figuur 16a de oxide laag 320 en de 20 siliciumnitride laag 325 nog steeds op de vinnen is en zoals gezien zal worden, helpt dit het faciliteren van een tip implantatie.
De SLAM en maskeerstappen van figuren 10A en 11A worden nu herhaald om de SLAM elementen 390 getoond in 25 figuur 16A te vormen. Er wordt ook een gewone fotoresist laag 391 gemaskeerd en geëtst over de n-put logica sectie van een substraat om de locaties van de p-kanaal apparaten te beschermen. Twee ion-implantatie stappen onder een hoek worden gebruikt om de n-type tip source en draingebieden te 30 vormen, zoals getoond in figuren 16A en 16B. Vanwege de elementen 390, wordt slechts één kant van de vinnen 350 geïmplanteerd, deze zijde corresponderend met het gebied aanliggend aan de voorzijde poorten van de FBCs. Deze tips geïmplanteerde gebieden in de vinnen 350 wisselen af tussen 35 de linker- en rechterkanten van de vinnen vanwege de rug-aan-rug plaatsing van de cellen zoals hierboven beschreven.
19
Normale verwerking wordt vervolgens gebruikt om de driepoorts en tweepoorts apparaten in de logica en geheugensecties te fabriceren, respectievelijk, waaronder tip implantatie voor de p-kanaal apparaten in de logica 5 sectie, HALO implantaties (indien gebruikt), en vorming van de af standhouders om het doteren van de hoofd source en draingebieden voor zowel de n-kanaal als p-kanaal apparaten toe te staan.
Tenslotte, zoals getoond in figuur 17, wordt een 10 silicide of salicide gevormd over het polysilicium om de voorzijde en achterzijde poorten af te maken.
Verschillende alternatieve verwerkingsstappen en volgorden van verwerkingsstappen kunnen gebruikt worden om de hierboven beschreven structuren op te leveren. Deze 15 processen kunnen bijvoorbeeld omgedraaid worden, hoewel zoals getoond in figuur 13A het dikke oxide 326 gevormd werd gevolgd door het dunnere oxide 367. Het dunnere oxide 3 67 kan eerst gevormd worden, en de SLAM laag gebruikt om deze te beschermen, terwijl een dikke oxide laag gevormd 20 wordt voor de achterzijde poorten. Op gelijkende wijze, hoewel in figuren 14A en 14B de p-metaal poort eerst gevormd was en vervolgens beschermd door de SLAM laag waar nodig, zou de n-poort eerst gevormd kunnen worden en beschermd worden door de SLAM laag voor de n-kanaal 25 apparaten gevolgd door de formatie van het P-metaal. Andere alternatieve verwerkingsstappen en volgorden kunnen gebruikt worden met het hierboven beschreven proces.
UITVOERINGSVORM MET EEN ONDERSTE ACHTERZIJDE POORT EN EEN 30 TOP TRANSISTOR
Figuur 18 is een bovenaanzicht van een alternatieve uitvoeringsvorm waarbij het geheugen array een onderste poort omvat welke de functies van de achterzijde poort uitvoert, voor de hiervoor beschreven 35 uitvoeringsvormen. De onderste poort 415 van figuur 18 omvat de vinnen zoals gezien zal worden, en is op voor- 20 spanning om de gaten binnen de FBCs vast te houden. Een bovenste poort functioneert als de woordlijn voor de FBCs,· de bitlijnen worden verbonden met de afvoeren in een richting orthogonaal op de woordlijnen. Individuele cellen 5 hoeven niet geïsoleerd te zijn van elkaar, diffuse isolatie kan echter gebruikt worden met een kleine invloed op het lay-out oppervlak gebruikmakend van een uitsnede masker. Zelfs met de isolatie tussen de transistors kunnen cel oppervlakten gerealiseerd worden die kleiner zijn dan die 10 geassocieerd met onafhankelijke dubbele poorten, vanwege de verwijdering van de contacten met de achterzijde poort en voorzijde poort voor elke cel of celpaar. Bovendien zijn slechts twee metalen lagen nodig om de array te verbinden, ten dele omdat er geen behoefte is voor afzonderlijke 15 poortcontacten per cel of celparen.
Twee voltooide cellen, gevormd in een n-put 400, gezien door de doorsnede lijnen 19-19 van figuur 18 worden getoond in figuur 19. Vinnen 410, gedoteerd met een p-type doteerstof, en geëtst of gekweekt uit een bulk mono 20 kristallijn substraat worden getoond. De onderste poort 415, zoals genoemd, omvat de vinnen en voorziet in de voorspanning voor het vasthouden van de lading binnen de vinnen 415. De transistors voor de FBCs zijn gevormd in het bovenste gedeelte van de vinnen 415 en omvatten de 25 gedoteerde n-type bron en af voer gebieden 420, zoals beschreven zal worden. Figuur 20 is een orthogonaal aanzicht van dat van figuur 19 en toont weer de vinnen 410. De onderste poort is geïsoleerd van de put 400 door het oxide 418, en van de bovenste poort 429 door het oxide 430 30 zoals geïllustreerd in zowel figuren 19 als 20.
Verwijzend naar figuren 21 en 22, is het geheugen, zoals genoemd voor de getoonde uitvoeringsvorm, verwezenlijkt op een bulksubstraat, het kan echter ook gerealiseerd worden op een SOI substraat. Een n-put 400 is 35 eerst geïmplanteerd in een p-type bulk wafer in de gebieden waar het geheugen array gefabriceerd moet worden.
21
Vervolgens wordt een dunne laag van vuloxide 462 afgezet of getrokken over de hele wafer, gevolgd door een isolatie nitride afzetting, zoals typischerwijs gebruikt wordt voor een ondiepe geulisolatieproces. De geulisolaties in de 5 geheugenarraysectie kunnen eerst gevormd worden door het met een masker afdekken van de secties van de wafer gebruikt voor logica-apparaten. Bij wijze van alternatief kan de isolatie in het logica gebied verwerkt worden tegelijkertijd met de geheugen sectie, gevolgd door het 10 verwijderen van de onderste poort van de logica sectie terwijl de onderste poort in de geheugen sectie beschermd wordt.
Na verwijdering van de geul isolatie, zijn er een verscheidenheid aan vinnen 410, zoals getoond in figuren 21 15 en 22, gevormd in de n-put 400 en afgetopt met een oxide 462 en de silicium nitride harde maskeer elementen 461. Er wordt nu een isolator zoals silicium dioxide of een polymeerlaag afgezet, afgevlakt en weggeëtst om een laag van isolatie achter te laten aan de onderkant van de 20 isolatie geulen, zoals getoond als isolatie 418 in figuur 23. Deze isolatie wordt gebruikt om het aanzetten van parasitaire transistors tussen belendende apparaten te voorkomen, zoals getoond door lijn 465 in figuur 23. (Dit probleem was genoemd in de voorgaande stand der techniek 25 sectie.) De isolatie 418 hoeft niet nodig te zijn afhankelijk van de dikte van een onderzijde poort oxide en het doteerniveau van de n-put 400. Het onderzijde poort oxide wordt gevormd in de onderzijde van de isolatiegeulen en op de zijkanten van de vinnen 410.
30 Vervolgens wordt het poortoxide voor de onderste poort getrokken, bijvoorbeeld in een droge atmosfeer op de oppervlakten 419 van figuur 23. Dit oxide, voor redenen beschreven in samenhang met figuren 5 en 6, is relatief dik om het verlies van lading tussen de onderste poort en het 3 5 opslaggebied van de vinnen 410 te voorkomen. Een polysiliciumlaag wordt nu afgezet om de onderste poorten 22 415 te vormen. Dit is een bedekkende afzetting van polysilicium die afgevlakt is, en teruggeëtst om de polysilicium onderste poort 415 van figuur 24 op te leveren. Een verticale implantatie stap kan gebruikt worden 5 om het polysilicium te doteren. Hoewel het polysilicium gedoteerd kan worden met een n-type doteerstof (voor een n-kanaal FBC), wordt voor de redenen getoond in figuur 3 een p-type doteerstof geprefereerd. Voor en/of na de vorming van de onderste poort, kunnen onder hoek gemaakte 10 implantaties gebruikt worden om de doteerniveaus in de p-putten van de vinnen 410 aan te passen. Hierop volgend kunnen de isolatiegeulen gevuld worden, afgevlakt en teruggeëtst worden om de isolatie 430 getoond in figuren 19 en 20 op te leveren.
15 Bekende verwerking kan vervolgens gebruikt worden om driepoorts transistors te fabriceren of planaire transistors in de bovenste gebieden van de vinnen 410. Dit kan gedaan worden, bijvoorbeeld, gebruikmakend van een vervangend poortproces waarbij een tip implantatie met een 20 n-type doteerstof gebruikt wordt gevolgd door de formatie van de af standhouders 425 van figuur 19, voordat de hoofd bron- en af voergebieden 420 gedoteerd worden. De bron- en afvoergebieden 420 zijn niet diep genoeg om de n-put 400 kort te sluiten. Enige overlap tussen het bron- en 25 afvoergebied en de onderste poort is toelaatbaar, aangezien de onderste poort op voor-spanning is om lading in het zwevende lichaam te zamelen. Door de onderste poort zo op voorspanning te brengen dat de lading zich ophoopt, snijdt de poort de parasitaire bipolaire transistor die anders zou 30 bestaan tussen de bron en afvoer, p-lichaam en n-put, af. Dit verbetert de ladingretentie in een verstoorde conditie. Hoewel in de getoonde uitvoeringsvorm de transistor een driepoorts transistor is, kan een planaire transistor gevormd worden in het bovenste oppervlakte van de vinnen 35 410.
In beide gevallen kan een meer traditionele 23 siliciumdioxide polysilicium poort gebruikt worden of kunnen een hoge-k isolator en metalen poort welke een n-type uittreepotentiaal begunstigd gebruikt worden. Merk op dat aangezien de bovenste poort gescheiden gevormd is van 5 de onderste poort, de poortdiëlektrischedikte tussen de twee verschillend kan zijn, wat een dikkere onderste poort isolatie toestaat om retentietijd te verbeteren.
Op deze wijze zijn verschillende uitvoeringsvormen van een FBC beschreven waarbij 10 verschillende poortisolatiediktes en poortmaterialen binnen elke cel is gebruikt.
In de figuren 15 Figuur 1 250 = voorspanning 230 = bit lijn 180 = leesversterker 240 = woord lijn 20
Figuren 2 en 3 260 = BOX
Figuur 4 25 AHD = geaccumuleerde gaten dichtheid 170 = n+ poort 262 = p+ poort
Figuur 6 30 x = spanningsval over het oxide (V) y = overdrachtswaarschijnlijkheid (arb)
Figuren 7a - 14b 315 = isolatie 35 310 s n-put 300 = p-substraat 24 312 = p-put 314 = n-put 360 = licht absorberen opofferingsmateriaal 361 = afdeklak 5
Figuren 15a - 17 376 = n-metaal 310 = n-put 375 = p-metaal 10 380 = polysilicium 312 = p-put 314 = n-put 391 = afdeklak 15 392 = polysilicium
Figuren 18-24 415 = onderste poort dif = diffusie 20 Dr = afvoer 400 = n-put poly = polysilicium 410 = p-substraat SC = bron 25 429 = bovenste poort 20 01 1 00

Claims (16)

1. Werkwijze omvattende: het vormen van een veelvoud van op afstand geplaatste, parallelle halfgeleidervinnen welke eerste afwisselende en tweede afwisselende gebieden tussen de 5 vinnen hebben; het vormen van een eerste doorlopende poortisolatie van een eerste dikte welke zich uitstrekt over twee naar elkaar toe gekeerde eerste vinoppervlakken in de eerste afwisselende gebieden; 10 het vormen van een tweede doorlopende poortisolatie van een tweede dikte welke zich uitstrekt over twee naar elkaar toe gekeerde tweede vinoppervlakken, in tweede afwisselende gebieden; en waarbij de eerste dikte groter is dan de tweede 15 dikte.
2. Werkwijze volgens conclusie 1, waarbij een eerste poortmateriaal gevormd wordt op de eerste poortisolatie en een tweede poortmateriaal gevormd wordt op de tweede poortisolatie.
3. Werkwijze volgens conclusie 2, waarbij het eerste poortmateriaal een p-kanaal apparaat begunstigt, en het tweede poortmateriaal een n-kanaal apparaat begunstigt.
4. Werkwijze volgens conclusie 3, waarbij het eerste poortmateriaal een uittreepotentiaal tussen ongeveer 25 4.6 tot 5.2 eV heeft, en het tweede poortmateriaal een uittreepotentiaal tussen ongeveer 3.9 en 4.6 eV heeft.
5. Werkwijze volgens conclusie 1, waarbij de eerste poortisolatie en tweede poortisolatie gevormd worden op een geheugensectie van een substraat, en waarbij de 30 tweede poortisolatie gevormd wordt op een sectie voor logica van het substraat voor gebruik in n-kanaal en p-kanaal transistors.
6. Werkwijze volgens een der voorgaande conclusies, omvattende: het vormen van een veelvoud van op afstand geplaatste, parallelle halfgeleidervinnen; 5 het afzetten van een opofferingslaag tussen de op afstand geplaatste vinnen; het vormen van een maskeerelement tussen een bovenste oppervlak van een vin en een bovenste oppervlak van de volgende vin, afwisselend over de vinnen zodat er 10 afwisselend bedekte en afwisselend onbedekte gebieden tussen de vinnen zijn; en het nat etsen van de opof feringslaag in de onbedekte afwisselende gebieden tussen de vinnen.
7. Werkwijze volgens conclusie 6, waarbij een 15 eerste poortisolatie gevormd wordt in de onbedekte gebieden volgend op de verwijdering van de opofferingslaag.
8. Werkwijze volgens conclusie 6, waarbij een tweede poortisolatie wordt gevormd na de verwijdering van de opofferingslaag van de bedekte gebieden in zowel de voorheen 20 bedekte als onbedekte gebieden.
9. Geheugenapparaat omvattende: een halfgeleidervin; een eerste poortstructuur geplaatst op één zijde van de halfgeleidervin; 25 een tweede poortstructuur geplaatst op een tegenoverstaande zijde van de halfgeleidervin, waarbij een van de eerste en tweede poortstructuren een andere diëlectrische dikte heeft dan de andere poortstructuur; en waarbij één van de eerste of tweede structuren een 30 meer gunstige karakteristiek heeft voor het vasthouden van lading in de halfgeleidervin dan de andere van de poortstructuren.
10. Geheugenapparaat volgens conclusie 9, waarbij de halfgeleidervin een n-type bron- en afvoergebied omvat, 35 de eerste poortstructuur een dunner poortoxide dan de tweede poortstructuur heeft, en de tweede poortstructuur een poort heeft met een uittreepotentiaal dat een p-type apparaat begunstigt.
11. Geheugenapparaat volgens conclusie 10, waarbij de halfgeleidervin is gevormd uit een bulk siliciumsubstraat.
12. Geheugenapparaat volgens conclusie 11, waarbij de halfgeleidervin is gedoteerd met een p-type doteerstof.
13. Geheugenapparaat volgens conclusie 9, omvattende: een veelvoud van de halfgeleidervinnen, op afstand 10 geplaatst en parallel aan elkaar, waarbij het veelvoud van halfgeleidervinnen afwisselend eerste en tweede gebieden tussen de halfgeleidervinnen heeft gedefinieerd door naar elkaar toe gekeerde zij oppervlakken op naast elkaar gelegen halfgeleidervinnen; 15 waarbij de eerste poortstructuren zijn geplaatst op afwisselend eerste gebieden van de halfgeleidervinnen; en de tweede poortstructuren geplaatst op afwisselend tweede gebieden van de halfgeleidervinnen; waarbij de tweede poortstructuren tenminste öf 20 verschillende poortoxidedikten óf verschillende poortmaterialen hebben dan de eerste poortstructuren.
14. Geheugen volgens conclusie 13, waarbij de halfgeleidervinnen n-type source en drain gebieden omvatten, en de oxidedikte van de tweede poortstructuur dikker is dan 25 de eerste poortstructuur.
15. Geheugen volgens conclusie 14, waarbij het poortmateriaal van tweede poortstructuren is gevormd uit een metaal met een uittreepotentiaal in het bereik van ongeveer 4.6 tot 5.2 eV.
16. Geheugen volgens conclusie 15, waarbij de halfgeleidervinnen integraal zijn met een bulk siliciumsubstraat. -o-o-o-o-o-o-o-o-
NL2001100A 2006-12-22 2007-12-19 Geheugencel met zwevend gedeelte voorzien van poorten welke gebieden met verschillende geleidingstypes bevoordelen. NL2001100C2 (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US64471506 2006-12-22
US11/644,715 US8217435B2 (en) 2006-12-22 2006-12-22 Floating body memory cell having gates favoring different conductivity type regions

Publications (2)

Publication Number Publication Date
NL2001100A1 NL2001100A1 (nl) 2008-06-24
NL2001100C2 true NL2001100C2 (nl) 2010-06-22

Family

ID=39541568

Family Applications (1)

Application Number Title Priority Date Filing Date
NL2001100A NL2001100C2 (nl) 2006-12-22 2007-12-19 Geheugencel met zwevend gedeelte voorzien van poorten welke gebieden met verschillende geleidingstypes bevoordelen.

Country Status (7)

Country Link
US (14) US8217435B2 (nl)
JP (1) JP5064200B2 (nl)
KR (1) KR101050034B1 (nl)
CN (1) CN101207155B (nl)
DE (1) DE102007060694B4 (nl)
NL (1) NL2001100C2 (nl)
TW (1) TWI455308B (nl)

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070166903A1 (en) * 2006-01-17 2007-07-19 Bohumil Lojek Semiconductor structures formed by stepperless manufacturing
US20070166971A1 (en) * 2006-01-17 2007-07-19 Atmel Corporation Manufacturing of silicon structures smaller than optical resolution limits
JP4490927B2 (ja) * 2006-01-24 2010-06-30 株式会社東芝 半導体装置
US8217435B2 (en) * 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US8735990B2 (en) * 2007-02-28 2014-05-27 International Business Machines Corporation Radiation hardened FinFET
US7575976B2 (en) * 2007-03-28 2009-08-18 Intel Corporation Localized spacer for a multi-gate transistor
US7902584B2 (en) * 2007-04-16 2011-03-08 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing method thereof
US7652910B2 (en) 2007-06-30 2010-01-26 Intel Corporation Floating body memory array
US20090078999A1 (en) * 2007-09-20 2009-03-26 Anderson Brent A Semiconductor device structures with floating body charge storage and methods for forming such semiconductor device structures.
JP2009117518A (ja) 2007-11-05 2009-05-28 Toshiba Corp 半導体記憶装置およびその製造方法
JP2009141218A (ja) * 2007-12-07 2009-06-25 Toshiba Corp 半導体装置
US20090206405A1 (en) * 2008-02-15 2009-08-20 Doyle Brian S Fin field effect transistor structures having two dielectric thicknesses
US8803213B2 (en) * 2009-06-25 2014-08-12 Micron Technology, Inc. Floating body memory cell apparatus and methods
US8030144B2 (en) * 2009-10-09 2011-10-04 Globalfoundries Inc. Semiconductor device with stressed fin sections, and related fabrication methods
US9112052B2 (en) 2009-10-14 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
US8519481B2 (en) 2009-10-14 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
KR20220153647A (ko) * 2009-10-29 2022-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102451852B1 (ko) 2009-11-20 2022-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP3550604A1 (en) 2009-12-25 2019-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
JP2011165830A (ja) * 2010-02-08 2011-08-25 Elpida Memory Inc 半導体装置及びその製造方法
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US8513722B2 (en) * 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
WO2011114866A1 (en) 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102347277B (zh) * 2010-07-30 2014-02-12 中国科学院微电子研究所 半导体器件结构及其制作方法
TWI555128B (zh) 2010-08-06 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
US8377759B2 (en) 2010-08-17 2013-02-19 International Business Machines Corporation Controlled fin-merging for fin type FET devices
JP2012099517A (ja) 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
KR101671464B1 (ko) * 2010-12-02 2016-11-02 삼성전자주식회사 반도체 소자의 제조 방법
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8519462B2 (en) * 2011-06-27 2013-08-27 Intel Corporation 6F2 DRAM cell
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US8643108B2 (en) 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
US8441072B2 (en) * 2011-09-02 2013-05-14 United Microelectronics Corp. Non-planar semiconductor structure and fabrication method thereof
JP5806905B2 (ja) * 2011-09-30 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
US9287253B2 (en) * 2011-11-04 2016-03-15 Synopsys, Inc. Method and apparatus for floating or applying voltage to a well of an integrated circuit
US9276004B2 (en) * 2012-03-30 2016-03-01 Broadcom Corporation ROM arrays having memory cell transistors programmed using metal gates
US9633905B2 (en) 2012-04-20 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
CN103426765B (zh) * 2012-05-24 2016-12-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法、鳍式场效应管的形成方法
US8981481B2 (en) * 2012-06-28 2015-03-17 Intel Corporation High voltage three-dimensional devices having dielectric liners
US8946035B2 (en) * 2012-09-27 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement channels for semiconductor devices and methods for forming the same using dopant concentration boost
US9093304B2 (en) * 2012-10-12 2015-07-28 Finscale Inc. Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication
US8722494B1 (en) * 2012-11-01 2014-05-13 International Business Machines Corporation Dual gate finFET devices
CN103811343B (zh) * 2012-11-09 2016-12-21 中国科学院微电子研究所 FinFET及其制造方法
CN103985749B (zh) * 2013-02-08 2016-12-28 中国科学院微电子研究所 半导体设置及其制造方法
US8940602B2 (en) * 2013-04-11 2015-01-27 International Business Machines Corporation Self-aligned structure for bulk FinFET
US8941161B2 (en) * 2013-05-07 2015-01-27 International Business Machines Corporation Semiconductor device including finFET and diode having reduced defects in depletion region
US9583597B2 (en) * 2013-05-24 2017-02-28 GlobalFoundries, Inc. Asymmetric FinFET semiconductor devices and methods for fabricating the same
DE112013007039B4 (de) 2013-06-28 2023-11-02 Intel Corporation Das Integrieren VLSI-kompatibler Rippen-Strukturen mit selektivem Epitaxialwachstum und das Fertigen von Vorrichtungen darauf
US9472672B2 (en) * 2013-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating fin mismatch using isolation last
US9484460B2 (en) * 2013-09-19 2016-11-01 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device having gate dielectric surrounding at least some of channel region and gate electrode surrounding at least some of gate dielectric
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
EP3203529B1 (en) * 2013-09-25 2022-12-21 Tahoe Research, Ltd. Isolation well doping with solid-state diffusion sources for finfet architectures
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
DE102014220672A1 (de) 2013-10-22 2015-05-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9305930B2 (en) * 2013-12-11 2016-04-05 Globalfoundries Inc. Finfet crosspoint flash memory
US9219155B2 (en) * 2013-12-16 2015-12-22 Intel Corporation Multi-threshold voltage devices and associated techniques and configurations
US20170004975A1 (en) * 2013-12-27 2017-01-05 Intel Corporation Technologies for selectively etching oxide and nitride materials and products formed using the same
US9425275B2 (en) 2014-06-13 2016-08-23 Samsung Electronics Co., Ltd. Integrated circuit chips having field effect transistors with different gate designs
US9490323B2 (en) * 2014-06-13 2016-11-08 Samsung Electronics Co., Ltd. Nanosheet FETs with stacked nanosheets having smaller horizontal spacing than vertical spacing for large effective width
US9281379B1 (en) * 2014-11-19 2016-03-08 International Business Machines Corporation Gate-all-around fin device
US9799565B2 (en) 2014-12-24 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with gate
US9385195B1 (en) 2015-03-31 2016-07-05 Stmicroelectronics, Inc. Vertical gate-all-around TFET
US9570557B2 (en) 2015-04-29 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Tilt implantation for STI formation in FinFET structures
US9576980B1 (en) 2015-08-20 2017-02-21 International Business Machines Corporation FinFET devices having gate dielectric structures with different thicknesses on same semiconductor structure
WO2017052612A1 (en) 2015-09-25 2017-03-30 Intel Corporation Methods of doping fin structures of non-planar transistor devices
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
CN106816464B (zh) * 2015-12-01 2020-03-20 中芯国际集成电路制造(北京)有限公司 半导体装置的制造方法
CN105702737B (zh) 2016-02-05 2019-01-18 中国科学院微电子研究所 连接有负电容的多栅FinFET及其制造方法及电子设备
CN105742362B (zh) * 2016-02-05 2019-03-19 中国科学院微电子研究所 具有多栅FinFET的半导体器件及其制造方法及电子设备
US10490116B2 (en) 2016-07-06 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and display system
KR102543181B1 (ko) 2016-11-04 2023-06-15 삼성전자주식회사 반도체 소자
JP6783710B2 (ja) * 2017-06-22 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
FR3073976B1 (fr) * 2017-11-23 2019-12-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Methode de fabrication de couples de transistors cmos de type " fin-fet " a basse temperature
KR20200083981A (ko) * 2017-11-30 2020-07-09 인텔 코포레이션 진보된 집적 회로 구조체 제조를 위한 핀 패터닝
US11315933B2 (en) * 2018-06-29 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and method for forming the same
US10930734B2 (en) 2018-10-30 2021-02-23 International Business Machines Corporation Nanosheet FET bottom isolation
CN112447516B (zh) * 2019-08-30 2023-11-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113644064B (zh) * 2020-04-27 2023-09-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
FR3114686B1 (fr) * 2020-09-30 2023-03-31 St Microelectronics Rousset Transistor MOS à triple grille et procédé de fabrication d’un tel transistor
DE102021107880B3 (de) 2021-03-29 2022-07-28 BRANDENBURGISCHE TECHNISCHE UNIVERSITÄT COTTBUS-SENFTENBERG, Körperschaft des öffentlichen Rechts Doppelgate-Vierpol-Halbleiterbauelement mit finnenförmigem Kanalgebiet
WO2022269735A1 (ja) * 2021-06-22 2022-12-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US20050062088A1 (en) * 2003-09-22 2005-03-24 Texas Instruments Incorporated Multi-gate one-transistor dynamic random access memory
US20060014331A1 (en) * 2004-06-30 2006-01-19 Intel Corporation Floating-body DRAM in tri-gate technology
US20060081851A1 (en) * 2004-10-06 2006-04-20 Mizuki Ono Semiconductor memory device
WO2006087798A1 (ja) * 2005-02-18 2006-08-24 Fujitsu Limited 記憶素子マトリックス、その記憶素子マトリックスの製造方法、及び、その記憶素子マトリックスを用いた半導体回路装置

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433382B1 (en) * 1995-04-06 2002-08-13 Motorola, Inc. Split-gate vertically oriented EEPROM device and process
JP2848272B2 (ja) * 1995-05-12 1999-01-20 日本電気株式会社 半導体記憶装置
US6424016B1 (en) * 1996-05-24 2002-07-23 Texas Instruments Incorporated SOI DRAM having P-doped polysilicon gate for a memory pass transistor
US5668035A (en) * 1996-06-10 1997-09-16 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating a dual-gate dielectric module for memory with embedded logic technology
JP3648015B2 (ja) * 1997-05-14 2005-05-18 株式会社ルネサステクノロジ 半導体装置
US6037222A (en) * 1998-05-22 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology
US6130123A (en) * 1998-06-30 2000-10-10 Intel Corporation Method for making a complementary metal gate electrode technology
US6104068A (en) * 1998-09-01 2000-08-15 Micron Technology, Inc. Structure and method for improved signal processing
US6396108B1 (en) * 2000-11-13 2002-05-28 Advanced Micro Devices, Inc. Self-aligned double gate silicon-on-insulator (SOI) device
JP3884266B2 (ja) * 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
JP4053738B2 (ja) * 2001-04-26 2008-02-27 株式会社東芝 半導体メモリ装置
EP1253634A3 (en) * 2001-04-26 2005-08-31 Kabushiki Kaisha Toshiba Semiconductor device
JP2003031693A (ja) * 2001-07-19 2003-01-31 Toshiba Corp 半導体メモリ装置
US6664582B2 (en) * 2002-04-12 2003-12-16 International Business Machines Corporation Fin memory cell and method of fabrication
US8222680B2 (en) * 2002-10-22 2012-07-17 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same
US6842048B2 (en) * 2002-11-22 2005-01-11 Advanced Micro Devices, Inc. Two transistor NOR device
US7378710B2 (en) * 2002-12-19 2008-05-27 International Business Machines Corporation FinFET SRAM cell using inverted FinFET thin film transistors
US7148526B1 (en) * 2003-01-23 2006-12-12 Advanced Micro Devices, Inc. Germanium MOSFET devices and methods for making same
EP1612202B1 (en) 2003-04-10 2013-07-31 Idemitsu Kosan Co., Ltd. Aromatic amine derivative and organic electroluminescent element employing the same
US6963104B2 (en) * 2003-06-12 2005-11-08 Advanced Micro Devices, Inc. Non-volatile memory device
JP3933608B2 (ja) * 2003-06-30 2007-06-20 株式会社東芝 半導体記憶装置及び半導体集積回路
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US6855588B1 (en) * 2003-10-07 2005-02-15 United Microelectronics Corp. Method of fabricating a double gate MOSFET device
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100532353B1 (ko) * 2004-03-11 2005-11-30 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US7049654B2 (en) * 2004-03-31 2006-05-23 Intel Corporation Memory with split gate devices and method of fabrication
US7153784B2 (en) 2004-04-20 2006-12-26 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
CN2692841Y (zh) * 2004-04-22 2005-04-13 台湾积体电路制造股份有限公司 多重栅极结构
US7056773B2 (en) * 2004-04-28 2006-06-06 International Business Machines Corporation Backgated FinFET having different oxide thicknesses
JP4429798B2 (ja) * 2004-05-12 2010-03-10 富士通マイクロエレクトロニクス株式会社 フィン型チャネルｆｅｔを用いたシステムｌｓｉ及びその製造方法
KR100629183B1 (ko) 2004-12-15 2006-09-27 한국과학기술원 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중게이트 구조를 이용한 동적 쓰레드홀드 전압 모오스와2-비트 비휘발성 메모리 소자 제조 방법 및 그 구조
JP2007005721A (ja) * 2005-06-27 2007-01-11 Toshiba Corp 半導体装置およびその製造方法
US20070069302A1 (en) * 2005-09-28 2007-03-29 Been-Yih Jin Method of fabricating CMOS devices having a single work function gate electrode by band gap engineering and article made thereby
US7462538B2 (en) * 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US7498211B2 (en) * 2005-12-28 2009-03-03 Intel Corporation Independently controlled, double gate nanowire memory cell with self-aligned contacts
JP2007194465A (ja) * 2006-01-20 2007-08-02 Toshiba Corp 半導体装置及びその製造方法
US8501581B2 (en) * 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
US8946811B2 (en) * 2006-07-10 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods of manufacturing same
JP4919767B2 (ja) * 2006-11-10 2012-04-18 株式会社東芝 半導体記憶装置
US8217435B2 (en) * 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US20080157162A1 (en) * 2006-12-27 2008-07-03 Doyle Brian S Method of combining floating body cell and logic transistors

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US20050062088A1 (en) * 2003-09-22 2005-03-24 Texas Instruments Incorporated Multi-gate one-transistor dynamic random access memory
US20060014331A1 (en) * 2004-06-30 2006-01-19 Intel Corporation Floating-body DRAM in tri-gate technology
US20060081851A1 (en) * 2004-10-06 2006-04-20 Mizuki Ono Semiconductor memory device
WO2006087798A1 (ja) * 2005-02-18 2006-08-24 Fujitsu Limited 記憶素子マトリックス、その記憶素子マトリックスの製造方法、及び、その記憶素子マトリックスを用いた半導体回路装置
US20070278578A1 (en) * 2005-02-18 2007-12-06 Fujitsu Limited Memory cell array, method of producing the same, and semiconductor memory device using the same

Also Published As

Publication number Publication date
US10121792B2 (en) 2018-11-06
US20160155742A1 (en) 2016-06-02
US8569812B2 (en) 2013-10-29
US9786667B2 (en) 2017-10-10
US10916547B2 (en) 2021-02-09
US20200312854A1 (en) 2020-10-01
US8980707B2 (en) 2015-03-17
DE102007060694A1 (de) 2008-07-31
DE102007060694B4 (de) 2020-06-18
US9520399B2 (en) 2016-12-13
US8217435B2 (en) 2012-07-10
US9275999B2 (en) 2016-03-01
US20140015021A1 (en) 2014-01-16
KR20080059099A (ko) 2008-06-26
US9418997B2 (en) 2016-08-16
US20120267721A1 (en) 2012-10-25
US9646970B2 (en) 2017-05-09
US11785759B2 (en) 2023-10-10
CN101207155A (zh) 2008-06-25
US20220415894A1 (en) 2022-12-29
US20180226407A1 (en) 2018-08-09
US20170207222A1 (en) 2017-07-20
TW200843111A (en) 2008-11-01
JP2008160125A (ja) 2008-07-10
CN101207155B (zh) 2013-06-12
US20190035790A1 (en) 2019-01-31
TWI455308B (zh) 2014-10-01
US20150179650A1 (en) 2015-06-25
US20170062434A1 (en) 2017-03-02
US10381350B2 (en) 2019-08-13
US20080149984A1 (en) 2008-06-26
US20210159228A1 (en) 2021-05-27
US11462540B2 (en) 2022-10-04
US20160322360A1 (en) 2016-11-03
KR101050034B1 (ko) 2011-07-19
JP5064200B2 (ja) 2012-10-31
US20190386007A1 (en) 2019-12-19
US10720434B2 (en) 2020-07-21
NL2001100A1 (nl) 2008-06-24

Similar Documents

Publication Publication Date Title
NL2001100C2 (nl) Geheugencel met zwevend gedeelte voorzien van poorten welke gebieden met verschillende geleidingstypes bevoordelen.
US8766410B2 (en) Embedded DRAM integrated circuits with extremely thin silicon-on-insulator pass transistors
US7944003B2 (en) Asymmetric channel doping for improved memory operation for floating body cell (FBC) memory
KR101073643B1 (ko) 고성능 단일 트랜지스터 플로팅 바디 ｄｒａｍ 소자 및 그 제조 방법
US6914277B1 (en) Merged FinFET P-channel/N-channel pair
US7064022B1 (en) Method of forming merged FET inverter/logic gate
US7208799B2 (en) Floating body cell dynamic random access memory with optimized body geometry

Legal Events

Date Code Title Description
AD1A A request for search or an international type search has been filed
RD2N Patents in respect of which a decision has been taken or a report has been made (novelty report)

Effective date: 20100218

V1 Lapsed because of non-payment of the annual fee

Effective date: 20150701