DE102007060694A1 - Floating-Body-Speicherzelle, die Gates aufweist, welche Bereiche mit unterschiedlichem Leitfähigkeitstyp begünstigen - Google Patents

Floating-Body-Speicherzelle, die Gates aufweist, welche Bereiche mit unterschiedlichem Leitfähigkeitstyp begünstigen Download PDF

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Abstract

Es werden ein Verfahren zur Herstellung von Floating Body-Speicherzellen (FBCs) und die sich ergebenden FBCs beschrieben, bei denen Gates, die unterschiedliche Leitfähigkeitsarten begünstigen, verwendet werden. In einer Ausführungsform wird ein hinteres Gate vom p-Typ mit einer dickeren Isolierung zusammen mit einem dünneren isolierten vorderen Gate vom n-Typ verwendet. Es wird die Verarbeitung, die eine Fehlausrichtung kompensiert und die die Herstellung der unterschiedlichen Oxid- und Gate-Materialien ermöglicht, beschrieben.

Description

  • GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft das Gebiet der dynamischen Direktzugriffsspeicher (DRAMs) und Vorrichtungen mit doppelten Gates, insbesondere diejenigen, welche Transistoren mit Floating Bodies verwenden, die auch als Floating Body-Zellen (FBCs) bekannt sind.
  • STAND DER TECHNIK
  • Die meisten DRAM-Zellen speichern Ladung in einem Kondensator und verwenden einen einzigen Transistor für den Zugriff auf den Kondensator. Vor kurzem ist eine Zelle vorgeschlagen worden, die Ladung in einem Floating Body eines Transistors speichert. Eine hinteres Gate ist so vorgespannt, daß es Ladung im Floating Body hält.
  • In einem Vorschlag wird eine Oxidschicht auf einem Siliziumsubstrat gebildet, und eine Siliziumschicht für die aktiven Vorrichtungen wird auf der Oxidschicht (SOI-Substrat) gebildet. Die Floating Bodies werden von der Siliziumschicht definiert, und das Substrat wird als hinteres oder vorgespanntes Gate verwendet. Ein Problem bei dieser Anordnung ist die relativ hohe Spannung, die wegen des dicken Oxids am hinteren Gate erforderlich ist. Für diese und andere Strukturen ist es notwendig, entweder eine hohe Vorspannung am hinteren Gate oder ein dünneres Oxid am hinteren Gate zu verwenden, um die extra Löcher im Substrat zu behalten, wenn FBCs auf die Gatelängen nach dem Stand der Technik skaliert werden. Die Löcher, die an der Schnittstelle des hinteren Gates gesammelt werden, hängen von der Potentialdifferenz zwischen hinterem Gate und Flachband und der Dicke des Gate-Oxids ab. Wenn das Gate dünner gemacht wird, wird der Gateleckstrom groß, was die Tunnelung von Elektronen bewirkt und damit den Effekt hat, daß die gespeicherte Ladung gelöscht wird.
  • Es sind mehrere Strukturen vorgeschlagen worden, um das relativ hohe Vorspannungspotential, das oben diskutiert wird, zu reduzieren, einschließlich der Verwendung eines Doppelgate-Floating Body und von Siliziumsäulen. Diese Strukturen lassen sich schwierig herstellen. Dieses und andere verwandte Verfahren werden beschrieben in C. Kuo, IEDM, Dez. 2002, nach M. Chan Electron Device Letters, Jan. 1994; C. Kuo, IEDM, Dez. 2002, "A Hypothetical Construction of the Double Gate Floating Body Cell;" T. Ohsawa, et al., IEEE Journal of Solid-State Circuits, Vol. 37, Nr. 11, November 2002; und David M. Fried, et al., "Improved Independent Gate N type FinFET Fabrication and Characterization, "IEEE Electron Device Letters, Vol. 24, No. 9, September 2003; Highly Scalable FBC with 25 nm BOX Structure for Embedded DRAM Applications, T Shino, IDEM 2004, S. 265–268; T. Shino, IEDM 2004, "Fully-Depleted FBC (Floating Body Cell) with enlarged signal Window and excellent Logic Process Compatibility;" T. Tanaka, IEDM 2004, "Scalability Study on a Capacitorless lT-DRAM: From Single-gate PD-SOI to Double-gate FinDRAM; US-Patentanmeldung 2005/0224878; und "Independently Controlled, Double Gate Nanowire Memory Cell with Self-Aligned Contacts," US-Patentanmeldung Serien-Nr. 11/321,147, angemeldet am 28.12.2005.
  • Ein weiterer Floating Body-Speicher, der auf einem Bulk-Substrat gebildet ist, wird im Symposium on VLSI Technology Digest of Technical Papers, S. 38, 2005, von R. Ranica et al. beschrieben. Der Floating-p-Well wird, wie beschrieben, von benachbarten Vorrichtungen durch einen Isolierbereich mit flachem Graben und den darunter liegenden n-Well isoliert. Eine Drain-Störung tritt auf, wenn Vorrichtungen in derselben Spalte gelesen oder beschrieben werden. Ein parasitärer Bipolartransistor zwischen Quelle, Drain und Body, und zwischen Quelle, Body und n-Well kann unter Störungsbedingungen zu einem Ladungsverlust führen. Wie in einer Ausführungsform der vorliegenden Erfindung zu erkennen ist, wird dieses Problem angegangen. Andere Probleme, die mit der hohen Vorspannung verbunden sind, werden ebenfalls angegangen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Draufsicht auf eine Floating-Body-Zelle (FBC) nach dem Stand der Technik und ihre Verbindung mit den peripheren Schaltungen in einem Speicher.
  • 2 ist eine perspektivische Ansicht einer FBC nach dem Stand der Technik, die auf einem Silizium-auf-Isolator-(SOI)-Substrat hergestellt ist.
  • 3 ist eine perspektivische Ansicht einer FBC gemäß einer Ausführungsform der vorliegenden Erfindung, die auf einem SOI-Substrat hergestellt ist.
  • 4 ist ein Energiediagramm, das die akkumulierte Lochdichte für unterschiedliche Vorspannungen des hinteren Gates für ein n+Austrittsarbeits-Gate und ein p+Austrittsarbeits-Gate zeigt.
  • 5 ist ein Diagramm, das die Wentzel-Kramers-Brillouin-(WKB)-Näherung zeigt, die zum Berechnen der Übertragungswahrscheinlichkeit von Elektronen vom Gate auf den Floating Body von 6 verwendet wird.
  • 6 ist ein Diagramm, das das Potential über das Oxid des hinteren Gates als Funktion der Übertragungswahrscheinlichkeit von Elektronen zeigt.
  • 7A ist eine Querschnittsseitenansicht eines Substrats, bei dem Stege für FBCs, die durch Isolierbereiche getrennt sind, in einem n-Well definiert sind. Die 7–15 sind allgemein Schnitte entlang einer Schnittlinie, die der Linie 7-7 von 3 entspricht, obwohl anders als beim SOI-Substrat von 3 ein Bulk-Substrat verwendet wird.
  • 7B ist eine Querschnittsseitenansicht eines anderen Abschnitts des Substrats von 7A, bei dem die Isolierbereiche in einem p-Well und in einem n-Well gebildet sind; dieser Abschnitt des Substrats wird zur Herstellung der Logik-CMOS-Transistoren verwendet.
  • 8A illustriert die Struktur von 7A, nachdem die Isolierbereiche geätzt wurden.
  • 8B illustriert die Struktur von 8A, nachdem die Isolierbereiche geätzt wurden.
  • 9A illustriert die Struktur von 8A, nachdem eine dielektrische Schicht gebildet wurde.
  • 9B illustriert die Struktur von 8B, nachdem eine dielektrische Schicht gebildet wurde.
  • 10A illustriert die Struktur von 9A, nachdem eine SLAM-Schicht gebildet und planarisiert wurde.
  • 10B illustriert die Struktur von 9B, nachdem eine SLAM-Schicht gebildet und planarisiert wurde.
  • 11A illustriert die Struktur von 10A nach einem Maskierungsschritt.
  • 11B illustriert die Struktur von 10B nach dem Entfernen der SLAM-Schicht.
  • 12A illustriert die Struktur von 11A nach den Ätzschritten, die die SLAM-Schicht und die darunterliegende Oxidschicht entfernen und die Maskierungselemente und das übrige SLAM entfernen.
  • 12B illustriert die Struktur von 11B nach dem Entfernen der Oxidschicht.
  • 13A illustriert die Struktur von 12A nach dem Bilden einer zusätzlichen Oxidschicht.
  • 13B illustriert die Struktur von 12A nach dem Bilden einer Oxidschicht.
  • 14A illustriert die Struktur von 13A nach einem weiteren Maskierungsschritt und SLAM-Ätzschritt und dem Entfernen von p-Metall aus den freiliegenden Bereichen.
  • 14B illustriert die Struktur von 13B nach dem Entfernen von p-Metall aus dem p-Wellbereich.
  • 15A illustriert die Struktur von 14A nach dem Aufbringen einer n-Metallschicht, Polysiliziumschicht und Planarisierung.
  • 15B illustriert die Struktur von 14B nach dem Aufbringen einer n-Metallschicht, Polysiliziumschicht und Planarisierung.
  • 16A ist eine Querschnittsseitenansicht der Struktur, die in 15A gezeigt wird, jedoch getrennt von den Gate-Bereichen (allgemein entlang einer Schnittlinie, die der Linie 16-16 von 3 entspricht) gewonnen und nach einem weiteren Maskierungsschritt, SLAM-Ätzschritt und während der Spitzenionenimplantierung.
  • 16B illustriert die Struktur von 15B, mit Abstand von den Gate-Bereichen während der Spitzenionenimplantierung gewonnen.
  • 17 ist eine Querschnittsseitenansicht der FBCs nach der Bildung von Silicid, allgemein entlang einer Schnittlinie, die der Schnittlinie 7-7 von 3 entspricht.
  • 18 ist eine Draufsicht auf eine andere Ausführungsform eines Speichers, der FBCs verwendet, bei dem unterschiedliche Oxidstärke und ein unteres Gate mit einer anderen Austrittsarbeit als ein oberes Gate verwendet werden.
  • 19 ist eine Querschnittsseitenansicht durch zwei Zellen im Speicher, die entlang der Schnittlinie 19-19 von 18 gewonnen wurde.
  • 20 ist eine Querschnittsseitenansicht durch zwei Zellen im Speicher von 18, die entlang der Schnittlinie 20-20 von 18 gewonnen wurde.
  • 21 ist eine Querschnittsseitenansicht, die die Verarbeitung zeigt, welche zur Herstellung der FBCs von 19 und 20 verwendet wurde, bei Betrachtung entlang der Schnittlinie 19-19.
  • 22 ist eine Querschnittsseitenansicht, die die Verarbeitung zeigt, welche zur Herstellung der FBCs von 19 und 20 verwendet wurde, bei Betrachtung entlang der Schnittlinie 20-20 von 18.
  • 23 illustriert die Struktur von 21 nach dem Bilden der Oxidbereiche.
  • 24 illustriert die Struktur von 23 nach der Bildung des unteren Gates, das dem hinteren Gate in einem FBC entspricht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden Beschreibung werden ein Speicher und ein Verfahren zur Herstellung des Speichers beschrieben. Zahlreiche spezielle Details, wie zum Beispiel spezielle Leitfähigkeitsarten, werden dargelegt, um für ein gründliches Verständnis der vorliegenden Erfindung zu sorgen.
  • Für Fachleute auf dem Gebiet ist erkennbar, daß die vorliegende Erfindung ohne diese speziellen Details ausgeführt werden kann. In anderen Fällen sind bekannte Verarbeitungsschritte und Schaltungen nicht im Detail beschrieben worden, um das Verständnis für die vorliegende Erfindung nicht unnötig zu erschweren.
  • BETRIEB VON FLOATING-BODY-ZELLEN UND VORRICHTUNGEN NACH DEM STAND DER TECHNIK
  • Eine einzelne Speicherzelle wird in schematischer Form in 1 gezeigt. Es wird ein Teil einer Halbleiterleitung, Body oder Steg 120 illustriert, die auf einer Oxidschicht (wie zum Beispiel BOX 250 von 2) gebildet wird und zum Beispiel aus einer monokristallinen Siliziumschicht geätzt ist. Body 120 umfaßt ein Paar von getrennten dotierten Bereichen 110 und 130, die an entgegengesetzten Enden des Bodies angeordnet sind, wodurch sie einen Kanalbereich 100 definieren. In einer Ausführungsform ist der Kanalbereich ein p-Bereich, und der Source-Bereich 130 und der Drain-Bereich 110 sind stärker mit einem Dotierungsmittel vom n-Typ dotiert. Der Kanalbereich kann angrenzend an seine zwei entgegengesetzten Seiten mit zwei unterschiedlichen Dotierungsniveaus dotiert werden.
  • Ein Paar von Gates, die als vorderes Gate 140 und hinteres Gate 150 gekennzeichnet sind, werden am Substrat 120 gebildet. Die Gates 140 und 150 sind vom Kanalbereich 100 des Siliziumsubstrats 120 durch die Oxidschichten oder durch dielektrische Schichten 160 bzw. 170 mit hohem k-Wert isoliert. In 1 werden die Gates auf entgegengesetzten Seiten des Substrats gezeigt, um die Figur zu vereinfachen. Eine genauere Darstellung der Zelle wird in perspektivischer Ansicht in 2 gezeigt. Die Zelle wird normalerweise in einem Feld (Array) von Zellen in einem Speicher gebildet.
  • Die Speicherzelle von 1 ist eine vierpolige Vorrichtung, die an die peripheren Schaltungen des Speichers angeschlossen ist. Für die n-Kanal-Ausführungsform, die illustriert wird, ist der Source-Bereich an Masse angeschlossen, und das hintere Gate 150 ist an eine Vorspannungsquelle (ein konstantes Potential) angeschlossen, zum Beispiel –1 Volt. Der Drain-Anschluß 110 ist mit einer Bitleitung 230 im Speicher verbunden. Das vordere Gate 140 ist mit einer Wortleitung 240 im Speicher verbunden, um das Auswählen der Zelle zu ermöglichen. Wie beschrieben wird, ist die Zelle eine dynamische Direktzugriffsspeicherzelle, und daher erfordern die Daten, die gespeichert sind, ein regelmäßiges Auffrischen.
  • Nehmen wir zuerst an, daß die Zelle von 1 keine Ladung speichert und daß die Zelle durch die Anwendung eines positiven Potentials an eine Wortleitung ausgewählt wird, die mit dem Gate 140 verbunden ist. Nehmen wir ferner an, daß eine binäre Eins in der Zelle gespeichert (in die Zelle geschrieben) werden soll, wie durch die Speicherung von Ladung repräsentiert wird. (Eine binäre 0 wird durch das Fehlen von Ladung repräsentiert.) Ein Verstärker 190 stellt ein positives Potential für die Bitleitung 230 bereit, was Leitung im Inversionskanal 210 von Kanal 100 von Substrat 120 bewirkt, wie dies normalerweise in einem Feldeffekttransistor auftritt. Wenn dies auftritt, wandern Löcher, die für eine n-Kanal-Ausführungsform (die im allgemeinen aus der Stoßionisation resultiert) durch Stoßionisation erzeugt wurden, unter der Wirkung der Vorspannung, die an dieses Gate gelegt wurde, zu Gate 150. Diese Löcher bleiben in Speicher 200 des Substratbereichs 120, nachdem das Potential von der Wortleitung 240 und das Potential von der Bitleitung 230 entfernt wurde. Es können auch andere Ladungsmechanismen zum Schreiben von Daten in eine Zelle verwendet werden. Zum Beispiel erzeugt auch ein gateinduzierter Drain-Leckverlust (GIDL) Elektron-Loch-Paare mit einem unterschiedlichen Satz von Vorspannungen (VFG < 0, Vd > 0, VBG < 0).
  • Nehmen wir an, daß es notwendig ist festzustellen, ob die Zelle eine binäre 1 oder binäre 0 speichert. Die Zelle wird durch Anlegen eines positiven Potentials an die Wortleitung 230 ausgewählt. Die Schwellwertspannung der Zelle verschiebt sich, je nachdem, ob Löcher im Bereich 200 gespeichert sind. Die Zelle hat eine niedrigere Schwellwertspannung, das heißt, sie leitet bereitwilliger, wenn Ladung vorhanden ist, die im Bereich 200 gespeichert ist. Diese Verschiebung in der Schwellwertspannung wird von Leseverstärker 180 wahrgenommen und führt zu einer Anzeige, ob die Zelle eine binäre 1 oder eine binäre 0 speichert. Die Anzeige wird für eine E/A-Ausgabeleitung oder für Auffrischschaltungen zum Auffrischen des Zustandes der Zelle bereitgestellt.
  • Die Schwellwertspannung der Zelle kann durch Vergleichen des Lesestroms mit einem Referenzstrom in einem kreuzgekoppelten Leseverstärker bestimmt werden. Der Referenzstrom kann durch Mitteln über ein Paar von Referenzzellen mit einer Zelle im Status "1" und der anderen im Status "0" festgestellt werden.
  • Ein Merkmal für eine dynamische Speicherzelle ist ihre Speicherzeit. Dies ist die Zeit zwischen Auffrischzyklen, die benötigt werden, um die gespeicherte Ladung, die einen Binärstatus reprä sentiert, wiederherzustellen. Im Idealfall sollte die Speicherzeit so lange wie möglich sein, um den Zusatzaufwand zu reduzieren, der mit dem Auffrischen der Zellen verbunden ist, und um für längere Zeitabschnitte zu sorgen, während denen auf die Zellen zugegriffen werden kann. Im Idealfall sollte die Speicherzeit erhöht werden, ohne sich negativ auf andere Zellmerkmale auszuwirken, wie zum Beispiel die Lesespannung, Zellgröße usw. Wie unten zu erkennen ist, wird eine verbesserte Speicherzeit ohne Erhöhung der Zellgröße oder ihrer Vorspannung erreicht. Dies wird durch asymmetrische Gate-Strukturen erreicht, wie noch beschrieben wird.
  • In einer FBC nach dem Stand der Technik wird die Zelle auf einer BOX 250 von 2 hergestellt; BOX 250 wird auf einem Siliziumsubstrat gebildet, das nicht dargestellt ist. Aktive Vorrichtungen für den Speicher werden zum Beispiel in einer monokristallinen Siliziumschicht hergestellt, die auf der BOX 250 angeordnet ist. Dieses SOI-Substrat ist in der Halbleiterindustrie bekannt. Es wird beispielsweise durch Bonden einer Siliziumschicht auf ein Substrat und dann durch Planarisieren der Siliziumschicht hergestellt, so daß sie relativ dünn ist. Diese relativ dünne Body-Effektschicht wird für aktive Vorrichtungen verwendet. Es sind auch andere Verfahren zum Bilden des SOI-Substrats bekannt, einschließlich zum Beispiel der Implantierung von Sauerstoff in ein Siliziumsubstrat zur Bildung einer eingebetteten Oxidschicht. In der Vorrichtung nach dem Stand der Technik von 2 werden die Gates 140 und 150 zusammen mit den Stegen 120 und dem Source-Bereich 130 illustriert.
  • AUSFÜHRUNGSFORM VON FBC MIT ASYMMETRISCHER GATE-STRUKTUR UND IHRE VORTEILE
  • Mit Bezug nun auf 3 wird in einer Ausführungsform der FBC ein Steg 264 auf einem eingebetteten Oxid 260 hergestellt. Es wird ein Source-Bereich 263 von Steg 264 dargestellt. Es werden ein vorderes Gate 261 und hinteres Gate 262 gezeigt, die durch ein Siliziumnitridelement 265 getrennt sind. Anders als bei der Struktur von 2 unterscheiden sich in 3 die Gate-Strukturen 261 und 262. Die Austrittsarbeit der Metalle für jedes der Gates ist unterschiedlich und/oder die Dicken des Gate-Oxids sind unterschiedlich. Für eine n-Kanal-Ausführungsform kann Gate 261 ein n+-dotiertes Polysiliziumgate oder ein Metall sein, das eine Austrittsarbeit hat, die eine n-Kanal-Vorrichtung begünstigt, während Gate 262 ein p+-dotiertes Polysiliziumgate oder ein Metall sein kann, das eine Austrittsarbeit hat, die eine p-Kanal-Vorrichtung begünstigt. Unten werden diese Gates als n+-Gate bzw. p+-Gate bezeichnet. Bei Herstellung aus Metall wird normalerweise ein Dielektrikum mit hohem k-Wert verwendet.
  • Gate-Dielektrika, die eine hohe Dielektrizitätskonstante (k) haben, wie zum Beispiel Metalloxiddielektrika, sind zum Beispiel HfO2 oder ZrO2 oder andere Dielektrika mit hohem k-Wert, wie zum Beispiel PZT oder BST. (Werden unten als Gate-Oxide bezeichnet.) Das Gate-Dielektrikum kann mit jedem bekannten Verfahren gebildet werden, wie zum Beispiel Atomlagenabscheidung (ALD) oder chemische Aufdampfung (CVD). Alternativ kann das Gate-Dielektrikum ein aufgewachsenes Dielektrikum sein. Das Gate-Dielektrikum kann zum Beispiel ein Siliziumdioxidfilm sein, der mit einem nassen oder trockenen Oxidationsprozeß gewachsen wird.
  • Für eine n-Kanal-Ausführungsform hat das p+-Gate ein dickeres Oxid, um die Übertragung von Ladung zu verhindern und so die Speicherung zu verbessern. Außerdem wird auf der Seite des hinteren Gates des Stegs kein Source/Drain-Spitzenimplantierungsbereich gebildet.
  • Das Metall-Gate wird über dem Gate-Oxid gebildet. In einer Ausführungsform umfaßt das Gate-Material einen Metallfilm, wie zum Beispiel Wolfram, Tantal, Titan und/oder Nitride und Legierungen derselben. Für die n-Kanal-Vorrichtung kann eine Austrittsarbeit im Bereich von 3,9 bis 4,6 eV verwendet werden. Für die p-Kanal-Vorrichtung kann eine Austrittsarbeit von 4,6 bis 5,2 eV verwendet werden. Dementsprechend müssen möglicherweise für Substrate mit n-Kanal- und p-Kanal-Transistoren zwei getrennte Metallabscheidungsprozesse verwendet werden. Der Rest des Gates kann ein anderes Metall oder Polysilizium sein, wie dies in einer Ausführungsform unten vorkommt.
  • Ein Vergleich der Lochanreicherung für die Vorrichtungen von 2 und 3 wird in 4 gezeigt. Der Pfeil 150 zeigt auf eine Linie, die die Lochanreicherung repräsentiert, welche mit dem Gate 150 von 2 verbunden ist, als Funktion der Gatespannung. Von dem hinteren Gate 150 wird angenommen, daß es ein n+-Gate ist. Analog zeigt Pfeil 262 auf die Linie, die mit der Lochanreicherung verbunden ist, für Gate 262 von 3. Von dem hinteren Gate 262 wird angenommen, daß es ein p+-Gate ist. Nimmt man eine Spannung von –1,5 Volt an Gate 150 von 2 an, kann dieselbe Lochdichte mit einer Spannung von nur –0,4 Volt für Gate 262 von 3 erreicht werden. Das p+-Gate zieht für eine gegebene Spannung beträchtlich mehr Löcher an als sein Gegenstück, das n+-Gate, von 2.
  • Es wurde die WKB-Näherung von 5 für die Durchtunnelung der Barriere vom Substrat zum Gate benutzt, um das Diagramm für die Übertragungswahrscheinlichkeit als Funktion der Spannung in 6 zu entwickeln. In 6 wird die Wahrscheinlichkeit der Ladungsübertragung, die effektiv die gespeicherte Ladung löscht, illustriert. 6 illustriert drei Näherungen: eine für ein p+-Gate, eine weitere für ein n+-Gate und den Zwischenfall mit einem Gate in der Mitte der Lücke. Wie zu erkennen ist, ist die Übertragungswahrscheinlichkeit für das n+-Gate etwa um vier Größenordnungen größer, was für die Ausführungsform von 2 zutreffen würde, wenn man sie mit der Verwendung des p+-Gates von 3 vergleicht. Selbst das Gate in der Mitte der Lücke liefert eine Verbesserung von zwei Größenordnungen. Die Übertragungswahrscheinlichkeit hat direkte Auswirkung auf die Speicherzeit. Bei einer niedrigeren Wahrscheinlichkeit für die Elektronenübertragung verbessert sich die Speicherzeit in der FBC, wie auch im Fall des hinteren p+-Gates in einer n-Kanal-FBC.
  • Eine Herausforderung bei der Realisierung der Struktur von 3, insbesondere dort, wo die Stege in einem Feld bei der kritischen Dimension eines Prozesses gebildet werden, ist das Maskieren zur Herstellung von zwei unterschiedlichen Gate-Oxiden und/oder Gate-Materialien. Da eine perfekte Ausrichtung bei einem Maskierungsprozeß selten zu erreichen ist, wird im allgemeinen ein gewisser Mechanismus verwendet, um Fehlausrichtungen zu kompensieren. Wie unten beschrieben wird, wird für Fehlausrichtungen ein Ausgleich bereitgestellt, wodurch die Herstellung der Vorrichtung von 2 mit den kleinsten Geometrien ermöglicht wird, die mit einem gegebenen Prozeß verbunden sind. Außerdem werden die FBCs, wie unten beschrieben, auf demselben Bulk-Substrat hergestellt, wie die Logik-Vorrichtungen.
  • HERSTELLUNG VON FBC MIT ASYMMETRISCHEN GATE-STRUKTUREN
  • Die unten beschriebe Verarbeitung konzentriert sich auf die Herstellung von FBCs in einem Speicherfeld. Obwohl das Feld in einem Abschnitt einer integrierten Schaltung hergestellt wird, werden die peripheren Schaltungen für die Speicher- oder andere Logikschaltungen, wie zum Beispiel die für einen Prozessor verwendeten, in anderen Abschnitten hergestellt. Außerdem können andere Substrate, wie zum Beispiel das SOI-Substrat, das in 3 gezeigt wird, verwendet werden, obwohl die Beschreibung unten auf die Herstellung der Zelle auf einem Bulk-Substrat ausgerichtet ist.
  • 7A illustriert einen Abschnitt des p-Substrats 300, auf dem die FBCs und die Logikschaltungen hergestellt werden. Das Substrat für diese Ausführungsform ist ein gewöhnliches monokristallines (Bulk) p-Siliziumsubstrat. (Man beachte, daß der Begriff "Floating" Body für Bodies verwendet wird, die auf dem Bulk gebildet werden, selbst wenn solche Bodies intuitiv nicht "schwimmen", da sie bei einem SOI-Substrat sind.) Die Speichervorrichtungen werden in einem n-Well 310 hergestellt, der unter dem oberen Bereich des Substrats, das vom p-Typ bleibt, gebildet ist. 7B illustriert andere Abschnitte des Substrats. p-Wells 312 werden gebildet, wo n-Kanal-Transistoren hergestellt werden sollen. n-Wells 314 werden gebildet, wo p-Kanal-Transistoren hergestellt werden sollen. Es ist zu erkennen, daß die n-Wells 310, p-Wells 312 und n-Wells 314 auf dem Substrat verstreut angeordnet werden können, so daß Logik-Transistoren des gewünschten Leitfähigkeitstyps dort plaziert werden können, wo sie benötigt werden.
  • Das Substrat 300 hat ein Pad-Oxid 320, das anfangs auf dem Substrat gewachsen wird, wie dies normalerweise erfolgt. Dann wird eine Siliziumnitridschicht auf dem Substrat abgeschieden, maskiert und geätzt, um so die Hartmaskierungselemente 325, die in 7A gezeigt werden, und entsprechende Elemente, die nicht in 7B gezeigt werden, zu bilden. Diese Elemente werden dazu verwendet, eine Festlegung von Stegen im Speicherfeldabschnitt sowie im Logikabschnitt zu ermöglichen. Mit der normalen Grabenverarbeitung werden die Gräben 315 zwischen den Nitridelementen 325 gebildet, wieder sowohl im Speicherabschnitt als auch im Logikabschnitt des Substrats. Durch einen Planarisierungsschritt werden die ebenen Oberflächen bereitgestellt, die in den 7A und 7B gezeigt werden. Danach werden die Siliziumnitridelemente nur im Logikabschnitt entfernt. Das ist der Punkt in der Verarbeitung, der in den 7A und 7B gezeigt wird.
  • Wie in den 8A und 8B gezeigt, wird als nächstes ein Plasma-(Trocken)-Ätzschritt zum Zurückätzen der Grabenoxidbereiche 315 von 7A und 7B verwendet. Das ist ein zeitlich gesteuertes Ätzen, das einen Teil der Grabenisolierung 315 stehenläßt, wie in den 8A und 8B gezeigt. Wenn dies passiert, werden die Stege 350 von 8A freigelegt. Diese Stege werden für die FBCs verwendet. Analog werden auch die Stege 330 in dem p-Well 312 und die Stege 340 in dem n-Well 314 freigelegt. Man beachte, daß dieser Ätzschritt auch das Oxid 320 im Logikabschnitt entfernt hat, während das Oxid 320 im Speicherabschnitt wegen des Schutzes durch die Siliziumnitridelemente 325 bestehen bleibt. Die Stege 330 werden für die n-Kanal- Logik-Dreigatetransistoren verwendet, während die Stege 340 für die p-Kanal-Logik-Dreigatetransistoren verwendet werden.
  • Mit Bezug nun auf die 9A und 9B, wird eine erste dielektrische Gate-Schicht 326 mit einer Deckabscheidung über dem gesamten Substrat gebildet. Stattdessen kann ein aufgewachsenes Oxid verwendet werden. In einer Ausführungsform ist dies eine abgeschiedene Schicht aus Siliziumdioxid oder anderen Oxiden. Wie noch zu sehen sein wird, wird diese dielektrische Schicht anschließend entfernt, außer dort, wo die hinteren Gates der FBCs gebildet werden, und genau diese Schicht sorgt für die extra Dicke der Isolierung für das hintere Gate.
  • Nun wird eine Schicht aus lichtabsorbierendem Opfermaterial (SLAM) 360 über dem gesamten Substrat unter Verwendung zum Beispiel eines Aufschleuderprozesses gebildet. Statt einer SLAM können andere Opferschichten verwendet werden. Die SLAM 360 wird sowohl in 10A wie auch in 10B gezeigt, nachdem sie planarisiert wurde.
  • Wie in 11A illustriert, werden die Maskierungselemente 361 aus einer Fotolackmaske (Photoresistschicht) über benachbarten Paaren von Stegen 350 im Feldabschnitt des Substrats gebildet. Die Maskierungselemente 360 lassen den Bereich zwischen jedem zweiten Steg im Speicherfeldabschnitt ungeschützt. Zu dieser Zeit werden keine Maskierungselemente im Logikabschnitt des Feldes gebildet. Als nächstes wird die freiliegende SLAM-Schicht mit einem normalen Naßätzmittel geätzt, wobei die Struktur, die in 11A und 11B gezeigt wird, zurückbleibt.
  • In 11A ist zu beachten, daß es schwierig ist, die Maskierungselemente 361 zu den Kanten der Stegstrukturen präzise auszurichten. Normalerweise ist die Maske nicht in vollkommener Deckungsgleichheit mit den darunterliegenden Stegen. Die gepunkteten Linien 362 in 11A zeigen eine typische Maskenausrichtung, wobei die Maske gegenüber der darunterliegenden Struktur nach links verschoben ist. Da ein Naßätzmittel verwendet wird, kann die SLAM trotzdem in dem Bereich, der durch die Pfeile 363 gezeigt wird, entfernt werden. Diese Toleranz für eine Maskenfehlausrichtung ermöglicht einen praktischen Prozeß zur Bereitstellung unterschiedlicher Gate-Strukturen auf entgegengesetzten Seiten jeder FBC, wie zu sehen sein wird.
  • Nun werden die Photoresistelemente 361 entfernt, und es folgt ein Naßätzschritt zum Entfernen des gesamten freiliegenden Oxids, sowohl im Feldabschnitt wie auch im Logikabschnitt des Substrats. Man beachte, daß bei Verwendung von SiO2 als Oxid dieses vor dem Entfernen der Elemente 361 entfernt wird. Wenn das Oxid ein Material mit hohem k-Wert ist, kann es entfernt werden, nachdem die Elemente 361 entfernt wurden. Dann wird das restliche SLAM entfernt, was zur Struktur führt, die in den 12A und 12B gezeigt wird. In 12A ist zu erkennen, daß das Oxid 326 zwischen abwechselnden Paaren von Stegen 350 bestehen bleibt, was als Bereiche 366 gezeigt wird; kein Oxid bleibt zwischen den Zwischenbereichen 365 bestehen, wie in 12A gezeigt. Wenn man also auf die parallelen, getrennten Stege von 12A sieht, haben die Flächen, die einander zugewandt sind, von zwei benachbarten Stegen ein Dielektrikum (innerhalb der Bereiche 366), während die nächsten zwei einander zugewandten Flächen in den Bereichen 365 kein Dielektrikum haben. Wie noch beschrieben wird, werden die Bereiche 366 für die hinteren Gates für die FBCs verwendet. Die FBCs sind so angeordnet, daß für eine Zelle das hintere Gate auf der rechten Stegseite ist und für die nächste Zelle das hintere Gate auf der linken Stegseite ist. Auf den Stegen 330 und 340 bleibt im Logikabschnitt kein Oxid übrig, wie in 12B gezeigt.
  • Ein Gate-Oxid 367 wird als nächstes über dem ganzen Substrat gebildet; dieses Oxid ist das Gate-Oxid sowohl für die p- wie auch die n-Kanal-Transistoren im Logikabschnitt und das Gate-Oxid für die vorderen Gates der FBCs (siehe 13A und 13B). Wieder kann dieses Oxid irgendein Isolator sein, wie zum Beispiel ein Material mit hohem k-Wert, wie vorher diskutiert. Für das hintere Gate (Bereiche 366) der FBCs gibt es nun zwei Oxidschichten 326 und 367, wodurch das dickere Oxid bereitgestellt wird, das benötigt wird, um die Übertragung von Ladung zu verhindern, wie in Verbindung mit den 5 und 6 gezeigt.
  • Eine Deckabscheidung (blanket deposition) einer Gate-Metallschicht mit einer Austrittsarbeit, die für eine Vorrichtung vom p-Typ geeignet ist, oder einer p-dotierten Polysilizium-Gate-Schicht wird nun auf dem ganzen Substrat gebildet, wobei dies sowohl den Speicherabschnitt als auch den Logikabschnitt umfaßt. Wenn ein Metall verwendet wird, hat Schicht 375 eine Austrittsarbeit, die für eine p-Kanal-Vorrichtung geeignet ist (z. B. 4,6 bis 5,2 eV), um die Vorteile zu erhalten, die in Verbindung mit 4 beschrieben werden. Dann wird eine weitere SLAM-Schicht aufgebracht und das Substrat wird planarisiert. Der Maskierungsschritt, der in 11A gezeigt wird, wird nochmals wiederholt. Dieses Mal werden jedoch die Maskierungselemente auch über dem n-Well 314 gebildet, um so das p-Metall für die p-Kanal- Transistoren zu schützen. Eine Naßätzung wird nochmals verwendet, um das freiliegende SLAM und das p-Metall, das nicht durch das SLAM geschützt wird, zu entfernen. Um strengere Designregeln zu ermöglichen, kann das SLAM zuerst mit einer Trockenätzung geätzt werden, gefolgt von einer Naßätzung, um den Raum zu reduzieren, der zwischen dem pmos und dem nmos benötigt wird, wenn alles naßgeätzt worden wäre. Die sich ergebende Struktur wird in 14A und 14B gezeigt. In 14A schützen die sich ergebenden SLAM-Elemente 370 im Speicherabschnitt die Bereiche 366. Wie unter dem SLAM 370 zu sehen, befindet sich dort eine p-Metallschicht 375. Analog schützt das SLAM-Maskierungselement 370, das die n-Wellstrukturen des Logikabschnitts bedeckt, das p-Metall 375, das anschließend für die Gates der p-Kanal-Transistoren verwendet wird.
  • Das Metallgatematerial 375 wird in 14B in seiner durchgehenden Ausdehnung über zwei benachbarte Stege 340 gezeigt. Später bei der Verarbeitung wird ein Gate über aneinander angrenzenden Stegen in dem p-Well 312 gebildet. Sehr oft werden im Logikabschnitt des Substrats die Gates so gebildet, daß sie sich nur über einen einzigen Steg erstrecken, um so einzelne Transistoren zu bilden. In einigen Fällen steuert ein einziges Gates zwei oder mehr Transistoren an, wie gezeigt. Es ist zu erkennen, daß der Abstand der Stege variiert werden kann oder daß eine andere Verarbeitung zur Bildung einzelner Dreigatetransistoren im Logikabschnitt verwendet werden kann.
  • Nach der Bildung und der selektiven Ätzung von Schicht 375 wird das, was von SLAM 370 übrig bleibt, entfernt. Nun wird ein n-Metallgatematerial auf dem Substrat abgelagert. Dieses Metall wird auf dem p-Metall sowie auf dem Gate-Oxid für die n-Kanal-Vorrichtungen abgelagert. Die Austrittsarbeit für das p-Metall bleibt von der Überlagerung des n-Metalls für die p-Kanal-Vorrichtungen und für das hintere Gate der FBCs unbeeinflußt.
  • Als nächstes gibt es eine Deckablagerung einer Polysiliziumschicht 380, gefolgt von einer Planarisierung, die zu der Struktur führt, die in den 15A und 15B gezeigt wird. Nach der Planarisierung kann das Gate in der Richtung senkrecht zum Querschnitt, der in den Figuren gezeigt wird, auf eine gewünschte Gatelänge gebracht werden. Man beachte in den Bereichen 366, daß die hinteren Gates der FBCs zwei Oxidschichten (326 und 367) und zwei Metallschichten haben, zuerst das p-Metall 375 und das darüberliegende n-Metall 376. In den Bereichen 365, dem vorderen Gate der FBCs, gibt es nur eine einzige Oxidschicht 367 und eine einzige Schicht des n-Metalls 376. Jedes hintere Gate bedient zwei benachbarte Zellen, und analog bedient jedes vordere Gate zwei benachbarte Zellen.
  • Mit Bezug wieder auf 3, beinhaltet die Verarbeitung, die für die 7–15 beschrieben wurde, die Bildung von Gate-Strukturen im Feldabschnitt und entsprechender Gate-Strukturen im Logikabschnitt. Daher erfolgen die Ansichten in diesen Figuren durch die Gatebereiche. Die 16A und 16B sind Querschnittsseitenansichten, die jedoch durch den Bereich des Stegs gewonnen wurden, beabstandet von den Gates, wie allgemein durch die Schnittlinie 16-16 von 3 angezeigt. Man beachte, daß in diesem Stadium der Verarbeitung, das in 16A gezeigt wird, die Oxidschicht 320 und die Siliziumnitridschicht 325 sich noch auf den Stegen befinden, und dies erleichtert eine Spitzenimplantierung, wie zu erkennen sein wird.
  • Nun werden der SLAM- und Maskierungsschritt der 10A und 11A wiederholt, um die SLAM-Elemente 390 zu bilden, die in 16A gezeigt werden. Eine normale Photoresistschicht 391 wird maskiert und über dem n-Well-Logikabschnitt des Substrats geätzt, um die Stellen der p-Kanal-Vorrichtungen zu schützen. Mit zwei Ionenimplantierungsschritten unter einem schrägen Winkel werden die Spitzenquellen- und -Drain-Bereiche vom n-Typ gebildet, wie in den 16A und 16B gezeigt. Wegen der Elemente 390 wird nur in eine Seite der Stege 350 implantiert, wobei diese Seite dem Bereich entspricht, der zu den vorderen Gates der FBCs benachbart ist. Diese spitzenimplantierten Bereiche in den Stegen 350 wechseln wegen der Anordnung Rücken an Rücken der Zellen, wie oben beschrieben, zwischen der rechten und linken Seite der Stege ab.
  • Die normale Verarbeitung wird als nächstes zur Herstellung von Dreigate- und Doppelgatevorrichtungen in den Logik- bzw. Speicherabschnitten verwendet, einschließlich der Spitzenimplantierung für die p-Kanal-Vorrichtungen im Logikabschnitt, Halo-Implementierungen (falls verwendet) und Bildung von Abstandsschichten, um das Dotieren des Haupt-Source- und -Drain-Bereichs sowohl für die n-Kanal- wie auch die p-Kanal-Vorrichtungen zu ermöglichen.
  • Und schließlich wird ein Silicid oder Salicid auf dem Polysilizium gebildet, wie in 17 gezeigt, um die vorderen und hinteren Gates fertigzustellen.
  • Mehrere alternative Verarbeitungsschritte und Reihenfolgen von Schritten können zum Bereitstellen der oben beschriebenen Struktur verwendet werden. Obwohl zum Beispiel das dicke Oxid 326 gebildet wurde, gefolgt vom dünneren Oxid 367, wie in 13A gezeigt, können diese Prozesse auch umgekehrt werden. Das dünne Oxid 367 kann zuerst gebildet werden, und die SLAM-Schicht, die zu ihrem Schutz verwendet wird, obwohl ein dickeres Oxid, wird für die hinteren Gates gebildet. Während analog in den 14A und 14B das p-Metallgate zuerst gebildet und dann von der SLAM-Schicht geschützt wurde, wo dies erforderlich ist, könnte das n-Metallgate zuerst gebildet und dann von der SLAM-Schicht für die n-Kanal-Vorrichtungen geschützt werden, gefolgt von der Bildung des p-Metalls. Andere alternative Verarbeitungsschritte und Reihenfolgen von Schritten können bei dem oben beschriebenen Prozeß verwendet werden.
  • AUSFÜHRUNGSFORM MIT UNTEREM UNTEREM GATE UND OBEREM TRANSISTOR
  • 18 ist eine Draufsicht auf eine alternative Ausführungsform, bei der das Speicherfeld ein unteres Gate umfaßt, welches die Funktionen des hinteren Gates für die vorher beschriebenen Ausführungsformen ausführt. Das untere Gate 415 von 18 umgibt die Stege, wie zu erkennen ist, und wird vorgespannt, um die Löcher in den FBCs zu halten. Ein oberes Gate fungiert als Wortleitung für die FBCs; die Bitleitungen werden mit den Drains in einer Richtung senkrecht zu den Wortleitungen verbunden. Einzelne Zellen brauchen jedoch nicht voneinander isoliert zu sein, es kann eine Diffusionsisolation mit geringer Auswirkung auf den Layoutbereich unter Verwendung einer Schnittmaske eingesetzt werden. Selbst bei Isolierung zwischen den Transistoren können Zellbereiche realisiert werden, die kleiner als diejenigen sind, welche mit unabhängigen Doppel-Gates verbunden sind, was auf die Beseitigung von Kontakten zum hinteren Gate und vorderen Gate für jede Zelle oder jedes Zellpaar zurückzuführen ist. Außerdem werden nur zwei Metallschichten benötigt, um das Feld anzuschließen, zum Teil, weil es keine Notwendigkeit für getrennte Gatekontakte pro Zelle oder Pellpaar gibt.
  • Zwei fertiggestellte Zellen, die in einem n-Well 400 gebildet sind, werden bei Betrachtung entlang der Schnittlinien 19-19 von 18 in 19 illustriert. Es werden Stege 410, die mit einem p-Dotierungsmittel dotiert sind und aus einem monokristallinen Bulk-Substrat geätzt oder aufgewachsen sind, gezeigt. Das untere Gate 415 umgibt, wie erwähnt, die Stege und sorgt für die Vorspannung zum Halten der Ladung in den Stegen 415. Die Transistoren für die FBCs werden im oberen Teil der Stege 415 gebildet und umfassen die dotierten n-Source- und -Drain- Bereiche 420, wie noch beschrieben wird. 20 ist eine Orthogonalansicht zu der von 19 und zeigt wieder die Stege 410. Das untere Gate ist von dem Well 400 durch das Oxid 418 und von dem oberen Gate 429 durch das Oxid 430 isoliert, wie in den 19 und 20 illustriert.
  • Mit Bezug auf die 21 und 22, wird der Speicher für die illustrierte Ausführungsform, wie erwähnt, auf einem Bulk-Substrat realisiert, er kann jedoch auch auf einem SOI-Substrat realisiert werden. Ein n-Well 400 wird zuerst in einen Bulk-Wafer vom p-Typ in den Bereichen implantiert, wo das Speicherfeld hergestellt werden soll. Dann wird eine dünne Schicht eines Pad-Oxids 462 auf dem Wafer abgelagert oder aufgewachsen, anschließend erfolgt eine Ablagerung von isolierendem Nitrid, welches normalerweise für einen Shallow-Trench-Isolierprozeß verwendet wird. Die Grabenisolierungen im Speicherfeldabschnitt können zuerst durch Maskieren der Abschnitte des Wafers geformt werden, die für die Logikvorrichtungen verwendet werden. Alternativ kann die Isolierung im Logikbereich gleichzeitig mit dem Speicherabschnitt verarbeitet werden, gefolgt vom Entfernen des unteren Gates aus dem Logikabschnitt, während das untere Gate im Speicherabschnitt geschützt ist.
  • Nach dem Entfernen der Grabenisolierung gibt es mehrere Stege 410, wie in den 21 und 22 gezeigt, die in dem n-Well 400 gebildet und mit einem Oxid 462 abgedeckt sind, und die Siliziumnitridhartmaskierungselemente 461. Nun wird ein Isolator, wie zum Beispiel Siliziumdioxid, oder eine Polymerschicht abgelagert, planarisiert und zurückgeätzt, um eine Isolierschicht am Boden der Isoliergräben zurückzulassen, wie als Isolierung 418 in 23 gezeigt. Mit dieser Isolierung wird das Aktivieren parasitärer Transistoren zwischen benachbarten Vorrichtungen verhindert, wie durch Linie 465 in 23 gezeigt. (Dieses Problem wurde im Abschnitt zum Stand der Technik erwähnt.) Die Isolierung 418 ist möglicherweise nicht notwendig, je nach der Dicke eines unteren Gate-Oxids und dem Dotierungsgrad des n-Well 400. Das untere Gate-Oxid wird am Boden der Isoliergräben und an den Seiten der Stege 410 gebildet.
  • Als nächstes wird das Gate-Oxid für das untere Gate, zum Beispiel in einer trockenen Atmosphäre, auf den Flächen 419 von 23 aufgewachsen. Dieses Oxid ist aus den Gründen, die in Verbindung mit den 5 und 6 beschrieben wurden, relativ dick, um den Verlust von Ladung zwischen dem unteren Gate und dem Speicherbereich der Stege 410 zu verhindern. Nun wird eine Polysiliziumschicht zur Bildung der unteren Gates 415 abgelagert. Dies ist eine Deckablagerung von Polysilizium, die planarisiert und zurückgeätzt wird, um das untere Polysilizium-Gate 415 von 24 bereitzustellen. Mit einem vertikalen Implantierungsschritt kann das Polysilizium dotiert werden. Obwohl das Polysilizium mit einem n-Dotierungsmittel (für eine n-Kanal-FBC) aus den Gründen dotiert werden kann, die in 3 gezeigt werden, wird ein p-Dotierungsmittel bevorzugt. Vor und/oder nach der Bildung des unteren Gates können schräge Implantierungen zum Einstellen des Dotierungsgrades in den p-Wells der Stege 410 verwendet werden. Danach können die Isoliergräben gefüllt, planarisiert und zurückgeätzt werden, um die Isolierung 430 bereitzustellen, die in den 19 und 20 gezeigt wird.
  • Bekannte Verarbeitungsverfahren können als nächstes zur Herstellung von Dreigatetransistoren oder planaren Transistoren in den oberen Bereichen der Stege 410 verwendet werden. Dies kann beispielsweise unter Verwendung eines Ersetzungs-Gate-Prozesses erfolgen, bei dem eine Spitzenimplantierung mit einem Dotierungsmittel vom n-Typ verwendet wird, gefolgt von der Bildung der Abstandsschichten 425 von 19, vor dem Dotieren der Haupt-Source- und -Drain-Bereiche 420. Die Source- und Drain-Bereiche 420 sind nicht tief genug, um den n-Well 400 kurzzuschließen. Eine gewisse Überlappung zwischen dem Source- und Drain-Bereich und dem unteren Gate ist zulässig, da das untere Gate vorgespannt ist, um Ladung im Floating Body anzusammeln. Durch das Vorspannen des unteren Gates in der Art, daß sich Ladung ansammelt, unterbricht das Gate den parasitären bipolaren Transistor, der anderenfalls zwischen Source und Drain, p-Körper und n-Well bestehen würde. Dadurch verbessert sich die Ladungsspeicherung in einem gestörten Zustand. Obwohl in der Ausführungsform, die dargestellt wird, der Transistor ein Dreigatetransistor ist, kann in der oberen Fläche der Stege 410 ein planarer Transistor gebildet werden.
  • In jedem Fall kann ein herkömmlicheres Siliziumdioxid-Polysilizium-Gate verwendet werden, oder es kann ein Gate aus Isolator mit hohem k-Wert und Metall, das eine Austrittsarbeit vom n-Typ begünstigt, verwendet werden. Man beachte, daß auf Grund dessen, daß das obere Gate getrennt vom unteren Gate gebildet wird, die Dicken der Gate-Dielektrika zwischen den beiden unterschiedlich sein können, was einen dickeren Isolator des unteren Gates ermöglicht, um so die Speicherzeit zu verbessern.
  • Es sind also mehrere Ausführungsformen einer FBC beschrieben worden, bei denen unterschiedliche Gate-Isolierungsdicken und Gate-Materialien in jeder Zelle verwendet werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Claims (30)

  1. Speichervorrichtung, umfassend: einen Halbleitersteg; eine erste Gate-Struktur, die auf einer Seite des Stegs angeordnet ist; eine zweite Gate-Struktur, die auf einer gegenüberliegenden Seite des Stegs angeordnet ist; und eine der ersten oder zweiten Strukturen, die eine günstigere Charakteristik zum Speichern von Ladung im Steg als die andere der Gate-Strukturen hat.
  2. Speichervorrichtung nach Anspruch 1, wobei eine der ersten und zweiten Gate-Strukturen ein Gate mit einer anderen Austrittsarbeit als das Gate in der anderen Gate-Struktur hat.
  3. Speichervorrichtung nach Anspruch 1, wobei eine der ersten und zweiten Gate-Strukturen eine andere Dicke des Gate-Dielektrikums als die andere Gate-Struktur hat.
  4. Speichervorrichtung nach Anspruch 1, wobei der Steg einen Source- und Drainbereich vom n-Typ umfaßt, die erste Gate-Struktur ein dünneres Gate-Oxid als die zweite Gate-Struktur hat und die zweite Gate-Struktur ein Gate mit einer Austrittsarbeit hat, die eine Vorrichtung vom p-Typ begünstigt.
  5. Speichervorrichtung nach Anspruch 4, wobei der Steg aus einem Bulk-Siliziumsubstrat gebildet ist.
  6. Speichervorrichtung nach Anspruch 5, wobei der Steg mit einem p-Dotierungsmittel dotiert ist.
  7. Speicher, umfassend: mehrere erste und zweite parallele beabstandete Stege, die alternierende erste und zweite Bereiche zwischen den Stegen haben, welche durch die Seitenoberflächen auf benachbarten Stegen definiert sind, die einander zugewandt sind; erste Gate-Strukturen, die auf alternierenden ersten Bereichen der Stege angeordnet sind; zweite Gate-Strukturen, die auf alternierenden zweiten Bereichen der Stege angeordnet sind; wobei die zweiten Gate-Strukturen mindestens eines von einer unterschiedlichen Gate-Oxiddicke und einem unterschiedlichen Gate-Material als die ersten Gate-Strukturen haben.
  8. Speicher nach Anspruch 7, wobei die Stege n-Source- und -Drainbereiche umfassen und die Oxiddicke der zweiten Gate-Struktur größer als die der ersten Gate-Struktur ist.
  9. Speicher nach Anspruch 8, wobei das Gate-Material der zweiten Gate-Strukturen aus einem Metall gebildet ist, das eine Austrittsarbeit im Bereich von ca. 4,6 bis 5,2 eV hat.
  10. Speicher nach Anspruch 9, wobei die Stege aus einem Bulk-Siliziumsubstrat gebildet sind.
  11. Speicher, umfassend: einen Halbleitersteg, der einen unteren Bereich und einen oberen Bereich hat; ein erstes Gate, das von dem Steg isoliert ist, umfassend eine Schicht, die den unteren Bereich des Stegs umgibt; und einen Transistor, der im oberen Bereich des Stegs gebildet ist.
  12. Speicher nach Anspruch 11, wobei die Schicht Polysilizium umfaßt.
  13. Speicher nach Anspruch 12, wobei das Polysilizium ein Dotierungsmittel vom p-Typ umfaßt.
  14. Speicher nach Anspruch 11, wobei der Transistor einen Dreigatetransistor umfaßt.
  15. Speicher nach Anspruch 14, wobei der Dreigatetransistor eine dielektrische Isolierung mit hohem k-Wert und ein Metall-Gate mit einer Austrittsarbeit zwischen ca. 4,6 und 5,2 eV hat.
  16. Speicher nach Anspruch 15, wobei der Steg aus einem Stück mit einem Bulk-Siliziumsubstrat ist.
  17. Speicher nach Anspruch 11, wobei das erste Gate durch ein Oxid isoliert ist, das dicker als ein Oxid ist, welches für einen Gate-Isolator für den Transistor verwendet wird.
  18. Verfahren, umfassend: Bilden mehrerer voneinander beabstandeter paralleler Halbleiterstege, die erste alternierende und zweite alternierende Bereiche zwischen den Stegen haben; Bilden einer ersten zusammenhängenden Gate-Isolierung einer ersten Dicke, die sich über zwei erste Stegoberflächen erstreckt, welche in den ersten alternierenden Bereichen einander zugewandt sind; Bilden einer zweiten zusammenhängenden Gate-Isolierung einer zweiten Dicke, die sich über zwei zweite Stegoberflächen erstreckt, welche in den zweiten alternierenden Bereichen einander zugewandt sind, wobei die erste Dicke größer als die zweite Dicke ist.
  19. Speicher nach Anspruch 18, wobei ein erstes Gate-Material auf der ersten Gate-Isolierung gebildet wird und ein zweites Gate-Material auf der zweiten Gate-Isolierung gebildet wird.
  20. Verfahren nach Anspruch 19, wobei das erste Gate-Material eine p-Kanal-Vorrichtung begünstigt und das zweite Gate-Material eine n-Kanal-Vorrichtung begünstigt.
  21. Verfahren nach Anspruch 20, wobei das erste Gate-Material eine Austrittsarbeit zwischen ca. 4,6 und 5,2 eV hat und das zweite Gate-Material eine Austrittsarbeit zwischen ca. 3,9 und 4,6 eV hat.
  22. Verfahren nach Anspruch 18, wobei die erste Gate-Isolierung und die zweite Gate-Isolierung auf einem Speicherabschnitt eines Substrats gebildet werden und wobei die zweite Gate-Isolierung auf einem Logikabschnitt des Substrats zur Verwendung in n-Kanal- und p-Kanal-Transistoren gebildet wird.
  23. Verfahren, umfassend: Bilden mehrerer voneinander beabstandeter paralleler Halbleiterstege; Aufbringen einer Opferschicht zwischen den voneinander beabstandeten Stegen; Bilden eines Maskierungselementes zwischen einer oberen Oberfläche eines Stegs und einer oberen Oberfläche des nächsten Stegs, alternierend über die Stege, so daß es alternierende abgedeckte und alternierende nicht abgedeckte Bereiche zwischen den Stegen gibt; und Naßätzen der Opferschicht in den nicht abgedeckten alternierenden Bereichen zwischen den Stegen.
  24. Verfahren nach Anspruch 23, wobei eine erste Gate-Isolierung in den nicht abgedeckten Bereichen nach dem Entfernen der Opferschicht gebildet wird.
  25. Verfahren nach Anspruch 23, wobei eine zweite Gate-Isolierung nach dem Entfernen der Opferschicht von den abgedeckten Bereichen sowohl in den vorher abgedeckten als auch in den nicht abgedeckten Bereichen gebildet wird.
  26. Verfahren zum Herstellen eines Speicherfeldes, umfassend: Bilden mehrerer paralleler, voneinander beabstandeter Stege; Bilden eines unteren Gates, das, isoliert von den Stegen, die unteren Teile der Stege im wesentlichen umgibt; Bilden eines Transistors im oberen Teil der Stege.
  27. Speicher nach Anspruch 26, wobei der Transistor ein Dreigatetransistor ist.
  28. Speicher nach Anspruch 26, wobei der Transistor ein planarer Transistor ist.
  29. Speicher nach Anspruch 26, wobei das untere Gate ein Polysiliziumgate vom p-Typ ist und der Transistor ein n-Kanal-Transistor ist.
  30. Speicher nach Anspruch 29, wobei das untere Gate vom Steg durch ein Gate-Dielektrikum isoliert ist, das dicker als das Gate-Dielektrikum ist, welches im Transistor verwendet ist.
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