DE112004001864B4 - Verfahren und Vorrichtung zur Verbesserung der Stabilität einer 6-Transistor-CMOS-SRAM-Zelle - Google Patents
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Abstract
Description
- Hintergrund der Erfindung
- 1. Gebiet der Erfindung
- Die vorliegende Erfindung bezieht sich auf das Gebiet des integrierten Halbleiterschaltungs-Entwurfs und der Herstellung und insbesondere auf 6-Transistor(T)-CMOS-SRAM-Zellen unter Verwendung von Tri-Gate-Transistoren mit vollständig verarmtem Substrat und ihre Herstellungsverfahren.
- 2. Diskussion des verwandten Standes der Technik
- Da sich die Siliziumtechnologie von einer Generation zur nächsten fortwährend verkleinert, verringern die Auswirkungen von intrischen bzw. immanenten Schwellenspannungs(Vt)-Veränderungen in großen Planartransistoren minimaler geometrischer Größe die statische Rausch-Begrenzung bzw. SNM von CMOS-SRAM-Zellen. Diese durch zunehmend kleinere Transistorgeometrien verursachte Verringerung in der SNM ist unerwünscht. Die SNM wird weiter verringert, wenn Vcc auf eine niedrigere Spannung verkleinert wird.
- Schwellenspannungs(Vt)-Veränderungen in Planartransistoren treten meist aufgrund der statistischen Schwankung bei der Anzahl und/oder dem Ort von Dotierstoffatomen in dem Verarmungsbereich der Transistoren auf. Die Vt-Veränderungen setzten der Verkleinerung der Versorgungsspannung, Transistorgröße und damit der minimalen Sechs-Transistor- bzw. 6T-CMOS-SRAM-Zellengröße Grenzen. Dies begrenzt die Gesamt-Transistoranzahl für herkömmliche 6T-SRAM-dominierte Hochleistungs-CMOS-ASICs und -Mikroprozessoren aufgrund der Halbleiterplättchengröße und Kostenbeschränkungen.
- Gegenwärtig wird das Problem der sich aus der Vt-Instabilität der SRAM-Zellen-Transistoren ergebenden verringerten SNM auf der Schaltungs/Entwurfsebene entweder durch (a) Erhöhen der zur Betätigung der Zelle erforderlichen minimalen Versorgungsspannung (Vccmin) und Beibehalten der Transistoren mit minimaler Größe oder durch (b) Vergrößern der Kanallänge und -breite der Zellentransistoren zum Ermöglichen einer niedrigeren minimalen Betriebsspannung zu Lasten der minimalen Zellengröße gelöst. Auf der Vorrichtungsebene kann in planaren Vorrichtungen eine sich aus Zufalls-Dotierstoff-Fluktuationen (RDF) ergebende Vt-Fehlanpassung durch kastenförmige Vertiefungen oder supersteile rückschrittliche Vertiefungen zu Lasten einer zusätzlichen Herstellungsvorgangskomplexität verringert werden.
- Ein 6T-CMOS-SRAM-Zellen-Schaltbild unter Verwendung planarer Transistoren ist in
1 veranschaulicht. Die SRAM-Zelle besteht aus zwei N-Typ Zugriffseinrichtungen102 , zwei N-Typ Pull-Down-Einrichtungen104 und zwei P-Typ Pull-Up-Einrichtungen106 . -
2 veranschaulicht einen 6T-CMOS-SRAM-Zellen-Entwurf unter Verwendung von planaren Transistoren. Das Gate jeder Zugriffeinrichtung ist in einem Bereich202 angeordnet. Das Gate jeder Pull-Down-Einrichtung ist in einem Bereich204 angeordnet. Das Gate jeder Pull-Up-Einrichtung ist in einem Bereich206 angeordnet. Die Gatebereiche sind durch einen Bereich aus Polysilizium214 über einem Bereich mit P-Typ Diffusion212 oder N-Typ Diffusion210 angezeigt. Metallschichten218 bilden Energieversorgung bzw. Versorgungsspannung (Vcc) und Masse (Vss). Die Metallschichten218 können auch das Gate/Source/Drain eines planaren Transistors in der Zelle mit dem Gate/Source/Drain eines anderen Transistors in der Zelle verbinden und können eine Zelle mit der anderen verbinden. Kontakte216 zeigen Bereiche an, in denen Verbindungen mit den Metallschichten erfolgen. Für eine gegebene Energieversorgung Vcc wird das Zellenverhältnis angepaßt, indem jede Zugriffs-Transistor-Breite und jedes Pull-Down-Transistor-Breite in der Größe angepaßt wird, um den maximalen SNM-Wert zu erreichen. -
3 ist eine graphische Darstellung300 , die die Auswirkungen einer Versorgungsspannungsverringerung auf eine typische 6T-CMOS-SRAM-Zelle unter Verwendung planaren Transistoren veranschaulicht. Die Rauschbegrenzungswerte nehmen eine nominale Schwellenspannung, eine nominale Versorgungsspannung Vcc und nominale Vorrichtungsgrößen an. Eine gestrichelte Linie310 zeigt den minimalen gewünschten Wert für SNM, 240 mV an. Die graphische Darstellung zeigt, daß, wenn Vcc von 2 V auf weniger als 1 V verringert wird, das Zellenverhältnis zunehmen muß, um einen gewünschten SNM-Wert beizubehalten. Für ein Zellenverhältnis von 1,5 (320 ) ist die minimale Spannung, die erreicht werden kann, während eine nominale SNM von 240 mV beibehalten wird, etwas niedriger als 2,0 V. Wenn das Zellenverhältnis auf 2,0 (304 ) erhöht wird, ist die minimale Spannung, die erreicht werden kann, während eine nominale SNM beibehalten wird, weniger als 1,5 V. Wenn das Zellenverhältnis auf 3,5 erhöht wird (306 ), kann die minimale Spannung auf weniger als 1,0 V verringert werden. Jedoch entsprechend ein Vergrößern des Zellenverhältnisses einem Bereichsnachteil in der Gestalt einer zunehmenden Zellengröße. - In dem Artikel von T. Ludwig et al., „FinFET Technology for Future Microprocessors”, Proc. of IEEE International SOI Conference, 29. Sept. – 2. Oct. 2003, S. 33–34, wird ein Prozess zur Herstellung von nicht-planaren Transistoren auf SOI-Wafern beschrieben. Mit Hilfe eines so genannten SIT-Prozesses wird bspw. eine SRAM-Zelle in einer FinFET-Topologie hergestellt.
- In einem weiteren Artikel von E. J. Nowak, „Maintaining the benefits of CMOS scaling when scaling bogs down”, IBM J. Res. & Dev., Vol. 46, Nr. 2/3, März/Mai 2003, S. 169–180, werden Probleme der fortschreitenden Reduzierung der Strukturgrößen in CMOS-Prozessen behandelt und die Möglichkeit beleuchtet, die Vorgaben der ITRS-Roadmap mit Hilfe von Double-Gate MOSFETs auf FinFET-Basis einzuhalten.
- KURZER ABRISS DER ERFINDUNG
- Die Erfindung stellt eine Schaltung gemäß Anspruch 1, eine CMOS-SRAM-Zelle gemäß Anspruch 4, eine CMOS-SRAM-Zelle gemäß Anspruch 13 sowie ein Verfahren gemäß Anspruch 16 bereit. Bevorzugte Ausführungsformen sind in den Unteransprüchen angegeben.
- Kurzbeschreibung der Zeichnung
-
1 ist eine Veranschaulichung eines herkömmlichen 6T-CMOS-SRAM-Zellenschaltbilds unter Verwendung planarer Transistoren. -
2 ist eine Veranschaulichung eines herkömmlichen 6T-CMOS-SRAM-Zellenentwurfs unter Verwendung planarer Transistoren. -
3 ist ein Graph, der eine statische Rausch-Begrenzung als eine Funktion der Versorgungsspannung für eine 6T-SRAM-Zelle mit veränderlichen Zellenverhältnissen veranschaulicht. -
4 ist eine Querschnittansicht eines Tri-Gate-Transistors mit einer einzelnen Rippe. -
5 ist eine Querschnittansicht eines Tri-Gate-Transistors mit einer Doppelrippe. -
6 ist eine Darstellung eines 6T-CMOS-SRAM-Zellenschaltbilds mit Tri-Gate-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. -
7 ist eine Darstellung eines 6T-CMOS-SRAM-Zellenentwurfs unter Verwendung eines Trigate-Transistors mit einer einzelnen Rippe und einer Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. -
8 ist ein Vergleich der Gatebreite eines Tri-Gate-Transistors mit einer Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung und einem planaren Transistor. -
9 ist eine graphische Darstellung, die SNM als eine Funktion der Versorgungsspannung für ein Tri-Gate-SRAM gemäß einem Ausführungsbeispiel der vorliegenden Erfindung und für ein planares SRAM vergleicht, wobei beide SRAM-Zellen denselben Entwurfsbereich besitzen. -
10 ist ein Ablaufdiagramm, das die Schritte beim Bilden eines Tri-Gate-Transistors mit Doppelrippe beschreibt. -
11A bis11J veranschaulichen die Bildung eines Tri-Gate-Transistors mit Doppelrippe. - Genaue Beschreibung der vorliegenden Erfindung
- Die vorliegende Erfindung ist eine 6T-CMOS-SRAM-Zelle unter Verwendung von nicht-planaren Tri-Gate-Transistoren und ihr Herstellungsverfahren. In der folgenden Beschreibung werden zahlreiche besondere Einzelheiten dargelegt, um ein tiefes Verständnis der vorliegenden Erfindung auszubilden. In anderen Beispielen wurden wohlbekannte Halbleiterverfahren und Herstellungstechniken nicht in besonderen Einzelheiten beschrieben, um die vorliegende Erfindung nicht unnötig unklar zu machen.
- Die vorliegende Erfindung profitiert von der höheren Ansteuerstrom-Leistung von nicht-planaren Tri-Gate-Transistoren, um die Stabilität der 6T-CMOS-SRAM-Zelle zu verbessern, wodurch eine niedrigerer Versorgungsspannungsbetrieb und verringerte Zellenentwurfsgrößen ermöglicht werden. Tri-Gate-Transistoren mit Mehrfach-Rippen-Konfigurationen können für eine gegebene Entwurfs-Breite mehr Ansteuerstrom ausgeben als ein planarer Transistor.
-
4 veranschaulicht einen Querschnitt eines typischen Tri-Gate-Transistors400 mit einzelner Rippe. Ein Tri-Gate-Transistor mit einzelner Rippe ist ein Tri-Gate-Transistor mit einem einzelnen Halbleiterkörper410 . Der Halbleiterkörper wird auch als eine „Halbleiterrippe” bezeichnet. Der Halbleiterkörper ist auf einem isolierenden Substrat bzw. Isoliersubstrat402 gebildet. Das Isoliersubstrat umfaßt eine vergrabene Oxidschicht oder andere Isolierschicht406 über einem Silizium- oder anderen Halbleitersubstrat404 . Ein Gate-Dielektrikum416 ist über der Oberseite und auf den Seiten der Halbleiterrippe410 gebildet. Eine Gate-Elektrode420 ist über der Oberseite und auf den Seiten des Gate-Dieelektrikums gebildet. Die Gate-Elektrode besitzt eine Gatelänge GL. Die Source-, S, und Drain-, D, Bereiche sind in der Halbleiterrippe auf jeder Seite der Gate-Elektrode gebildet. - Die Halbleiterrippe besitzt eine obere Fläche
412 und seitlich gegenüberliegende Seitenwände414 . Die Halbleiterrippe besitzt eine Höhe oder Dicke gleich Tsi. Die Halbleiterrippe besitzt eine Breite gleich Wsi. Die Gatebreite eines Tri-Gate-Transistors mit einzelner Rippe ist gleich der Summe der Gatebreiten jedes der drei auf dem Halbleiterkörper gebildeten Gates, oder Tsi + Wsi + Tsi. -
5 veranschaulicht einen Querschnitt eines typischen Tri-Gate-Transistors500 mit Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Ein Tri-Gate-Transistor mit Doppelrippe ist ein Tri-Gate-Transistor mit zwei Halbleiterkörpern oder Rippen410 über einem Isoliersubstrat402 , wobei die zwei Rippen jede ein auf der oberen Fläche und seitlich gegenüberliegenden Seitenwänden gebildetes Gate-Dielektrikum besitzt und eine einzelne über und rund um das Gate-Dielektrikum gebildete Gate-Elektrode gemeinsam nutzen. Jede Halbleiterrippe besitzt eine obere Fläche412 und seitlich gegenüberliegende Seitenwände414 . Die Halbleiterrippen sind um einen Abstand Ds beabstandet. Ein Mit-Muster-Versehen mit normalen Lithographie-Techniken erlaubt einen minimalen Ds von ungefähr 240 nm. Die Gatebreite einer Tri-Gate-Transistors mit Doppelrippe ist gleich der Summe der Gatebreiten für jeden der zwei Halbleiterkörper oder [2(Tsi1) + (Wsi1)] + [2(Tsi2) + (Wsi2)]. Wenn die Halbleiterkörper derart gebildet sind, daß jeder Halbleiterkörper im Wesentlichen ähnliche Abmessungen besitzt, ist die Gatebreite des Tri-Gate-Transistors mit Doppelrippe effektiv das zweifache der Gatebreite eines Tri-Gate-Transistors mit einzelner Rippe. Die Gatebreite des Tri-Gate-Transistors kann durch Hinzufügen von zusätzlichen Rippen zum Tri-Gate-Transistor weiter vergrößert werden. Ein Tri-Gate-Transistor in einer Mehrfach-Rippen-Konfiguration kann für eine gegebenen Entwurfsbreite mehr Ansteuerstrom ausgeben als ein planarer Transistor, da ein Tri-Gate-Transistor mit derselben Größe wie ein planarer Transistor eine größere Gatebreite besitzt. -
6 veranschaulicht ein 6T-CMOS-SRAM-Zellen-Schaltbild unter Verwendung von Tri-Gate-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. - Die SRAM-Zelle besteht aus zwei N-Typ Zugriffseinrichtungen
602 , zwei N-Typ Pull-Down-Einrichtungen604 und zwei P-Typ Pull-Up-Einrichtungen606 . Jede der N-Typ Zugriffseinrichtungen602 ist ein Tri-Gate-Transistor mit einzelner Rippe. Jede der P-Typ Pull-Up-Einrichtungen606 ist ein Tri-Gate-Transistor mit einzelner Rippe. Jede der N-Typ Pull-Down-Einrichtungen604 ist ein Tri-Gate-Transistor mit Doppelrippe. Eine Verwendung eines Tri-Gate-Transistors mit Doppelrippe als die Pull-Down-Einrichtung erlaubt dem Schaltungsdesigner ein Erreichen eines höheren Zellenverhältnisses für die SRAM-Zelle. Der Tri-Gate-Transistor mit Doppelrippe wird mehr Strom ausgeben als die Tri-Gate-Transistoren mit einzelner Rippe, wodurch das Zellenverhältnis ohne Erhöhung der Zellenentwurfsgröße erhöht wird. - Das Zellenverhältnis einer SRAM-Zelle ist als das Verhältnis des Steilheitsfaktors eines N-Typ Pull-Down-Transistors zum Steilheitsfaktor des N-Typ Zugriffs-Transistors definiert. Der Steilheitsfaktor eines Transistors ist gleich dem Verhältnis von Gatebreite zu Gatelänge mal der Beweglichkeit und der Gate-Kapazität. Wenn Beweglichkeit und Gate-Kapazität über die Zugriffs- und Pull-Down-Transistoren konstant sind, wird der Steilheitsfaktor das Verhältnis der Transistor-Gatebreite zur Transistor-Gatelänge. Der Steilheitsfaktor des Tri-Gate-Transistors mit Doppelrippe wird größer sein als der des planaren Transistors, da die Transistor-Gatebreite des Tri-Gate-Transistors mit Doppelrippe größer ist als der des planaren Transistors, innerhalb desselben Entwurfsbereichs. Weiterhin wird der Steilheitsfaktor des Tri-Gate-Transistors mit Doppelrippe größer als die des Tri-Gate-Transistors mit einzelner Rippe sein, da das Verhältnis der Gatebreite zur Gatelänge für die Einrichtung mit Doppelrippe größer sein wird als die der Einrichtung mit einzelner Rippe. Bei Verwendung eines Tri-Gate-Transistors mit Doppelrippe nimmt der Steilheitsfaktor des Pull-Down-Einrichtung zu, wodurch das Zellenverhältnis der SRAM-Zelle zunimmt. Wie vorstehend beschrieben, können höhere und somit gewünschtere statische Rausch-Begrenzungs(SNM)-Niveaus durch Erhöhen des Zellenverhältnisses erreicht werden. Die Verwendung von nicht-planaren Tri-Gate-Transistoren beim Entwurf von SRAM-Zellen erlaubt eine Erhöhung des Zellenverhältnisses ohne Erhöhung der physikalischen Zellenentwurfsgröße. Die nachstehende Tabelle 1 ist ein Vergleich von Zellenverhältnissen für eine SRAM-Zelle unter Verwendung von planaren Transistoren und eine SRAM-Zelle unter Verwendung von Tri-Gate-Transistoren, wobei jede der SRAM-Zellen denselben Entwurfsbereich besitzt.
Transistor Steilheit Planare SRAZelle* Zellenverhältnis = 1,5 Pull-Down 1,6 Zugriff 1,1 Pull-Up 1,3 Tri-Gate-SRAM-Zelle* Zellenverhältnis = 2,15 Pull-Down 6,0 Zugriff 2,8 Pull-Up 3,0 *Beachte: Zellenentwurfsbereiche sind für jede Zelle gleich -
7 veranschaulicht einen 6T-CMOS-SRAM-Zellenentwurf unter Verwendung von Tri-Gate-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das Gate jeder Zugriffseinrichtung ist in einem Bereich702 angeordnet. Das Gate jeder Pull-Down-Einrichtung ist in einem Bereich704 angeordnet. Jede Pull-Down-Einrichtung ist eine Einrichtung mit Doppelrippe. Jede Rippe der Einrichtung ist durch einen Bereich708 auf jeder Seite eines Hilfsblocks709 angezeigt. Der Hilfsblock709 wird verwendet, um die Rippen nahe benachbart zueinander zu bilden. Die Verwendung des Hilfsblocks709 erlaubt eine Beabstandung der Rippen von weniger als 100 nm voneinander, was unter Verwendung von herkömmlicher Lithographie nicht möglich sein würde. Das Gate jeder Pull-Up-Einrichtung ist in einem Bereich706 angeordnet. Die Gatebereiche sind durch einen Bereich aus Polysilizium714 über einem Bereich von P-Typ Diffusion712 oder N-Typ Diffusion710 angezeigt. Metallschichten718 bilden Energie- bzw. Spannungsversorgung (Vcc) und Masse (Vss). Die Metallschichten718 können auch die Gate/Source/Drain eines planaren Transistors in der Zelle mit der Gate/Source/Drain eines anderen Transistors in der Zelle verbinden und können eine SRAM-Zelle mit einer anderen verbinden. Kontakte716 zeigen Bereiche an, in denen Verbindungen zu den Metallschichten hergestellt werden können. Für eine gegebene Versorgungsspannung Vcc ist das Zellenverhältnis durch Größenanpassung der Gatebreite jedes Zugriffs-Transistors und jedes Pull-Down-Transistors zugeschnitten, um den maximalen SNM-Wert zu erreichen. Wie vorstehend beschrieben, erlaubt eine Verwrendung einer N-Typ Tri-Gate-Einrichtung mit Doppelrippe als die Pull-Down-Einrichtung und einer N-Typ Tri-Gate-Einrichtung mit einzelner Rippe als die Zugriffseinrichtung einen Entwurf einer Tri-Gate-SRAM-Zelle mit einem höheren Zellenverhältnis in demselben Entwurfsbereich wie eine planare SRAM-Zelle. -
8 ist ein Vergleich der Gatebreite eines Tri-Gate-Transistors mit Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung mit der Gatebreite eines planaren Transistors in demselben Entwurfsbereich. Ein Querschnitt800 zeigt eine auf einem Isoliersubstrat808 gebildeten Tri-Gate-Transistor mit Doppelrippe. Die Rippen des Tri-Gate-Transistors sind durch Halbleiterkörper802 gebildet. Die Rippen sind um einen Abstand Ds beabstandet, der durch die Breite des vorstehend beschriebenen Hilfsblocks bestimmt ist. Der Abstand Ds kann durch die minimale Lithographie-Merkmals-Größe, die gemustert bzw. mit Muster versehen werden kann, definiert werden. Ein Gate-Dielektrikum804 überdeckt jede Rippe des Tri-Gate-Transistors im Gate-Bereich. Eine Gate-Elektrode806 ist über und rund um jede Halbleiterrippe und die Gate-Dielektrikum-Schicht gebildet. Drei Gates G1, G2 und G3 sind für jede Rippe des Tri-Gate-Transistors mit doppelter Rippe gebildet. Jedes gebildete Gate besitzt eine Gatebreite. Die Gatebreite von G1 ist gleich Z1 oder der Höhe der Rippe. Die Gatebreite von G2 ist gleich Z2 oder der Breite der Rippe. Die Gatebreite G3 ist gleich Z3 oder der Höhe der Rippe. Die Gesamt-Gatebreite jeder Rippe ist gleich Z1 + Z2 + Z3. Für einen Tri-Gate-Transistor mit Doppelrippe ist die Gesamt-Gatebreite gleich 2(Z1 + Z2 + Z3). Ein Tri-Gate-Transistor mit N Rippen besitzt eine Gesamt-Gatebreite gleich N(Z1 + Z2 + Z3). In einem Ausführungsbeispiel der vorliegenden Erfindung ist Z1 = 60 nm, Z2 = 60 nm, Z3 = 60 nm und Ds = 60 nm. Die Gatebreite des Tri-Gate-Transistors gemäß diesem Ausführungsbeispiel ist (60 nm + 60 nm + 60 nm) oder 360 nm. Die gesamte verwendete Entwurfsbreite ist gleich Z3 + Ds + Z3 oder (60 nm + 60 nm + 60 nm) = 180 nm. - Ein Querschnitt
820 zeigt einen auf einem Halbleitersubstrat828 gebildeten planaren Transistor. Die Gatebreite des planaren Transistors ist gleich der Breite des Transistors-Gates822 oder Zp. Für eine Entwurfsbreite von 180 nm ist die Gatebreite des planaren Transistors820 gleich 180 nm. Da die Gatebreite des Tri-Gate-Transistors das Zweifache der des planaren Transistors für denselben Entwurfsbereich ist, ist es möglich, das Zellenverhältnis einer 6T-CMOS-SRAM-Zelle durch Entwurf der Zelle unter Verwendung von Tri-Gate-Transistoren mit einzelner Rippe und Doppelrippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zu erhöhen. -
9 ist eine graphische Darstellung900 , die eine statische Rausch-Begrenzung (SNM) als eine Funktion der Versorgungsspannung Vcc für eine planare SRAM-Zelle920 und eine Tri-Gate-SRAM-Zelle veranschaulicht, wobei die Zellen dieselbe Größe haben. Ein Tri-Gate-SRAM-Zellenentwurf erlaubt eine Verkleinerung der Versorgungsspannung Vcc vor einem Überschreiten einer niedrigeren SNM-Grenze von 240 mV (930 ). Da das Zellenverhältnis höher ist, wenn die SRAM-Zelle unter Verwendung von Tri-Gate-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung entworfen ist, kann die Versorgungsspannung verkleinert werden, ohne die SNM unter 240 mV zu verringern. Eine unter Verwendung von planaren Transistoren entworfene SRAM-Zelle kann mit einer Versorgungsspannung von geringfügig unter 2,0 V betrieben werden, ohne die SNM auf weniger als 240 mV zu verringern. Eine SRAM-Zelle derselben Größe, jedoch unter Verwendung von Tri-Gate-Transistoren mit Doppelrippe und einzelner Rippe gemäß einem Ausführungsbeispiel der vorliegenden Erfindung kann bei einer viel niedrigeren Versorgungsspannung betrieben werden, bevor die SNM-Grenze erreicht wird. Die Versorgungsspannung kann so niedrig wie 1,25 V sein, bevor die SNM auf weniger als 240 mV verringert ist. -
10 ist ein Ablaufdiagramm1000 , das einen Vorgang zeigt, der innerhalb des erfindungsgemäßen Verfahrens verwendet werden kann, und die Bildung eines Tri-Gate-Transistors mit Mehrfach-Rippe mit verringerter Entwurfsbreite veranschaulicht. Jeder Block im Ablaufdiagramm1000 ist nachfolgend in Verbindung mit den11A bis11J veranschaulicht und genauer beschrieben. - Eine Silzium- oder Halbleiterschicht wird auf einem Isoliersubstrat gebildet, wie in Block
1002 beschrieben. Das Isoliersubstrat enthält eine unteres monokristallines Siliziumsubstrat und eine obere Isolierschicht, wie beispielsweise eine Siliziumdioxidschicht oder eine Siliziumnitridschicht. Die Isolierschicht wird manchmal als „vergrabene Oxid”schicht bezeichnet. In einem Ausführungsbeispiel der vorliegenden Erfindung besitzt die Halbleiterschicht eine Dicke von 60 nm. - Dann wird ein Hilfsblock mit einer oberen Fläche und seitlich gegenüberliegenden Seitenwänden auf der Halbleiterschicht gebildet, wie in Block
1004 beschrieben. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Hilfsblock durch zuerst Bilden einer Schicht auf dem Hilfsmaterial und Mit-Muster-Versehen des Hilfsmaterials um unter Verwendung von Lithographie einen Block zu bilden. Der Hilfsblock kann Nitrid umfassen, ist aber nicht auf Nitrid beschränkt. Die Breite des Hilfsblocks bestimmt die Beabstandung der Rippen. In einem Ausführungsbeispiel der vorliegenden Erfindung sind die seitlich gegenüberliegenden Seitenwände des Hilfsblocks 60 nm voneinander entfernt. In einem anderen Ausführungsbeispiel der vorliegenden Erfindung sind die seitlich gegenüberliegenden Seitenwände des Hilfsblocks durch einen Abstand voneinander getrennt, der durch die minimale Merkmalsgröße definiert ist, die unter Verwendung von Lithographie gebildet werden kann. - Nach dem Bilden des Hilfsblocks wird eine Isolierschicht über und rund um den Hilfsblock und die Halbleiterschicht gebildet, wie in Block
1006 beschrieben. Die Isolierschicht kann ein Oxid oder ein anderes Isoliermaterial umfassen. Die Isolierschicht ist derart aufgebracht, dass die Dicke der Schicht ungefähr gleich der gewünschten Halbleiter-Rippen-Breite ist. In einem Ausführungsbeispiel der vorliegenden Erfindung liegt die Dicke der Isolierschicht zwischen 40 und 80 nm. In einem anderen Ausführungsbeispiel der vorliegenden Erfindung beträgt die Dicke der Isolierschicht 60 nm. - Dann werden Isolier-Abstandsteile auf jeder Seite des Hilfsblocks durch Durchführen eines anisotropen Ätzens gebildet, wie in Block
1008 beschrieben. Nach dem anisotropen Ätzen werden die Isolier-Abstandsteile auf jeder Seite des Hilfsblocks verbleiben. Die Breite der Isolier-Abstandsteile wird gleich der Dicke der Original-Isolierschicht sein. In einem Ausführungsbeispiel der vorliegenden Erfindung sind die Isolier-Abstandsteile 60 nm breit. - In einem anderen Ausführungsbeispiel der vorliegenden Erfindung kann eine Vielzahl von Hilfsblöcken gebildet werden, um zusätzliche Abstandsteile zu bilden. Dieses Verfahren kann verwendet werden, um einen Tri-Grate-Transistor mit mehr als zwei Rippen zu bilden. Die Anzahl von gebildeten Rippen wird gleich der Anzahl von Isolier-Abstandsteilen sein. In einem Ausführungsbeispiel der vorliegenden Erfindung kann eine gerade Anzahl von Rippen (2N) gebildet werden. Um einen Tri-Gate-Transistor mit 2N Rippen zu bilden, sind N Hilfsblöcke und 2N Isolier-Abstandsteile erforderlich.
- Nachdem die Isolier-Abstandsteile gebildet wurden, kann der Hilfsblock durch herkömmliche Verfahren entfernt werden, wie in Block
1010 gezeigt. Beispielsweise kann ein selektives Ätzverfahren verwendet werden, um den Hilfsblock zu entfernen, während die Isolier-Abstandsteile intakt verbleiben. - Als nächstes werden zwei Halbleiter-Rippen durch Ätzen der Halbleiterschicht unter Verwendung der Isolier-Abstandsteile als eine Maske gebildet, wie in Block
1012 gezeigt. Die Halbleiterschicht wird in nicht durch die Isolier-Abstandsteile bedeckten Bereichen weggeätzt, wodurch das Isoliersubstrat freigelegt wird. Jede gebildete Halbleiterrippe hat eine obere Fläche und ein Paar von seitlich gegenüberliegenden Seitenwänden. Eine Verwendung der Isolier-Abstandsteile als eine Maske erlaubt eine Trennung der Rippen um einen Abstand geringer als der Abstand, der unter Verwendung gegenwärtiger Lithographietechniken erreicht werden könnte. Gegenwärtige Lithographietechniken erlauben ein Drucken von Merkmalen mit minimalen Größen nahe 60 nm und einer minimalem Beabstandung zwischen Merkmalen von nahe 240 nm. Bei Verwendung eines Ausführungsbeispiels eines Verfahrens gemäß der vorliegenden Erfindung können die Rippen weniger als 240 nm voneinander gebildet werden. In einem Ausführungsbeispiel der vorliegenden Erfindung sind die Rippen um einen Abstand von 60 nm oder weniger voneinander getrennt. -
11A bis11J veranschaulichen die Bildung von Tri-Gate-Transistoren mit Doppelrippe, die innerhalb des erfindungsgemäßen Verfahrens verwendet werden kann. Die Herstellung eines Tri-Gat-Transistors mit Doppelrippen beginnt mit einem Isoliersubstrat1102 , wie in11A gezeigt. Eine Silizium- oder Halbleiterschicht1108 wird auf dem Isoliersubstrat1102 gebildet. Das Isoliersubstrat1102 kann ein unteres monokristallines Siliziumsubstrat1104 und eine obere Isolierschicht1106 , wie beispielsweise eine Siliziumdioxid- oder Siliziumnitridschicht umfassen. Die Isolierschicht1106 isoliert die Halbleiterschicht1108 vom Substrat1104 und wird manchmal als „vergrabene Oxid”schicht bezeichnet wird. Die Halbleiterschicht1108 kann aus Silizium oder einem anderen Halbleiter bestehen, wie beispielsweise Germanium (Ge), einer Silizium-Germanium-Legierung(SixGey), Galliumarsenid (GaAs), InSb, GaP, GaSb oder Carbon-Nanotubes Kohlenstoff-Nanoröhren, ist aber nicht darauf beschränkt. Die Halbleiterschicht1108 kann eine intrinsische oder eigenleitende oder undotierte Siliziumschicht sein oder sie kann auf eine p-Typ oder n-Typ-Leitfähigkeit dotiert sein. Die Halbleiterschicht1108 ist auf eine Dicke Tsi gebildet, die ungefähr gleich der für die nachfolgend gebildeten Halbleiter-Rippen des Tri-Gate-Transistors gewünschten Höhe ist. In einem Ausführungsbeispiel der vorliegenden Erfindung besitzt die Halbleiterschicht1108 eine Dicke von 60 nm oder weniger. -
11B veranschaulicht die Bildung eines Hilfsblocks auf der oberen Fläche der Halbleiterschicht1108 . Der Hilfsblock kann durch herkömmliche Halbleiter-Herstellungstechniken gebildet werden, einschließlich eines Aufbringens einer Schicht des Hilfsmaterials1109 , aber nicht darauf beschränkt, und nachfolgenden Mit-Muster-Versehens der Schicht mit einem Resist1111 . Das Hilfsmaterial, das nicht durch den Resist1111 bedeckt ist, kann geätzt werden, um einen oder mehrere Hilfsblöcke an dem(n) gewünschten Ort(en) zu bilden. In einem Ausführungsbeispiel der vorliegenden Erfindung besteht das Hilfsmaterial1109 auf einem Nitrid. Die Breite des zu bildenden Hilfsblocks Ws wird die nachfolgende Beabstandung der Halbleiter-Rippen des Tri-Gate-Transistors definieren. In einem Ausführungsbeispiel der vorliegenden Erfindung ist Ws 60 nm oder weniger. Die Verwendung eines Hilfsblocks erlaubt eine Trennung der Halbleiter-Rippen um Abstände von 60 nm oder weniger, was bedeutend weniger ist als der Abstand zwischen Merkmalen, der durch herkömmliche Lithographietechniken erreicht werden kann. -
11C veranschaulicht die Bildung einer Isolierschicht1112 über und rund um den Isolierblock1110 und über die Oberfläche der Halbleiterschicht1108 . In einem Ausführungsbeispiel der vorliegenden Erfindung besteht die Isolierschicht aus einem Oxid. Die Isolierschicht1112 wird auf eine Weise aufgebracht, die erlaubt, dass die Schicht eine einheitliche Dicke Tox hat. Die Dicke der Isolierschicht wird die Breite der Halbleiter-Rippen in einem nachfolgenden Verarbeitungsschritte bestimmen. In einem Ausführungsbeispiel der vorliegenden Erfindung besitzt die Isolierschicht eine Dicke von 60 nm oder weniger. -
11D veranschaulicht die Bildung von Isolier-Abstandsteilen1114 . Die Isolier-Abstandsteile1114 werden durch Durchführen eines anisotropen Ätzens auf der Isolierschicht1112 gemäß11C gebildet. Das anisotrope Ätzen wird auf eine Weise durchgeführt, die erlaubt, dass die Isolierschicht vollständig von der oberen Fläche des Hilfsblocks1110 entfernt wird, aber Isolier-Abstandsteile1114 auf jeder Seite des Hilfsblocks zurücklässt. Die Isolier-Abstandsteile1114 sind mit einer Breite Wox gebildet, die gleich der Dicke der Isolierschicht gemäß11C Tox ist. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Breite Wox jedes Isolier-Abstandsteils 60 nm oder weniger. -
11E veranschaulicht die nach der Entfernung des Hilfsblocks gebildete Struktur. Der Hilfsblock kann durch herkömmliche Verfahren einschließlich der Verwendung eines selektiven Ätzverfahrens entfernt werden. Beispielsweise kann ein Nassätzen verwendet werden, um einen Hilfs-Nitridblock zu entfernen, während die Oxid-Abstandsteile durch den Ätzvorgang unbeeinflusst verbleiben werden. Nachdem der Hilfsblock entfernt wurde, verbleiben zwei Isolier-Abstandsteile1114 , wobei jedes Abstandsteil eine Breite gleich Wox hat. Die Abstandsteile sind durch einen Abstand gleich der Breite des Hilfsblocks Ws getrennt. -
11F veranschaulicht die Bildung der Halbleiter-Rippen1120 . Halbleiter-Rippen1120 sind durch Ätzen der Halbleiterschicht1108 unter Verwendung der Isolier-Abstandsteile1114 als eine Maske gebildet. In einem Ausführungsbeispiel der vorliegenden Erfindung ist das Ätzen ein Plasma-Trocken-Ätzverfahren. Die Halbleiterschicht wird vollständig geätzt, wodurch die Oberfläche der Isolierschicht1102 freigelegt wird. Die Halbleiter-Rippen werden mit einer Breite Wsi gebildet, die gleich der Breite der als eine Maske verwendeten Isolier-Abstandsteile ist. In einem Ausführungsbeispiel der vorliegenden Erfindung ist Wsi 60 nm oder weniger. Die Halbleiter-Rippen sind durch einen Abstand Ds getrennt, der gleich der Breite des vorhergehend gebildeten Hilfsblocks ist. In einem Ausführungsbeispiel der vorliegenden Erfindung ist Ds 60 nm oder weniger. - Nachdem die Halbleiter-Rippen
1120 gebildet wurden, können die Isolier-Abstandsteile durch herkömmliche Techniken entfernt werden, wie in11G veranschaulicht. An diesem Punkt verbleiben zwei Halbleiter-Rippen auf dem Isoliersubstrat1102 . Die Halbleiter-Rippen1120 haben eine obere Fläche1121 und seitlich gegenüberliegende Seitenwände1123 . Die Gesamt-Entwurfsbreite der Einrichtung wird gleich Wsi + Ds + Wsi sein. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Gesamt-Entwurfsbreite der Einrichtung 180 nm oder weniger. -
11H veranschaulicht die Bildung eines Gate-Dielektrikumsschicht1122 auf der oberen Fläche1122 und auf den Seitenwänden1123 jeder Halbleiter-Rippe1120 . Der Tri-Gate-Transistor kann entworfen werden, dass er an sich immun gegenüber Vt-Instabilität ist, indem die Geometrie der Ecken1125 der Halbleiter-Rippe gründlich kontrolliert wird. Die Ecken der Halbleiter-Rippe sind durch Überschneiden der benachbarten Gates G1, G2 und G3 (Oberseite und Seiten) der Einrichtung gebildet. Da die Ecke1125 des Tri-Gate-Transistors zuerst einschaltet, bestimmt sie die Schwellenspannung (Vt) der Einrichtung. Wenn Vt nur durch Dotierstoffimplantationen gesetzt ist, kann es Fluktuationen bei den Dotierstoffen geben, die wiederum Vt-Fluktuationen verursachen. Wenn die Eckenrundung kontrolliert wird, ist der Tri-Gate-Transistor nicht von der Dotierung abhängig, um Vt zu setzen, und so kann der Transistor entworfen werden, dass er an sich immun gegenüber Vt-Instabilität ist. Das Eckenrunden der Silizium-Rippe tritt primär vom Gate-Dielektrikum-Bildungs-Vorgang auf. Das Gate-Dielektrikum1122 kann auf der Oberfläche und den Seitenwänden der Silizium-Rippe aufgewachsen oder aufgebracht werden. In einem Ausführungsbeispiel der vorliegenden Erfindung wird die Gate-Dielektrikumsschicht unter Verwendung vom Atomschicht-Aufbringung (ALD) aufgebracht, die eine Kontrolle der Eckenrundung bis zu atomaren Dimensionen erlaubt. In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Kurvenradius R jeder Ecke der Halbleiter-Rippe kleiner als 10 nm. - Als nächstes wird ein Gate-Material über der oberen Fläche und den Seitenwänden jeder Halbleiter-Rippe und über dem Isoliersubstrat aufgebracht, wie in
11I veranschaulicht. Das Gate-Material wird mit Muster versehen, um eine Gate-Elektrode1124 auf der Gate-Dielektrikum-Schicht zu bilden. - Nachdem die Gate-Elektrode gebildet ist, wird ein Paar von Source/Drain-Bereichen in jeder Halbleiter-Rippe auf gegenüberliegenden Seiten der Gate-Elektrode gebildet, wie in
11J veranschaulicht. In einem Ausführungsbeispiel der Erfindung werden die Source- und Drain-Bereiche durch Implantation von N-Typ- oder P-Typ-Dotierstoffen in den Halbleiterkörper gebildet, wie durch Pfeile1130 veranschaulicht. In Ausführungsbeispielen der vorliegenden Erfindung, können weitere Vorgänge auf der Tri-Gate-Einrichtung durchgeführt werden, einschließlich einer Bildung von Spitzen- oder Source/Drain-Ausdehnungsbereichen, Halo- bzw. Hof-Bereichen, stark dotierten Source/Drain-Kontaktbereichen, Silizium aufgebracht auf den Source/Drain- und Gate-Elektroden-Bereichen und Silizid-Bildung auf den Source/Drain- und Gate-Elektroden-Bereichen. - Wie in
11J veranschaulicht, besitzt jede Halbleiter-Rippe des sich ergebenden Tri-Gate-Transistors mit Doppelrippe eine Gatebreite, die gleich 2Tsi + Wsi ist. Die Gatebreite für den Tri-Gate-Transistor mit Doppelrippe ist gleich der Summe der Gatebreiten für jede Rippe oder 2(2Tsi + Wsi). Die Einrichtung kann in einem Bereich mit einer Entwurfsbereite von 2Wsi + Ds hergestellt werden. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Gatebreite des Tri-Gate-Transistors mit Doppelrippe 360 nm oder weniger und die Einrichtung ist in einem Bereich mit einer Entwurfsbreite von 180 nm oder weniger gebildet. - In anderen Ausführungsbeispielen der vorliegenden Erfindung kann das vorstehend dargelegte Verfahren verwendet werden, um Tri-Gate-Transistoren mit mehr als zwei Halbleiter-Rippen zu bilden.
Claims (16)
- Schaltung mit: – zumindest einer Zugriffseinrichtung, wobei die zumindest eine Zugriffseinrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst und der Tri-Gate-Transistor mit einer einzelnen Rippe einen ersten Steilheitsfaktor aufweist; – zumindest einer Pull-Up-Einrichtung, wobei die zumindest eine Pull-Up-Einrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst; und – zumindest einer Pull-Down-Einrichtung, wobei die zumindest eine Pull-Down-Einrichtung einen Tri-Gate-Transistor mit einer Mehrzahl von Rippen umfasst und der Tri-Gate Transistor mit einer Mehrzahl von Rippen einen zweiten Steilheitsfaktor aufweist, – wobei der zweite Steilheitsfaktor größer als der erste Steilheitsfaktor ist.
- Schaltung nach Anspruch 1, wobei die zumindest eine Pull-Down-Einrichtung einen Tri-Gate-Transistor mit zwei Rippen umfasst.
- Schaltung nach Anspruch 2, wobei die zwei Rippen des Tri-Gate-Transistors weniger als 60 nm voneinander angeordnet sind.
- CMOS-SRAM-Zelle mit: – zwei Zugriffseinrichtungen, wobei jede Zugriffseinrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst und der Tri-Gate-Transistor mit einer einzelnen Rippe einen ersten Steilheitsfaktor aufweist; – zwei Pull-Up-Einrichtungen, wobei jede Pull-Up-Einrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst; – zwei Pull-Down-Einrichtungen, wobei jede Pull-Down-Einrichtung einen Tri-Gate-Transistor mit einer Mehrzahl von Rippen umfasst und der Tri-Gate-Transistor mit einer Mehrzahl von Rippen einen zweiten Steilheitsfaktor aufweist, – wobei die CMOS-SRAM-Zelle ein Zellenverhältnis, eine statische Rausch-Begrenzung (SNM) und eine Versorgungsspannung besitzt, – wobei der zweite Steilheitsfaktor größer als der erste Steilheitsfaktor ist.
- CMOS-SRAM-Zelle nach Anspruch 4, wobei jede Pull-Down-Einrichtung einen Tri-Gate-Transistor mit zwei Rippen umfasst, wobei jede Rippe eine Höhe und eine Breite besitzt.
- CMOS-SRAM-Zelle nach Anspruch 5, wobei die Rippen weniger als 60 nm voneinander angeordnet sind.
- CMOS-SRAM-Zelle nach Anspruch 5, wobei die Höhe jeder Rippe 60 nm ist.
- CMOS-SRAM-Zelle nach Anspruch 5, wobei die Breite jeder Rippe 60 nm ist.
- CMOS-SRAM-Zelle nach Anspruch 4, wobei jeder Tri-Gate-Transistor zumindest eine Ecke enthält, wobei jede Ecke einen Kurvenradius von weniger als 10 nm besitzt.
- CMOS-SRAM-Zelle nach Anspruch 4, wobei das Zellenverhältnis größer als 2,0 ist.
- CMOS-SRAM-Zelle nach Anspruch 4, wobei die statische Rausch-Begrenzung (SNM) größer als 240 mV ist.
- CMOS-SRAM-Zelle nach Anspruch 11, wobei die Versorgungsspannung weniger als 1,5 V ist.
- CMOS-SRAM-Zelle mit: – zwei N-Typ-Zugriffseinrichtungen, wobei jede N-Typ-Zugriffseinrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst und der Tri-Gate-Transistor mit einer einzelnen Rippe einen ersten Steilheitsfaktor aufweist; – zwei P-Typ-Pull-Up-Einrichtungen, wobei jede P-Typ-Pull-Up-Einrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst; – zwei N-Typ-Pull-Down-Einrichtungen, wobei jede N-Typ-Pull-Down-Einrichtung einen Tri-Gate-Transistor mit einer Mehrzahl von Rippen umfasst und der Tri-Gate-Transistor mit einer Mehrzahl von Rippen einen zweiten Steilheitsfaktor aufweist, – wobei der zweite Steilheitsfaktor größer als der erste Steilheitsfaktor ist.
- CMOS-SRAM-Zelle nach Anspruch 13, wobei jede N-Typ-Pull-Down-Einrichtung einen Tri-Gate-Transistor mit zwei Rippen umfasst, wobei jede Rippe eine Höhe und eine Breite besitzt.
- CMOS-SRAM-Zelle nach Anspruch 14, wobei die Rippen weniger als 60 nm voneinander angeordnet sind.
- Verfahren zum Bilden einer Sechs-Transistor-CMOS-SRAM-Zelle mit: – Bilden von zwei N-Typ-Zugriffseinrichtungen, wobei jede N-Typ-Zugriffseinrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst und der Tri-Gate-Transistor mit einer einzelnen Rippe einen ersten Steilheitsfaktor aufweist; – Bilden von zwei P-Typ-Pull-Up-Einrichtungen, wobei jede P-Typ-Pull-Up-Einrichtung einen Tri-Gate-Transistor mit einer einzelnen Rippe umfasst, – Bilden einer N-Typ-Pull-Down-Einrichtung, wobei jede N-Typ-Pull-Down-Einrichtung einen Tri-Gate-Transistor mit zumindest zwei Rippen umfasst und der Tri-Gate-Transistor mit einer Mehrzahl von Rippen einen zweiten Steilheitsfaktor aufweist, – wobei der zweite Steilheitsfaktor größer als der erste Steilheitsfaktor ist.
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