CN101601138B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法。在支撑衬底(11)上形成有具有上面及侧面的鳍式半导体区域(13a-13d)。在各个鳍式半导体区域(13a-13d)的上部形成有第一杂质区域(17a)，在各个鳍式半导体区域(13a-13d)的侧部形成有第二杂质区域(17b)。第二杂质区域(17b)的比电阻小于或等于第一杂质区域(17a)的比电阻。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。特别是，涉及在衬底上具有鳍形状的半导体区域的三维结构半导体装置及其制造方法。
背景技术
近年来，伴随着半导体装置的高集成化、高功能化以及高速化，对半导体装置的细微化的要求越来越高。于是，为减少晶体管在衬底上的占有面积的多种结构的元件被设计出来。其中，具有鳍式结构的场效晶体管倍受关注。该具有鳍式结构的场效晶体管一般被称为鳍式场效应晶体管，此种晶体管具有由垂直于衬底主面的薄壁(fin)状半导体区域构成的活性区域。在该鳍式场效应晶体管中，能够用半导体区域的侧面作沟道面用，因此能够使晶体管在衬底上的占有面积减少(参考例如专利文献1，非专利文献1)。
图16(a)-图16(d)示出了现有的鳍式场效应晶体管的结构，图16(a)是主主要部分分俯视图，图16(b)是图16(a)中的A-A线的主主要部分分剖视图，图16(c)是图16(a)中的B-B线的主主要部分分剖视图，图16(d)是图16(a)中的C-C线的主主要部分分剖视图。
如图16(a)-图16(d)所示，现有的鳍式场效应晶体管具有：由硅形成的支撑衬底101、形成在支撑衬底101上由氧化硅形成的绝缘层102、在绝缘层102上形成为鳍形状的半导体区域(以下称其为“鳍式半导体区域”)103a-103d、隔着栅极绝缘膜104a-104d形成在鳍式半导体区域103a-103d上的栅电极105、形成在栅电极105的侧面上的绝缘性侧壁隔离膜106、形成在鳍式半导体区域103a-103d的隔着栅电极105的两侧区域的延伸区域107以及形成在鳍式半导体区域103a-103d的隔着栅电极105与绝缘性侧壁隔离膜106的两侧区域的源极/漏极区域117。鳍式半导体区域103a-103d配置在绝缘层102上且在栅极宽度方向上以一定间隔排列。形成的栅电极105在栅极宽度方向上跨越鳍式半导体区域103a-103d。延伸区域107，由形成在各个鳍式半导体区域103a-103d上部的第一杂质区域107a与形成在各个鳍式半导体区域103a-103d的侧部的第二杂质区域107b构成。源极/漏极区域117，由形成在各个鳍式半导体区域103a-103d上部的第三杂质区域117a与形成在各个鳍式半导体区域103a-103d的侧部的第四杂质区域117b构成。需提一下，省略说明及图示口袋区域。
图17(a)-图17(d)是按工序顺序表示现有的半导体装置的制造方法的主主要部分分剖视图。补充说明一下，图17(a)-图17(d)对应于图16(a)中的C-C线的剖面结构。而且，图17(a)-图17(d)中，用同一个符号表示与图16(a)-图16(d)所示的结构相同的构成要素，不再重复说明。
首先，如图17(a)所示，准备SOI(绝缘层上的硅：Silicon oninsulator)衬底。该SOI衬底的结构是这样的，在由硅形成的支撑衬底101上设有由氧化硅形成的绝缘层102，且在绝缘层102上具有由硅形成的半导体层。之后，将该半导体层图案化来形成将成为活性区域的鳍式半导体区域103b。
接着，如图17(b)所示，在鳍式半导体区域103b的表面形成栅极绝缘膜104之后，再跨越支撑衬底102上的整个上表面形成多晶硅膜105A。
接着，如图17(c)所示，依序对多晶硅膜105A及栅极绝缘膜104进行蚀刻，隔着栅极绝缘膜104b在鳍式半导体区域103b上形成栅电极105，再以栅电极105为掩膜(mask)将杂质离子注入到半导体区域103b中，形成延伸区域107及口袋区域(省略图示)。
接着，如图17(d)所示，跨越支撑衬底102的整个上表面形成绝缘膜之后，再利用各向异性干蚀刻对该绝缘膜进行回蚀，在栅电极105的侧面上形成绝缘性侧壁隔离膜106。之后，再以栅电极105及绝缘性侧壁隔离膜106为掩膜将杂质离子注入到半导体区域103b中，形成源极/漏极区域117。
根据以上工序，便能够获得具有在鳍式半导体区域103b上隔着栅极绝缘膜104b形成的栅电极105的鳍式MISFET(金属绝缘物半导体场效晶体管：metal insulator semiconductor field effect transistor)。
专利文献1：日本公开特许公报特开2006-196821号公报
非专利文献1：D.Lenoble等、Enhanced performance of PMOSMUGFET via integration ofconformal plasma-doped source/drainextensions、2006Symposium on VLSI Technology Digest of TechnicalPapers、p.212
-发明要解决的技术问题-
然而问题是，根据所述的专利文献1或者非专利文献1等所公开的现有半导体装置的制造方法，无法得到所希望的晶体管特性。
本发明正是为解决所述问题而研究开发出来的，其目的在于：在具有鳍式半导体区域的半导体装置中获得所希望的特性。
发明内容
-用以解决技术问题的技术方案-
为达成所述目的，本申请发明人研究探讨了为什么根据现有的鳍式场效应晶体管的制造方法得不到所希望的晶体管特性，获得了以下见解。
图18(a)是示出专利文献1中的形成鳍式场效应晶体管的延伸区域的工序的主主要部分分剖视图；图18(b)是示出非专利文献1中的形成鳍式场效应晶体管的延伸区域的工序的主主要部分分剖视图。补充说明一下，图18(a)与图18(b)对应于图16(a)中的B-B线的剖面结构(形成绝缘性侧壁隔离膜106以前)。而且，图18(a)-图18(b)中，用相同的符号表示与图16(a)-图16(d)所示的结构相同的构成要素，不再重复说明。
如图18(a)所示，在专利文献1所公开的方法中，利用离子注入以相对铅直方向朝不同侧倾斜的注入角度将离子108a及108b注入到鳍式半导体区域103a-103d中，形成延伸区域107，为的是不仅将杂质导入到鳍式半导体区域103a-103d的上面，也将杂质导入到鳍式半导体区域103a-103d的侧面。在该情况下，在鳍式半导体区域103a-103d上部形成离子108a及108b双方皆注入而构成的第一杂质区域107a。然而，在鳍式半导体区域103a-103d的各个侧部却形成仅注入离子108a或者108b而构成的第二杂质区域107b。也就是说，在离子108a的掺杂量与离子108b的掺杂量相等的情况下，第一杂质区域107a的注入掺杂量成为第二杂质区域107b的注入掺杂量的2倍。
如图18(b)所示，在非专利文献1中所公开的方法中，利用等离子体掺杂法在鳍式半导体区域103a-103d形成延伸区域107。在利用等离子体掺杂法进行杂质注入的情况下，在鳍式半导体区域103a-103d上部形成注入掺杂量由注入离子109a、吸附种(气体分子、游离基等中性种)109b以及由于溅射而脱离鳍式半导体区域103a-103d的杂质109c的平衡决定的第一杂质区域107a。然而，鳍式半导体区域103a-103d的各个侧部的注入掺杂量受注入离子109a、溅射带来的脱离杂质109c的影响很小，形成的是注入掺杂量主要由吸附种109b决定的第二杂质区域107b。结果是，第一杂质区域107a的注入掺杂量比第二杂质区域107b的注入掺杂量高出例如25％左右。
综上所述，根据现有的鳍式场效应晶体管的延伸区域的形成方法，形成在鳍式半导体区域103a-103d上部的第一杂质区域107a的注入掺杂量比形成在鳍式半导体区域103a-103d的侧部的第二杂质区域107b的注入掺杂量高；第二杂质区域107b的结的深度比第一杂质区域107a的结的深度浅。这样，第一杂质区域107a的表面电阻、比电阻或者扩展电阻比第二杂质区域107b的表面电阻、比电阻或者扩展电阻低。补充说明一下，若假定对象物的表面电阻是Rs、电阻率(比电阻)是
Figure GSB00000751344700041
厚度(结的深度)是t、扩展电阻是
Figure GSB00000751344700042
则而且，象测量扩展电阻时广为人知的关系式
Figure GSB00000751344700044
Figure GSB00000751344700045
所表示的那样，因为电阻率(比电阻)
Figure GSB00000751344700046
与扩展电阻
Figure GSB00000751344700047
基本上是1对1的关系，所以能够表示为
Figure GSB00000751344700048
所述关系式中，CF是考虑了扩展电阻
Figure GSB00000751344700049
的体积效果后的补正项(无补正时CF＝1)，k是考虑了探针与试料之间的肖特基势垒的极性依赖性后的补正项(例如在试料是p型硅的情况下，k＝1；在试料是n型硅的情况下，k＝1-3)，r是探针顶端的曲率半径。
在使具有这样的延伸结构的鳍式场效应晶体管工作的情况下，因为流过延伸区域107的电流集中在注入掺杂量比第二杂质区域107b高的第一杂质区域107a，亦即表面电阻较低的第一杂质区域107a，所以无法获得所希望的晶体管特性，这就是问题。
在现有的鳍式场效应晶体管中，源极/漏极区域也是利用与延伸区域相同的离子注入法、等离子体掺杂法来形成。源极/漏极区域117中，也是形成在鳍式半导体区域103a-103d上部的第三杂质区域117a的注入掺杂量比形成在鳍式半导体区域103a-103d的侧部的第四杂质区域117b的注入掺杂量高；第四杂质区域117b的结的深度比第三杂质区域117a的结的深度浅。在让这样的具有源极/漏极结构的鳍式场效应晶体管工作的情况下，因为流过源极/漏极区域117的电流集中在注入掺杂量比第四杂质区域117b高的第三杂质区域117a，亦即表面电阻较低的第三杂质区域117a，所以无法获得所希望的晶体管特性，这就是问题。
本申请发明人根据上述见解做出的半导体装置及其制造方法是这样的，该半导体装置包括杂质区域，在鳍式半导体区域侧部该杂质区域的注入掺杂量大于或等于在鳍式半导体区域上部该杂质区域的注入掺杂量。特别是，在鳍式场效应晶体管中，有时候形成在鳍式半导体区域侧部的杂质区域的宽度在延伸区域及源极/漏极区域的栅极宽度方向上的宽度中所占的百分比大于或等于70％，所以非常重要的就是：使形成在鳍式半导体区域侧部的杂质区域的注入掺杂量大于或等于形成在鳍式半导体区域上部的杂质区域的注入掺杂量。换句话说，非常重要的就是：使形成在鳍式半导体区域侧部的杂质区域的比电阻、扩展电阻或者表面电阻小于或者等于形成在鳍式半导体区域上部的杂质区域的比电阻、扩展电阻或者表面电阻。
换句话说，本发明所涉及的第一半导体装置，包括：形成在支撑衬底上且具有上面及侧面的第一半导体区域、形成在所述第一半导体区域上部的第一导电型第一杂质区域以及形成在所述第一半导体区域侧部的第一导电型第二杂质区域。所述第二杂质区域的比电阻小于或等于所述第一杂质区域的比电阻。
补充说明一下，若形成在具有上面及侧面的第一半导体区域亦即形成在鳍式半导体区域侧部的第二杂质区域的注入掺杂量是形成在鳍式半导体区域上部的第一杂质区域的注入掺杂量的80％(更好的是90％)左右以上，就能够使晶体管特性比现有技术有一个显著的改善。
如果“鳍式半导体区域之侧面高度”/“鳍式半导体区域之上面在栅极宽度方向上的宽度”(下面称其为纵横尺寸比)很小，则即使第二杂质区域的注入掺杂量比第一杂质区域的注入掺杂量小一些，晶体管特性也不会恶化。另一方面，随着该纵横尺寸比增大，使第二杂质区域的注入掺杂量大于或等于第一杂质区域的注入掺杂量的必要性便增加。
可以是这样的，本发明的第一半导体装置中，所述第二杂质区域的结的深度大于或等于所述第一杂质区域的结的深度。
可以是这样的，本发明的第一半导体装置中，所述第一半导体区域具有鳍形状。
可以是这样的，本发明的第一半导体装置中，所述第一半导体区域形成在形成在所述支撑衬底上的绝缘层上。
本发明的第一半导体装置中进一步包括：形成在所述第一半导体区域的规定部分的至少侧面上的栅极绝缘膜以及形成在所述栅极绝缘膜上的栅电极。若所述第一杂质区域及所述第二杂质区域形成在所述第一半导体区域的所述规定部分以外的其它部分，便能够构成鳍式场效应晶体管。在该情况下，可以在所述第一半导体区域的所述规定部分的上面上也形成有所述栅极绝缘膜；所述第一杂质区域及所述第二杂质区域可以是P型延伸区域。本发明的第一半导体装置中还可以进一步包括：形成在所述栅电极的侧面上的绝缘性侧壁隔离膜、形成在所述第一半导体区域上部的第一导电型第三杂质区域以及形成在所述第一半导体区域侧部的第一导电型第四杂质区域。所述第三杂质区域及所述第四杂质区域可以形成在所述第一半导体区域的所述其它部分中位于所述绝缘性侧壁隔离膜外侧的部分；所述第四杂质区域的比电阻可以小于或等于所述第三杂质区域的比电阻。此时，所述第三杂质区域及所述第四杂质区域也可以是P型源极/漏极区域。本发明的第一半导体装置中还可以进一步包括形成在所述栅电极的侧面上的绝缘性侧壁隔离膜。所述第一杂质区域及所述第二杂质区域可以形成在所述第一半导体区域的所述其它部分中位于所述绝缘性侧壁隔离膜外侧的部分。此时，所述第一杂质区域及所述第二杂质区域可以是P型源极/漏极区域。在上述情况下，若所述第一半导体区域的侧面高度比所述第一半导体区域的上面在栅极宽度方向上的宽度大，则能够获得本发明所带来的显著效果。
本发明所涉及的第二半导体装置，包括：形成在支撑衬底上且分别具有上面及侧面的多个半导体区域、形成在所述多个半导体区域中的各个半导体区域上部的第一导电型第一杂质区域以及形成在所述多个半导体区域中的各个半导体区域侧部的第一导电型第二杂质区域。所述第二杂质区域的比电阻小于或等于所述第一杂质区域的比电阻。
本发明的第二半导体装置中进一步包括：隔着栅极绝缘膜形成在所述多个半导体区域中的各个半导体区域上的栅电极。若所述栅电极在栅极宽度方向上跨越所述多个半导体区域，则能够构成鳍式场效应晶体管。此时，所述第一杂质区域及所述第二杂质区域可以是P型延伸区域或者P型源极/漏极区域。
本发明的第二半导体装置中，可以进一步包括将所述多个半导体区域中的各个半导体区域在栅极长度方向上的两端部连接起来的第三半导体区域。
本发明所涉及的半导体装置的制造方法，是一用以制造所述本发明的第一或者第二半导体装置的方法，包括：工序a，在支撑衬底上形成具有上面及侧面的第一半导体区域，以及工序b，利用等离子体掺杂法将第一导电型杂质注入所述第一半导体区域，由此在所述第一半导体区域上部形成第一杂质区域，并同时在所述第一半导体区域侧部形成第二杂质区域。在所述工序b中，在注入掺杂量成为第一掺杂量的第一条件下实施等离子体掺杂法后，再在注入掺杂量成为比所述第一掺杂量少的第二掺杂量的第二条件下实施等离子体掺杂法。
换句话说，本发明的半导体装置的制造方法具有利用等离子体掺杂法控制注入掺杂量的特征。在掺杂后进行退火，以控制注入掺杂量，从而便能够将表面电阻控制在所希望的值上。
具体而言，若在进行等离子体掺杂时，将原料气体提供至等离子体中，等离子体中便会存在游离基、离子、或者原料气体的构成分子、该分子分解后所获得的分子或原子。本发明是本申请发明人将下面四个性质应用到鳍式场效应晶体管等三维元件中所得到的方法。具体而言，
(1)等离子体中的离子基本上垂直于衬底主面入射，
(2)等离子体中的气体分子、游离基等中性种自相对于衬底主面随机的方向入射，
(3)在半导体区域侧面几乎不受溅射导致之脱离杂质的影响，以上三个特性是这些离子、气体分子以及游离基等本来所具有的性质，下面的性质(4)是本申请发明人新发现的、以多个不同条件进行的等离子体掺杂所特有的性质，
(4)进行多个不同条件下的等离子体掺杂之际，在半导体区域上面掺杂的影响与溅射的影响达到平衡所决定的注入掺杂量，也就是说，表面电阻的水准仅依赖于最终阶段的等离子体掺杂条件，不依赖于中途的条件。
本发明的主要特征在于，“在注入掺杂量成为第一掺杂量的第一条件下实施等离子体掺杂法后，再在注入掺杂量成为比所述第一掺杂量小之第二掺杂量的第二条件下实施等离子体掺杂法”。因此，半导体区域上部的注入掺杂量基本上由低掺杂量的第二条件决定，另一方面，半导体区域侧部的注入掺杂量基本上由高掺杂量的第一条件决定。结果是，能够获得包括在半导体区域侧部的注入掺杂量大于或等于在半导体区域上部的注入掺杂量的杂质区域的半导体装置。换句话说，能够获得包括表面电阻在半导体区域侧部较低的杂质区域的半导体装置。因此，即使例如形成在鳍式半导体区域侧部的杂质区域的宽度在鳍式场效应晶体管的延伸区域及源极/漏极区域的栅极宽度方向的宽度中所占的百分比变大，也能够获得所希望的晶体管特性。
本发明的半导体装置的制造方法中，所述工序b利用由含有所述杂质的气体构成的等离子体进行。若所述第一条件下的所述气体的浓度比所述第二条件下的所述气体的浓度高，则能够可靠地使第二条件带来的注入掺杂量少于第一条件带来的注入掺杂量。
本发明的半导体装置的制造方法中，若所述工序b之后，所述第二杂质区域的注入掺杂量大于或等于所述第一杂质区域的注入掺杂量，则一定能够收到所述效果。
在本发明的半导体装置的制造方法中，可以进一步包括在所述工序a之前，在所述支撑衬底上形成绝缘层的工序。在所述工序a中，可以在所述绝缘层上形成所述第一半导体区域。
本发明的半导体装置的制造方法中，所述第一半导体区域的侧面可以是垂直于所述第一半导体区域的上面的面。
本发明的半导体装置的制造方法中，在所述第一杂质区域，在所述第二条件下实施等离子体掺杂法时的注入掺杂量比在所述第一条件下实施等离子体掺杂法时的注入掺杂量减少了，这是可以的。
本发明的半导体装置的制造方法中，所述工序b可以利用由含有所述杂质的气体构成的等离子体进行，含有所述杂质的气体可以含有由硼原子与氢原子构成的分子BmHn(m、n是自然数)。
本发明的半导体装置的制造方法中，所述工序b可以利用由含有所述杂质的气体构成的等离子体进行。含有所述杂质的气体可以是用稀有气体将含有硼原子的分子稀释后获得的气体。
本发明的半导体装置的制造方法中，所述工序b可以利用由含有所述杂质的气体构成的等离子体进行。含有所述杂质的气体可以是用氦气将含有所述杂质的分子稀释后所获得的气体。
本发明的半导体装置的制造方法中，所述工序b可以利用由含有所述杂质的气体构成的等离子体进行。含有所述杂质的气体可以是B2H6与氦气的混合气体。在该情况下，若所述混合气体中的B2H6的质量浓度在0.01％以上且1％以下，则能够很容易地将硼导入第一半导体区域中。相反，在B2H6气体浓度不到0.01％的情况下，难以导入足够量的硼；在B2H6气体浓度大于1％的情况下，则含有硼的沉积物容易附着在衬底表面。
本发明的半导体装置的制造方法中，所述工序b可以利用由含有所述杂质的气体构成的等离子体进行。含有所述杂质的气体可以含有BF3、AsH3或者PH3。
本发明的半导体装置的制造方法中，可以进一步包括以下工序。即在所述工序b以前，在各种条件下用等离子体掺杂法将所述杂质注入设有与所述第一半导体区域一样的半导体区域的多个虚设衬底中的每一个虚设衬底中的该半导体区域，将形成在该半导体区域侧部的杂质区域的表面电阻成为期待值时的条件决定为所述第一条件，且将形成在该半导体区域上部的杂质区域的表面电阻成为期待值时的条件决定为所述第二条件。
本发明所涉及的其它半导体装置的制造方法包括：利用等离子体掺杂法将第一导电型杂质注入半导体区域，由此在所述半导体区域形成杂质区域的工序。形成所述杂质区域的工序包括：工序a，在注入掺杂量成为第一掺杂量的第一条件下实施等离子体掺杂法，以及工序b。该工序b，是在所述工序a之后，在注入掺杂量成为比所述第一掺杂量少的第二掺杂量的第二条件下实施等离子体掺杂法。
根据本发明所涉及的其它半导体装置的制造方法，在形成具有第二掺杂量的杂质区域的情况下，在注入掺杂量成为第一掺杂量的第一条件下实施等离子体掺杂法后，再在注入掺杂量成为比所述第一掺杂量少的第二掺杂量的第二条件下实施等离子体掺杂法。由此与仅利用成为所述第二掺杂量的第二条件实施等离子体掺杂法形成杂质区域的情况相比，能够使等离子体掺杂时间更短。
本发明所涉及的第三半导体装置包括：形成在支撑衬底上且具有上面及侧面的第一半导体区域、形成在所述第一半导体区域上部的第一导电型第一杂质区域以及形成在所述第一半导体区域侧部的第一导电型第二杂质区域。所述第二杂质区域的表面电阻小于或等于所述第一杂质区域的表面电阻。
本发明所涉及的第四半导体装置包括：形成在支撑衬底上且具有上面及侧面的第一半导体区域、形成在所述第一半导体区域上部的第一导电型第一杂质区域以及形成在所述第一半导体区域侧部的第一导电型第二杂质区域。所述第二杂质区域的扩展电阻小于或等于所述第一杂质区域的扩展电阻。
-发明的效果-
根据本发明，因为能够获得包括在鳍式半导体区域侧部的注入掺杂量大于或等于在鳍式半导体区域上部的注入掺杂量的杂质区域的半导体装置，亦即，能够获得包括在鳍式半导体区域侧部表面电阻较低的杂质区域的半导体装置，所以能够防止鳍式场效应晶体管等三维元件特性恶化。
附图说明
图1(a)-图1(d)是示出本发明第一实施形态所涉及的半导体装置的结构的图，图1(a)是主主要部分分俯视图，图1(b)是图1(a)中A-A线的主主要部分分剖视图，图1(c)是图1(a)的B-B线的主主要部分分剖视图，图1(d)是图1(a)的C-C线的主主要部分分剖视图。
图2(a)-图2(e)是按工序顺序示出本发明第一实施形态所涉及的半导体装置的制造方法的主主要部分分剖视图。
图3(a)是用以说明图2(c)所示的第一等离子体掺杂条件下的掺杂方法的主主要部分分剖视图；图3(b)是用以说明图2(d)所示的第二等离子体掺杂条件下的掺杂方法的主要部分剖视图。
图4是示出在本发明第一实施形态所涉及的半导体装置的制造方法下形成在鳍式半导体区域上部的第一杂质区域的表面电阻与等离子体掺杂时间之间的关系的图。
图5是示出在本发明第一实施形态所涉及的半导体装置的制造方法下形成在鳍式半导体区域侧部的第二杂质区域的表面电阻与等离子体掺杂时间的关系的图。
图6是示出本发明第一实施形态所涉及的半导体装置的制造方法中形成在鳍式半导体区域上部的第一杂质区域与形成在鳍式半导体区域侧部的第二杂质区域各自的表面电阻与等离子体掺杂时间的关系的图。
图7是示出在本发明第一实施形态所涉及的半导体装置的制造方法的第1实施例中，形成在鳍式半导体区域上部的第一杂质区域的表面电阻与等离子体掺杂时间的关系的图。
图8是示出在本发明第一实施形态所涉及的半导体装置的制造方法的第2实施例中，形成在鳍式半导体区域上部的第一杂质区域的表面电阻与等离子体掺杂时间的关系的图。
图9是示出在本发明第一实施形态所涉及的半导体装置的制造方法的第3实施例中，形成在鳍式半导体区域上部的第一杂质区域的表面电阻与等离子体掺杂时间的关系的图。
图10是示出本发明第一实施形态的第1变形例所涉及的半导体装置的主要部分俯视图。
图11(a)-图11(c)是示出本发明第一实施形态的第2变形例所涉及的半导体装置的剖面结构的图，图11(a)是图1(a)中的A-A线的主要部分剖视图，图11(b)是图1(a)中的B-B线的主要部分剖视图，图11(c)是图1(a)中的C-C线的主要部分剖视图。
图12是示出决定本发明第二实施形态所涉及的半导体装置的制造方法中等离子体掺杂条件决定方法的流程图。
图13(a)是示出本发明第二实施形态所涉及的半导体装置的制造方法中等离子体掺杂条件决定方法所用的虚设衬底的概略剖面结构的图；图13(b)是示出在图12的步骤S102中等离子体掺杂时间与表面电阻间的关系的图。
图14是示出在图12的步骤S103中等离子体掺杂时间与表面电阻间的关系的图。
图15是示出在图12的步骤S105和步骤S106中等离子体掺杂时间与表面电阻间的关系的图。
图16(a)-图16(d)是示出现有的鳍式场效应晶体管的结构的图，图16(a)是主要部分俯视图，图16(b)是图16(a)中的A-A线的主要部分剖视图，图16(c)是图16(a)中的B-B线的主要部分剖视图，图16(d)是图16(a)中的C-C线的主要部分剖视图。
图17(a)-图17(d)是按工序顺序示出现有的半导体装置的制造方法的主要部分剖视图。
图18(a)是示出专利文献1中的形成鳍式场效应晶体管的源极/漏极区域的工序的主要部分剖视图；图18(b)示出非专利文献1中形成鳍式场效应晶体管的源极/漏极区域的工序的主要部分剖视图。
-符号说明-
      7        延伸区域
7a                   第一杂质区域
7b                   第二杂质区域
11                   支撑衬底
12                   绝缘层
13a-13f              鳍式半导体区域
14(14a-14d)          栅极绝缘膜
15                   栅电极
15A                  多晶硅膜
16                   绝缘性侧壁隔离膜
17                   延伸区域
17a                  第一杂质区域
17b                  第二杂质区域
18a、19a             注入离子
18b、19b             吸附种
18c、19c             脱离杂质
24a-24d                绝缘膜
27                     源极/漏极区域
27a                    第三杂质区域
27b                    第四杂质区域
51                     虚设衬底
52                     鳍式半导体区域
具体实施方式
(第一实施方式)
下面，参考附图对本发明第一实施形态所涉及的半导体装置的结构加以说明。
图1(a)-图1(d)是本发明第一实施形态所涉及的半导体装置的图。具体而言，是表示具有鳍式场效应晶体管的半导体装置的结构的图，图1(a)是主要部分俯视图，图1(b)是图1(a)中的A-A线的主要部分剖视图，图1(c)是图1(a)中的B-B线的主要部分剖视图，图1(d)是图1(a)中的C-C线的主要部分剖视图。
如图1(a)到图1(d)所示，本实施方式中的鳍式场效应晶体管包括：由例如硅形成的支撑衬底11、形成在支撑衬底11上且由例如氧化硅形成的绝缘层12、形成在绝缘层12上的鳍式半导体区域13a-13d、在鳍式半导体区域13a-13d上隔着由例如氮氧化硅形成的栅极绝缘膜14a-14d形成的栅电极15、形成在栅电极15的侧面上的绝缘性侧壁隔离膜16、形成在鳍式半导体区域13a-13d中的隔着栅电极15的两侧区域的延伸区域17以及形成在鳍式半导体区域13a-13d中的隔着栅电极15与绝缘性侧壁隔离膜16的两侧区域的源极/漏极区域27。各个鳍式半导体区域13a-13d在栅极宽度方向上的宽度a例如在30nm左右，在栅极长度方向上的宽度b例如在200nm左右，高度(厚度)c例如在50nm左右。各个鳍式半导体区域13a-13d，配置在绝缘层12上且在栅极宽度方向上以间隔d(例如60nm左右)排列着。补充说明一下，鳍式半导体区域13a-13d的上面及侧面可以相互垂直，也可以相互不垂直。栅电极15形成为在栅极宽度方向上跨越鳍式半导体区域13a-13d。延伸区域17，由形成在各个鳍式半导体区域13a-13d上部的第一杂质区域17a与形成在各个鳍式半导体区域13a-13d的侧部的第二杂质区域17b构成。源极/漏极区域27，由形成在各个鳍式半导体区域13a-13d上部的第三杂质区域27a与形成在各个鳍式半导体区域13a-13d的侧部的第四杂质区域27b构成。值得一提的是，省略了口袋区域的说明及图示。
本实施方式的特征如下。换句话说，形成在鳍式半导体区域侧部的第二杂质区域17b的注入掺杂量被设定为大于或等于形成在鳍式半导体区域上部的第一杂质区域17a的注入掺杂量。于是，能够将构成延伸区域17的第二杂质区域17b的表面电阻设定得小于或等于第一杂质区域17a的表面电阻。因此，即使形成在鳍式半导体区域侧部的第二杂质区域17b的宽度在延伸区域17的栅极宽度方向的宽度中所占有的百分比增大，也能够获得所希望的晶体管特性。同样，形成在鳍式半导体区域侧部的第四杂质区域27b的注入掺杂量被设定为大于或等于形成在鳍式半导体区域上部的第三杂质区域27a的注入掺杂量。于是，能够将构成源极/漏极区域27的第四杂质区域27b的表面电阻设定得小于或等于第三杂质区域27a的表面电阻。因此，即使形成在鳍式半导体区域侧部的第四杂质区域27b的宽度在源极/漏极区域27的栅极宽度方向的宽度中所占有的百分比增大，也能够获得所希望的晶体管特性。
如上所述，第二杂质区域17b(第四杂质区域27b)的表面电阻设定得小于或等于第一杂质区域17a(第三杂质区域27a)的表面电阻。然而，即使将第二杂质区域17b(第四杂质区域27b)的比电阻或者扩展电阻设定得小于或等于第一杂质区域17a(第三杂质区域27a)的比电阻或者扩展电阻，也能够收到同样的效果。此处，若假定对象物的表面电阻是Rs、电阻率(比电阻)是
Figure GSB00000751344700151
厚度(结的深度)是t、扩展电阻是
Figure GSB00000751344700152
则
Figure GSB00000751344700153
而且，因为电阻率(比电阻)
Figure GSB00000751344700154
与扩展电阻
Figure GSB00000751344700155
基本上是1对1的关系，所以能够表示为
Figure GSB00000751344700157
即Rs与
Figure GSB00000751344700158
成正比。在以下说明中，主要使用“表面电阻”进行说明，有关电阻大小的关系，可以将“表面电阻”理解为“比电阻”或者“扩展电阻”。
补充说明一下，本实施方式中，若形成在鳍式半导体区域侧部的第二杂质区域17b的注入掺杂量是形成在鳍式半导体区域上部的第一杂质区域17a的注入掺杂量的80％左右以上(更好的是90％)，就能够使晶体管特性比现有技术有一个显著的改善。同样，若形成在鳍式半导体区域侧部的第四杂质区域27b的注入掺杂量是形成在鳍式半导体区域上部的第三杂质区域27a的注入掺杂量的80％左右以上(更好的是90％)，就能够使晶体管特性比现有技术有一个显著的改善。
本实施方式中，若“鳍式半导体区域侧面的高度”/“鳍式半导体区域上面在栅极宽度方向上的宽度”(下面称其为纵横尺寸比)小，则即使第二杂质区域17b的注入掺杂量比第一杂质区域17a的注入掺杂量小一些，晶体管特性也不会恶化。也就是说，即使第二杂质区域17b的表面电阻、比电阻或者扩展电阻比第一杂质区域17a表面电阻、比电阻或者扩展电阻大一些(例如大10％左右以下)，晶体管特性也不会恶化。另一方面，随着该纵横尺寸比增大，使第二杂质区域17b的注入掺杂量大于或等于第一杂质区域17a的注入掺杂量的必要性便增加。也就是说，使第二杂质区域17b的表面电阻、比电阻或者扩展电阻小于或等于第一杂质区域17a的表面电阻、比电阻或者扩展电阻的必要性增加。同样，若该纵横尺寸比小，则即使第四杂质区域27b的注入掺杂量比第三杂质区域27a的注入掺杂量小一些，晶体管特性也不会恶化。也就是说，即使第四杂质区域27b的表面电阻、比电阻或者扩展电阻比第三杂质区域27a表面电阻、比电阻或者扩展电阻大一些(例如大10％左右以下)，晶体管特性也不会恶化。另一方面，随着该纵横尺寸比增大，使第四杂质区域27b的注入掺杂量大于或等于第三杂质区域27a的注入掺杂量的必要性便增加，也就是说，使第四杂质区域27b的表面电阻、比电阻或者扩展电阻小于或等于第三杂质区域27a的表面电阻、比电阻或者扩展电阻的必要性增加。
下面，参考附图对本发明第一实施形态所涉及的半导体装置的制造方法加以说明。
图2(a)-图2(e)是按工序顺序示出第一实施形态的半导体装置的制造方法的主要部分剖视图。补充说明一下，图2(a)-图2(e)对应于图1(a)中的C-C线的剖面结构。而且，图2(a)-图2(e)中，用同一个符号表示与图1(a)-图1(d)所示的结构相同的构成要素，说明省略不提。
首先，如图2(a)所示，准备SOI衬底，该SOI衬底是这样构成的，在由例如硅制成且厚度800μm的支撑衬底11上形成有由例如氧化硅形成且厚度150nm的绝缘层12，且在绝缘层12上具有由例如硅形成且厚度50nm的半导体层。之后，将该半导体层图案化形成将成为活性区域的n型鳍式半导体区域13b。此处，鳍式半导体区域13b在栅极宽度方向上的宽度a例如在30nm左右，在栅极长度方向上的宽度b例如在200nm左右，高度(厚度)c例如在50nm左右，鳍式半导体区域13b与相邻的其它鳍式半导体区域以间隔d(例如60nm左右)排列着。
接着，如图2(b)所示，在鳍式半导体区域13b的表面上形成由例如氮氧化硅膜形成且厚度3nm的栅极绝缘膜14之后，再跨越支撑衬底12上的整个上表面形成例如厚度60nm的多晶硅膜15A。
接着，如图2(c)所示，依序对多晶硅膜15A与栅极绝缘膜14进行蚀刻，在鳍式半导体区域13b上隔着栅极绝缘膜14b形成例如在栅极长度方向上的宽度为60nm的栅电极15。之后，再以栅电极15为掩膜以第一等离子体掺杂条件(第一条件)对鳍式半导体区域13b掺杂p型杂质。于是，形成由形成在鳍式半导体区域13b的上部的p型第一杂质区域7a与形成在鳍式半导体区域13b的侧部的p型第二杂质区域7b构成的p型延伸区域7。此时，第一杂质区域7a形成为其注入掺杂量大于第二杂质区域7b的注入掺杂量。此处，第一等离子体掺杂条件是这样的，例如，原料气体是被氦气稀释后的B2H6(乙硼烷)，B2H6在原料气体中的浓度是以质量百分比计0.05％，原料气体的总流量是420cm3/min  (标准状态)，反应室内压力是0.9帕，源电力(source power)(用于产生等离子体的高频电力)2000瓦特，偏置电力(bias power)(施加给衬底置放台的高频电力)是135瓦特，衬底温度是20℃。
在所述第一等离子体掺杂条件下进行例如120秒钟的等离子体掺杂后，一边继续放电一边在第二等离子体掺杂条件(第二条件)下向鳍式半导体区域13b掺杂p型杂质，时间例如为680秒钟。于是，形成由形成在鳍式半导体区域13b的上部的p型第一杂质区域17a与形成在鳍式半导体区域13b的侧部的p型第二杂质区域17b构成的p型延伸区域17，如图2(d)所示。换句话说，在图2(c)所示的工序下形成的延伸区域7在图2(d)所示的工序下再次形成为延伸区域17。此时，因为第二杂质区域17b形成为其注入掺杂量大于或等于第一杂质区域17a的注入掺杂量，所以能够形成第二杂质区域17b，第二杂质区域17b的表面电阻、比电阻或者扩展电阻会小于或等于第一杂质区域17a的表面电阻、比电阻或者扩展电阻。此处，第二等离子体掺杂条件如下。例如，原料气体是被氦气稀释后的B2H6，B2H6在原料气体中的浓度是以质量百分比计0.02％，原料气体的总流量是300cm3/min(标准状态)，反应室内压力是0.9帕，源电力是2000瓦特，偏置电力是135瓦特，衬底温度是20℃。之后，以栅电极15为掩膜，向鳍式半导体区域13b离子注入杂质来形成n型口袋区域(省略图示)。
接下来，如图2(e)所示，跨越支撑衬底12上的整个上表面形成例如厚度60nm的绝缘膜之后，再利用各向异性干蚀刻对该绝缘膜进行回蚀以在栅电极15的侧面上形成绝缘性侧壁隔离膜16。之后，再以栅电极15与绝缘性侧壁隔离膜16为掩膜在第三等离子体掺杂条件(第三条件)下对鳍式半导体区域13b掺杂p型杂质，掺杂时间例如为120秒钟，之后再一边继续放电，一边以第四等离子体掺杂条件(第四条件)下掺杂p型杂质，掺杂时间例如为680秒钟。这样就形成由形成在鳍式半导体区域13b的上部的p型第三杂质区域27a与形成在鳍式半导体区域13b的侧部的p型第四杂质区域27b构成的p型源极/漏极区域27。此处，以第三等离子体掺杂条件实施掺杂时，第三杂质区域27a形成为其注入掺杂量比第四杂质区域27b的大。但是，以注入掺杂量比第三等离子体掺杂条件小的第四等离子体掺杂条件进行掺杂以后，由第三等离子体掺杂条件所形成的源极/漏极区域就会再次形成为在第四等离子体掺杂条件下所获得的源极/漏极区域27。此时，第四杂质区域27b形成为其注入掺杂量大于或等于第三杂质区域27a的注入掺杂量。因此，能够形成第四杂质区域27b，保证第四杂质区域27b的表面电阻、比电阻或者扩展电阻小于或等于第三杂质区域27a的表面电阻、比电阻或者扩展电阻。补充说明一下，为了使第三条件下的注入掺杂量大于第四条件下的注入掺杂量，就要使第三条件下B2H6在原料气体中的浓度以及原料气体的总流量比第四条件下的大。
本实施方式的特征如下。也就是说，在利用等离子体掺杂法形成鳍式场效应晶体管的延伸区域17之际，利用的是注入掺杂量相对较多的第一条件与注入掺杂量相对较少的第二条件。因此能够获得的鳍式MISFET的情况如下。该鳍式MISFET包括的延伸区域17中，形成在鳍式半导体区域13b的侧部的第二杂质区域17b的注入掺杂量大于或等于形成在鳍式半导体区域13b的上部的第一杂质区域17a的注入掺杂量。于是，因为能够将第二杂质区域17b的表面电阻设定得小于或等于第一杂质区域17a的表面电阻，所以即使形成在鳍式半导体区域侧部的第二杂质区域17b的宽度在延伸区域17的栅极宽度方向的宽度中所占的百分比增大，也能够获得所希望的晶体管特性。同样，利用等离子体掺杂法形成鳍式场效应晶体管的源极/漏极区域27之际，利用的是注入掺杂量相对较多的第三条件与注入掺杂量相对较少的第四条件。因此能够得到的鳍式MISFET的情况如下。即该鳍式MISFET所包括源极/漏极区域27中，形成在鳍式半导体区域13b的侧部的第四杂质区域27b的注入掺杂量大于或等于形成在鳍式半导体区域13b的上部的第三杂质区域27a的注入掺杂量。于是，因为能够将第四杂质区域27b的表面电阻设定得小于或等于第三杂质区域27a的表面电阻，所以即使形成在鳍式半导体区域侧部的第四杂质区域27b的宽度在源极/漏极区域27的栅极宽度方向的宽度中所占有的百分比增大，也能够获得所希望的晶体管特性。
补充说明一下，本实施方式中，是将p型杂质等离子体掺杂到n型鳍式半导体区域13b来形成p型延伸区域17以及源极/漏极区域27的，亦即形成p型MISFET的。但也可代替此，将n型杂质等离子体掺杂到p型鳍式半导体区域来形成n型延伸区域以及源极/漏极区域，亦即形成n型MISFET。
而且，本实施方式中，为了增大第一条件(第三条件)下的注入掺杂量，使第一条件(第三条件)下B2H6在原料气体中的浓度以及原料气体的总流量比第二条件(第四条件)下的大。但还可以代替此，仅增大其中之一。当然，为了增大第一条件(第三条件)下的注入掺杂量，还可以控制反应室内压力、源电力或者偏置电力等其它参数。
本实施方式中，为了使第二杂质区域17b的表面电阻减小，优选将第二杂质区域17b的结的深度设定为大于或等于第一杂质区域17a的结的深度。例如，掺杂了等离子体后再适当地退火，保证形成在鳍式半导体区域侧部的第二杂质区域17b的注入掺杂量大于形成在鳍式半导体区域上部的第一杂质区域17a的注入掺杂量，便能够实现这样的结构。同样，为了使第四杂质区域27b的表面电阻减小，优选将第四杂质区域27b的结的深度设定为大于或等于第三杂质区域27a的结的深度。例如，实施等离子体掺杂之后再进行适当的退火，保证形成在鳍式半导体区域侧部的第四杂质区域27b的注入掺杂量大于形成在鳍式半导体区域上部的第三杂质区域27a的注入掺杂量，便能够实现这样的结构。
本实施方式中，使用被氦气稀释后的B2H6作为等离子体掺杂的原料气体，但原料气体只要是含有被注入鳍式半导体区域的杂质即可，对原料气体没有特别的限定。例如，可以使用含有硼原子的其它分子(例如BF3)或使用由硼原子与氢原子构成的其它分子代替B2H6。或者，使用AsH3或者PH3等代替B2H6。而且，含有杂质的气体可以被氦气等稀有气体稀释，也可以不被氦气等稀有气体稀释。补充说明一下，如本实施方式那样，在用被氦气稀释过的B2H6作等离子体掺杂的原料气体的情况下，优选B2H6在原料气体中的质量浓度是0.01％以上且1％以下。这样做就很容易将硼导入鳍式半导体区域中。相反，B2H6的气体浓度不满0.01％的情况下，难以导入足够量的硼；B2H6的气体浓度大于1％的情况下，含有硼的沉积物又容易附着在衬底表面。
下面，参考附图，以延伸区域17为例分成鳍式半导体区域上部与侧部，对本发明的机理加以说明。
(本发明的机理)
图3(a)是用以说明图2(c)所示的第一等离子体掺杂条件下的掺杂方法的主要部分剖视图；图3(b)是用以说明图2(d)所示的第2等离子体掺杂条件下的掺杂方法的主要部分剖视图。补充说明一下，图3(a)及图3(b)与图1(a)中的B-B线的剖面结构(形成绝缘性侧壁隔离膜16以前)相对应。图3(a)及图3(b)中，用相同的符号表示与图1(a)-图1(d)所示的结构相同的构成要素，不再重复说明。
图4是示出形成在鳍式半导体区域上部的第一杂质区域的表面电阻与等离子体掺杂时间的关系的图。
图5是示出形成在鳍式半导体区域侧部的第二杂质区域的表面电阻与等离子体掺杂时间的关系的图。
图6是形成在鳍式半导体区域上部的第一杂质区域与形成在鳍式半导体区域侧部的第二杂质区域各自的表面电阻与等离子体掺杂时间的关系的图。
补充说明一下，图4-图6(后述的图7-图9也一样)所示的表面电阻，等离子体掺杂后在1075℃的温度下进行20秒钟的快速热退火处理后所获得的。这样进行掺杂后再进行退火处理，就能够使注入掺杂量与表面电阻具有一定的对应关系。
(本发明的机理在鳍式半导体区域上部的体现)
首先，如图3(a)所示，以第一等离子体掺杂条件(第一条件)对鳍式半导体区域13a-13d掺杂p型杂质。这样便在鳍式半导体区域13a-13d上部形成了注入掺杂量由注入离子18a、吸附种(气体分子、游离基等中性种)18b以及由于溅射而脱离鳍式半导体区域13a-13d的杂质18c的平衡决定的第一杂质区域7a。
如图4中的虚线所示，在仅利用第一条件加长等离子体掺杂时间的情况下，在等离子体掺杂初期，因为由被导入半导体区域13a-13d的注入离子18a与吸附种18b带来的杂质导入量比由于溅射而脱离鳍式半导体区域13a-13d的杂质18c量多，所以第一杂质区域7a的表面电阻单调地减小。之后，不断地减少对半导体区域13a-13d的每单位时间的杂质导入量，伴随于此，第一杂质区域7a的表面电阻减小的程度也开始变得缓慢，该减小程度最终会变得极其缓慢。这是因为由注入离子18a与吸附种18b带来的杂质导入量与由溅射带来的杂质脱离量达到了平衡，每单位时间的杂质导入量的增加量逐渐变小所致。因此，在仅利用第一条件导入杂质的情况下，第一杂质区域7a的最终表面电阻会成为对应于到在第一条件下杂质导入量与杂质脱离量平衡时(图4的“第一条件下的平衡位置”)为止被注入第一杂质区域7a的掺杂量的表面电阻(图4的“第一条件下的平衡位置”的表面电阻)。
接着，如图3(b)所示，利用第一条件进行等离子体掺杂后，改变为气体浓度比第一条件低的第二等离子体掺杂条件(第二条件)，向鳍式半导体区域13a-13d掺杂p型杂质。这样，就在鳍式半导体区域13a-13d上部形成了注入掺杂量由注入离子19a、吸附种(气体分子、游离基等中性种)19b以及由于溅射而从鳍式半导体区域13a-13d脱离出来的杂质19c间的平衡决定的第一杂质区域17a。换句话说，如图3(b)所示，图3(a)所示的第一杂质区域7a再次形成为第一杂质区域17a。此时，因为第二条件下的气体浓度比第一条件下的低，所以如后所述，第一杂质区域17a的注入掺杂量比最初形成的第一杂质区域7a的注入掺杂量减少了。换句话说，第一杂质区域17a的表面电阻比第一杂质区域7a的表面电阻大了。
如图4中的实线所示，若在等离子体掺杂的中途改变为气体浓度比第一条件低的第二条件，则在该第二条件下，杂质由于溅射从鳍式半导体区域脱离出来的现象比第一条件下更加显著。因此，在第二条件下实施等离子体掺杂法之际，第一条件下利用等离子体掺杂法导入鳍式半导体区域的杂质中比直到第二条件下杂质导入量与杂质脱离量达到平衡时为止注入的掺杂量(也就是说，对应于图4的“第二条件下的平衡位置”的表面电阻的掺杂量)的水准还要多导入的杂质，会由于溅射从鳍式半导体区域脱离出来。换句话说，若在等离子体掺杂的中途从第一条件改变为第二条件，则最终被导入鳍式半导体区域的掺杂量会成为在第二条件下由注入离子与吸附种带来的杂质导入量与由溅射带来的杂质脱离量平衡所决定的掺杂量。结果是，注入掺杂量减少，表面电阻上升，表面电阻便这样稳定下来。换句话说，等离子体掺杂下的杂质导入量与杂质脱离量的平衡，仅由最终阶段的掺杂条件(本实施方式中第二条件)决定，不是根据到那时为止的条件(本实施方式中第一条件)决定。因此，第一杂质区域的表面电阻成为第二条件下最终稳定的表面电阻的水准(图4的“第二条件下的平衡位置”的表面电阻)。
如上所述，仅利用第一条件进行等离子体掺杂的情况(图4中的虚线)和利用第一条件与第二条件进行等离子体掺杂的情况(图4中的实线)不同，与由第一条件下杂质导入量与杂质脱离量的平衡决定的表面电阻和由第二条件下杂质导入量与杂质脱离量的平衡决定的表面电阻不同相对应。换句话说，若仅利用第一条件进行等离子体掺杂，表面电阻就会在由第一条件下杂质导入量与杂质脱离量的平衡决定的水准上稳定下来，另一方面，若从第一条件改变为第二条件来进行等离子体掺杂，表面电阻就会在由第二条件下杂质导入量与杂质脱离量的平衡决定的水准上稳定下来。第一条件与第二条件下的表面电阻存在差别，是因为在该两个条件下掺杂与溅射各自的影响有差别而产生的。
(本发明的机理在鳍式半导体区域侧部的体现)
首先，如图3(a)所示，以第一等离子体掺杂条件(第一条件)对鳍式半导体区域13a-13d掺杂p型杂质。这样，便在鳍式半导体区域13a-13d的侧部形成了具有主要由吸附种(气体分子、游离基等中性种)18b决定的注入掺杂量的第二杂质区域7b。此时，因为也存在对着鳍式半导体区域13a-13d的侧面倾斜入射的离子，所以也存在注入离子18a、由于溅射从鳍式半导体区域13a-13d脱离出来的杂质18c，但与吸附种18b相比注入离子18a、杂质18c的影响非常小，由吸附种18b带来的掺杂处于支配地位。换句话说，掺杂到鳍式半导体区域13a-13d侧部的注入离子18a以及由于溅射从鳍式半导体区域13a-13d侧部脱离出来的杂质18c的数量，大大地少于掺杂到鳍式半导体区域13a-13d上部的注入离子18a以及由于溅射从鳍式半导体区域13a-13d上部脱离出来的杂质18c的数量。
如图5的点划线所示，仅在第一条件下加长等离子体掺杂时间的情况下，在等离子体掺杂初期，第二杂质区域7b的表面电阻单调地减少。之后，对半导体区域13a-13d的每单位时间的杂质导入量不断的减少，伴随于此，第二杂质区域7b的表面电阻减少的程度也开始变得缓慢，该减少程度最终变得极其缓慢。这是因为注入离子18a与吸附种18b带来的杂质导入量与由溅射带来的杂质脱离量达到了平衡，每单位时间的杂质导入量的增加量逐渐变小所致。然而，因为掺杂到鳍式半导体区域13a-13d侧部的注入离子18a的掺杂量比掺杂到鳍式半导体区域13a-13d上部的注入离子18a的掺杂量少，所以第二杂质区域7b的表面电阻在比第一杂质区域7a的表面电阻高的水准上稳定下来。
接着，如图3(b)所示，利用第一条件进行等离子体掺杂后，改变为气体浓度比第一条件低的第二等离子体掺杂条件(第二条件)，向鳍式半导体区域13a-13d掺杂p型杂质。于是，在鳍式半导体区域13a-13d的侧部形成了第二杂质区域17b。此时，因为在鳍式半导体区域13a-13d侧部由于溅射脱离的杂质19c的量很少，所以与第二杂质区域7b相比，第二杂质区域17b的注入掺杂量没有变化或者是仅减少一点点。
因此，如图5的双点划线所示，即使在等离子体掺杂中途改变为气体浓度比第一条件低的第二条件，第二杂质区域17b的表面电阻也会成为接近改变为第二条件以前的表面电阻的值，亦即，第二杂质区域17b的表面电阻也会成为接近由第一条件决定的表面电阻的值。
如上所述，在鳍式半导体区域13a-13d侧部，因为由溅射导致的注入掺杂量的减少很小，所以，在仅利用第一条件进行等离子体掺杂的情况(图5中的点划线)和利用第一条件与第二条件进行等离子体掺杂的情况(图5中的双点划线)二者间表面电阻几乎没有差别，或者说即使存在表面电阻之差，该差别也是非常小的。
(本发明在鳍式半导体区域上部及侧部的机理的对比)下面，参考图6，对在第一条件之后再利用气体浓度低的第二条件进行等离子体掺杂的情况下鳍式半导体区域上部及侧部所产生的结果一起做说明。补充说明一下，图6中，实线是图4中的实线，双点划线是图5中的双点划线。
如图6中的实线所示，因为进行等离子体掺杂之过程中溅射对第一杂质区域(半导体区域上部)的影响比对第二杂质区域(半导体区域侧部)的大，所以，在从第一条件改变为第二条件之际导入的比对应于由第二条件决定的表面电阻水准的注入掺杂量还要多的杂质，便会在第二条件下进行等离子体掺杂之际由于溅射跑到半导体区域之外。因此，即使利用多个等离子体掺杂条件，利用半导体区域对离子注入及中性种(气体分子、游离基等)的吸附所导入的掺杂量与由于溅射从半导体区域脱离出来的杂质量达到平衡的水准，也仅仅依赖于最后所采用的等离子体掺杂条件，却不会依赖于到那时为止的等离子体掺杂条件。结果是，第一杂质区域(半导体区域上部)的表面电阻值成为在第二条件下表面电阻最终稳定下来时的水准。
另一方面，如图6的双点划线所示，因为在进行等离子体掺杂的过程中溅射对第二杂质区域(半导体区域侧部)的影响比对第一杂质区域(半导体区域上部)的小，所以，在从第一条件改变为第二条件之际，在第一条件下导入的掺杂量也不会因为第二条件下的溅射而减少，或者说即使掺杂量减少，所减少的量也是微量的。因此，第二杂质区域(半导体区域侧部)的表面电阻值成为接近即将改变为第二条件以前的表面电阻的值，亦即，第二杂质区域(半导体区域侧部)的表面电阻值成为接近由第一条件决定的表面电阻的值。
因此，从注入掺杂量较多的第一条件改变为注入掺杂量较少的第二条件进行等离子体掺杂，由此便能够以极高的精度使第一杂质区域(半导体区域上部)的注入掺杂量与第二杂质区域(半导体区域侧部)的注入掺杂量相等。而且，还能够使第二杂质区域(半导体区域侧部)的注入掺杂量比第一杂质区域(半导体区域上部)的注入掺杂量多。图6示出能够使第一杂质区域(半导体区域上部)的注入掺杂量与第二杂质区域(半导体区域侧部)的注入掺杂量相等的工艺窗口(process window)。
补充说明一下，形成源极/漏极区域27之际，也能够利用与形成延伸区域17一样的机理，使第三杂质区域(半导体区域上部)27a的注入掺杂量与第四杂质区域(半导体区域侧部)27b的注入掺杂量相等。而且，还能够使第四杂质区域(半导体区域侧部)27b的注入掺杂量比第三杂质区域(半导体区域上部)27a的注入掺杂量多。
下面，用具体的实施例说明第一杂质区域(半导体区域上部)的表面电阻的值成为在第二条件下表面电阻最终稳定下来时的水准的情况。
(第1实施例)
首先，参考图7对第1实施例加以说明。图7中的曲线A，相当于对图4的说明中仅用第一条件进行等离子体掺杂的情况，等离子体掺杂条件如下：例如，原料气体是被氦气稀释后的B2H6，B2H6在原料气体中的浓度是以质量百分比计0.05％，原料气体的总流量是420cm3/min(标准状态)，反应室内压力是0.9帕，源电力(用于产生等离子体的高频电力)2000瓦特，偏置电力(施加给衬底置放台的高频电力)是135瓦特，衬底温度是20℃。图7中的曲线B，相当于对图4的说明中仅用第二条件进行等离子体掺杂的情况，等离子体掺杂条件如下：例如，原料气体是被氦气稀释后的B2H6，B2H6在原料气体中的浓度是以质量百分比计0.02％，原料气体的总流量是300cm3/min(标准状态)，反应室内压力是0.9帕，源电力(用于产生等离子体的高频电力)是2000瓦特，偏置电力(施加给衬底置放台的高频电力)是135瓦特，衬底温度是20℃。
补充说明一下，第1实施例中，为了使由第一条件决定的第二杂质区域(半导体区域侧部)的表面电阻减小，将第一条件下的B2H6浓度设定为以质量百分比计0.05％，原料气体的总流量设定为420cm3/min(标准状态)，都比第二条件下的大。
第1实施例中，将从第一条件改变为第二条件的时刻设定在自等离子体掺杂起120秒以后。
图7中的曲线C1显示的是，自等离子体掺杂开始起经过120秒以后利用第一条件，之后，一边继续进行用以生成等离子体的放电一边在第二条件下进行等离子体掺杂时，第一杂质区域(半导体区域上部)的表面电阻的变化情况(亦即，第1实施例的表面电阻的变化情况)。由图7中的曲线C1可知：从等离子体掺杂开始时到经过200秒左右这段时间内，表面电阻单调地减少，之后其斜率从负转换为正，在等离子体掺杂开始时经过了200秒左右到800秒左右的期间内，表面电阻明显增加。
补充说明一下，第1实施例中，在表面电阻成为最小的等离子体掺杂开始后200秒左右时，表面电阻值是147Ω/□；等离子体掺杂开始后800秒左右时，表面电阻值增加到171Ω/□，二者之差是24Ω/□。该表面电阻的增加量相当于仅用第二条件进行掺杂时最终稳定下来的表面电阻值(170Ω/□)的大约15％。此处，应该引起注意的是，第1实施例的等离子体掺杂开始后800秒左右时的表面电阻值171Ω/□非常接近仅利用第二条件实施掺杂时最终稳定下来的表面电阻值(170Ω/□)。一般认为这意味着下面所要说明的自我整合性。换句话说，已确认得知：即使将从第一条件改变为第二条件的时刻设定得较晚，即自等离子体掺杂开始后120秒以后，故意将表面电阻减小，减小到比目标值(该实施例中是170Ω/□)还要小，最终的表面电阻值也会自我整合地增加到由这以后的等离子体掺杂条件即第二条件决定的表面电阻值(该实施例中为170Ω/□)。这是本发明所特有的极其特殊的现象。补充说明一下，为明确地反映该现象，在第1实施例中使从第一条件改变为第二条件的时刻极晚。优选，在由第一条件决定的第二杂质区域(半导体区域侧部)的表面电阻(改变为第二条件之前的极小值的水准)成为期待值的时刻从第一条件改变为第二条件。
(第2实施例)
接着，参考图8对第2实施例加以说明。
第1实施例中，将从第一条件改变为第二条件的时刻设定在自开始等离子体掺杂起经过120秒以后。第2实施例中，变更了该时刻，在从开始等离子体掺杂起经过60秒之后从第一条件改变为第二条件。补充说明一下，第一条件及第二条件中各自的等离子体掺杂条件与第1实施例相同，图8中的曲线A与曲线B和图7中的曲线A与曲线B相同。
图8中的曲线C2显示的是，从开始等离子体掺杂起到经过60秒后为止一直利用第一条件，之后，一边继续进行用以生成等离子体的放电一边利用第二条件进行等离子体掺杂时第一杂质区域(半导体区域上部)的表面电阻的变化情况(亦即，第2实施例的表面电阻的变化情况)。需要注意的是，如图8中的曲线C2所示，与第1实施例一样，第2实施例反映出这样的倾向，即表面电阻的推移推翻了现有的等离子体掺杂常识。
换句话说，进行现有的等离子体掺杂时，表面电阻随时间单调地减小。一般认为表面电阻随时间单调地减小的理由如下：来自等离子体的离子被注入，游离基、气体分子等继续被吸附，而且，已吸附的游离基、气体分子等被离子从上方撞击而进入半导体区域中等，由此进行掺杂，根据这些现象，随着等离子体掺杂时间的增加注入掺杂量就会增加。当然，每单位时间的掺杂量的增加量会随着等离子体掺杂条件的不同而不同，掺杂的影响与溅射的影响达到平衡后每单位时间的掺杂量的增加量会逐渐地变少，即使如此，在进行现有的等离子体掺杂时，随着等离子体掺杂时间增加，注入掺杂量也一定会增加。
相对于此，第2实施例中，尽管在从开始等离子体掺杂起到200秒经过以前，表面电阻与通常的等离子体掺杂一样单调地减少，但从开始进行等离子体掺杂时起经过200秒左右的时间后，表面电阻的变化斜率便从负转变为正。令人惊奇的是，从开始进行等离子体掺杂时起经过200秒的时间以后，表面电阻开始朝着仅利用第二条件实施掺杂时最终稳定下来的表面电阻值(170Ω/□)增加。之后，从开始进行等离子体掺杂时起400秒的时间经过后，表面电阻一达到仅利用第二条件进行掺杂时最终稳定下来的表面电阻值(170Ω/□)，这以后的表面电阻的增加比率就开始减小。具体而言，从开始进行等离子体掺杂时起经过了200秒以后，表面电阻是163Ω/□；自等离子体掺杂开始过了400秒时，表面电阻是170Ω/□；自等离子体掺杂开始过了800秒时，表面电阻是172Ω/□。参考这些结果，则一般认为：自等离子体掺杂开始后从200秒到400秒这一时间内表面电阻的增加，是因为朝着仅利用第二条件进行掺杂时最终稳定下来的表面电阻值(170Ω/□)努力的自然机理起作用了。而且，如图8所示，当要获得目标表面电阻值(170Ω/□(包含偏差允许范围))时，利用第一条件进行掺杂后再利用第二条件进行掺杂，便能够比仅利用第二条件进行掺杂(曲线B)时进一步缩短等离子体掺杂时间。
补充说明一下，图8中，在从表面电阻成为最小的等离子体掺杂开始后200秒左右时的表面电阻值163Ω/□增加到设定为目标的值(该实施例中170Ω/□)的增加部分相当于设定为目标的表面电阻值的大约4％。这比第1实施例所示的约15％的增加量要小。这样调节从第一条件改变为第二条件的时刻，便能够收到以下效果，即能够控制表面电阻从成为最小的表面电阻值开始的增加量。
(第3实施例)
其次，参考图9说明第3实施例。
第2实施例中，将从第一条件改变为第二条件的时刻设定为等离子体掺杂开始后经过了60秒以后。第3实施例中，变更了该时刻，等离子体掺杂开始后经过了20秒以后从第一条件改变为第二条件。补充说明一下，第一条件及第二条件各自的等离子体掺杂条件与第1实施例相同，图9中的曲线A与曲线B和图7中的曲线A与曲线B相同。
图9中的曲线C3显示的是，自等离子体掺杂开始经过20秒以后利用第一条件，之后，一边继续进行用以生成等离子体的放电一边利用第二条件进行等离子体掺杂时表面电阻的变化情况(亦即，第3实施例的表面电阻的变化情况)。如图9中的曲线C3所示，将从第一条件改变为第二条件的时刻设定为等离子体掺杂开始后经过了20秒的第3实施例，也是在等离子体掺杂开始后经过400秒到800秒的期间内稳定下来的表面电阻值，比仅利用第二条件进行掺杂时最终稳定下来的表面电阻值(170Ω/□)稍微高出一点，但仍然落在偏差容许范围内。
由以上说明的第1-第3实施例可知，在利用多个不同条件进行等离子体掺杂时的半导体区域上面，由掺杂的影响与溅射的影响达到平衡所决定的注入掺杂量亦即表面电阻的水准仅依赖于最终阶段的等离子体掺杂条件，不依赖于中途的条件。换句话说，即使是曾经被导入半导体区域中的杂质，也会在溅射成为优势的条件下从半导体区域跑到外面去。
(第一实施形态的第1变形例)
下面，参考附图对本发明第一实施形态的第1变形例所涉及的半导体装置的结构进行说明。
图10是示出该变形例所涉及的半导体装置的主要部分俯视图。具体而言是具有鳍式场效应晶体管的半导体装置的主要部分俯视图。补充说明一下，图10中，用同一个符号来表示与图1(a)-图1(d)所示的第一实施形态的结构相同的构成要素，不再重复说明。
如图10所示，该变形例与1(a)-图1(d)所示的第一实施形态的不同点是，各个鳍式半导体区域13a-13d在栅极长度方向的两端部由其它鳍式半导体区域13e与13f连接在一起。
根据该变形例，能够获得与第一实施形态一样的效果，且还能够由鳍式半导体区域13a-13f构成一个鳍式场效应晶体管。
(第一实施形态的第2变形例)
下面，参考附图对本发明第一实施形态的第2变形例所涉及的半导体装置的结构进行说明。
示出该变形例的半导体装置的俯视图，具体而言，具有鳍式场效应晶体管的半导体装置的结构的俯视图，就是第一实施形态的主要部分俯视图即图1(a)。而且，图11(a)-图11(c)是示出该变形例中半导体装置的剖面结构的图，图11(a)是图1(a)中的A-A线的主要部分剖视图，图11(b)是图1(a)中的B-B线的主要部分剖视图，图11(c)是图1(a)中的C-C线的主要部分剖视图。
如图11(a)-图11(c)所示，该变形例与图1(a)到图1(d)所示的第一实施形态的不同点如下。也就是说，在第一实施形态中，是在鳍式半导体区域13a-13d的上面及侧面上形成了由例如氮氧化硅膜构成且厚度3nm的栅极绝缘膜14a-14d。相对于此，在该变形例中，栅极绝缘膜14a-14d仅形成在鳍式半导体区域13a-13d的侧面上，鳍式半导体区域13a-13d的上面上形成有由例如氧化硅膜构成且厚度20nm的绝缘膜24a-24d。
换句话说，该变形例中，仅以鳍式半导体区域13a-13d的侧部作为沟道区域用。即使是这样的结构，只要纵横尺寸比(“鳍式半导体区域的侧面高度”/“鳍式半导体区域的上面在栅极宽度方向上的宽度”)大，也能收到与第一实施形态相同之效果。
(第二实施形态)
下面，参考附图对本发明第二实施形态所涉及的半导体装置的制造方法加以说明。具体而言，对决定所述第一实施形态所涉及的半导体装置的制造方法中的第一及第二等离子体掺杂条件的方法加以说明。
图12是示出决定本实施方式的等离子体掺杂条件决定方法的流程图。图13(a)是示出本实施方式中等离子体掺杂条件决定方法中所用的虚设衬底的概略剖面结构的图；图13(b)是示出在步骤S102中等离子体掺杂时间与表面电阻间的关系的图；图14是示出步骤S103中等离子体掺杂时间与表面电阻间的关系的图；图15是示出在步骤S105与S106中等离子体掺杂时间与表面电阻间的关系的图。
首先，如图13(a)所示，在步骤S101中，准备多个一样的虚设衬底51作为设定等离子体掺杂条件的虚设衬底，在各个虚设衬底51上形成规格与作为制造对象的元件相同(或者规格基本相同)的鳍式半导体区域(下面称其为鳍形部)52，例如在各个虚设衬底51上形成与例如图1(a)-图1(d)所示的第一实施形态的鳍式半导体区域13a-13d一样的鳍形部52。此处，如图13(a)所示，各个鳍形部52具有平行于衬底主面的第一面(以点a作表面电阻测量)以及垂直于衬底主面的第二面(以点b作表面电阻测量处)。
接着，在步骤S102中，利用已形成有鳍形部52的多个虚设衬底51以各种各样的条件对鳍形部52实施p型杂质的等离子体掺杂(下面称为第一PD)。之后，为将注入杂质活化而进行热处理后，再测量鳍形部52的点a与点b的表面电阻。将点b的表面电阻成为期待值时的条件决定为“第一PD条件”。图13(b)示出在步骤S102中点b的表面电阻成为期待值时的情形。此时，点a的表面电阻是例如点b的表面电阻的一半。
补充说明一下，在点b的表面电阻与期待值不同的情况下，利用已形成有鳍形部52的未处理虚设衬底51变更等离子体掺杂条件再次进行步骤S102，一直进行到点b的表面电阻与期待值相等为止。而且，已形成有鳍形部52的未处理虚设衬底51用完时，重新重复进行步骤S101与步骤S102。
接着，在步骤S103中，利用已形成有鳍形部52的多个未处理虚设衬底51以各种各样的条件对鳍形部52进行p型杂质的等离子体掺杂(下面称为第二PD)。之后，为将注入杂质活化而进行热处理后，再测量鳍形部52的点a与点b的表面电阻。将点a的表面电阻成为期待值时的条件决定为“第二PD条件”。图14示出在步骤S103中点a的表面电阻成为期待值时的情形。此时，点b的表面电阻比点a的表面电阻高。
补充说明一下，在点a的表面电阻与期待值不同的情况下，利用已形成有鳍形部52的未处理虚设衬底51变更等离子体掺杂条件再次进行步骤S103，一直进行到点a的表面电阻与期待值相等为止。而且，已形成有鳍形部52的未处理虚设衬底51用完以后，重新重复进行步骤S101与步骤S103。
接着，在步骤S104中，形成已完成了PD处理之前的工序的用于制造元件的衬底，例如该衬底具有例如图2(c)所示的第一实施形态的结构。该衬底，除了已形成有鳍形部以外，还进行完了PD处理的前期工序(清洗等)。
接着，在步骤S105中，利用在步骤S102中决定的第一PD条件(点b的表面电阻成为期待值时的条件)对所述用于制造元件的衬底进行等离子体掺杂。
接着，在步骤S106中，利用在步骤S103决定的第二PD条件(点a的表面电阻成为期待值时的条件)对所述用于制造元件的衬底进行等离子体掺杂。此时，可以在与步骤S105相同的反应室内不停止放电地继续进行步骤S106。图15是示出在步骤S105与S106中鳍形部的上部(点a)及鳍形部的侧部(点b)各自的表面电阻成为期待值时的情况。补充说明一下，图15显示的是，将鳍形部的上部(点a)及鳍形部的侧部(点b)各自的表面电阻设定为相同值的情况。
最后，在步骤S107中，进行PD处理的后期工序例如清洗、光阻剥离以及为活化的热处理等，元件制造工序告以结束。
如上所示，根据本实施方式，能够可靠地制造具有第一实施形态的结构的半导体装置，也就是说，能够可靠地制造具有鳍式半导体区域且能够发挥出所希望的特性的半导体装置。
-产业实用性-
本发明涉及一种半导体装置及其制造方法，尤其是，在想要得到在衬底上具有鳍形状的半导体区域的三维结构的半导体装置的希望特性时，是非常有用的。

Claims (32)

1.一种半导体装置，其特征在于，包括：形成在支撑衬底上且具有上面及侧面的第一半导体区域、形成在所述第一半导体区域上部的第一导电型第一杂质区域以及形成在所述第一半导体区域侧部的第一导电型第二杂质区域，
所述第二杂质区域的比电阻小于所述第一杂质区域的比电阻。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二杂质区域的结的深度大于所述第一杂质区域的结的深度。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第一半导体区域具有鳍形状。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第一半导体区域形成在绝缘层上，该绝缘层形成在所述支撑衬底上。
5.根据权利要求1所述的半导体装置，其特征在于，
进一步包括：形成在所述第一半导体区域的规定部分的至少侧面上的栅极绝缘膜以及形成在所述栅极绝缘膜上的栅极电极，
所述第一杂质区域及所述第二杂质区域形成在所述第一半导体区域的所述规定部分以外的其它部分。
6.根据权利要求5所述的半导体装置，其特征在于，
在所述第一半导体区域的所述规定部分的上面也形成有所述栅极绝缘膜。
7.根据权利要求5所述的半导体装置，其特征在于，
所述第一杂质区域及所述第二杂质区域是P型延伸区域。
8.根据权利要求5所述的半导体装置，其特征在于，
进一步包括：形成在所述栅极电极侧面上的绝缘性侧壁隔离膜、形成在所述第一半导体区域上部的第一导电型第三杂质区域以及形成在所述第一半导体区域侧部的第一导电型第四杂质区域，
所述第三杂质区域及所述第四杂质区域形成在所述第一半导体区域的所述其它部分中位于所述绝缘性侧壁隔离膜外侧的部分，
所述第四杂质区域的比电阻小于所述第三杂质区域的比电阻。
9.根据权利要求8所述的半导体装置，其特征在于，
所述第三杂质区域及所述第四杂质区域是P型源极/漏极区域。
10.根据权利要求5所述的半导体装置，其特征在于，
进一步包括形成在所述栅极电极之侧面上的绝缘性侧壁隔离膜；
所述第一杂质区域及所述第二杂质区域形成在所述第一半导体区域的所述其它部分中位于所述绝缘性侧壁隔离膜外侧的部分。
11.根据权利要求5所述的半导体装置，其特征在于，
所述第一杂质区域及所述第二杂质区域是P型源极/漏极区域。
12.根据权利要求5到11中任一项权利要求所述的半导体装置，其特征在于，
所述第一半导体区域的侧面的高度比所述第一半导体区域的上面的栅极宽度方向的宽度大。
13.一种半导体装置，其特征在于，包括：形成在支撑衬底上且分别具有上面及侧面的多个半导体区域、形成在所述多个半导体区域中的各个半导体区域上部的第一导电型第一杂质区域以及形成在所述多个半导体区域中的各个半导体区域侧部的第一导电型第二杂质区域，
所述第二杂质区域的比电阻小于所述第一杂质区域的比电阻。
14.根据权利要求13所述的半导体装置，其特征在于，
进一步包括隔着栅极绝缘膜形成在所述多个半导体区域中的各个半导体区域上的栅极电极，
所述栅极电极在栅极宽度方向上跨越所述多个半导体区域。
15.根据权利要求14所述的半导体装置，其特征在于，
所述第一杂质区域及所述第二杂质区域是P型延伸区域。
16.根据权利要求14所述的半导体装置，其特征在于，
所述第一杂质区域及所述第二杂质区域是P型源极/漏极区域。
17.根据权利要求14到16中任一项权利要求所述的半导体装置，其特征在于，
进一步包括第三半导体区域，该第三半导体区域将所述多个半导体区域中的各个半导体区域在栅极长度方向上的两个端部连接起来。
18.一种半导体装置的制造方法，其特征在于，包括：
工序a，在支撑衬底上形成具有上面及侧面的第一半导体区域，以及
工序b，利用等离子体掺杂法将第一导电型杂质注入所述第一半导体区域，由此在所述第一半导体区域上部形成第一杂质区域，且在所述第一半导体区域侧部形成第二杂质区域，
在所述工序b中，在注入掺杂量成为第一掺杂量的第一条件下进行等离子体掺杂法后，一边继续放电一边再在注入掺杂量成为比所述第一掺杂量少的第二掺杂量的第二条件下实施等离子体掺杂法，
所述第二杂质区域的比电阻小于所述第一杂质区域的比电阻。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述工序b利用由含有所述杂质的气体构成的等离子体进行，
所述第一条件下的所述气体的浓度比所述第二条件下的所述气体的浓度高。
20.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述工序b之后，所述第二杂质区域的注入掺杂量大于所述第一杂质区域的注入掺杂量。
21.根据权利要求18所述的半导体装置的制造方法，其特征在于，
进一步包括在所述工序a之前，在所述支撑衬底上形成绝缘层的工序，
在所述工序a中，在所述绝缘层上形成所述第一半导体区域。
22.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述第一半导体区域的侧面是与所述第一半导体区域的上面垂直的面。
23.根据权利要求18所述的半导体装置的制造方法，其特征在于，
在所述第一杂质区域在所述第二条件下实施等离子体掺杂法时的注入掺杂量，比在所述第一杂质区域在所述第一条件下实施等离子体掺杂法时的注入掺杂量减少了。
24.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述工序b利用由含有所述杂质的气体构成的等离子体进行，
含有所述杂质的气体含有由硼原子和氢原子构成的分子BmHn，在此，m和n是自然数。
25.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述工序b，使用由含有所述杂质的气体构成的等离子体进行，
含有所述杂质的气体是用稀有气体将含有硼原子的分子稀释后得到的气体。
26.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述工序b利用由含有所述杂质的气体构成的等离子体进行，
含有所述杂质的气体是用氦气将含有所述杂质的分子稀释后得到的气体。
27.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述工序b利用由含有所述杂质的气体构成的等离子体进行，
含有所述杂质的气体是B2H6与氦气的混合气体。
28.根据权利要求27所述的半导体装置的制造方法，其特征在于，
所述混合气体中的B2H6的质量浓度在0.01％以上且1％以下。
29.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述工序b利用由含有所述杂质的气体构成的等离子体进行，
含有所述杂质的气体含有BF3、AsH3或者PH3。
30.根据权利要求18到29中任一项权利要求所述的半导体装置的制造方法，其特征在于，
进一步包括以下工序，即，在所述工序b以前，在各种条件下利用等离子体掺杂法将所述杂质注入设有与所述第一半导体区域一样的半导体区域的多个虚设衬底中的每个虚设衬底中的该半导体区域，将形成在该半导体区域侧部的杂质区域的表面电阻成为期待值时的条件决定为所述第一条件，且将形成在该半导体区域上部的杂质区域的表面电阻成为期待值时的条件决定为所述第二条件。
31.一种半导体装置，其特征在于，包括：形成在支撑衬底上且具有上面及侧面的第一半导体区域、形成在所述第一半导体区域上部的第一导电型第一杂质区域以及形成在所述第一半导体区域侧部的第一导电型第二杂质区域，
所述第二杂质区域的表面电阻小于所述第一杂质区域的表面电阻。
32.一种半导体装置，其特征在于，包括：形成在支撑衬底上且具有上面及侧面的第一半导体区域、形成在所述第一半导体区域上部的第一导电型第一杂质区域以及形成在所述第一半导体区域侧部的第一导电型第二杂质区域，
所述第二杂质区域的扩展电阻小于所述第一杂质区域的扩展电阻。
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