KR100719180B1 - 새들형트랜지스터와 핀형트랜지스터를 동시에 구비하는메모리소자 및 그의 제조 방법 - Google Patents

새들형트랜지스터와 핀형트랜지스터를 동시에 구비하는메모리소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 셀트랜지스터영역에서 요구되는 높은 문턱전압을 확보하면서 주변회로트랜지스터영역에서 요구되는 고속, 저전력 특성을 동시에 확보할 수 있는 메모리소자의 트랜지스터 제조 방법을 제공하기 위한 것으로, 본 발명의 메모리소자의 제조 방법은 셀트랜지스터영역과 주변회로트랜지스터영역이 정의된 반도체기판에 필드산화막을 형성하여 활성영역을 정의하는 단계; 상기 셀트랜지스터영역의 활성영역 및 필드산화막을 선택적으로 식각하여 새들형 채널을 형성하는 단계; 상기 주변회로트랜지스터영역의 필드산화막을 선택적으로 식각하여 핀형 채널을 형성하는 단계; 상기 새들형 채널과 핀형 채널 상부에 각각 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 상기 새들형 채널과 핀형 채널 상부를 덮는 게이트전극을 형성하는 단계를 포함한다.
새들형 채널, 핀형 채널, 리세스, 문턱전압

Description

새들형트랜지스터와 핀형트랜지스터를 동시에 구비하는 메모리소자 및 그의 제조 방법{MEMORY DEVICE WITH SADDLE TYPE TRANSISTOR AND FIN TYPE TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 핀형 트랜지스터(FinFET) 구조를 나타낸 도면,
도 2는 종래기술에 따른 새들형트랜지스터 구조를 나타낸 도면,
도 3은 본 발명의 실시예에 따른 메모리소자의 트랜지스터 구조를 도시한 도면,
도 4a 내지 도 4d는 도 3의 메모리소자의 트랜지스터 제조 방법을 도시한 공정 단면도,
도 5a는 도 4d의 셀트랜지스터영역에 형성된 새들형 트랜지스터의 단면도,
도 5b는 도 4d의 주변회로트랜지스터영역에 형성된 핀형 트랜지스터의 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 활성영역 32 : 필드산화막
34 : 새들형 채널 36 : 핀형 채널
37 : 게이트전극
본 발명은 메모리소자에 관한 것으로, 특히 메모리소자의 트랜지스터 제조 방법에 관한 것이다.
메모리소자의 최근 발전 방향을 보면, 고속, 저전력을 추구하고 있다. 고속 측면에서 보면 적용되는 트랜지스터의 전류구동능력(Current drivability) 특성이 우수해야 하며, 저전력 측면에서는 DRAM의 셀트랜지스터의 정보저장시간(Date retention time)이 우수해야 한다.
도 1은 종래기술에 따른 핀형 트랜지스터(FinFET) 구조를 나타낸 도면이다.
도 1을 참조하면, 필드산화막(12)에 의해 활성영역(11)이 정의되고, 게이트전극이 형성될 위치의 필드산화막(12)을 식각하므로써 활성영역(11)이 핀 형태로 돌출되는 형태를 갖는다. 그리고, 핀의 양측에는 소스접합(Source, S)과 드레인접합(Drain, D)이 형성된다.
도 1의 핀형 트랜지스터는 활성영역(11)의 3면이 채널(Channel, C1)(이를 핀형 채널이라고 함)로 사용됨에 따라 전류구동력이 뛰어난 장점을 가지고 있다.
그러나, 3면이 채널로 쉽게 열리기 때문에 문턱전압이 0.5V 이상을 넘지 못하는 단점이 있다.
따라서, 핀형 트랜지스터는 약 0.8V 이상의 높은 문턱전압이 요구되는 DRAM의 셀트랜지스터로는 사용되기가 어렵다.
도 2는 종래기술에 따른 새들형트랜지스터 구조를 나타낸 도면이다.
도 2를 참조하면, 필드산화막(22)에 의해 활성영역(21)이 정의되고, 게이트전극이 형성될 위치의 필드산화막(22) 및 활성영역(11)을 일정 깊이로 리세스시키고, 리세스 아래의 활성영역(11)이 돌출된 형태를 갖는다. 그리고, 리세스의 양측에는 소스접합(Source, S)과 드레인접합(Drain, D)이 형성된다.
도 2의 새들형 트랜지스터는 핀형 구조의 채널(도면부호 'C2')이 소정 깊이로 리세스되어 채널이 말안장과 같은 형상(따라서, 이를 '새들형 채널'이라고 함)을 가지는 것이며, 채널(C2)이 여전히 3면으로 구성되어 있기때문에 전류구동력이 뛰어남과 동시에 채널이 리세스되어 채널길이가 길어졌기 때문에 문턱전압을 0.8V 이상으로 유지할 수 있는 장점이 있다.
그러나, 새들형 트랜지스터는 DRAM의 셀영역에만 적합하지만, 고속 및 저전력 특성이 요구되는 주변회로영역의 트랜지스터에는 적합하지 않는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 셀트랜지스터영역에서 요구되는 높은 문턱전압을 확보하면서 주변회로트랜지스터영역에서 요구되는 고속, 저전력 특성을 동시에 확보할 수 있는 메모리소자의 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 메모리소자의 트랜지스터 제조 방법은 셀트랜지스터영역과 주변회로트랜지스터영역이 정의된 반도체기판에 필드산화막을 형성하여 활성영역을 정의하는 단계; 상기 셀트랜지스터영역의 활성영역 및 필드산화막을 선택적으로 식각하여 새들형 채널을 형성하는 단계; 상기 주변회로트랜지스터영역의 필드산화막을 선택적으로 식각하여 핀형 채널을 형성하는 단계; 상기 새들형 채널과 핀형 채널 상부에 각각 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 상기 새들형 채널과 핀형 채널 상부를 덮는 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 새들형 채널을 형성하는 단계는 상기 반도체기판 상부에 상기 주변회로트랜지스터영역은 모두 덮고 상기 셀트랜지스터영역의 상기 새들형 채널이 형성될 부분을 오픈시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각배리어로 상기 오픈된 새들형 채널이 형성될 부분의 활성영역과 필드산화막을 리세스시키는 단계; 상기 리세스된 필드산화막을 추가로 식각하는 단계; 및 상기 마스크패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 핀형 채널을 형성하는 단계는 상기 반도체기판 상부에 상기 셀트랜지스터영역은 모두 덮고 상기 주변회로트랜지스터영역의 상기 핀형 채널이 형성될 부분을 오픈시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각배리어로 상기 오픈된 핀형 채널이 형성될 부분의 필드산화막을 리세스시키는 단 계; 및 상기 마스크패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 메모리소자는 셀트랜지스터영역과 주변회로트랜지스터영역이 정의된 반도체기판; 상기 셀트랜지스터영역에 형성되며 새들형채널을 갖는 새들형 트랜지스터; 및 상기 주변회로트랜지스터영역에 형성되며 핀형채널을 갖는 핀형 트랜지스터를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 메모리소자의 트랜지스터 구조를 도시한 도면으로서, 게이트절연막 및 게이트전극은 생략하기로 한다.
도 3을 참조하면, 셀트랜지스터영역과 주변회로트랜지스터영역이 정의된 반도체기판에 활성영역(31)을 정의하는 필드산화막(32)이 형성되고, 셀트랜지스터영역에는 새들형채널(34)을 갖는 새들형 트랜지스터가 형성되고, 주변회로트랜지스터영역에는 핀형채널(36)을 갖는 핀형 트랜지스터가 형성된다.
도 3의 메모리소자의 제조 방법은 도 4a 내지 도 4d를 참조하여 설명하기로 한다.
도 4a 내지 도 4d는 도 3의 메모리소자의 트랜지스터 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 셀트랜지스터영역과 주변회로트랜지스터영역이 정의된 반도체기판(31)에 STI(Shallow Trench Isolation) 공정으로 필드산화막(32)을 형성한다. 이때, 필드산화막(32)의 높이는 2000∼6000Å으로 한다. 이러한 필드산화막(32)에 의해 활성영역이 정의된다. 이하, 반도체기판(31)을 '활성영역(31)'이라 약칭하기로 한다.
도 4b에 도시된 바와 같이, 활성영역(31) 상에 주변회로트랜지스터영역은 덮고 셀트랜지스터영역은 오픈시키는 제1마스크패턴(33)을 형성한다. 이때, 제1마스크패턴(33)은 감광막 또는 하드마스크(일예, 산화막, 폴리실리콘)일 수 있으며, 제1마스크패턴(33)은 셀트랜지스터영역에 새들형 채널을 형성하기 위한 것이다.
이어서, 제1마스크패턴(33)을 식각배리어로 오픈된 셀트랜지스터영역의 필드산화막(32) 및 활성영역(31)을 소정깊이로 식각하여 새들형 채널(34)을 형성한다. 이때, 새들형 채널(34)은 활성영역(31)과 교차하는 방향으로 식각하여 형성한 것이며, 새들형 채널(34)은 필드산화막(32)의 식각 깊이가 활성영역(31)의 식각깊이보다 더 깊게 하므로써 형성이 된다. 즉, 제1마스크패턴(33)을 식각배리어로 하여 활성영역(31)과 필드산화막(32)을 일정 깊이로 리세스시킨 후에, 필드산화막(32)을 추가로 식각하여 새들형 채널(34)을 형성한다.
도 4c에 도시된 바와 같이, 제1마스크패턴(33)을 제거한다.
이어서, 셀트랜지스터영역은 덮고 주변회로트랜지스터영역을 오픈시키는 제2마스크패턴(35)을 형성한다. 이때, 제2마스크패턴(35)은 감광막 또는 하드마스크일 수 있으며, 제2마스크패턴(35)은 주변회로트랜지스터영역에서 핀형 채널을 형성하기 위한 것이다.
이어서, 제2마스크패턴(35)을 식각배리어로 오픈된 주변회로트랜지스터영역의 필드산화막(32)을 소정깊이로 식각하여 핀형 채널(36)을 형성한다. 이때, 핀형 채널(36)은 활성영역(31)과 교차하는 방향으로 필드산화막(32)만을 식각하여 형성 한 것으로서, 필드산화막(32) 식각에 의해 활성영역(31)이 핀 형태로 돌출된 것이라 하여 핀형 채널이라고 한다.
도 4d에 도시된 바와 같이, 제2마스크패턴(35)을 제거한다.
이어서, 전면에 게이트절연막을 형성한 후, 게이트절연막 상에 게이트전극 물질 증착 및 패터닝을 진행하여 새들형 채널(34)과 핀형 채널(36) 상부를 덮는 게이트전극(37)을 형성한다. 이때, 게이트전극(37)은 폴리실리콘, 실리사이드 및 금속막의 순서로 적층된 구조일 수 있다.
따라서, 셀트랜지스터영역에서는 새들형 트랜지스터가 형성되고, 동시에 주변회로트랜지스터영역에서는 핀형 트랜지스터가 형성된다.
도 5a는 도 4d의 셀트랜지스터영역에 형성된 새들형 트랜지스터의 단면도이고, 도 5b는 도 4d의 주변회로트랜지스터영역에 형성된 핀형 트랜지스터의 단면도이다.
도 5a의 A-A' 방향의 단면도를 참조하면, 활성영역(31)의 소정 부분에 리세스된 새들형채널(34)이 형성되고, 새들형채널(34) 상에 게이트절연막(38) 및 게이트전극(37)이 형성된다. 그리고, B-B' 방향의 단면도에서는, 게이트절연막(38) 아래의 새들형 채널(34)이 3면으로 이루어짐을 알 수 있다.
도 5b의 C-C' 방향의 단면도를 참조하면, 활성영역(31) 상에 게이트절연막(38) 및 게이트전극(37)이 형성된다. 그리고, D-D' 방향의 단면도에서는, 게이트절연막(38) 아래의 핀형 채널(36)이 3면으로 이루어짐을 알 수 있다.
상술한 본 발명은 셀트랜지스터영역에는 0.8V 이상의 높은 문턱전압을 가지 는 새들형 트랜지스터를 형성하고, 주변회로트랜지스터영역에는 0.1V∼0.4V 정도의 낮은 문턱전압을 가지는 핀형 트랜지스터를 형성하므로써, 셀트랜지스터영역에는 적정 수준의 높은 문턱전압을 유지함과 동시에 셀전류 특성도 양호하게 유지하고, 주변회로트랜지스터영역에서는 핀형 트랜지스터로 인해 전류구동력을 극대화시켜 고속, 저전력을 구현할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 셀트랜지스터영역에는 0.8V 이상의 높은 문턱전압을 가지는 새들형 트랜지스터를 형성하고, 주변회로트랜지스터영역에는 0.1V∼0.4V 정도의 낮은 문턱전압을 가지는 핀형 트랜지스터를 형성하므로써, 셀트랜지스터영역에는 적정 수준의 높은 문턱전압을 유지함과 동시에 셀전류 특성도 양호하게 유지할 수 있고, 주변회로트랜지스터영역에서는 핀형 트랜지스터로 인해 전류구동력을 극대화시켜 고속, 저전력을 구현할 수 있는 효과가 있다.

Claims (6)

  1. 셀트랜지스터영역과 주변회로트랜지스터영역이 정의된 반도체기판에 필드산화막을 형성하여 활성영역을 정의하는 단계;
    상기 셀트랜지스터영역의 활성영역 및 필드산화막을 선택적으로 식각하여 새들형 채널을 형성하는 단계;
    상기 주변회로트랜지스터영역의 필드산화막을 선택적으로 식각하여 핀형 채널을 형성하는 단계;
    상기 새들형 채널과 핀형 채널 상부에 각각 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 상기 새들형 채널과 핀형 채널 상부를 덮는 게이트전극을 형성하는 단계
    를 포함하는 메모리소자의 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 새들형 채널을 형성하는 단계는,
    상기 반도체기판 상부에 상기 주변회로트랜지스터영역은 모두 덮고 상기 셀트랜지스터영역의 상기 새들형 채널이 형성될 부분을 오픈시키는 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각배리어로 상기 오픈된 새들형 채널이 형성될 부분의 활성영역과 필드산화막을 리세스시키는 단계;
    상기 리세스된 필드산화막을 추가로 식각하는 단계; 및
    상기 마스크패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 메모리소자의 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 핀형 채널을 형성하는 단계는,
    상기 반도체기판 상부에 상기 셀트랜지스터영역은 모두 덮고 상기 주변회로트랜지스터영역의 상기 핀형 채널이 형성될 부분을 오픈시키는 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각배리어로 상기 오픈된 핀형 채널이 형성될 부분의 필드산화막을 리세스시키는 단계; 및
    상기 마스크패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 메모리소자의 트랜지스터 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 마스크패턴은,
    감광막 또는 하드마스크로 형성하는 것을 특징으로 하는 메모리소자의 트랜지스터 제조 방법.
  5. 제1항에 있어서,
    상기 게이트전극을 형성하는 단계는,
    상기 게이트절연막 상에 게이트전극물질을 증착하는 단계; 및
    상기 게이트전극물질을 패터닝하여 상기 새들형 채널과 핀형 채널 상부에 각각 게이트전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 메모리소자의 트랜지스터 제조 방법.
  6. 셀트랜지스터영역과 주변회로트랜지스터영역이 정의된 반도체기판;
    상기 셀트랜지스터영역에 형성되며 새들형채널을 갖는 새들형 트랜지스터; 및
    상기 주변회로트랜지스터영역에 형성되며 핀형채널을 갖는 핀형 트랜지스터
    를 포함하는 메모리소자.
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