KR100806610B1 - 반도체 집적회로장치의 제조 방법 - Google Patents

반도체 집적회로장치의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 집적회로장치의 제조 방법에 관한 것으로, 본 발명에 의한 반도체 집적회로장치의 제조 방법은 제1 영역 및 제2 영역을 갖는 반도체 기판에 필드 산화막을 형성하여 상기 제1 영역 및 상기 제2 영역에 각각 활성 영역을 형성하는 단계; 게이트 전극이 통과하게 될 상기 필드 산화막 부분을 선택적 식각하여 소정 깊이의 1차 요홈부를 형성하는 단계; 상기 제1 영역의 상기 활성영역 내의 채널 영역을 선택적 식각하여 상기 1차 요홈부보다 얕은 깊이를 갖는 2차 요홈부를 형성하는 단계; 및 상기 1차 및 상기 2차 요홈부와 중첩되면서 상기 활성영역의 상면을 가로지르는 게이트 전극을 형성하는 단계를 포함하여 상기 제1 영역에는 새들 트랜지스터를 형성하고 상기 제2 영역에는 핀 트랜지스터를 형성하고, 상술한 본 발명에 의한 반도체 집적회로장치의 제조 방법은 반도체 메모리 소자를 포함하는 다양한 반도체 집적회로장치에서 전류구동능력 및 정보저장시간 확보 능력이 요구되는 영역에는 새들 트랜지스터를 형성하고 전류구동능력이 요구되는 영역에는 핀 트랜지스터를 형성하되 특히 새들 트랜지스터 및 핀 트랜지스터를 동시에 형성함으로써 반도체 집적회로장치 특성의 개선 및 공정의 단순화가 가능하다.
핀(fin) 트랜지스터, 새들(saddle) 트랜지스터, 정보저장시간, 전류구동능력

Description

반도체 집적회로장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도1은 종래 기술에 따른 핀(fin) 트랜지스터의 구조를 나타낸 사시도.
도2는 종래 기술에 따른 리세스(recess) 트랜지스터의 구조를 나타낸 단면도.
도3a 내지 도3c는 종래 기술에 따른 새들(saddle) 트랜지스터의 구조를 나타낸 도면으로,
도3a 및 도3b는 이 새들 트랜지스터의 제조 공정을 설명하기 위한 사시도이고,
도3c는 도3b의 A-A′단면도 및 B-B′단면도.
도4a 내지 4h는 본 발명의 일실시예에 따른 반도체 집적회로장치의 제조 방법을 도시한 평면도 및 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 필드 산화막
43 : 하드마스크층 44, 45 : 포토레지스트 패턴
본 발명은 반도체 집적회로장치의 제조 방법에 관한 것으로, 특히 반도체 집적회로장치의 트랜지스터 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 종래의 2차원적인 트랜지스터의 구조로는 고집적 메모리 소자에서 고농도 도핑의 의한 접합누설전류(junction leakage current) 때문에 충분한 정보저장시간(data retention time)을 확보할 수 없고, 또한, 고속 소자(high speed device)의 전류구동능력(current drivability) 확보 측면에서도 한계에 다다르고 있다.
이러한 한계를 극복하기 위하여 다양한 트랜지스터의 구조가 제안되고 있다.
도1은 고속 소자의 전류구동능력을 확보하기 위해 제안된 기술로서, 종래 기술에 따른 핀(fin) 트랜지스터의 구조를 나타낸 사시도이다.
도1에서 참조번호 11은 반도체 기판을, 참조번호 12는 필드 산화막을, 참조번호 13은 게이트 전극을 각각 나타내고, 참조부호 S 및 D는 소스와 드레인 영역을 나타낸다. 이러한 핀 트랜지스터 구조의 특징은, 채널이 형성될 부분의 반도체 기판을 수직 방향으로 돌출시켜 활성영역(11a)을 형성하고, 그 위에 반도체 기판(11)의 활성영역을 가로지르는 게이트 전극(13)을 형성함으로써, 게이트 전극(13)이 둘러싼 반도체 기판(11)의 3면을 트랜지스터의 채널로 이용할 수 있게 한 것이다. 여기서, 특히 필드 산화막(12)의 표면 위의 돌출된 활성영역(11a) 부분을 핀이라 한 다.
이와 같이, 메모리 소자의 트랜지스터로서 핀 트랜지스터 구조를 적용하면 채널로 3면을 이용하기 때문에 종래 대비 메모리 소자의 전류구동능력이 크게 향상되어 고속 소자의 구현이 가능하다. 그러나, 이 기술은 트랜지스터의 구조적 특성 즉, 3면의 채널로 인하여 오히려 접합누설전류의 소스가 더욱 커질 가능성이 있기 때문에 정보저장시간의 확보 측면에서는 이점이 없다. 따라서, 전류구동능력뿐 아니라 충분한 정보저장시간의 확보를 요구하는 셀 트랜지스터(cell transistor)에 이를 응용하는 것은 한계가 있다.
반면, 도2는 고집적 메모리 소자의 정보저장시간을 확보하기 위해 제안된 기술로서, 종래 기술에 따른 리세스(recess) 트랜지스터의 구조를 나타낸 단면도이다.
도2에서 참조번호 21은 반도체 기판을, 참조번호 22는 게이트 절연막을, 참조번호 23은 게이트 전극을 각각 나타내고, 참조부호 S 및 D는 소스와 드레인 영역을 나타낸다. 이러한 리세스 트랜지스터 구조의 특징은, 반도체 기판(21)을 소정 깊이로 리세스시켜 소스/드레인 영역과 채널 영역 사이의 거리를 최대한 확장시켜 놓은 것이다.
이와 같이, 메모리 소자의 트랜지스터로서 리세스 트랜지스터 구조를 적용하면 메모리 소자의 접합누설전류가 크게 감소되어 종래 대비 2배 이상의 정보저장시간을 확보할 수 있다. 그러나, 이 기술은 전류구동능력이 핀 트랜지스터 구조만큼 좋지 못하다는 단점이 있다.
따라서, 최근 핀 트랜지스터 및 리세스 트랜지스터를 하나의 셀 내에 동시에 구현함으로써 핀 트랜지스터가 갖는 전류구동능력의 개선 효과 및 리세스 트랜지스터가 갖는 정보저장시간의 개선 효과를 동시에 달성할 수 있는 트랜지스터 구조로 새들(saddle) 트랜지스터가 개발되었다. 이러한 새들 트랜지스터의 구조는 대한민국 등록특허공보 제0608377호, 대한민국 공개특허공보 제2006-0113152호 등에 게재되어 있다.
도3a 내지 도3c는 종래 기술에 따른 새들(saddle) 트랜지스터의 구조를 나타낸 도면으로, 도3a 및 도3b는 이 새들 트랜지스터의 제조 공정을 설명하기 위한 사시도이고, 도3c는 도3b의 A-A′단면도 및 B-B′단면도이다.
도3a 내지 도3c에서 참조번호 31은 반도체 기판을, 참조번호 32는 필드 산화막을, 참조번호 33은 게이트 전극을 각각 나타내고, 참조부호 S 및 D는 소스와 드레인 영역을 나타낸다.
우선, 도3a에 도시된 바와 같이, 반도체 기판(31)을 소정 부분 식각하여 트렌치를 형성함으로써 기판(31)으로부터 수직으로 돌출된 활성영역(31a)을 형성한다. 이어서, 트렌치 내에 소정 두께(h1)의 필드 산화막(32)을 매립한다.
이어서, 활성영역(31a) 내의 채널 영역을 선택적 식각하여 소정 깊이(d1)의 제1 요홈부를 형성한다. 또한, 필드 산화막(32) 중 후속 게이트 전극(33)이 통과하게 될 부분을 선택적 식각하여 제1 요홈부와 일체로 연결되는 소정 깊이(d2)의 제2 요홈부를 형성한다. 이때, 제2 요홈부의 깊이(d2)는 제1 요홈부의 깊이(d1)보다 더 크도록 식각을 수행하며, 제1 요홈부 및 제2 요홈부의 형성 순서는 어느 한쪽이 먼 저 형성되거나 또는 동시에 형성되어도 무방하다. 이때, 제1 요홈부 및 제2 요홈부에 의해 형성된 구조를 새들이라 하며, 특히 새들 구조 중 돌출된 부분 즉, 필드 산화막(32)의 표면 위로 돌출된 활성영역(31a) 부분을 새들핀이라 한다.
이어서, 제1 요홈부 및 제2 요홈부 형성 과정을 통해 드러난 활성영역(31a)의 표면에 게이트 절연막을 형성한다.
이어서, 도3b에 도시된 바와 같이, 새들 구조와 중첩되면서 활성영역(31a)의 상면을 가로지르는 게이트 전극(33)을 형성한다. 이때, 게이트 전극(33)은 제1 도전막(33a) 및 제2 도전막(33b)의 적층 구조로 형성될 수 있다.
이어서, 이온주입 공정으로 게이트 전극(33) 양측의 활성영역(31a)에 소스/드레인 영역(S,D)을 형성함으로써 새들 트랜지스터 제조 공정이 종료된다.
도3c는 도3b의 A-A′단면도 및 B-B′단면도이다.
A-A′단면도를 참조하면, 반도체 기판(31)이 소정 깊이 리세스된 부분에 게이트 절연막(34) 및 게이트 전극(33)을 갖는 리세스 트랜지스터 구조가 형성된다. 이때, 리세스는 제1 요홈부에 의해 형성되는 것으로서 리세스의 깊이(R)는 제1 요홈부의 깊이(d1)와 같다.
B-B′단면도를 참조하면, 반도체 기판(31)으로부터 수직으로 돌출된 활성영역(31a)을 갖고 그 양측에 필드 산화막(32)이 형성되어 있으며, 새들핀의 표면에 형성된 게이트 절연막(34) 및 전체 구조 상부에 형성된 게이트 전극(33)을 갖는 핀 트랜지스터 구조가 형성된다. 이때, 필드 산화막(32)의 표면 위로 돌출된 활성영역(31a) 부분 즉, 새들핀의 높이(h2)는 제2 요홈부의 깊이(d2)에서 제1 요홈부의 깊이(d1)를 뺀 값이 된다.
이와 같이, 새들 트랜지스터 구조는 리세스 트랜지스터 구조 및 핀 트랜지스터 구조를 동시에 구현할 수 있어 고속/저전력 메모리 소자의 제작이 가능하다.
단, 종래의 핀 트랜지스터(도1 참조)와 비교할 때, 반도체 기판의 돌출된 활성영역의 소정부분에 대한 식각이 더 수행되기 때문에 핀 트랜지스터의 핀의 높이에 비하여 새들 트랜지스터의 새들핀 높이가 낮아진다. 이는 핀 트랜지스터에 비해 새들 트랜지스터의 전류구동능력이 낮아질 수 있음을 의미한다.
메모리 소자의 셀 영역에 형성되는 트랜지스터는 전류구동능력 및 정보저장시간의 확보를 동시에 만족시킬 것이 요구되므로 이러한 새들 트랜지스터를 적용하는 것이 바람직하다. 그러나, 메모리 소자의 주변회로 영역에 형성되는 트랜지스터는 전류구동능력 확보만이 요구되므로 새들 트랜지스터보다는 핀 트랜지스터를 적용하는 것이 더욱 바람직하다.
따라서, 메모리 소자의 셀 영역에는 전류구동능력 및 정보저장시간 확보 능력이 우수한 새들 트랜지스터를 제조하고, 주변회로 영역에는 전류구동능력이 우수한 핀 트랜지스터를 제조하는 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 메모리 소자를 포함하는 다양한 반도체 집적회로장치에서 전류구동능력 및 정보저장시간 확보 능력이 요구되는 영역에는 새들 트랜지스터를 형성하고 전류구동 능력이 요구되는 영역에는 핀 트랜지스터를 형성하되 특히 새들 트랜지스터 및 핀 트랜지스터를 동시에 형성함으로써 반도체 집적회로장치 특성의 개선 및 공정의 단순화가 가능한 반도체 집적회로장치의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 집적회로장치의 제조 방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판에 필드 산화막을 형성하여 상기 제1 영역 및 상기 제2 영역에 각각 활성 영역을 형성하는 단계; 게이트 전극이 통과하게 될 상기 필드 산화막 부분을 선택적 식각하여 소정 깊이의 1차 요홈부를 형성하는 단계; 상기 제1 영역의 상기 활성영역 내의 채널 영역을 선택적 식각하여 상기 1차 요홈부보다 얕은 깊이를 갖는 2차 요홈부를 형성하는 단계; 및 상기 1차 및 상기 2차 요홈부와 중첩되면서 상기 활성영역의 상면을 가로지르는 게이트 전극을 형성하는 단계를 포함하여, 상기 제1 영역에는 새들 트랜지스터를 형성하고 상기 제2 영역에는 핀 트랜지스터를 형성한다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체 집적회로장치의 제조 방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판에 필드 산화막을 형성하여 상기 제1 영역 및 상기 제2 영역에 각각 활성 영역을 형성하는 단계; 상기 반도체 기판 상에 게이트 전극이 통과하게 될 상기 필드 산화막 부분 및 상기 활성 영역 내의 채널 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 제1 영역 및 상기 제2 영역을 모두 오픈시킨 상태에서 상기 하드마스크 패턴을 식각 베리어로 노출된 상기 필드 산화막 부분을 식각하여 소정 깊이의 1차 요홈부를 형성하는 단계; 상기 제2 영역은 덮고 상기 제1 영역만 오픈시킨 상태에서 상기 하드마스크 패턴을 식각 베리어로 노출된 상기 제1 영역의 상기 활성영역 내의 채널영역을 식각하여 상기 1차 요홈부보다 얕은 깊이의 2차 요홈부를 형성하는 단계; 및 상기 1차 및 2차 요홈부와 중첩되면서 상기 활성영역의 상면을 가로지르는 게이트 전극을 형성하는 단계를 포함하여, 상기 제1 영역에는 새들 트랜지스터를 형성하고 상기 제2 영역에는 핀 트랜지스터를 형성한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4a 내지 4h는 본 발명의 일실시예에 따른 반도체 집적회로장치의 제조 방법을 도시한 평면도 및 단면도로서, 특히 반도체 메모리 소자를 예로 들어 나타낸 도면이다. 본 발명을 좀더 명확히 표현하기 위해 2차원적인 평면도 및 단면도를 이용하여 메모리 소자의 제조 방법을 설명하기로 하며, 메모리 소자의 셀 영역(A-B 단면)과 주변회로 영역(C-D 단면)을 구분하여 설명한다. 이하, 상측에 도시된 도면이 평면도이며, 하측에 도시된 도면은 이 평면도의 A-B 단면도 및 C-D 단면도이다.
도4a에 도시된 바와 같이, 반도체 기판(41)에 STI(Shallow Trench Isolation) 공정에 의하여 필드 산화막(42)을 형성한다. 좀더 상세하게는, 반도체 기판(41)을 소정 부분을 식각하여 트렌치를 형성함으로써 기판(41)으로부터 수직으 로 돌출된 활성영역(41a)을 형성한 후, 이 트렌치 내에 필드 산화막(42)을 매립한다. 이때, 필드 산화막(42)의 두께(H1)는 2000~6000Å이 됨이 바람직하다.
도4b에 도시된 바와 같이, 필드 산화막(42)이 형성된 반도체 기판(41) 상부에 후속 새들/핀 형성을 위한 식각시 베리어로 작용하는 하드마스크층(43)을 형성한다. 하드마스크층(43)은 비정질 탄소막(amourphous carbon, 43a) 및 SiON막(43b)이 순차적으로 적층되어 형성될 수 있으며, 비정질 탄소막(43a)은 1000~2000Å의 두께로 증착되고 SiON막(43b)은 300~500Å의 두께로 증착됨이 바람직하다.
도4c에 도시된 바와 같이, 하드마스크층(43) 상부에 포토레지스트 패턴(44)을 형성한다. 이때, 본 발명은 메모리 소자의 셀 영역에는 새들 트랜지스터가 형성되고, 주변회로 영역에는 핀 트랜지스터가 형성되는 것을 전제로 하기 때문에, 셀 영역에서는 새들이 형성될 부분을 노출시키는 포토레지스트 패턴(44)을 형성하고, 주변회로 영역에서는 핀이 형성될 부분을 노출시키는 포토레지스트 패턴(44)을 형성한다. 이를 좀더 상세히 설명하면 다음과 같다.
셀 영역에서 새들 트랜지스터 형성을 위해서는 활성영역(41a) 내의 채널 영역이 선택적 식각되어야 하고, 필드산화막(42) 중 게이트 전극이 통과할 부분이 선택적 식각되어야 한다. 활성영역(41a) 내의 채널 영역의 선택적 식각으로 형성되는 부분을 제1 요홈부(G1)라 하고, 필드산화막(42) 중 게이트 전극이 통과할 부분의 선택적 식각으로 형성되는 부분을 제2 요홈부(G2)라 한다. 이때, 제1 요홈부(G1)의 깊이(D1)는 제2 요홈부(G2)의 깊이(D2)보다 더 크도록 식각이 수행되어야 한다. 이와 같은 제1 및 제2 요홈부(G1, G2)에 의해서 형성되는 구조를 새들이라 하며, 특 히 새들 구조 중 필드 산화막(42) 상부로 돌출된 활성영역(41a) 부분을 새들핀이라 한다. 따라서, 포토레지스트 패턴(44)은 제1 요홈부(G1) 및 제2 요홈부(G2)가 형성될 부분을 노출시키도록 형성된다.
한편, 주변회로 영역에서 핀 트랜지스터 형성을 위해서는 활성영역(41a)을 제외한 필드 산화막(42) 부분만 소정 깊이로 식각되면 된다. 특히, 본 명세서에서는 필드 산화막(42) 중 게이트 전극이 통과할 부분의 필드 산화막(42)을 선택적 식각한다. 필드 산화막(42)의 선택적 식각으로 형성되는 부분을 제3 요홈부(G3)라 하며, 제3 요홈부(G3) 형성에 의해 필드 산화막(42) 상부로 돌출된 활성영역(41a) 부분을 핀이라 한다. 따라서, 포토레지스트 패턴(44)은 제3 요홈부(G3)가 형성될 부분 및 활성영역(41a)을 노출시키도록 형성된다.
도4d에 도시된 바와 같이, 포토레지스트 패턴(44)을 마스크로 하부의 하드마스크층(43) 즉, SiON막(43a) 및 비정질 탄소막(43b)을 식각하여 셀 영역의 제1 및 제2 요홈부(G1, G2)가 형성될 영역을 노출시키고, 주변회로 영역의 제3 요홈부(G3)가 형성될 영역 및 활성영역(41a)을 노출시키는 하드마스크층(43) 패턴을 형성한다. 이때, 하드마스크층(43)의 식각은 공지의 건식 식각 방식으로 수행되며, 비정질 탄소막(43a)의 건식 식각시 포토레지스트 패턴(44)이 제거되도록 수행된다.
도4e에 도시된 바와 같이, 하드마스크층(43) 패턴을 식각 베리어로 필드 산화막(42)을 소정 깊이 식각하여 셀 영역의 제2 요홈부(G2) 및 주변회로 영역의 제3 요홈부(G3)를 형성한다. 이때, 필드 산화막(42)의 식각은 공지의 산화막 건식 식각 방식으로 수행되고 그에 따라 활성영역(41a)은 식각되지 않는다. 제2 요홈부(G2) 및 제3 요홈부(G3)의 깊이(D2, D3)는 1500~3000Å 정도가 됨이 바람직하다. 제3 요홈부(G3)의 형성 결과 주변회로 영역에는 필드 산화막(42)의 표면 위로 형성되는 활성영역(41a) 부분인 핀이 형성되고, 이 핀의 높이(H2)는 제3 요홈부(G3)의 깊이(D3)와 같기 때문에 1500~3000Å의 높이가 됨이 바람직하다.
도4f에 도시된 바와 같이, 주변회로 영역을 덮고 셀 영역만 오픈시키는 포토레지스트 패턴(45)을 형성한다. 이는 전술한 제2 및 제3 요홈부(G2, G3)의 형성 결과 주변회로 영역에는 핀 트랜지스터 구조가 형성되었기 때문에 더 이상의 식각이 요구되지 않기 때문이다.
도4g에 도시된 바와 같이, 포토레지스트 패턴(45) 및 하드마스크층(43) 패턴을 식각 베리어로 셀 영역의 활성영역(41a)을 식각하여 제1 요홈부(G1)을 형성한다. 이때, 활성영역(41a)의 식각은 공지의 실리콘막 건식 식각 방식으로 수행되며 그에 따라 필드 산화막(42)은 식각되지 않는다. 제1 요홈부(G1)의 깊이(D1)는 1300~2000Å 정도가 됨이 바람직하다. 제1 요홈부(G1)의 형성 결과 셀 영역에는 필드 산화막(42)의 표면 위로 형성되는 활성영역(41a) 부분인 새들핀이 형성되고, 이 새들핀의 높이(H3)는 제2 요홈부(G2)의 깊이(D2)에서 제1 요홈부(G1)의 깊이(D1)을 뺀 값이 된다. 따라서, 제2 요홈부(G2)의 깊이(D2)는 1500~3000Å 정도이고 제1 요홈부(G1)의 깊이(D1)는 1300~2000Å 정도가 되는 경우, 새들핀의 높이(H3)는 200~1000Å 정도가 된다.
도4h에 도시된 바와 같이, 잔류하는 포토레지스트 패턴(45) 및 하드마스크층(43)을 제거하면, 셀 영역에는 제1 및 제2 요홈부(G1, G2)의 형성으로 높이가 H3 인 새들핀을 포함하는 새들 구조가 형성되고, 주변회로 영역에는 제3 요홈부(G3)의 형성으로 높이가 H2인 핀을 포함하는 구조가 형성된다.
이어서, 본 명세서에서는 도시되지 않았으나, 도4h에 도시된 공정 결과 노출되는 활성영역(41a)의 상면 및 제1 내지 제3 요홈부(G1, G2, G3)를 통해 드러난 활성영역(41a)의 표면을 따라 게이트 절연막을 형성한 후, 게이트 절연막을 포함하는 필드산화막(42) 상에 제1 내지 제3 요홈부(G1, G2, G3)와 중첩되면서 활성영역(41a)의 상면을 가로지르는 게이트 전극을 형성함으로써 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 과정이 종료된다.
이에 따라, 셀 영역에는 새들 트랜지스터 구조가 형성되고 주변회로 영역에는 핀 트랜지스터 구조가 형성되어 고속/저전력의 메모리 소자를 용이하게 제조할 수 있다.
본 명세서에서는 일례로서, 메모리 소자를 예시하여 셀 영역에는 새들 트랜지스터를 형성하고 주변회로 영역에는 핀 트랜지스터를 형성하는 방법을 설명하고 있으나 이에 한정되는 것은 아니며, 본 발명은 메모리 소자 이외의 다양한 반도체 집적회로장치에 적용될 수 있다. 즉, 본 발명은 반도체 집적회로장치의 소정 제1 영역에는 새들 트랜지스터를 형성하고 소정 제2 영역에는 핀 트랜지스터를 형성하는 방법을 모두 포함한다.
또한, 본 명세서에서는 일례로서, 도4a 내지 도4h에 도시된 공정 순서에 따르고 있으나 이에 한정되는 것은 아니며, 본 발명의 공정 순서는 본 발명의 기술 사상을 표현할 수 있는 한도 내에서 그 선후가 바뀌어도 무방하다. 예를 들어, 도 4d 이후의 도4e 내지 4g에 도시된 공정 순서는 바뀌어도 무방하다. 즉, 반도체 기판 상에 하드마스크층 패턴이 형성된 후, 결과물 상에 셀 영역은 오픈시키고 주변회로 영역은 덮는 마스크 패턴을 형성하고 노출된 셀 영역의 활성영역 부분만을 식각하여 제1 요홈부를 먼저 형성한다. 이어서, 마스크 패턴을 제거하여 셀 영역 및 주변회로 영역을 노출시킨 상태에서 필드 산화막의 식각을 수행하여 제2 및 제3 요홈부를 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 집적회로장치의 제조 방법은, 반도체 메모리 소자를 포함하는 다양한 반도체 집적회로장치에서 전류구동능력 및 정보저장시간 확보 능력이 요구되는 영역에는 새들 트랜지스터를 형성하고 전류구동능력이 요구되는 영역에는 핀 트랜지스터를 형성하되 특히 새들 트랜지스터 및 핀 트랜지스터를 동시에 형성함으로써 반도체 집적회로장치 특성의 개선 및 공정의 단순화가 가능하다.

Claims (17)

  1. 제1 영역 및 제2 영역을 갖는 반도체 기판에 필드 산화막을 형성하여 상기 제1 영역 및 상기 제2 영역에 각각 활성 영역을 형성하는 단계;
    게이트 전극이 통과하게 될 상기 필드 산화막 부분을 선택적 식각하여 소정 깊이의 1차 요홈부를 형성하는 단계;
    상기 제1 영역의 상기 활성영역 내의 채널 영역을 선택적 식각하여 상기 1차 요홈부보다 얕은 깊이를 갖는 2차 요홈부를 형성하는 단계; 및
    상기 1차 및 상기 2차 요홈부와 중첩되면서 상기 활성영역의 상면을 가로지르는 게이트 전극을 형성하는 단계를 포함하여,
    상기 제1 영역에는 새들 트랜지스터를 형성하고 상기 제2 영역에는 핀 트랜지스터를 형성하는
    반도체 집적회로장치의 제조 방법.
  2. 제1항에 있어서,
    상기 필드 산화막은 2000~6000Å의 두께로 형성되는
    반도체 집적회로장치의 제조 방법.
  3. 제1항에 있어서,
    상기 1차 요홈부의 깊이는 1500~3000Å으로 형성되는
    반도체 집적회로장치의 제조 방법.
  4. 제1항에 있어서,
    상기 2차 요홈부의 깊이는 1300~2000Å으로 형성되는
    반도체 집적회로장치의 제조 방법.
  5. 제1항에 있어서,
    상기 1차 요홈부 형성 단계 후 상기 2차 요홈부 형성 단계를 수행하는
    반도체 집적회로장치의 제조 방법.
  6. 제1항에 있어서,
    상기 2차 요홈부 형성 단계 후 상기 1차 요홈부 형성 단계를 수행하는
    반도체 집적회로장치의 제조 방법.
  7. 제1항에 있어서,
    상기 반도체 집적회로장치는 메모리이고,
    상기 제1 영역은 셀 영역이고 상기 제2 영역은 주변회로 영역인
    반도체 집적회로장치의 제조 방법.
  8. 제1 영역 및 제2 영역을 갖는 반도체 기판에 필드 산화막을 형성하여 상기 제1 영역 및 상기 제2 영역에 각각 활성 영역을 형성하는 단계;
    상기 반도체 기판 상에 게이트 전극이 통과하게 될 상기 필드 산화막 부분 및 상기 활성 영역 내의 채널 영역을 노출시키는 하드마스크 패턴을 형성하는 단계;
    상기 제1 영역 및 상기 제2 영역을 모두 오픈시킨 상태에서 상기 하드마스크 패턴을 식각 베리어로 노출된 상기 필드 산화막 부분을 식각하여 소정 깊이의 1차 요홈부를 형성하는 단계;
    상기 제2 영역은 덮고 상기 제1 영역만 오픈시킨 상태에서 상기 하드마스크 패턴을 식각 베리어로 노출된 상기 제1 영역의 상기 활성영역 내의 채널영역을 식각하여 상기 1차 요홈부보다 얕은 깊이의 2차 요홈부를 형성하는 단계; 및
    상기 1차 및 2차 요홈부와 중첩되면서 상기 활성영역의 상면을 가로지르는 게이트 전극을 형성하는 단계를 포함하여,
    상기 제1 영역에는 새들 트랜지스터를 형성하고 상기 제2 영역에는 핀 트랜 지스터를 형성하는
    반도체 집적회로장치의 제조 방법.
  9. 제8항에 있어서,
    상기 하드마스크 패턴은 비정질 탄소막 및 SiON막이 순차적으로 적층된 구조를 갖는
    반도체 집적회로장치의 제조 방법.
  10. 제9항에 있어서,
    상기 비정질 탄소막은 1000~2000Å의 두께를 갖고, 상기 SiON막은 300~500Å의 두께를 갖는
    반도체 집적회로장치의 제조 방법.
  11. 제8항에 있어서,
    상기 하드마스크 패턴 형성 단계는,
    비정질 탄소막 및 SiON막을 순차적으로 적층하는 단계;
    상기 SiON막 상에 게이트 전극이 통과하게 될 상기 필드 산화막 부분 및 상 기 활성 영역 내의 채널 영역을 노출시키기 위한 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 상기 SiON막 및 상기 비정질 탄소막을 순차적으로 식각하는 단계를 포함하고,
    여기서, 상기 비정질 탄소막의 식각시 상기 포토레지스트 패턴이 제거되는
    반도체 집적회로장치의 제조 방법.
  12. 제8항에 있어서,
    상기 필드 산화막은 2000~6000Å의 두께로 형성되는
    반도체 집적회로장치의 제조 방법.
  13. 제8항에 있어서,
    상기 1차 요홈부의 깊이는 1500~3000Å으로 형성되는
    반도체 집적회로장치의 제조 방법.
  14. 제8항에 있어서,
    상기 2차 요홈부의 깊이는 1300~2000Å으로 형성되는
    반도체 집적회로장치의 제조 방법.
  15. 제8항에 있어서,
    상기 1차 요홈부 형성 단계 후 상기 2차 요홈부 형성 단계를 수행하는
    반도체 집적회로장치의 제조 방법.
  16. 제8항에 있어서,
    상기 2차 요홈부 형성 단계 후 상기 1차 요홈부 형성 단계를 수행하는
    반도체 집적회로장치의 제조 방법.
  17. 제8항에 있어서,
    상기 반도체 집적회로장치는 메모리이고,
    상기 제1 영역은 셀 영역이고 상기 제2 영역은 주변회로 영역인
    반도체 집적회로장치의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100979359B1 (ko) * 2008-05-30 2010-08-31 주식회사 하이닉스반도체 새들형 핀 트랜지스터를 포함한 반도체 장치의 제조 방법및 반도체 장치
US8026138B2 (en) 2008-05-30 2011-09-27 Hynix Semiconductor Inc. Method for manufacturing semiconductor apparatus having saddle-fin transistor and semiconductor apparatus fabricated thereby
CN106486364A (zh) * 2015-08-25 2017-03-08 中芯国际集成电路制造(北京)有限公司 三维晶体管的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040074501A (ko) * 2003-02-19 2004-08-25 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
US6970373B2 (en) 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US6974983B1 (en) 2004-02-02 2005-12-13 Advanced Micro Devices, Inc. Isolated FinFET P-channel/N-channel transistor pair
KR20060113152A (ko) * 2005-04-29 2006-11-02 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040074501A (ko) * 2003-02-19 2004-08-25 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
US6970373B2 (en) 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US6974983B1 (en) 2004-02-02 2005-12-13 Advanced Micro Devices, Inc. Isolated FinFET P-channel/N-channel transistor pair
KR20060113152A (ko) * 2005-04-29 2006-11-02 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100979359B1 (ko) * 2008-05-30 2010-08-31 주식회사 하이닉스반도체 새들형 핀 트랜지스터를 포함한 반도체 장치의 제조 방법및 반도체 장치
US8012834B2 (en) 2008-05-30 2011-09-06 Hynix Semiconductor Inc. Method of fabricating semiconductor apparatus having saddle-fin transistor and semiconductor apparatus fabricated thereby
US8026138B2 (en) 2008-05-30 2011-09-27 Hynix Semiconductor Inc. Method for manufacturing semiconductor apparatus having saddle-fin transistor and semiconductor apparatus fabricated thereby
US8389364B2 (en) 2008-05-30 2013-03-05 Hynix Semiconductor Inc. Method of fabricating a transistor
CN106486364A (zh) * 2015-08-25 2017-03-08 中芯国际集成电路制造(北京)有限公司 三维晶体管的形成方法
CN106486364B (zh) * 2015-08-25 2019-11-01 中芯国际集成电路制造(北京)有限公司 三维晶体管的形成方法
US10522619B2 (en) 2015-08-25 2019-12-31 Semiconductor Manufacturing International (Beijing) Corporation Three-dimensional transistor

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