KR100709567B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 디자인룰에 따른 채널길이의 한계를 극복하고, 셀전류를 증가시켜 셀이 안정적으로 동작할 수 있는 수직형 채널을 갖는 반도체소자 및 그의 제조 방법에 관한 것으로, 이를 위해 본 발명은, 반도체기판의 소정영역에 트렌치구조의 소자분리막을 형성하는 단계, 상기 소자분리막으로 인해 정의된 활성영역에 콘택홀을 형성하는 단계, 상기 콘택홀에 콘택플러그를 매립하는 단계, 상기 소자분리막 중에서 게이트라인이 지나갈 부분을 소정 깊이로 식각하여 제1 리세스를 형성하는 단계, 상기 제1 리세스를 채우면서 상기 소자분리막에 의해 정의된 활성영역의 상부를 가로지르는 형태의 적어도 한 쌍의 게이트라인을 형성하는 단계 및 이온주입을 진행하여 상기 콘택플러그 아래에 제1 소스/드레인영역을 형성함과 동시에 상기 게이트라인 외측의 활성영역 표면지역 아래에 제2 소스/드레인영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하여 트랜지스터의 채널방향을 수평방향에서 수직방향으로 바꾸므로써 디자인룰에 따른 채널길의 한계를 극복하고, 리프레시 특성을 향상시킬 수 있는 효과가 갖는다.
수직형 채널, 수평형 채널, 소스/드레인영역, 콘택

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION OF THE SAME}
도 1은 종래기술에 따른 수평형 채널을 갖는 트랜지스터의 구조를 도시한 도면.
도 2는 본 발명의 일실시예에 따른 수직형 채널을 갖는 반도체 소자를 나타낸 평면도.
도 3a 및 도 3b는 도 2의 X-X' 및 Y-Y`의 절단면에 따른 단면도.
도 4a 내지 도 4h는 본 발명의 일실시예에 따른 수직형 채널을 갖는 트랜지스터의 제조 방법을 도시한 단면도.
도 5a 및 도 5b는 본 발명의 일실시예에 따라 제조한 수직형 채널을 갖는 트랜지스터의 채널 영역을 나타내는 사시도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 반도체 기판 32 : 소자분리막
37 : 콘택플러그 스페이서 38 : 소스콘택
41 : 게이트 절연막 42 : 게이트 전극
43 : 게이트 하드마스크 44a : 소스영역
44b : 드레인영역
본 발명은 반도체 제조 기술에 관한 것으로, 특히 수직형 채널을 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.
대표적인 반도체 소자인 디램(DRAM)의 집적도가 높아짐에 따라 셀전하의 증가와 리프레시 특성 향상은 디램의 신뢰성과 직접적인 관계를 가지고, 소자의 한계성을 극복하기 위해서는 리프레시 개선이 필수적이다.
또한, 디램에 사용하는 셀은 수평형 채널을 갖는 셀(Horizontal Channel Cell)이다. 수평형 채널이라 함은 채널이 수평방향으로 형성되는 구조를 의미한다.
도 1은 종래기술에 따른 수평형 채널을 갖는 트랜지스터의 구조를 도시한 도면이다.
도 1을 참조하면, 수평형 셀은 반도체기판(11) 상의 게이트산화막, 게이트산화막 상에 게이트전극과 게이트하드마스크가 적층된 게이트라인(13)이 형성되고, 게이트라인(13)의 양측벽에 게이트스페이서(14)가 형성되며, 게이트라인의 양측의 반도체기판(11)에 소스/드레인영역(16a, 16b)이 형성된다. 여기서, 게이트라인(13) 사이의 소스/드레인영역(16a)에는 비트라인(BL)이 연결되고, 다른 소스/드레인영역 (16b)에는 스토리지노드(SN)가 연결된다.
여기서, 도 1의 수평형 셀은 채널영역(Horizontal Channel, H-CH)이 게이트전극(13)의 아래에서 수평방향으로 정의된다.
그러나, 수평형 셀을 채용하는 게이트폭 100nm 이하의 디램 설계에서는 셀사이즈가 작아지며 셀의 채널길이가 짧아져 디램의 리프레시 특성이 나빠지고, 게이트폭(Gate width)이 작아 셀의 동작전압제어가 힘들며, 셀전류도 적어지는 등 전반적인 셀의 동작이 한계에 이르고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 디자인룰에 따른 채널길이의 한계를 극복하고, 셀전류를 증가시켜 셀이 안정적으로 동작할 수 있는 수직형 채널을 갖는 반도체소자 및 그의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 콘택홀이 형성된 활성영역, 상기 콘택홀에 매립된 콘택플러그, 상기 활성영역의 주위를 에워싸는 소자분리막, 상기 활성영역과 교차하는 방향으로 상기 활성영역의 표면지역 상부를 가로지르는 적어도 한 쌍의 게이트라인, 상기 게이트라인 아래의 소자분리막에 형성되며 상기 게이트라인의 일부가 매립된 리세스, 상기 콘택플러그 아래의 활성영 역에 형성되는 제1 소스/드레인영역 및 상기 게이트라인 외측의 활성영역의 표면지역에 형성되며 상기 게이트라인 아래에서 상기 제1 소스/드레인영역과의 사이에서 수직형 채널을 형성하는 제2 소스/드레인영역을 포함하는 반도체 소자가 제공되고, 반도체기판의 소정영역에 트렌치구조의 소자분리막을 형성하는 단계, 상기 소자분리막으로 인해 정의된 활성영역에 콘택홀을 형성하는 단계, 상기 콘택홀에 콘택플러그를 매립하는 단계, 상기 소자분리막 중에서 게이트라인이 지나갈 부분을 소정 깊이로 식각하여 제1 리세스를 형성하는 단계, 상기 제1 리세스를 채우면서 상기 소자분리막에 의해 정의된 활성영역의 상부를 가로지르는 형태의 적어도 한 쌍의 게이트라인을 형성하는 단계 및 이온주입을 진행하여 상기 콘택플러그 아래에 제1 소스/드레인영역을 형성함과 동시에 상기 게이트라인 외측의 활성영역 표면지역 아래에 제2 소스/드레인영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 수직형 채널을 갖는 반도체 소자를 나타낸 평면도이고, 도 3a 및 도 3b는 도 2의 X-X' 및 Y-Y`의 절단면에 따른 단면도이다.
도 2, 도 3a 및 도 3b를 참조하면, 반도체 기판(21)에 형성되고, 소자분리막 (22)에 의해 정의된 활성영역(23), 활성영역(23)에 비트라인(bitline)과 접하기 위해 형성된 소스콘택(26), 활성영역(23)과 교차하는 방향으로 활성영역(23)의 표면지역 상부를 가로지르는 적어도 한 쌍의 게이트라인(24), 게이트라인(24) 아래의 소자분리막(22)에 형성되며 게이트라인(24)의 일부가 매립된 제1 리세스(25), 소스콘택(26) 아래의 활성영역(23)에 형성되는 소스영역(27a) 및 게이트라인(24) 외측의 표면지역에 형성되며 스토리지노드와 콘택되는 드레인영역(27b)을 포함하고, 게이트라인(24) 하부 및 소스영역(27a)과 드레인영역(27b) 사이에 수직형 채널(Vertical Channel; V-CH)이 형성된다.
도 4a 내지 도 4h는 본 발명의 일실시예에 따른 수직형 채널을 갖는 트랜지스터의 제조 방법을 도시한 공정도이다. 여기서, 도 4a 내지 도 4e까지는 도 2의 Y-Y`의 절단면에 따른 단면도이고, 이후 도 4f 내지 도 4h는 도 2의 X-X` 및 Y-Y'의 절단면에 따른 트랜지스터의 제조 방법을 도시한 것이다.
우선, 도 4a에 도시된 바와 같이, 반도체 기판(31)에 소자분리영역을 오픈하는 패드층(33)을 형성하고, 이를 식각장벽으로 반도체 기판(31)을 식각하여 트렌치 구조의 소자분리막(32)을 형성한다. 이러한 소자분리막(32)에 의해 활성영역(34)이 정의된다. 이때, 활성영역(34)은 섬(Island) 형태로 정의되며, STI(Shallow Trench Isolation) 공정을 통해 형성된다.
다음으로, 도 4b에 도시된 바와 같이, 소자분리막(32)이 형성된 기판의 전면에 감광막을 도포하고, 노광 및 현상으로 패터닝하여 제1 감광막패턴(35)을 형성하는데, 이는 비트라인과 접하는 소스영역을 형성하기 위한 마스크이다.
이어서, 제1 감광막패턴(35)을 식각장벽으로 패드층(33)과 반도체 기판(31)의 활성영역(34)을 선택적 식각하여 소스콘택용 콘택홀(36)을 형성한다.
다음으로, 도 4c에 도시된 바와 같이, 제1 감광막패턴(35)을 제거한 후, 기판 전면에 콘택 스페이서용 산화막/질화막층(37, 순차적 적층구조)을 형성한다.
다음으로, 도 4d에 도시된 바와 같이, 산화막/질화막층(37)에 대해 에치백(etch back)하여 콘택홀(36)의 내부 양측벽에 콘택플러그 스페이서(37)를 형성한다.
이어서, 콘택홀(36) 하부에 N형 불순물을 이온주입하여 소스영역(45)을 형성한다.
다음으로, 도 4e에 도시된 바와 같이, 내부 양측벽에 콘택플러그 스페이서(37)가 형성된 기판 전면에 콘택매립용 폴리실리콘막(38)을 증착한 후, 화학적기계적연마(CMP) 공정을 수행하여 소스콘택(38)을 형성한다. 이때, 패드층(33)은 제거된다.
다음으로, 도 4f에 도시된 바와 같이, 소스콘택(38)이 형성된 기판 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제2 감광막패턴(39)을 형성한다. 이때, 제2 감광막패턴(39)은 후속 게이트전극을 패터닝하기 위한 게이트마스크를 반전(reversion)시킨 마스크로서, 활성영역(34)의 상부를 가로지르는 형태이다. 따라서, 제2 감광막패턴(39)의 개구는 게이트라인이 형성될 부분을 오픈시키는 라인(line) 형태가 된다.
이어서, 제2 감광막패턴(39)을 식각마스크로 하여 개구에 의해 오픈된 지역 의 소자분리막(32)의 일부를 일정 깊이로 식각하여 제1 리세스라인(40)을 형성한다.
이때, 콘택홀(36)의 깊이는 상기 제1 리세스라인(40)보다 더 얕게, 상기 제1 리세스라인(40)는 상기 소자분리막(32)의 깊이보다 더 얕게 형성된다.
다음으로, 도 4g에 도시된 바와 같이, 제2 감광막패턴(39)을 제거한 후에, 게이트 절연막(41)을 형성하고, 제1 리세스라인(40)을 포함한 전면에 게이트 전극(42)과 게이트하드마스크(43)를 차례로 증착한 후, 게이트패터닝 공정을 진행하여 활성영역(34)의 상부를 가로지르는 라인 형태의 게이트라인을 형성한다.
여기서, 게이트전극(42)은 폴리실리콘, 폴리실리콘과 텅스텐실리사이드의 적층 구조로 형성하며, 증착시에는 제1 리세스라인(40)을 충분히 매립할 때까지 증착하고, 추가로 평탄화 공정을 진행할 수 있다.
위와 같은 게이트라인 형성시에, 게이트전극(42)이 제1 리세스라인(40)을 매립하는 형태가 되므로, 게이트전극(42)은 활성영역(34)의 두 개의 측벽과 하나의 상부면을 덮는 형태가 된다.
다음으로, 도 4h에 도시된 바와 같이, 게이트라인의 양측벽에 접하는 게이트스페이서(45)를 형성한다. 이때, 게이트스페이서(45)는 실리콘질화막을 증착한 후 에치백하여 형성한 것이다.
이어서, 소스콘택(38) 상부를 덮는 이온주입마스크(도시 생략)를 형성하여 게이트라인을 중심으로 소스콘택(38)의 반대편의 반도체 기판(31)에 드레인영역(44b)를 형성한다. 여기서, 드레인영역(44b)은 N형 불순물이 이온주입된다.
여기서, 소스영역(44a)는 비트라인과 접하게 되고, 드레인영역(44b)은 스토리지노드콘택화 접하게 된다.
위와 같이, 소스영역(44a)과 드레인영역(44b)이 게이트라인 사이에 형성되어 하나의 트랜지스터가 완성되고, 소스영역(44a)과 드레인영역(44b) 사이의 활성영역(34) 표면 아래에서 채널영역이 정의된다. 이때, 채널영역은 도 5a 및 도 5b에 도시된 바와 같이, 활성영역(34)은 소스영역(44a)이 형성되는 제1 측벽면(34a)과 드레인영역(44b)이 형성되는 제2 측벽면(34b), 그리고, 게이트전극(42)이 접촉하는 상부면(34c), 제3 측벽면(34d) 및 제4 측벽면(34e)을 포함한다.
그리고, 게이트전극(42)은 활성영역(34)의 상부면(34c), 제3 측벽면(34d) 및 제4 측벽면(34e)을 덮는 형태로 형성되고, 게이트전극(42) 양측의 제1 측벽면(34a)과 제2 측벽면(34b)에는 소스영역(44a)과 드레인영역(44b)이 각각 형성된다.
위와 같은 구조에서, 채널은 소스영역(44a), 제1 측벽면(34a), 상부면(34c) 및 드레인영역(44b)의 방향으로 형성되는 제1 채널(V-CH1), 소스영역(44a), 제3 측벽면(34d) 및 드레인영역(44b)의 방향으로 형성되는 제2 채널(V-CH2), 소스영역(44a), 제4 측벽면(34e) 및 드레인영역(44b)의 방향으로 형성되는 제3 채널(V-CH3)로 이루어지는 3채널 구조가 된다.
전술한 바와 같이, 게이트라인이 지나는 부분의 소자분리막(32)을 소정 깊이로 식각하여 제1 리세스라인(40)을 형성하여 제1 리세스라인(40)의 두 측벽에 게이트전극(27)이 접하도록 하고, 게이트라인 사이의 비트라인이 콘택될 영역을 소정깊이로 식각하여 콘택홀을 형성하고, 콘택홀 하부의 반도체 기판(31)에 이온주입을 통해 소스영역(44a)을 형성하고, 상기 콘택홀을 매립하는 소스콘택(38)을 형성하므로써, 수직형 채널(V-CH)을 갖는 셀을 형성한다. 이때(사실적으로 게이트 전극 형성 후에 형성하는 드레인영역(44b)), 드레인영역(44b)은 게이트라인을 중심으로 소스영역(44a)의 반대편 반도체 기판(31)에 형성된다.
더불어, 활성영역(34) 양측의 제1 리세스라인(40)이 제공하는 두 개의 측벽과 활성영역(34)의 상부면을 채널로 사용하는 3채널 구조가 되는 수직형 채널을 갖는 셀을 형성한다. 이로써, 셀전류를 증가시키고 결과적으로 활성영역의 깊이를 줄여 셀동작전압을 낮춘다.
그리고, 소스콘택 및 드레인 콘택은 수직형 트랜지스터의 특성상 소스/드레인 영역이 종래에 비해 반도체 기판(31)의 표면부가 아닌 바닥부에 형성됨으로인해 비트라인 콘택 및 스토리지 노드 콘택 형성시 종횡비에 따른 매립 불량이 일어나는 것을 방지할 수 있는 효과를 획득한다.
그리고, 본 발명의 일실시예에서는 소스콘택(38)을 형성하여 수직채널을 획득하는 것을 도시하였으나, 드레인콘택도 이와 같은 방법으로 형성할 수 있음은 당업자라면 쉽게 알수 있을 것이다. 단, 드레인콘택이 형성되어 드레인영역이 반도체 기판(31)의 표면부에 형성되는 것이 아닌 바닥부에 형성될 경우는 소스영역은 반도체 기판(31)의 표면부에 형성되어야 할 것이다. 즉, 수직형 채널이 형성될 조건을 충족시켜야 한다는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 트랜지스터의 채널방향을 수평방향에서 수직방향으로 바꾸므로써 디자인룰에 따른 채널길의 한계를 극복하고, 리프레시 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 활성영역의 두 개의 측벽을 채널로 이용하므로 셀전류를 증가시키고 결과적으로 활성영역의 깊이를 줄여 셀의 동작전압을 낮추어 셀이 안정적으로 동작할 수 있는 효과가 있다.
그리고, 소스콘택 및 드레인 콘택을 미리 형성함으로써, 수직형 트랜지스터의 특성상 소스/드레인 영역이 종래에 비해 하부에 형성됨으로인해 비트라인 콘택 및 스토리지 노드 콘택 형성시 종횡비에 따른 매립 불량이 일어나는 것을 방지할 수 있는 효과를 획득한다.

Claims (16)

  1. 콘택홀이 형성된 활성영역;
    상기 콘택홀에 매립된 콘택플러그;
    상기 활성영역의 주위를 에워싸는 소자분리막;
    상기 활성영역과 교차하는 방향으로 상기 활성영역의 표면지역 상부를 가로지르는 적어도 한 쌍의 게이트라인;
    상기 게이트라인 아래의 소자분리막에 형성되며 상기 게이트라인의 일부가 매립된 리세스;
    상기 콘택플러그 아래의 활성영역에 형성되는 제1 소스/드레인영역; 및
    상기 게이트라인 외측의 활성영역의 표면지역에 형성되며 상기 게이트라인 아래에서 상기 제1 소스/드레인영역과의 사이에서 수직형 채널을 형성하는 제2 소스/드레인영역
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 콘택플러그는 양측벽에 콘택 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 리세스는 상기 게이트라인 아래의 활성영역 양측에 구비되는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 콘택플러그는 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 소스/드레인영역 상부의 콘택플러그는 비트라인이 콘택될 접합영역이고, 상기 제2 소스/드레인영역은 스토리지노드가 콘택될 접합영역인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 소스/드레인영역 상부의 콘택플러그는 스토리지노드가 콘택될 접합영역이고, 상기 제2 소스/드레인영역은 비트라인이 콘택될 접합영역인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 및 제2 소스/드레인영역은 N형 불순물이 이온주입된 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 콘택홀의 깊이는 상기 리세스보다 더 얕고, 상기 리세스는 상기 소자분리막의 깊이보다 더 얕은 것을 특징으로 하는 반도체 소자.
  9. 반도체기판의 소정영역에 트렌치구조의 소자분리막을 형성하는 단계;
    상기 소자분리막으로 인해 정의된 활성영역에 콘택홀을 형성하는 단계;
    상기 콘택홀 하부의 상기 반도체기판에 제1 소스/드레인영역을 형성하는 단계;
    상기 콘택홀에 콘택플러그를 매립하는 단계;
    상기 소자분리막 중에서 게이트라인이 지나갈 부분을 소정 깊이로 식각하여 제1 리세스를 형성하는 단계;
    상기 제1 리세스를 채우면서 상기 소자분리막에 의해 정의된 활성영역의 상 부를 가로지르는 형태의 적어도 한 쌍의 게이트라인을 형성하는 단계; 및
    상기 게이트라인 외측의 활성영역 표면지역 아래에 제2 소스/드레인영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 콘택홀 형성후, 상기 콘택홀 내부 양측벽면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 리세스는 상기 게이트라인 아래의 활성영역 양측에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제9항에 있어서,
    상기 콘택플러그는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 제1 소스/드레인영역 상부의 콘택플러그는 비트라인과 콘택하고, 상기 제2 소스/드레인영역은 스토리지노드와 콘택하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제9항에 있어서,
    상기 제1 소스/드레인영역 상부의 콘택플러그는 스토리지노드와 콘택하고, 상기 제2 소스/드레인영역은 비트라인과 콘택하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제9항에 있어서,
    상기 제1 및 제2 소스/드레인영역은 N형 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제9항에 있어서,
    상기 콘택홀의 깊이는 상기 리세스보다 더 얕게, 상기 리세스는 상기 소자분 리막의 깊이보다 더 얕게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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