JP4343460B2 - フローティングボディ効果を除去した半導体メモリ素子及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子に係り、より詳しくは半導体DRAM素子でデータが貯蔵されるセルアレイに関する。特に、バ−ティカルトランジスタを具備するメモリセルを有する半導体メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子の信頼性を左右する要素の１つであるシリコンボディ効果はメモリの集積度が増加し、動作電圧が低下することによって、素子のスレショルド電圧の制御と関連してその影響力がさらに増加されている。一方、半導体メモリ素子の集積度を増加させるために多様な方法が研究されており、各単位セルが占める面積を縮小するためのバーチカルトランジスタを用いた方法が多様に研究されている。
【０００３】
図１は従来の技術に係るバーチカルトランジスタを用いた半導体メモリ素子のメモリセルの一部を示す斜視図であり、図２は図１の平面図であって、米国特許第６,０７２,２０９号明細書に開示された図２及び図３をそれぞれ示す。
【０００４】
図１及び図２を参照すれば、半導体基板２１０上に２本の埋め込まれたビットライン２０２、２０４と１対のワードライン２０６、２０７及び他のワードライン２０８により分離された４つのメモリセル１１２a、１１２b、１１２c、１１２dの構造を示す。各ビットライン２０２、２０４は二酸化シリコン２２４のような絶縁物質で充填された素子分離トレンチ２２０、２２１、２２２領域により規定されており、各メモリセルにはバーチカルトランジスタ１３０が形成されている。
【０００５】
前記各バーチカルトランジスタ１３０は半導体基板２１０上にワードライン２０６、２０７、２０８の側壁に沿ってゲート絶縁膜２１８を介して第１ソース/ドレーン領域２１２、チャンネル領域を含むボディ領域２１４、第２ソース/ドレーン領域２１６が垂直にそれぞれ形成されている。前記第１ソース/ドレーン領域２１２はビットラインの役割も行い、前記第２ソース/ドレーン領域２１６上にはキャパシタのストレージ電極１３２が形成されている。前記構造において各メモリセルのチャンネル領域を含むボディ領域２１４はワードライン２０６、２０７、２０８により完全にフローティングされており、分離(separated)されている。
【０００６】
このような従来の技術の構造はデータを貯蔵している各メモリセルが外部からのノイズに非常に脆弱であるという短所がある。なぜなら、一般的にMOSトランジスタはゲート電極に印加される電圧によりボディ領域の表面近傍に形成されるチャンネル領域により動作するために外部からの電源電圧のノイズが多様な原因によりトランジスタのボディ領域に流れ込まれるとトランジスタのボディ領域内の電荷量の変化を誘発することになる。前記従来の技術では各ボディ領域がフローティングされ、分離されているために各トランジスタ内の電荷量を一定に保てなくなって外部からのノイズによって各トランジスタのボディ領域内の電荷量が変われば、各MOSトランジスタのスレショルド電圧が変わって、結局、不要な誤動作を招いてメモリ素子の信頼性を落とす。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、外部からのノイズに対して免疫性の強化されたフローティングボディ効果を除去した半導体メモリ素子及びその製造方法を提供することである。
【０００８】
本発明の他の目的は、メモリセルの面積を最小化して４F2として具現したフローティングボディ効果を除去した半導体メモリ素子及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフローティングボディ効果を除去したメモリ素子は、半導体基板、前記半導体基板の上面と隣接して埋め込まれて平行に配列された複数本のビットライン、前記半導体基板上に前記ビットラインと絶縁されて交差するように形成された複数本のワードライン及び前記ビットライン及びワードラインが交差する単位メモリセル領域に形成されており、前記ワードラインの側壁の一部に沿ってゲート絶縁膜を介しつつ前記ビットライン上に垂直に第１ソース/ドレーン領域、チャンネル領域及び第２ソース/ドレーン領域を含む複数個の垂直型アクセストランジスタを備え、前記各アクセストランジスタのチャンネル領域を含む各ボディ領域が一体化されるように相互連結される。
【００１０】
望ましくは、前記半導体メモリ素子はDRAM用セルアレイであり、前記各アクセストランジスタの第２ソース/ドレーン領域上にはキャパシタのストレージ電極がさらに連結されている。
【００１１】
前記各アクセストランジスタのボディ領域は単一の蒸着工程の後、パタニングして形成された一体化されたボディであってもよく、または前記各アクセストランジスタのボディ領域は前記各ワードラインにより分離されており、ブリッジ状に相互連結されて一体化されたものであっても良い。
【００１２】
一方、前記各ワードラインの側壁には前記ゲート絶縁膜と同じ厚さの絶縁膜で取り囲まれており、望ましくは、前記各アクセストランジスタのワードラインの平面は一方向が開放された四角形であって、この四角形内に前記チャンネル領域が形成される。
【００１３】
一方、前記本発明の目的を達成するための本発明の一態様に係る半導体メモリ素子は、絶縁物質で充填されたトレンチ領域が一定の間隔に配列された半導体基板と、前記半導体基板のトレンチ領域の間で平行に配列された複数本のビットラインと、前記半導体基板のトレンチ領域上で前記ビットラインとの交差方向に沿って延び、その側壁及び上部が絶縁物質で取り囲まれた複数本のワードラインと、前記ビットライン及びワードラインが交差する単位メモリセル領域に形成されており、前記ワードラインの側壁の一部に沿ってゲート絶縁膜を介しつつ前記ビットライン上に垂直に第１ソース/ドレーン領域、チャンネル領域及び第２ソース/ドレーン領域を含む複数個の垂直型アクセストランジスタと、前記ビットライン及びワードラインと絶縁され、前記ワードライン上部の絶縁物質の上側を通じて前記ワードラインにより区分される前記チャンネル領域を含む隣接したボディ領域と一体化した統合ボディ領域を含む。
【００１４】
一方、前記本発明の目的を達成するための本発明の他の態様に係る半導体メモリ素子は、絶縁物質で充填されたトレンチ領域が一定間隔に配列された半導体基板と、前記半導体基板のトレンチ領域の間で平行に配列された複数本のビットラインと、前記半導体基板のトレンチ領域上で前記ビットラインとの交差方向に沿って延び、その側壁が絶縁物質で取り囲まれた複数本のワードラインと、前記ビットライン及びワードラインが交差する単位メモリセル領域に形成されており、前記ワードラインの側壁の一部に沿ってゲート絶縁膜を介しつつ前記ビットライン上に垂直に第１ソース/ドレーン領域、チャンネル領域及び第２ソース/ドレーン領域を含む複数個の垂直型アクセストランジスタと、前記ビットライン及びワードラインと絶縁され、前記ワードラインにより区分されて前記チャンネル領域を含む複数個のボディ領域と、前記隣接したボディ領域を相互電気的に連結させる連結部を含む。
【００１５】
一方、前記本発明の目的を達成するための本発明の一態様に係るメモリ素子の製造方法は、半導体基板の表面近傍に絶縁物質で充填されたトレンチ領域を一定の間隔に離隔して形成する段階と、前記半導体基板のトレンチ領域の間でビットラインを形成した後、前記ビットラインの表面が露出されるように平坦化する段階と、前記平坦化された半導体基板の全面に第１絶縁層、ワードライン用導電層及び絶縁物質のマスク層を順次に形成する段階と、フォトリソグラフィ工程を用いてその上部に前記マスク層が残留するワードラインを形成する段階と、前記露出されたワードラインの側壁に第２絶縁層を形成する段階と、前記ビットラインと交差する領域で前記ワードラインの側壁に隣接するビットラインの表面の一部を露出させる段階と、前記露出されたビットライン上に第１ソース/ドレーン領域物質層を形成する段階と、前記第１ソース/ドレーン領域を含んで前記半導体基板の全面に、前記ワードライン上のマスク層上に一定の高さに保たれるボディ領域物質層を形成する段階と、フォトリソグラフィ工程を用いて前記第１ソース/ドレーン領域に対応して前記ボディ領域物質層の一部をエッチングする段階と、前記エッチングされて露出されたボディ領域物質層上に第２ソース/ドレーン領域物質層を形成する段階を含む。
【００１６】
一方、前記本発明の目的を達成するための本発明の他の態様に係るメモリ素子の製造方法は、半導体基板の表面近傍に絶縁物質で充填されたトレンチ領域を一定の間隔に離隔して形成する段階と、前記半導体基板のトレンチ領域の間でビットラインを形成した後、前記ビットラインの表面が露出されるように平坦化する段階と、前記平坦化された半導体基板の全面に第１絶縁層及びワードライン用導電層を順次に形成する段階と、フォトリソグラフィ工程を用いてワードラインを形成する段階と、前記露出されたワードラインの露出面上に第２絶縁層を形成する段階と、前記ビットラインと交差する領域で前記ワードラインの側壁に隣接するビットラインの表面の一部を露出させる段階と、前記露出されたビットライン上に第１ソース/ドレーン領域物質層を形成する段階と、前記第１ソース/ドレーン領域を含んで前記半導体基板の全面に前記ワードライン以上の高さにボディ領域物質層を形成する段階と、前記ワードラインの表面が露出されるように前記ボディ領域物質層を研磨して表面を平坦化する段階と、表面が平坦化された前記半導体基板の全面に第３絶縁層を形成する段階と、フォトリソグラフィ工程を用いて前記第１ソース/ドレーン領域に対応するように前記第３絶縁層の一部をエッチングする段階と、前記エッチングされた第３絶縁層をエッチングマスクとして前記ボディ領域物質層の一部をエッチングする段階と、前記露出されたボディ領域物質層上に第２ソース/ドレーン領域物質層を形成する段階を含む。
【００１７】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施形態を詳しく説明する。
【００１８】
後述される実施形態は多様に変形でき、本発明の範囲が下記実施形態に限定されるものではない。本発明の実施形態は当業者に本発明をさらに完全に説明するために提供されるものである。本発明の実施形態を説明する図面において、何れの層や領域等の厚さも明細書の明確性のために誇張されたものであり、図面において同一符号は同一要素を示す。また、何れの層かが他の層または基板の“上部”に位置すると記載された場合、前記何れの層が前記他の層または基板の上部に直接位置してもよく、その間に第３の層が介されても良い。
【００１９】
図３は本発明の一実施形態に係るメモリアレイの一部を説明するための図面である。図３を参照すれば、図面の縦方向に複数本のビットライン２０が一定間隔に平行に配列されており、図面の横方向に複数本のワードライン２４aが一定間隔に配列されている。図３は４つのメモリセルを含むものであって、各単位メモリセルは４F2メモリセルである。すなわち、各単位メモリセルにおいて：“L１”及び“L２”はそれぞれ２F(Fはデザインルールによる‘minimum feature'を示す)を示す。また、図３において各単位メモリセルでビットライン２０とワードライン２４aとの交差領域にバーチカルトランジスタが形成され、本実施形態では前記ワードライン２４aの平面がこれらの交差領域で一方が開放された四角形であり、この四角形内にバーチカルトランジスタが形成されるように構成する。
【００２０】
図４ないし図１５は本発明の第１実施形態に係る半導体メモリ素子の製造方法を説明するための工程順序図であって、図３のA-A'線に沿って切断した断面図である。
【００２１】
図４を参照すれば、シリコンからなる半導体基板１０上に素子分離領域のトレンチ領域１２を形成する。前記トレンチ領域１２は通常の方法によって酸化膜及び窒化膜を積層した後、フォトリソグラフィ工程を用いて半導体基板１０の一部を選択的にエッチングしてトレンチを形成した後、このトレンチ内の絶縁物質を充填させて形成する。次いで、イオン注入を行うためにトレンチ領域１２の間で露出された半導体基板１０の表面上に薄いバッファー酸化膜１６を形成する。次いで、半導体基板１０の全面に半導体基板の導電型によって半導体基板と他のn型またはp型の不純物接合領域を形成するために半導体基板１０と他の導電型の不純物をイオン注入して不純物接合領域１４を形成する。
【００２２】
次いで、図５を参照すれば、前記バッファー酸化膜１６を除去した後、半導体基板１０の全面にチタンまたはコバルトなどのシリサイド化物質層１８を蒸着し、引き続きシリサイド化物質によって変わるが、約５００ないし８５０℃の温度でアニーリングすれば、図６に示されたように約５００Å程度の厚さを有する低抵抗のシリサイド層がシリコンからなる半導体基板１０と接触する領域に形成され、このシリサイド層が本発明のビットライン２０を構成する。
【００２３】
次いで、図６を参照すれば、半導体基板１０の全面に亙って化学機械的研磨工程(CMP)を実施して表面を平坦化させた後、基板１０の全面に二酸化シリコンからなる第１絶縁層２２を蒸着させる。次いで、図７及び図８に示されたように前記第１絶縁層２２上にポリシリコン層２４及びシリコン窒化物層２６を順次に形成した後、ワードラインを定義するエッチングマスクパターン２８を形成する。
【００２４】
次いで、図９を参照すれば、前記エッチングマスクパターン２８をエッチングマスクとして前記シリコン窒化物層２６及びポリシリコン層２４を異方性エッチングして上部にシリコン窒化物層からなるマスク層２６aが残留するワードライン２４aパターンを形成する。次いで、熱酸化工程を実施してワードライン２４aの側壁に熱酸化膜からなる第２絶縁層３０を形成する。この際、マスク層２６aの側壁にも薄く第２絶縁層３０が共に形成される。
【００２５】
次いで、図１０を参照すれば、全面エッチングやフォトリソグラフィ工程を用いてビットライン２０上に残留する第１絶縁層２２をエッチング除去してビットライン２０を露出させる。この際、エッチング方法によってワードライン２４aの外側のトレンチ領域１２上には第１絶縁層パターン２２aが残留/除去されうる。
【００２６】
次いで、図１１を参照すれば、前記露出されたビットライン２０上にのみ、例えば、ポリシリコンで第１ソース/ドレーン領域３２を選択的に形成した後、半導体基板１０の全面にポリシリコン層３４を形成させる。ここで、前記第１ソース/ドレーン領域３２の表面高さはトランジスタを構成するために少なくとも前記ワードライン２４aと一部がオーバーラップされるように形成させる。引き続き、図１２を参照すれば、前記ポリシリコン層３４を所定の厚さ、例えば前記ワードライン２４a上のマスク層２６aの表面から約５００ないし１０００Å程度の厚さが保たれるようにエチバック工程や化学機械的研磨工程で表面を平坦化させた後、フォトレジストでエッチングマスクパターン３６を形成する。前記エッチングマスクパターン３６は、図３から推測できるように、平面から見て各単位メモリセルのバーチカルトランジスタを限定する形になるように形成される。
【００２７】
次いで、図１３を参照すれば、前記エッチングマスクパターン３６をエッチングマスクとしてポリシリコン層３４を所定の深さだけエッチングしてポリシリコン層パターン３４aを形成する。この際、バーチカルトランジスタが形成される部分はワードライン２４aの表面高さ以下までにエッチングさせる。次いで、通常の方法によってエッチングマスクパターン３６を除去する。第１ソース/ドレーン領域３２上に残留するポリシリコンパターン３４aはバーチカルトランジスタのチャンネル領域を含むボディ領域となる部分であり、ポリシリコンパターン３４aが半導体基板１０の全面に亙って１つに連結された一体化されたボディ領域となる。図１６は本発明の第１実施形態に係る半導体メモリ素子に対して図３のB-B'線に沿って切断した断面図であり、図１７は図３のC-C'線に沿って切断した断面図であり、図１８は図３のD-D'線に沿って切断した断面図であって、バーチカルトランジスタのチャンネル領域を含むボディ領域が半導体基板１０全体に亙って１つに一体化されたことを模式的に示している。
【００２８】
次いで、図１４を参照すれば、図１３でエッチングされたバーチカルトランジスタが形成されるポリシリコンパターン３４a上に選択的に第２ソース/ドレーン領域３８a及びキャパシタのストレージ電極３８を通常の蒸着工程及びフォトリソグラフィ工程を用いて形成する。前記第２ソース/ドレーン領域３８aはシリサイド層で形成し、前記ストレージ電極３８はポリシリコンで形成しうる。しかし、本発明はこれに限定されず、第２ソース/ドレーン領域３８a及びキャパシタのストレージ電極３８を同じ物質層で形成でき、異種物質層で形成することもでき、単一の工程または別の工程で実施することもできる。次いで、ストレージ電極３８が形成された半導体基板の全面にキャパシタの誘電体層４０を形成し、図１５に示されたようにキャパシタのプレート電極層４２を形成する。次いで、通常のメモリセル分離工程とパシベーション工程とを行って半導体メモリ素子の形成工程を完了する。
【００２９】
図１９ないし図２３は本発明の第２実施形態に係る半導体メモリ素子の製造方法を説明するための工程順序図であって、図３のA-A'線に沿って切断した断面図であり、図２４は本発明の第２実施形態について図３のD-D'線に沿って切断した断面図である。
【００３０】
本発明の第２実施形態は根本的にDRAMメモリセルにおいて各ワードラインにより分離されたボディ領域をブリッジ状の連結部を通じて連結することによって一体化させたものであって、その製造過程が本発明の第１実施形態の図４ないし図７と同一なので同一な製造過程についての説明は略す。
【００３１】
図１９を参照すれば、図７に続いてポリシリコン層２４上にワードラインを定義するフォトレジストからなるエッチングマスクパターン２８を形成する。
【００３２】
次いで、図２０を参照すれば、前記エッチングマスクパターン２８をエッチングマスクとして前記ポリシリコン層２４を異方性エッチングしてワードライン２４bパターンを形成する。引き続き、エッチングマスクパターン２８を除去した後、熱酸化工程を実施してワードライン２４bパターンの側壁及び上部に熱酸化膜からなる第２絶縁層３０bを形成する。次いで、全面エッチング工程やフォトリソグラフィ工程を用いてビットライン２０上に残留する第１絶縁層２２をエッチング除去してビットライン２０の一部を露出させる。この際、エッチング方法によってワードライン２４bの外側のトレンチ領域１２上には第１絶縁層パターン２２bを残留/除去できるのは第１実施形態と同一である。
【００３３】
次いで、図２１を参照すれば、前記露出されたビットライン２０上にのみ、例えば、ポリシリコンまたはシリサイド層で第１ソース/ドレーン領域３２bを選択的に形成した後、半導体基板１０の全面にポリシリコン層３４を厚く形成させる。ここで、前述したように、前記第１ソース/ドレーン領域３２bの表面高さはトランジスタを構成するために少なくとも前記ワードライン２４bと一部がオーバーラップされるように形成させなければならない。引き続き、前記ポリシリコン層３４を前記ワードライン２４bの表面が露出される時までにエッチバック工程や化学機械的研磨工程でエッチングした後、表面を平坦化させる。この際、ワードライン２４bによって隣接したポリシリコン層３４は相互分離される。次いで、前記ポリシリコン層３４及び第２絶縁層３０bに対してエッチング選択比を有するオキシド層または窒化物層などの第３絶縁層パターン３６bを形成する。前記第３絶縁層パターン３６bは、図３から推測できるように、平面から見て各単位メモリセルのバーチカルトランジスタを限定する形になるように形成される。また、第３絶縁層パターン３６bは図３及び図２４から分かるように、ワードライン２４bにより隣接したポリシリコン層３４が相互分離されるために後続工程によってこれらを相互連結させるためのコンタクトホールパターン(図２４の３８c)を共に形成する。前記コンタクトホールパターン３８cの位置はビットライン２０の間のストラッピング領域(strapping area)に沿ってそれぞれの分離されたポリシリコン層３４毎に少なくとも１つ以上形成させることが望ましい。
【００３４】
次いで、図２２を参照すれば、前記第３絶縁層パターン３６bをエッチングマスクとしてポリシリコン層３４を所定の深さだけ湿式または乾式エッチングしてポリシリコン層パターン３４bを形成する。この際、バーチカルトランジスタが形成される部分はワードライン２４bの表面高さ以下までにエッチングさせる。この際、ストラッピング領域に沿って形成されたコンタクトホールパターン(図２４の３８c)の下部のポリシリコン層３４も共にエッチングされるが問題にはならない。次いで、エッチングされたバーチカルトランジスタが形成されるポリシリコンパターン３４b上に選択的に第２ソース/ドレーン領域３８b及びキャパシタのストレージ電極３８を通常の蒸着工程及びフォトリソグラフィ工程を用いて形成する。前記第２ソース/ドレーン領域３８bはシリサイド層として形成でき、前記ストレージ電極３８はポリシリコンとして形成できる。しかし、本発明はこれに限定されず、第２ソース/ドレーン領域３８b及びキャパシタのストレージ電極３８を同じ物質層として形成しても、異種物質層として形成してもよく、単一の工程または別の工程で実施しても良い。一方、この時も図２４に示されたように相互分離されたポリシリコン層３４bの間をブリッジ状に連結するコンタクトホールパターン３８cにも第２ソース/ドレーン領域３８bと同一な工程が行われる。すなわち、第２ソース/ドレーン領域３８bとコンタクトホールパターン３８cに同一な物質層が蒸着された後、後続するフォトリソグラフィ工程により第２ソース/ドレーン領域３８b上にはキャパシタのストレージ電極３８が形成され、コンタクトホールパターン３８c上には各分離されたポリシリコン層３４bを連結する連結部３８dが形成される。
【００３５】
次いで、図２３を参照すれば、ストレージ電極３８が形成された半導体基板の全面にキャパシタの誘電体層４０を形成し、キャパシタのプレート電極層４２を形成する。次いで、通常のメモリセル分離工程とパシベーション工程とを行って半導体メモリ素子の形成工程を完了する。
【００３６】
【発明の効果】
本発明によれば、各メモリセルに位置するトランジスタのボディ領域がフローティングされず一体化されるためにメモリ素子の各メモリセルに流込まれたノイズを外部に容易に除去することによって、各トランジスタのボディ領域の電荷量をノイズに影響されなく一定に保てるのでトランジスタの誤動作を防止しうる。
【００３７】
また、本発明によれば、バーチカルトランジスタのゲート電極を一方が開放された四角形にすることによってメモリセルが占める面積を容易に４F2として具現しうる。
【図面の簡単な説明】
【図１】 従来の技術に係る半導体メモリ素子のメモリセルの一部を示す斜視図である。
【図２】 図１の平面図である。
【図３】 本発明の一実施形態に係るメモリセルアレイの一部を説明するための図面である。
【図４】 本発明の第１実施形態に係る半導体メモリ素子の製造方法を説明するための工程順序図であって、図３のA-A'線に沿って切断した断面図である。
【図５】 図４で示した工程の次の工程を説明するための断面図である。
【図６】 図５で示した工程の次の工程を説明するための断面図である。
【図７】 図６で示した工程の次の工程を説明するための断面図である。
【図８】 図７で示した工程の次の工程を説明するための断面図である。
【図９】 図８で示した工程の次の工程を説明するための断面図である。
【図１０】 図９で示した工程の次の工程を説明するための断面図である。
【図１１】 図１０で示した工程の次の工程を説明するための断面図である。
【図１２】 図１１で示した工程の次の工程を説明するための断面図である。
【図１３】 図１２で示した工程の次の工程を説明するための断面図である。
【図１４】 図１３で示した工程の次の工程を説明するための断面図である。
【図１５】 図１４で示した工程の次の工程を説明するための断面図である。
【図１６】 本発明の第１実施形態に係る半導体メモリ素子に関した図３のB-B'線に沿って切断した断面図である。
【図１７】 本発明の第１実施形態に係る半導体メモリ素子に関した図３のC-C'線に沿って切断した断面図である。
【図１８】 本発明の第１実施形態に係る半導体メモリ素子に関して図３のD-D'線に沿って切断した断面図である。
【図１９】 本発明の第２実施形態に係る半導体メモリ素子の製造方法を説明するための工程順序図であって、図３のA-A'線に沿って切断した断面図である。
【図２０】 図１９で示した工程の次の工程を説明するための断面図である。
【図２１】 図２０で示した工程の次の工程を説明するための断面図である。
【図２２】 図２１で示した工程の次の工程を説明するための断面図である。
【図２３】 図２２で示した工程の次の工程を説明するための断面図である。
【図２４】 本発明の第２実施例に係る半導体メモリ素子に関した図３のD-D'線に沿って切断した断面図である。
【符号の説明】
１０ 半導体基板
１２ トレンチ領域
１４ 不純物接合領域
２０ ビットライン
２２a 第１絶縁層パターン
２４a ワードライン
２６a マスク層
３０ 第２絶縁層
３２ 第１ソース/ドレーン領域
３８ ストレージ電極
３８a 第２ソース/ドレーン領域
４０ 誘電体層
４２ プレート電極層
【発明の属する技術分野】
本発明は半導体メモリ素子に係り、より詳しくは半導体DRAM素子でデータが貯蔵されるセルアレイに関する。特に、バ−ティカルトランジスタを具備するメモリセルを有する半導体メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子の信頼性を左右する要素の１つであるシリコンボディ効果はメモリの集積度が増加し、動作電圧が低下することによって、素子のスレショルド電圧の制御と関連してその影響力がさらに増加されている。一方、半導体メモリ素子の集積度を増加させるために多様な方法が研究されており、各単位セルが占める面積を縮小するためのバーチカルトランジスタを用いた方法が多様に研究されている。
【０００３】
図１は従来の技術に係るバーチカルトランジスタを用いた半導体メモリ素子のメモリセルの一部を示す斜視図であり、図２は図１の平面図であって、米国特許第６,０７２,２０９号明細書に開示された図２及び図３をそれぞれ示す。
【０００４】
図１及び図２を参照すれば、半導体基板２１０上に２本の埋め込まれたビットライン２０２、２０４と１対のワードライン２０６、２０７及び他のワードライン２０８により分離された４つのメモリセル１１２a、１１２b、１１２c、１１２dの構造を示す。各ビットライン２０２、２０４は二酸化シリコン２２４のような絶縁物質で充填された素子分離トレンチ２２０、２２１、２２２領域により規定されており、各メモリセルにはバーチカルトランジスタ１３０が形成されている。
【０００５】
前記各バーチカルトランジスタ１３０は半導体基板２１０上にワードライン２０６、２０７、２０８の側壁に沿ってゲート絶縁膜２１８を介して第１ソース/ドレーン領域２１２、チャンネル領域を含むボディ領域２１４、第２ソース/ドレーン領域２１６が垂直にそれぞれ形成されている。前記第１ソース/ドレーン領域２１２はビットラインの役割も行い、前記第２ソース/ドレーン領域２１６上にはキャパシタのストレージ電極１３２が形成されている。前記構造において各メモリセルのチャンネル領域を含むボディ領域２１４はワードライン２０６、２０７、２０８により完全にフローティングされており、分離(separated)されている。
【０００６】
このような従来の技術の構造はデータを貯蔵している各メモリセルが外部からのノイズに非常に脆弱であるという短所がある。なぜなら、一般的にMOSトランジスタはゲート電極に印加される電圧によりボディ領域の表面近傍に形成されるチャンネル領域により動作するために外部からの電源電圧のノイズが多様な原因によりトランジスタのボディ領域に流れ込まれるとトランジスタのボディ領域内の電荷量の変化を誘発することになる。前記従来の技術では各ボディ領域がフローティングされ、分離されているために各トランジスタ内の電荷量を一定に保てなくなって外部からのノイズによって各トランジスタのボディ領域内の電荷量が変われば、各MOSトランジスタのスレショルド電圧が変わって、結局、不要な誤動作を招いてメモリ素子の信頼性を落とす。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、外部からのノイズに対して免疫性の強化されたフローティングボディ効果を除去した半導体メモリ素子及びその製造方法を提供することである。
【０００８】
本発明の他の目的は、メモリセルの面積を最小化して４F2として具現したフローティングボディ効果を除去した半導体メモリ素子及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフローティングボディ効果を除去したメモリ素子は、半導体基板、前記半導体基板の上面と隣接して埋め込まれて平行に配列された複数本のビットライン、前記半導体基板上に前記ビットラインと絶縁されて交差するように形成された複数本のワードライン及び前記ビットライン及びワードラインが交差する単位メモリセル領域に形成されており、前記ワードラインの側壁の一部に沿ってゲート絶縁膜を介しつつ前記ビットライン上に垂直に第１ソース/ドレーン領域、チャンネル領域及び第２ソース/ドレーン領域を含む複数個の垂直型アクセストランジスタを備え、前記各アクセストランジスタのチャンネル領域を含む各ボディ領域が一体化されるように相互連結される。
【００１０】
望ましくは、前記半導体メモリ素子はDRAM用セルアレイであり、前記各アクセストランジスタの第２ソース/ドレーン領域上にはキャパシタのストレージ電極がさらに連結されている。
【００１１】
前記各アクセストランジスタのボディ領域は単一の蒸着工程の後、パタニングして形成された一体化されたボディであってもよく、または前記各アクセストランジスタのボディ領域は前記各ワードラインにより分離されており、ブリッジ状に相互連結されて一体化されたものであっても良い。
【００１２】
一方、前記各ワードラインの側壁には前記ゲート絶縁膜と同じ厚さの絶縁膜で取り囲まれており、望ましくは、前記各アクセストランジスタのワードラインの平面は一方向が開放された四角形であって、この四角形内に前記チャンネル領域が形成される。
【００１３】
一方、前記本発明の目的を達成するための本発明の一態様に係る半導体メモリ素子は、絶縁物質で充填されたトレンチ領域が一定の間隔に配列された半導体基板と、前記半導体基板のトレンチ領域の間で平行に配列された複数本のビットラインと、前記半導体基板のトレンチ領域上で前記ビットラインとの交差方向に沿って延び、その側壁及び上部が絶縁物質で取り囲まれた複数本のワードラインと、前記ビットライン及びワードラインが交差する単位メモリセル領域に形成されており、前記ワードラインの側壁の一部に沿ってゲート絶縁膜を介しつつ前記ビットライン上に垂直に第１ソース/ドレーン領域、チャンネル領域及び第２ソース/ドレーン領域を含む複数個の垂直型アクセストランジスタと、前記ビットライン及びワードラインと絶縁され、前記ワードライン上部の絶縁物質の上側を通じて前記ワードラインにより区分される前記チャンネル領域を含む隣接したボディ領域と一体化した統合ボディ領域を含む。
【００１４】
一方、前記本発明の目的を達成するための本発明の他の態様に係る半導体メモリ素子は、絶縁物質で充填されたトレンチ領域が一定間隔に配列された半導体基板と、前記半導体基板のトレンチ領域の間で平行に配列された複数本のビットラインと、前記半導体基板のトレンチ領域上で前記ビットラインとの交差方向に沿って延び、その側壁が絶縁物質で取り囲まれた複数本のワードラインと、前記ビットライン及びワードラインが交差する単位メモリセル領域に形成されており、前記ワードラインの側壁の一部に沿ってゲート絶縁膜を介しつつ前記ビットライン上に垂直に第１ソース/ドレーン領域、チャンネル領域及び第２ソース/ドレーン領域を含む複数個の垂直型アクセストランジスタと、前記ビットライン及びワードラインと絶縁され、前記ワードラインにより区分されて前記チャンネル領域を含む複数個のボディ領域と、前記隣接したボディ領域を相互電気的に連結させる連結部を含む。
【００１５】
一方、前記本発明の目的を達成するための本発明の一態様に係るメモリ素子の製造方法は、半導体基板の表面近傍に絶縁物質で充填されたトレンチ領域を一定の間隔に離隔して形成する段階と、前記半導体基板のトレンチ領域の間でビットラインを形成した後、前記ビットラインの表面が露出されるように平坦化する段階と、前記平坦化された半導体基板の全面に第１絶縁層、ワードライン用導電層及び絶縁物質のマスク層を順次に形成する段階と、フォトリソグラフィ工程を用いてその上部に前記マスク層が残留するワードラインを形成する段階と、前記露出されたワードラインの側壁に第２絶縁層を形成する段階と、前記ビットラインと交差する領域で前記ワードラインの側壁に隣接するビットラインの表面の一部を露出させる段階と、前記露出されたビットライン上に第１ソース/ドレーン領域物質層を形成する段階と、前記第１ソース/ドレーン領域を含んで前記半導体基板の全面に、前記ワードライン上のマスク層上に一定の高さに保たれるボディ領域物質層を形成する段階と、フォトリソグラフィ工程を用いて前記第１ソース/ドレーン領域に対応して前記ボディ領域物質層の一部をエッチングする段階と、前記エッチングされて露出されたボディ領域物質層上に第２ソース/ドレーン領域物質層を形成する段階を含む。
【００１６】
一方、前記本発明の目的を達成するための本発明の他の態様に係るメモリ素子の製造方法は、半導体基板の表面近傍に絶縁物質で充填されたトレンチ領域を一定の間隔に離隔して形成する段階と、前記半導体基板のトレンチ領域の間でビットラインを形成した後、前記ビットラインの表面が露出されるように平坦化する段階と、前記平坦化された半導体基板の全面に第１絶縁層及びワードライン用導電層を順次に形成する段階と、フォトリソグラフィ工程を用いてワードラインを形成する段階と、前記露出されたワードラインの露出面上に第２絶縁層を形成する段階と、前記ビットラインと交差する領域で前記ワードラインの側壁に隣接するビットラインの表面の一部を露出させる段階と、前記露出されたビットライン上に第１ソース/ドレーン領域物質層を形成する段階と、前記第１ソース/ドレーン領域を含んで前記半導体基板の全面に前記ワードライン以上の高さにボディ領域物質層を形成する段階と、前記ワードラインの表面が露出されるように前記ボディ領域物質層を研磨して表面を平坦化する段階と、表面が平坦化された前記半導体基板の全面に第３絶縁層を形成する段階と、フォトリソグラフィ工程を用いて前記第１ソース/ドレーン領域に対応するように前記第３絶縁層の一部をエッチングする段階と、前記エッチングされた第３絶縁層をエッチングマスクとして前記ボディ領域物質層の一部をエッチングする段階と、前記露出されたボディ領域物質層上に第２ソース/ドレーン領域物質層を形成する段階を含む。
【００１７】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施形態を詳しく説明する。
【００１８】
後述される実施形態は多様に変形でき、本発明の範囲が下記実施形態に限定されるものではない。本発明の実施形態は当業者に本発明をさらに完全に説明するために提供されるものである。本発明の実施形態を説明する図面において、何れの層や領域等の厚さも明細書の明確性のために誇張されたものであり、図面において同一符号は同一要素を示す。また、何れの層かが他の層または基板の“上部”に位置すると記載された場合、前記何れの層が前記他の層または基板の上部に直接位置してもよく、その間に第３の層が介されても良い。
【００１９】
図３は本発明の一実施形態に係るメモリアレイの一部を説明するための図面である。図３を参照すれば、図面の縦方向に複数本のビットライン２０が一定間隔に平行に配列されており、図面の横方向に複数本のワードライン２４aが一定間隔に配列されている。図３は４つのメモリセルを含むものであって、各単位メモリセルは４F2メモリセルである。すなわち、各単位メモリセルにおいて：“L１”及び“L２”はそれぞれ２F(Fはデザインルールによる‘minimum feature'を示す)を示す。また、図３において各単位メモリセルでビットライン２０とワードライン２４aとの交差領域にバーチカルトランジスタが形成され、本実施形態では前記ワードライン２４aの平面がこれらの交差領域で一方が開放された四角形であり、この四角形内にバーチカルトランジスタが形成されるように構成する。
【００２０】
図４ないし図１５は本発明の第１実施形態に係る半導体メモリ素子の製造方法を説明するための工程順序図であって、図３のA-A'線に沿って切断した断面図である。
【００２１】
図４を参照すれば、シリコンからなる半導体基板１０上に素子分離領域のトレンチ領域１２を形成する。前記トレンチ領域１２は通常の方法によって酸化膜及び窒化膜を積層した後、フォトリソグラフィ工程を用いて半導体基板１０の一部を選択的にエッチングしてトレンチを形成した後、このトレンチ内の絶縁物質を充填させて形成する。次いで、イオン注入を行うためにトレンチ領域１２の間で露出された半導体基板１０の表面上に薄いバッファー酸化膜１６を形成する。次いで、半導体基板１０の全面に半導体基板の導電型によって半導体基板と他のn型またはp型の不純物接合領域を形成するために半導体基板１０と他の導電型の不純物をイオン注入して不純物接合領域１４を形成する。
【００２２】
次いで、図５を参照すれば、前記バッファー酸化膜１６を除去した後、半導体基板１０の全面にチタンまたはコバルトなどのシリサイド化物質層１８を蒸着し、引き続きシリサイド化物質によって変わるが、約５００ないし８５０℃の温度でアニーリングすれば、図６に示されたように約５００Å程度の厚さを有する低抵抗のシリサイド層がシリコンからなる半導体基板１０と接触する領域に形成され、このシリサイド層が本発明のビットライン２０を構成する。
【００２３】
次いで、図６を参照すれば、半導体基板１０の全面に亙って化学機械的研磨工程(CMP)を実施して表面を平坦化させた後、基板１０の全面に二酸化シリコンからなる第１絶縁層２２を蒸着させる。次いで、図７及び図８に示されたように前記第１絶縁層２２上にポリシリコン層２４及びシリコン窒化物層２６を順次に形成した後、ワードラインを定義するエッチングマスクパターン２８を形成する。
【００２４】
次いで、図９を参照すれば、前記エッチングマスクパターン２８をエッチングマスクとして前記シリコン窒化物層２６及びポリシリコン層２４を異方性エッチングして上部にシリコン窒化物層からなるマスク層２６aが残留するワードライン２４aパターンを形成する。次いで、熱酸化工程を実施してワードライン２４aの側壁に熱酸化膜からなる第２絶縁層３０を形成する。この際、マスク層２６aの側壁にも薄く第２絶縁層３０が共に形成される。
【００２５】
次いで、図１０を参照すれば、全面エッチングやフォトリソグラフィ工程を用いてビットライン２０上に残留する第１絶縁層２２をエッチング除去してビットライン２０を露出させる。この際、エッチング方法によってワードライン２４aの外側のトレンチ領域１２上には第１絶縁層パターン２２aが残留/除去されうる。
【００２６】
次いで、図１１を参照すれば、前記露出されたビットライン２０上にのみ、例えば、ポリシリコンで第１ソース/ドレーン領域３２を選択的に形成した後、半導体基板１０の全面にポリシリコン層３４を形成させる。ここで、前記第１ソース/ドレーン領域３２の表面高さはトランジスタを構成するために少なくとも前記ワードライン２４aと一部がオーバーラップされるように形成させる。引き続き、図１２を参照すれば、前記ポリシリコン層３４を所定の厚さ、例えば前記ワードライン２４a上のマスク層２６aの表面から約５００ないし１０００Å程度の厚さが保たれるようにエチバック工程や化学機械的研磨工程で表面を平坦化させた後、フォトレジストでエッチングマスクパターン３６を形成する。前記エッチングマスクパターン３６は、図３から推測できるように、平面から見て各単位メモリセルのバーチカルトランジスタを限定する形になるように形成される。
【００２７】
次いで、図１３を参照すれば、前記エッチングマスクパターン３６をエッチングマスクとしてポリシリコン層３４を所定の深さだけエッチングしてポリシリコン層パターン３４aを形成する。この際、バーチカルトランジスタが形成される部分はワードライン２４aの表面高さ以下までにエッチングさせる。次いで、通常の方法によってエッチングマスクパターン３６を除去する。第１ソース/ドレーン領域３２上に残留するポリシリコンパターン３４aはバーチカルトランジスタのチャンネル領域を含むボディ領域となる部分であり、ポリシリコンパターン３４aが半導体基板１０の全面に亙って１つに連結された一体化されたボディ領域となる。図１６は本発明の第１実施形態に係る半導体メモリ素子に対して図３のB-B'線に沿って切断した断面図であり、図１７は図３のC-C'線に沿って切断した断面図であり、図１８は図３のD-D'線に沿って切断した断面図であって、バーチカルトランジスタのチャンネル領域を含むボディ領域が半導体基板１０全体に亙って１つに一体化されたことを模式的に示している。
【００２８】
次いで、図１４を参照すれば、図１３でエッチングされたバーチカルトランジスタが形成されるポリシリコンパターン３４a上に選択的に第２ソース/ドレーン領域３８a及びキャパシタのストレージ電極３８を通常の蒸着工程及びフォトリソグラフィ工程を用いて形成する。前記第２ソース/ドレーン領域３８aはシリサイド層で形成し、前記ストレージ電極３８はポリシリコンで形成しうる。しかし、本発明はこれに限定されず、第２ソース/ドレーン領域３８a及びキャパシタのストレージ電極３８を同じ物質層で形成でき、異種物質層で形成することもでき、単一の工程または別の工程で実施することもできる。次いで、ストレージ電極３８が形成された半導体基板の全面にキャパシタの誘電体層４０を形成し、図１５に示されたようにキャパシタのプレート電極層４２を形成する。次いで、通常のメモリセル分離工程とパシベーション工程とを行って半導体メモリ素子の形成工程を完了する。
【００２９】
図１９ないし図２３は本発明の第２実施形態に係る半導体メモリ素子の製造方法を説明するための工程順序図であって、図３のA-A'線に沿って切断した断面図であり、図２４は本発明の第２実施形態について図３のD-D'線に沿って切断した断面図である。
【００３０】
本発明の第２実施形態は根本的にDRAMメモリセルにおいて各ワードラインにより分離されたボディ領域をブリッジ状の連結部を通じて連結することによって一体化させたものであって、その製造過程が本発明の第１実施形態の図４ないし図７と同一なので同一な製造過程についての説明は略す。
【００３１】
図１９を参照すれば、図７に続いてポリシリコン層２４上にワードラインを定義するフォトレジストからなるエッチングマスクパターン２８を形成する。
【００３２】
次いで、図２０を参照すれば、前記エッチングマスクパターン２８をエッチングマスクとして前記ポリシリコン層２４を異方性エッチングしてワードライン２４bパターンを形成する。引き続き、エッチングマスクパターン２８を除去した後、熱酸化工程を実施してワードライン２４bパターンの側壁及び上部に熱酸化膜からなる第２絶縁層３０bを形成する。次いで、全面エッチング工程やフォトリソグラフィ工程を用いてビットライン２０上に残留する第１絶縁層２２をエッチング除去してビットライン２０の一部を露出させる。この際、エッチング方法によってワードライン２４bの外側のトレンチ領域１２上には第１絶縁層パターン２２bを残留/除去できるのは第１実施形態と同一である。
【００３３】
次いで、図２１を参照すれば、前記露出されたビットライン２０上にのみ、例えば、ポリシリコンまたはシリサイド層で第１ソース/ドレーン領域３２bを選択的に形成した後、半導体基板１０の全面にポリシリコン層３４を厚く形成させる。ここで、前述したように、前記第１ソース/ドレーン領域３２bの表面高さはトランジスタを構成するために少なくとも前記ワードライン２４bと一部がオーバーラップされるように形成させなければならない。引き続き、前記ポリシリコン層３４を前記ワードライン２４bの表面が露出される時までにエッチバック工程や化学機械的研磨工程でエッチングした後、表面を平坦化させる。この際、ワードライン２４bによって隣接したポリシリコン層３４は相互分離される。次いで、前記ポリシリコン層３４及び第２絶縁層３０bに対してエッチング選択比を有するオキシド層または窒化物層などの第３絶縁層パターン３６bを形成する。前記第３絶縁層パターン３６bは、図３から推測できるように、平面から見て各単位メモリセルのバーチカルトランジスタを限定する形になるように形成される。また、第３絶縁層パターン３６bは図３及び図２４から分かるように、ワードライン２４bにより隣接したポリシリコン層３４が相互分離されるために後続工程によってこれらを相互連結させるためのコンタクトホールパターン(図２４の３８c)を共に形成する。前記コンタクトホールパターン３８cの位置はビットライン２０の間のストラッピング領域(strapping area)に沿ってそれぞれの分離されたポリシリコン層３４毎に少なくとも１つ以上形成させることが望ましい。
【００３４】
次いで、図２２を参照すれば、前記第３絶縁層パターン３６bをエッチングマスクとしてポリシリコン層３４を所定の深さだけ湿式または乾式エッチングしてポリシリコン層パターン３４bを形成する。この際、バーチカルトランジスタが形成される部分はワードライン２４bの表面高さ以下までにエッチングさせる。この際、ストラッピング領域に沿って形成されたコンタクトホールパターン(図２４の３８c)の下部のポリシリコン層３４も共にエッチングされるが問題にはならない。次いで、エッチングされたバーチカルトランジスタが形成されるポリシリコンパターン３４b上に選択的に第２ソース/ドレーン領域３８b及びキャパシタのストレージ電極３８を通常の蒸着工程及びフォトリソグラフィ工程を用いて形成する。前記第２ソース/ドレーン領域３８bはシリサイド層として形成でき、前記ストレージ電極３８はポリシリコンとして形成できる。しかし、本発明はこれに限定されず、第２ソース/ドレーン領域３８b及びキャパシタのストレージ電極３８を同じ物質層として形成しても、異種物質層として形成してもよく、単一の工程または別の工程で実施しても良い。一方、この時も図２４に示されたように相互分離されたポリシリコン層３４bの間をブリッジ状に連結するコンタクトホールパターン３８cにも第２ソース/ドレーン領域３８bと同一な工程が行われる。すなわち、第２ソース/ドレーン領域３８bとコンタクトホールパターン３８cに同一な物質層が蒸着された後、後続するフォトリソグラフィ工程により第２ソース/ドレーン領域３８b上にはキャパシタのストレージ電極３８が形成され、コンタクトホールパターン３８c上には各分離されたポリシリコン層３４bを連結する連結部３８dが形成される。
【００３５】
次いで、図２３を参照すれば、ストレージ電極３８が形成された半導体基板の全面にキャパシタの誘電体層４０を形成し、キャパシタのプレート電極層４２を形成する。次いで、通常のメモリセル分離工程とパシベーション工程とを行って半導体メモリ素子の形成工程を完了する。
【００３６】
【発明の効果】
本発明によれば、各メモリセルに位置するトランジスタのボディ領域がフローティングされず一体化されるためにメモリ素子の各メモリセルに流込まれたノイズを外部に容易に除去することによって、各トランジスタのボディ領域の電荷量をノイズに影響されなく一定に保てるのでトランジスタの誤動作を防止しうる。
【００３７】
また、本発明によれば、バーチカルトランジスタのゲート電極を一方が開放された四角形にすることによってメモリセルが占める面積を容易に４F2として具現しうる。
【図面の簡単な説明】
【図１】 従来の技術に係る半導体メモリ素子のメモリセルの一部を示す斜視図である。
【図２】 図１の平面図である。
【図３】 本発明の一実施形態に係るメモリセルアレイの一部を説明するための図面である。
【図４】 本発明の第１実施形態に係る半導体メモリ素子の製造方法を説明するための工程順序図であって、図３のA-A'線に沿って切断した断面図である。
【図５】 図４で示した工程の次の工程を説明するための断面図である。
【図６】 図５で示した工程の次の工程を説明するための断面図である。
【図７】 図６で示した工程の次の工程を説明するための断面図である。
【図８】 図７で示した工程の次の工程を説明するための断面図である。
【図９】 図８で示した工程の次の工程を説明するための断面図である。
【図１０】 図９で示した工程の次の工程を説明するための断面図である。
【図１１】 図１０で示した工程の次の工程を説明するための断面図である。
【図１２】 図１１で示した工程の次の工程を説明するための断面図である。
【図１３】 図１２で示した工程の次の工程を説明するための断面図である。
【図１４】 図１３で示した工程の次の工程を説明するための断面図である。
【図１５】 図１４で示した工程の次の工程を説明するための断面図である。
【図１６】 本発明の第１実施形態に係る半導体メモリ素子に関した図３のB-B'線に沿って切断した断面図である。
【図１７】 本発明の第１実施形態に係る半導体メモリ素子に関した図３のC-C'線に沿って切断した断面図である。
【図１８】 本発明の第１実施形態に係る半導体メモリ素子に関して図３のD-D'線に沿って切断した断面図である。
【図１９】 本発明の第２実施形態に係る半導体メモリ素子の製造方法を説明するための工程順序図であって、図３のA-A'線に沿って切断した断面図である。
【図２０】 図１９で示した工程の次の工程を説明するための断面図である。
【図２１】 図２０で示した工程の次の工程を説明するための断面図である。
【図２２】 図２１で示した工程の次の工程を説明するための断面図である。
【図２３】 図２２で示した工程の次の工程を説明するための断面図である。
【図２４】 本発明の第２実施例に係る半導体メモリ素子に関した図３のD-D'線に沿って切断した断面図である。
【符号の説明】
１０ 半導体基板
１２ トレンチ領域
１４ 不純物接合領域
２０ ビットライン
２２a 第１絶縁層パターン
２４a ワードライン
２６a マスク層
３０ 第２絶縁層
３２ 第１ソース/ドレーン領域
３８ ストレージ電極
３８a 第２ソース/ドレーン領域
４０ 誘電体層
４２ プレート電極層
Claims (29)
- 半導体基板と、
前記半導体基板の上面と隣接して埋め込まれ、平行に配列された複数本のビットラインと、
前記半導体基板上に前記ビットラインと絶縁され、交差して形成された複数本のワードラインと、
前記ビットライン及びワードラインが交差する単位メモリセル領域に形成されており、前記ワードラインの側壁の一部に沿ってゲート絶縁膜を介しつつ前記ビットライン上に垂直に第１ソース/ドレーン領域、チャンネル領域及び第２ソース/ドレーン領域を含む複数個の垂直型アクセストランジスタを備え、前記各アクセストランジスタのチャンネル領域を含む各ボディ領域が一体化されるように相互連結されてフローティングボディ効果を除去した半導体メモリ素子。 - 前記半導体メモリ素子はDRAM用セルアレイであることを特徴とする請求項１に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記各アクセストランジスタの第２ソース/ドレーン領域上にはキャパシタのストレージ電極がさらに連結されたことを特徴とする請求項１に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記各アクセストランジスタの第２ソース/ドレーン領域と前記キャパシタのストレージ電極は同一な物質からなることを特徴とする請求項３に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記各アクセストランジスタの第２ソース/ドレーン領域と前記キャパシタのストレージ電極とは相異なる物質からなることを特徴とする請求項３に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記半導体基板は絶縁物質で埋立てられた複数個のトレンチ領域が形成されており、前記複数本のビットラインはこれらトレンチ領域の間に形成されていることを特徴とする請求項１に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記各ビットラインはシリサイド物質からなることを特徴とする請求項６に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記各アクセストランジスタのボディ領域は、単一の蒸着工程の後、パターニングして形成された一体化されたボディであることを特徴とする請求項１に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記各アクセストランジスタのボディ領域は、前記各ワードラインにより分離されており、ブリッジ状の連結部に相互連結されて一体化されたものであることを特徴とする請求項１に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記各ワードラインの側壁は前記ゲート絶縁膜と同じ厚さの絶縁膜で取囲まれていることを特徴とする請求項１に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記各アクセストランジスタのワードラインの平面形状は一方向が開放された四角形であって、この四角形内に前記第１及び第２ソース／ドレーン領域と前記チャンネル領域が形成されることを特徴とする請求項１に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 絶縁物質で充填されたトレンチ領域が一定の間隔に配列された半導体基板と、
前記半導体基板のトレンチ領域の間で平行に配列された複数本のビットラインと、
前記半導体基板のトレンチ領域上で前記ビットラインとの交差方向に沿って延び、その側壁及び上部が絶縁物質で取囲まれた複数本のワードラインと、
前記ビットライン及びワードラインが交差する単位メモリセル領域に形成されており、前記ワードラインの側壁の一部に沿ってゲート絶縁膜を介しつつ前記ビットライン上に垂直に第１ソース/ドレーン領域、チャンネル領域及び第２ソース/ドレーン領域を含む複数個の垂直型アクセストランジスタと、
前記ビットライン及びワードラインと絶縁され、前記ワードライン上の絶縁物質の上側を通じて前記ワードラインにより区分される前記チャンネル領域を含む隣接したボディ領域と一体化された統合ボディ領域を含むフローティングボディ効果を除去した半導体メモリ素子。 - 前記各アクセストランジスタの第２ソース/ドレーン領域上にはキャパシタのストレージ電極がさらに連結されたことを特徴とする請求項１２に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記複数本のビットラインは各々シリサイド物質からなることを特徴とする請求項１２に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記各ワードラインの側壁には熱酸化膜が形成されており、前記ワードライン上にはシリコン窒化膜が形成されたことを特徴とする請求項１２に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 絶縁物質で充填されたトレンチ領域が一定の間隔に配列された半導体基板と、
前記半導体基板のトレンチ領域の間で平行に配列された複数本のビットラインと、
前記半導体基板のトレンチ領域上で前記ビットラインとの交差方向に沿って延び、その側壁が絶縁物質で取囲まれた複数本のワードラインと、
前記ビットライン及びワードラインが交差する単位メモリセル領域に形成されており、前記ワードラインの側壁の一部に沿ってゲート絶縁膜を介しつつ前記ビットライン上に垂直に第１ソース/ドレーン領域、チャンネル領域及び第２ソース/ドレーン領域を含む複数個の垂直型アクセストランジスタと、
前記ビットライン及びワードラインと絶縁され、前記ワードラインにより区分され、前記チャンネル領域を含む複数個のボディ領域と、前記隣接したボディ領域を相互電気的に連結させる連結部とを含むフローティングボディ効果を除去した半導体メモリ素子。 - 前記各アクセストランジスタの第２ソース/ドレーン領域上にはキャパシタのストレージ電極がさらに連結されたことを特徴とする請求項１６に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記各ビットラインはシリサイド物質からなることを特徴とする請求項１６に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 前記各ワードラインの上部には前記アクセストランジスタの第２ソース/ドレーン領域を限定する絶縁膜と同一な絶縁膜が形成されていることを特徴とする請求項１６に記載のフローティングボディ効果を除去した半導体メモリ素子。
- 半導体基板の表面近傍に絶縁物質で充填されたトレンチ領域を一定間隔に離隔して形成する段階と、
前記半導体基板のトレンチ領域の間でビットラインを形成した後、前記ビットラインの表面が露出されるように平坦化する段階と、
前記平坦化された半導体基板の全面に第１絶縁層、ワードライン用の導電層及び絶縁物質のマスク層を順次に形成する段階と、
フォトリソグラフィ工程を用いてその上部に前記マスク層が残留するワードラインを形成する段階と、
前記露出されたワードラインの側壁に第２絶縁層を形成する段階と、
前記ビットラインとワードラインとが交差する領域で前記ワードラインの側壁に隣接するビットラインの表面の一部を露出させる段階と、
前記露出されたビットライン上に第１ソース/ドレーン領域物質層を形成する段階と、
前記第１ソース/ドレーン領域物質層を含んで前記半導体基板の全面に、前記ワードライン上のマスク層上に一定の高さに保たれるボディ領域物質層を形成する段階と、
フォトリソグラフィ工程を用いて前記第１ソース/ドレーン領域物質層に対応して前記ボディ領域物質層の厚さ方向の一部をエッチングする段階と、
前記エッチングされて露出されたボディ領域物質層上に第２ソース/ドレーン領域物質層を形成する段階とを含むフローティングボディ効果を除去した半導体メモリ素子の製造方法。 - 前記第２ソース/ドレーン領域物質層上にキャパシタのストレージ電極物質層をさらに形成することを特徴とする請求項２０に記載のフローティングボディ効果を除去した半導体メモリ素子の製造方法。
- 前記ワードラインの側壁に形成される第２絶縁層は熱酸化膜であり、前記ワードライン上に形成されるマスク層はシリコン窒化膜であることを特徴とする請求項２０に記載のフローティングボディ効果を除去した半導体メモリ素子の製造方法。
- 前記ビットラインとワードラインとの交差地点において前記ワードラインの平面形状は一方向が開放された四角形であり、この四角形内に前記第１及び第２ソース/ドレーン領域物質層が形成されることを特徴とする請求項２０に記載のフローティングボディ効果を除去した半導体メモリ素子の製造方法。
- 半導体基板の表面近傍に絶縁物質で充填されたトレンチ領域を一定の間隔に離隔して形成する段階と、
前記半導体基板のトレンチ領域の間でビットラインを形成した後、前記ビットラインの表面が露出されるように平坦化する段階と、
前記平坦化された半導体基板の全面に第１絶縁層及びワードライン用の導電層を順次に形成する段階と、
フォトリソグラフィ工程を用いてワードラインを形成する段階と、
前記露出されたワードラインの露出面上に第２絶縁層を形成する段階と、
前記ビットラインとワードラインとの交差領域で前記ワードラインの側壁に隣接するビットラインの表面の一部を露出させる段階と、
前記露出されたビットライン上に第１ソース/ドレーン領域物質層を形成する段階と、
前記第１ソース/ドレーン領域物質層を含んで前記半導体基板の全面に前記ワードライン以上の高さにボディ領域物質層を形成する段階と、
前記ワードラインの表面が露出されるように前記ボディ領域物質層を研磨して表面を平坦化する段階と、
表面が平坦化された前記半導体基板の全面に第３絶縁層を形成する段階と、
フォトリソグラフィ工程を用いて前記第１ソース/ドレーン領域物質層に対応するように前記第３絶縁層の一部をエッチングして前記ボディ領域物質層を露出させる段階と、
前記エッチングされた第３絶縁層をエッチングマスクとして前記ボディ領域物質層の厚さ方向の一部をエッチングする段階と、
前記露出されたボディ領域物質層上に第２ソース/ドレーン領域物質層を形成する段階とを含むフローティングボディ効果を除去した半導体メモリ素子の製造方法。 - 前記第３絶縁層の一部をエッチングする段階において、前記各ワードラインにより分離された各ボディ領域物質層を露出させるコンタクトホールを同時に形成することを特徴とする請求項２４に記載のフローティングボディ効果を除去した半導体メモリ素子の製造方法。
- 前記第２ソース/ドレーン領域物質層を形成する段階において、前記各ワードラインにより分離された各ボディ領域物質層を露出させるコンタクトホール内にも同時に前記第２ソース/ドレーン領域物質層と同一な物質層を形成することを特徴とする請求項２５に記載のフローティングボディ効果を除去した半導体メモリ素子の製造方法。
- 前記第２ソース/ドレーン領域物質層を形成する段階において、前記各コンタクトホールを通じて前記各ワードラインにより分離された前記ボディ領域を連結させる連結部を同時に形成することを特徴とする請求項２６に記載のフローティングボディ効果を除去した半導体メモリ素子の製造方法。
- 前記第２ソース/ドレーン領域上にキャパシタのストレージ電極物質層をさらに形成することを特徴とする請求項２４に記載のフローティングボディ効果を除去した半導体メモリ素子の製造方法。
- 前記ビットラインとワードラインとの交差する付近で前記ワードラインの平面形状は一方向が開放された四角形であり、この四角形内に前記第１及び第２ソース/ドレーン領域物質層が形成されることを特徴とする請求項２４に記載のフローティングボディ効果を除去した半導体メモリ素子の製造方法。
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| US7964467B2 (en) * | 2008-03-26 | 2011-06-21 | International Business Machines Corporation | Method, structure and design structure for customizing history effects of soi circuits |
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