DE102013105074B4 - Integrierter Schaltkreis, der FinFETs mit verschiedenen Finnenprofilen umfasst - Google Patents

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Abstract

Integrierter Schaltkreis, der folgendes umfasst:Ein Substrat (64);einen isolierenden Bereich (40) über dem Substrat (64);ein erstes FinFET-Bauteil (10), das von dem Substrat (64) getragen wird, wobei das erste FinFET-Bauteil eine erste Finne (12) mit einem ungestuften Finnenprofil aufweist, die in dem isolierenden Bereich (40) eingebettet ist, wobei die erste Finne (12) in einem Pull-Up-Transistor (PU-1, PU-2) einer statischen Random-Access-Memory Zelle (88, 92, 96) enthalten ist; undein zweites FinFET-Bauteil, das von dem Substrat (64) getragen wird, wobei das zweite FinFET-Bauteil (34) eine zweite Finne (36) mit einem gestuften Finnenprofil (44) aufweist, die in dem isolierenden Bereich (40) eingebettet ist, wobei die zweite Finne (36) mit dem gestuften Finnenprofil (44) in einem Pull-Down-Transistor (PD-1, PD-2) und in einem Pass-Gate-Transistor (PG-1, PG-2) der statischen Random-Access-Memory-Zelle enthalten ist, wobei das gestufte Finnenprofil (44) dadurch gebildet ist, dass gegenüberliegende Seitenwände der zweiten Finne (36) jeweils eine Stufe (46) aufweisen, die in dem isolierenden Bereich (40) eingebettet ist;wobei die Breite (52) einer unteren Lage (54) der zweiten Finne (36) mit gestuftem Finnenprofil mindestens zweimal so breit ist wie die Breite einer oberen Lage (50), wobei die Stufen (46) jeweilige Übergänge zwischen der unteren Lage (54) und der oberen Lage (50) bilden; undwobei die obere Lage (50) von dem isolierenden Bereich nach oben hervortritt; undwobei das ungestufte Finnenprofil der ersten Finne (12), über die Länge der ersten Finne nicht gleichförmig ist.

Description

  • Halbleiterbauteile werden in einer großen Anzahl elektronischer Geräte verwendet, wie zum Beispiel in Computern, in Mobiltelefonen und anderen. Halbleiterbauteile umfassen integrierte Schaltkreise, die auf Halbleiterwafern gebildet werden, indem viele Arten dünner Materialschichten auf den Halbleiterwafern abgeschieden werden und die dünnen Materialschichten strukturiert werden, um integrierte Schaltkreise zu bilden. Integrierte Schaltkreise beinhalten Feld-Effekt-Transistoren (FETs), wie zum Beispiel Metall-Oxid-Halbleiter (Metaloxidesemiconductor, MOS) Transistoren.
  • Es ist ein Ziel der Halbleiterindustrie die Größe einzelner FETs weiter zu reduzieren und ihre Geschwindigkeit weiter zu erhöhen. Um diese Ziele zu erreichen wurden FETs mit Graten bzw. Finnen, die auch im deutschsprachigen Fachgebrauch als „Fin FETs“ bezeichnet werden, oder Feld-Effekt-Transistoren (multiple gate FETs, MuGFETs) entwickelt. Diese Bauteile verbessern nicht nur die Flächendichte, sondern verbessern auch die Gatesteuerung des Kanals.
  • Eine SRAM-Vorrichtung in der für Pull-Down-Transistoren und Pass-Transistoren unterschiedliche Finnenprofile verwendet werden, ist aus der US 2007/0093054A1 bekannt. Eine Vorrichtung, die einen ersten FinFET mit einer einzelnen Finnen in einer ersten aktiven Region und einem zweiten FinFET mit mehreren Finnen in einer zweiter aktiven Region umfasst, ist aus der US 2007/0298599A1 bekannt. Eine Halbleitervorrichtung, bei der auf unterschiedlichen Bereichen eines Substrats unterschiedliche Finnen ausgebildet sind, ist aus der JP 2011-009296A bekannt. Die JP 2007-335821A beschreibt eine Halbleiterspeichervorrichtung, die eine Dummy-Zelle umfasst, die als Ersatz für eine Speicherzelle dient. Aus der US 2011/0260253A1 ist eine Vorrichtung bekannt, in der FinFETs über Topfbereichen unterschiedlicher Dotierung gebildet sind, um eine Schwellspan-nung eines FinFET zu verringern.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung betrifft einen integrierten Schaltkreis gemäß Anspruch 1, einen integrierten Schaltkreis gemäß Anspruch 6 und ein Verfahren zur Bildung eines Integrierten Schaltkreises gemäß Anspruch 11. Bevorzugte Ausführungsformen werden in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Für ein vollständigeres Verständnis der vorliegenden Offenbarung und ihrer Vorteile, wird nun zusammen mit den beigefügten Zeichnungen Bezug auf die folgende Beschreibung genommen, in denen:
    • 1 einen FinFET mit einer ungestuften Finne darstellt;
    • 2 einen FinFET mit mehreren ungestuften Finnen darstellt;
    • 3 einen FinFET mit mehreren gestuften Finnen darstellt;
    • 4 ein integriertes Schaltkreisbauteil darstellt, das den FinFET aus 1 mit ungestuften Finnen und den FinFET aus 3 mit gestuften Finnen auf einem einzigen Substrat beinhaltet;
    • 5 ein integriertes Schaltkreisbauteil darstellt, das den FinFET aus 1 mit ungleichförmigen ungestuften Finnen und den FinFET aus 3 mit gestuften Finnen auf einem einzigen Substrat beinhaltet;
    • 6-7 anhand eines Beispiels darstellen, wie eine erfindungsgemäße Ausführungsform eines integrierten Schaltkreises, der den ersten FinFET aus 1 mit ungestuften ersten Finnen und den dritten FinFET aus 3 mit gestuften Finnen beinhaltet, ausgeführt werden kann, um eine Elementarzelle eines SRAM zu bilden;
    • 8-9 anhand eines anderen Beispiels darstellen, wie eine erfindungsgemäße Ausführungsform eines integrierten Schaltkreises, der den ersten FinFET aus 1 mit ungestuften ersten Finnen und den dritten FinFET aus 3 mit gestuften Finnen beinhaltet, ausgeführt werden kann, um eine Elementarzelle eines SRAM zu bilden;
    • 10-11 anhand eines anderen Beispieles darstellen, wie eine erfindungsgemäße Ausführungsform eines integrierten Schaltkreises, der den ersten FinFET aus 1 mit ungestuftenersten Finnen und den dritten FinFET aus 3 mit gestuften Finnen beinhaltet, ausgeführt werden kann, um eine Elementarzelle eines SRAM zu bilden;
    • 12-14 eine Ausführungsform eines integrierten Schaltkreises darstellen, der den ersten FinFET aus 1 mit ungestuften ersten Finnen und den dritten FinFETaus 3 mit gestuften Finnen beinhaltet, und der EpiProfile für diese Bauteile beinhaltet;
    • 15-17 ein Back-End-Of-Line (BEOL) Schaltschema darstellen, das für die Ausführungsform der SRAM Elementarzelle verwendet werden kann; und
    • 18a-18f ein Verfahren zur Bildung einer Ausführungsform eines integrierten Schaltkreises schematisch darstellen, wobei die Ausführungsform des integrierten Schaltkreises den ersten FinFET aus 1 mit ungestuften Finnen und den dritten FinFET aus 3 mit gestuften Finnen auf dem Substrat umfasst.
  • Einander entsprechende Ziffern und Symbole in unterschiedlichen Figuren beziehen sich im Allgemeinen auf einander entsprechende Teile, sofern es nicht anders angegeben wird. Die Figuren sind gezeichnet, um die relevanten Einzelheiten der verschiedenartigen Ausführungsformen deutlich zu veranschaulichen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • AUSFÜHRLICHE BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
  • Die Herstellung und Verwendung der vorliegenden Ausführungsformen wird im Folgenden ausführlich erläutert. Es ist jedoch zu beachten, dass die vorliegende Offenbarung viele anwendbare erfinderische Konzepte zur Verfügung stellt, die in einer großen Vielfalt konkreter Zusammenhänge ausgeführt werden können. Die konkreteren erläuterten Ausführungsformen sind lediglich beispielhaft für konkretere Arten, die Ausführungsformen der Offenbarung herzustellen und diese zu verwenden, und beschränken nicht den Umfang der Offenbarung.
  • Die vorliegende Offenbarung bezieht sich auf Ausführungsformen in einem konkreteren Zusammenhang, nämlich auf zwei Finnen-Feld-Effekt-Transistoren (FinFETs), die von einem einzigen Substrat getragen werden, die jedoch Finnen bzw. Grate mit unterschiedlichen Finnenprofilen bzw. Gratprofilen besitzen. Auch wenn im Folgenden der Begriff „Finne“ verwendet wird, ist zu beachten, dass stattdessen auch der Begriff „Grat“ verwendet werden kann. Zudem können die Ausführungsformen der Offenbarung auf eine Vielfalt von Halbleiterbauteilen angewendet werden. Nachstehend werden verschiedenartige Ausführungsformen mit Bezug auf die beigefügten Zeichnungen ausführlich beschrieben.
  • 1 veranschaulicht einen ersten FinFET 10. Das erste FinFET-Bauteil 10 beinhaltet eine erste Finne 12, die von einem unter ihr liegenden Substrat 14 nach oben hervortritt und innerhalb einer Oxidschicht 16 oder eines geeigneten isolierenden Bereiches (z. B. eines Bereiches aus einer flachen Grabenisolation („shallow trench isolation (STI)“)), eingebettet ist. Zusätzlich umfasst das erste FinFET-Bauteil 10 auch eine Gate-Elektroden-Struktur 18, die über der ersten Finne 12 zwischen Source/Drain-Bereichen 20 gebildet ist. Wie gezeigt, ist das Finnenprofil 22 (d. h. der Außenbereich) der ersten Finne 12 im Allgemeinen von oben nach unten gleichförmig. Mit anderen Worten: Gegenüberliegende Seitenwände der ersten Finne 22 beinhalten keine Stufe oder Schulter. Die erste Finne 12 wird in der vorliegenden Offenbarung als solche bezeichnet, die ein ungestuftes Finnenprofil aufweist.
  • In 2 ist ein zweiter FinFET 24 dargestellt. Der zweite FinFET 24 beinhaltet mehrere zweite Finnen 26, die von einem unter ihnen liegenden Substrat 28 nach oben hervortreten und innerhalb einer Oxidschicht 30 oder eines geeigneten isolierenden Bereiches (z. B. eines Bereiches aus einer flachen Grabenisolation (STI)) eingebettet sind. Auch wenn nicht abgebildet, beinhaltet das zweite FinFET-Bauteil 24 auch eine oder mehrere Gate-Elektroden-Strukturen, die über den zweiten Finnen 26 zwischen den Source/Drain-Bereichen gebildet sind. Wie gezeigt ist, hat jede der zweiten Finnen 26 ein Finnenprofil 32, das auf keiner der beiden Seiten der Finne 26 eine Stufe oder eine Schulter aufweist. Mit anderen Worten beinhalten die Seitenwände der zweiten Finnen 26 keine Stufe und keine Schulter. In der vorliegenden Offenbarung werden die zweiten Finnen 26 als solche bezeichnet, die ein ungestuftes Finnenprofil aufweisen.
  • In 3 ist ein dritter FinFET 34 dargestellt. Der dritte FinFET 34 beinhaltet dritte Finnen 36, die von einem unter ihnen liegenden Substrat 38 nach oben hervortreten und innerhalb einer Oxidschicht 40 oder eines geeigneten isolierenden Bereiches (z. B. eines Bereiches einer flachen Grabenisolation (STI)) eingebettet sind. Der dritte FinFET 34 beinhaltet weiterhin Gate-Elektroden-Strukturen 42, die über den dritten Finnen 36 zwischen Source/Drain-Bereichen (nicht gezeigt) gebildet sind. Wie gezeigt, ist das Finnenprofil 44 der dritten Finnen 36 von oben nach unten nicht gleichförmig. Mit anderen Worten beinhalten Gegenüberliegende Seitenwende der dritten Finnen 36 jeweils eine Stufe oder eine Schulter 46. Die dritten Finnen 36 werden in der vorliegenden Offenbarung als solche bezeichnet, die ein gestuftes Finnenprofil aufweisen.
  • Wie in 3 gezeigt, ist die Breite 48 einer oberen Lage 50 („tier“) (d. h. eines ersten Teilabschnitts(„stage“)) einer der dritten Finnen 36 kleiner als die Breite 52 einer unteren Lage 54 (d. h., eines zweiten Teilabschnittes). Es ist zu beachten, dass die obere Lage 50 und die untere Lage 54 ineinander übergehen oder an der Schulter 46 einen Übergang aufweisen. Erfindungsgemäß ist die Breite 52 der unteren Lage 54 der dritten Finnen 36 mindestens zweimal so groß wie die Breite 48 der oberen Lagen 50. In einer Ausführungsform ist die Höhe 56 der oberen Lagen 50 kleiner als etwa 50 Nanometer (50 nm).
  • Wie in 3 gezeigt ist, können einige der dritten Finnen 36 über einem P-Topf 58 angebracht sein, der in dem Substrat 38 gebildet ist, wohingegen andere dritte Finnen 36 über einem N-Topf 60 angeordnet sind. Es ist zu beachten, dass - abhängig von der Dotierung von zum Beispiel den ersten, den zweiten und den dritten FinFETs 10, 24, 34 - auch andere Topfanordnungen vorgesehen sind.
  • In 4 zeigt einen integrierten Schaltkreis 62. Der integrierte Schaltkreis 62 beinhaltet einen FinFET mit ungestuften Finnen (z. B. entweder FinFET 10 aus 1 oder FinFET 24 aus 2) und einen weiteren FinFET mit gestuften Finnen (zum Beispiel FinFET 34 aus 3) auf einem einzigen Substrat 64 (das in 4 in zwei Abschnitten gezeigt ist). Zur Veranschaulichung wurde zu 4 ein FinFET, hinzugefügt, der dem FinFET 10 aus 1 ähnelt. Dennoch ist zu beachten, dass in einer anderen Ausführungsform der FinFET 10 aus 1 durch einen FinFET ersetzt werden kann, der den FinFET 24 aus 2 ähnelt.
  • Wie im Folgenden genauer erläutert wird, gestattet es die Anordnung des integrierten Schaltkreises 62, in dem sowohl FinFETs mit gestuften als auch mit ungestuften Finnen verwendet werden, dass sowohl Schaltkreise mit einer hohen Dichte (z. B. eine statische Random-Access-Memory (SRAM) Zelle, eine dynamische Random-Access-Memory (DRAM) Zelle, eine Fresh-Zelle oder ein SRAM Pull-Up-Transistor) als auch geschwindigkeitskritische Schaltkreise (z. B. ein logisches Bauteil, ein SRAM Pull-Down-Transistor, ein SRAM Pass-Gate-Transistor) auf einem gemeinsamen Substrat 64 gebildet werden. Als solcher bietet der integrierte Schaltkreis 62 aus 4 sowohl eine Optimierung der Fläche als auch eine Optimierung der Bauteilleistung.
  • Das integrierte Schaltkreisbauteil aus 4 beinhaltet sowohl den ersten FinFET 10 ( 1) als auch den dritten FinFET 34 (3) auf demselben Substrat 68. Daher beinhaltet der integrierte Schaltkreis 62 mehrere erste Finnen 12, deren Finnenprofile 22 ungestuft sind, und mehrere dritte Finnen, deren Finnenprofile 44 gestuft sind. Wie gezeigt, ist jede der ersten Finnen 12 und der dritten Finnen 36 teilweise in STI-Bereiche 66 eingebettet, von einer Gate-Elektroden-Struktur 68 bedeckt und beinhaltet einen Kanalbereich 70. Zusätzlich sind in den ersten Finnen 12 und den dritten Finnen 36 Topfbereiche 72 gebildet.
  • Weiterhin können in einer Ausführungsform die ersten, die zweiten und die dritten FinFETs 10, 24, 34 entweder P-leitende oder N-leitende MOSFET Bauteile sein. In einer Ausführungsform sind sowohl die ersten als auch die zweiten FinFETs 10, 24 und der dritte FinFET 34 P-leitende MOSFETs. In einer Ausführungsform können die Source/Drain-Bereiche der ersten, der zweiten und der dritten FinFET 10, 24, 34 aus Silizium (Si), Germanium (Ge), Silizium-germanium (SiGe), Silizium-Germanium-Kohlenstoff (SiGeC) oder aus einer Kombination daraus gebildet sein.
  • Erfindungsgemäß haben die ersten Finnen 12 in 4 eine Breite 74, die von oben nach unten zunimmt. Mit anderen Worten verjüngt sich die Breite 74 weg von dem Substrat 64 oder verringert sich mit dem Vorstrecken der ersten Finnen 12 weg von dem Substrat 64.
  • Wie in 4 gezeigt ist, sind in einer Ausführungsform die unteren Lagen 54 von einigen dritten Finnen 36 (die durch gestrichelte Linien unterschieden sind) zusammengeführt bzw. sie gehen ineinander über. Dennoch beinhaltet jede der dritten Finnen 36 an einem Übergang von der oberen Lage 50 zu der unteren Lage 54 weiterhin eine Stufe oder eine Schulter 46. Die Gesamtbreite 78 der zusammengeführten unteren Lagen 54 beträgt zwischen etwa 30 nm und etwa 5000 nm wohingegen die Breite 80 der oberen Lagen 50 zwischen etwa 3 nm und etwa 20 nm beträgt.
  • In der 5 ist das Finnenprofil 22 der ersten Finne 12 nicht gleichförmig über die Länge 76. Tatsächlich, wie in 5 gezeigt ist, beträgt der Profilwinkel, der durch die untere Finnenfläche und die linke Seitenwand der Finne gebildet wird, etwa fünfundsiebzig Grad und der Profilwinkel der durch die obere Finnenfläche und die linke Seitenwand der Finne gebildet wird, etwa neunzig Grad. Ein Profilwinkel in einem zentralen Abschnitt 82 der ersten Finne 12 in 5 beträgt etwa vierundachtzig Grad. Trotz der verschiedenen Winkel weist das Finnenprofil aus 5 von oben nach unten einen glatten Übergang auf, sodass die ersten Finnen 12 als ungestuft betrachtet werden. Mit anderen Worten beinhalten die ersten Finnen 12 keine Stufe oder Schulter. Gemäß 5 kann sich die Breite 84 der unteren Lage 54 der zusammengeführten Finnen 36 im Verlauf der dritten Finnen 36 auf das Substrat 64 vergrößern.
  • In den 6-7 wird ein Beispiel dafür angegeben, wie eine Ausführungsform eines integrierten Schaltkreises 86, die den ersten FinFET 10 mit ungestuften ersten Finnen 12 und den dritten FinFET 34 mit gestuften Finnen 36 umfasst, aufgebaut sein kann, um eine Elementarzelle 88 eines SRAMs zu bilden. Wie gezeigt ist, bilden die ersten ungestuften Finnen 12 des ersten FinFETs 10, die über einem N-Topf 60 im Substrat 64 angeordnet sind, Pull-Up-Transistoren (PU-1, PU-2). Zusätzlich bilden die gestuften dritten Finnen 36 des dritten FinFETs 34, die über einem P-Topf 58 im Substrat 64 angeordnet sind, Pull-Down- und Pass-Gate-Transistoren (PD-1, PD-2, PG-1, PG-2). In der Ausführungsform ist eine der ersten Finnen 12 eine Dummy-Finne.
  • In den 8-9 wird ein weiteres Beispiel dafür angegeben, wie eine Ausführungsform eines integrierten Schaltkreises 90, die den ersten FinFET 10 mit ungestuften ersten Finnen 12 und den dritten FinFET 34 mit gestuften Finnen 36 umfasst, aufgebaut sein kann, um eine Elementarzelle 92 eines SRAM zu bilden. Wie gezeigt ist, bilden die ungestuften ersten Finnen 12 des ersten FinFETs 10, die über einem N-Topf 60 im Substrat 64 angeordnet sind, Pull-Up-Transistoren (PU-1, PU-2). Zusätzlich bilden die gestuften dritten Finnen 36 des dritten FinFETs 34, die zusammengefügt sind und über einem P-Topf 58 im Substrat 64 angeordnet sind, Pull-Down- und Pass-Gate-Transistoren (PD-1, PD-2, PG-1, PG-2). In dieser Ausführungsform ist eine der ersten Finnen 12 eine Dummy-Finne.
  • In den 10-11 wird ein Beispiel dafür angegeben, wie eine Ausführungsform eines integrierten Schaltkreises 94, die den ersten FinFET 10 mit ungestuften ersten Finnen 12 und den dritten FinFET 34 mit gestuften Finnen 36 umfasst, aufgebaut sein kann, um eine Elementarzelle 96 eines SRAM zu bilden. Der integrierte Schaltkreis 92 der 10-11 ähnelt den integrierten Schaltkreisen 86, 90 aus den 8-9 mit der Ausnahme, dass eine der gestuften Finnen 36, die den Pass-Gate-Transistor (PG-1) bildet, wie in 10 gezeigt ist, in der Nähe der BL-Node abgeschnitten ist. Als solche erstreckt sich die abgeschnittene, gestufte Finne 36 bei PG-1 nicht durch die Gate-Elektrode. Da die abgeschnittene gestufte Finne 36 kürzer ist, kann das Ionenverhältnis der Elementarzelle 96 eine verbesserte Stabilität aufweisen. In der Ausführungsform ist eine der ersten Finnen 12 eine Dummy-Finne.
  • In den 12-14 ist eine Ausführungsform eines integrierten Schaltkreises 98 dargestellt, der den ersten FinFET 10 mit ungestuften ersten Finnen 12 und den dritten FinFET 34 mit gestuften Finnen 36 beinhaltet. Wie in 14 gezeigt ist, können die Source/Drain-Bereiche 100 über Kanalbereichen 102 des ersten FinFETs 10 im Vergleich zu den Source/Drain-Bereichen 104 über den Kanalbereichen 106 des dritten FinFETs 34 ein kleineres Profil aufweisen. Man kann erkennen, dass in den ersten, in den zweiten und in den dritten FinFET-Bauteilen 10, 24, 34 verschiedene Profile mit vielfältigen verschiedenen Formen und Größen verwendet werden können.
  • Gemäß 15 kann in einer Ausführungsform eine Back-End-Of-Line(BEOL)-Schaltanordnung 108 für die SRAM-Elementarzellen, wie die vorliegend offenbarten Elementarzellen 88, 92, 96, verwendet werden. In einer anderen Ausführungsform kann eine Back-End-Of-Line(BEOL)-Schaltanordnung 110, wie sie in 16 gezeigt ist, oder eine Back-End-Of-Line(BEOL)-Schaltanordnung 112, wie sie in 17 gezeigt ist, verwendet werden.
  • In den 18a - 18f, auf die nun gemeinsam Bezug genommen wird, ist ein Verfahren zur Bildung einer Ausführungsform eines integrierten Schaltkreises schematisch dargestellt, wobei der integrierte Schaltkreis den ersten FinFET mit ungestuften Finnen und den dritten FinFET mit gestuften Finnen auf dem gemeinsamen Substrat aufweist. In 18a werden Fotoresist bzw. Fotolack 114 auf Hartmaskenschichten 116 aufgebracht, die über einem Substrat 118 angeordnet sind, und eine Hartmaskenätzung durchgeführt, um die Hartmaskenschichten zu strukturieren. In 18b wurde der Fotolack 114 entfernt, sodass Abschnitte der Hartmaskenschicht 116 zurück bleiben. Anschließend wird in 18c eine Flächenätzung vorgenommen, um die Finnen 120 abschnittsweise zu definieren. In 18d wurde ein zweiter Fotolack 122 über die abschnittsweise gebildeten Finnen 120 und über einen Bereich des Substrates 118 aufgebracht. Anschließend wird eine Siliziumätzung am Substrat 118 durchgeführt, um die STI-Bereiche 124 zu definieren, um die Finnenprofile weiter zu definieren und um die nicht verwendeten Finnen, die Dummy-Finnen oder die nicht verwendeten Transistoren zu entfernen. In 18e wird ein dritter Fotolack 126 über Strukturabschnitten gebildet, um die gestuften Finnen zu schützen, und eine weitere Ätzung vorgenommen, um die ungestuften Finnen zu erzeugen. In einem nächsten Schritt werden, wie in 18f gezeigt ist, die STI-Bereiche 124 gefüllt, zum Beispiel mit einem Oxid, und die übrigen Abschnitte der Hartmaskenschichten 116 werden entfernt, sodass auf dem gemeinsamen Substrat ein integrierter Schaltkreis mit einem ersten FinFET 10 mit ungestuften Finnen und mit einem dritten FinFET 34 mit gestuften Finnen zurück bleibt.

Claims (12)

  1. Integrierter Schaltkreis, der folgendes umfasst: Ein Substrat (64); einen isolierenden Bereich (40) über dem Substrat (64); ein erstes FinFET-Bauteil (10), das von dem Substrat (64) getragen wird, wobei das erste FinFET-Bauteil eine erste Finne (12) mit einem ungestuften Finnenprofil aufweist, die in dem isolierenden Bereich (40) eingebettet ist, wobei die erste Finne (12) in einem Pull-Up-Transistor (PU-1, PU-2) einer statischen Random-Access-Memory Zelle (88, 92, 96) enthalten ist; und ein zweites FinFET-Bauteil, das von dem Substrat (64) getragen wird, wobei das zweite FinFET-Bauteil (34) eine zweite Finne (36) mit einem gestuften Finnenprofil (44) aufweist, die in dem isolierenden Bereich (40) eingebettet ist, wobei die zweite Finne (36) mit dem gestuften Finnenprofil (44) in einem Pull-Down-Transistor (PD-1, PD-2) und in einem Pass-Gate-Transistor (PG-1, PG-2) der statischen Random-Access-Memory-Zelle enthalten ist, wobei das gestufte Finnenprofil (44) dadurch gebildet ist, dass gegenüberliegende Seitenwände der zweiten Finne (36) jeweils eine Stufe (46) aufweisen, die in dem isolierenden Bereich (40) eingebettet ist; wobei die Breite (52) einer unteren Lage (54) der zweiten Finne (36) mit gestuftem Finnenprofil mindestens zweimal so breit ist wie die Breite einer oberen Lage (50), wobei die Stufen (46) jeweilige Übergänge zwischen der unteren Lage (54) und der oberen Lage (50) bilden; und wobei die obere Lage (50) von dem isolierenden Bereich nach oben hervortritt; und wobei das ungestufte Finnenprofil der ersten Finne (12), über die Länge der ersten Finne nicht gleichförmig ist.
  2. Integrierter Schaltkreis nach Anspruch 1, wobei die zweite Finne (36) eine von mehreren zweiten Finnen des zweiten FinFET-Bauteils (34) ist, welche die gestuften Finnenprofile aufweisen.
  3. Integrierter Schaltkreis nach Anspruch 1 oder 2, wobei das erste FinFET-Bauteil (10) einen P-leitenden Metall-Oxid-Halbleiter-Feldeffekttransistor umfasst, der als Pull-Up-Transistor in einem ersten statischen Random-Access-Memory enthalten ist, und wobei das zweite FinFET-Bauteil (34) einen N-leitenden Metall-Oxid-Halbleiter-Feldeffekttransistor umfasst, der als Pull-Down-Transistor oder als Pass-Gate-Transistor in einem zweiten statischen Random-Access-Memory enthalten ist.
  4. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 3, wobei das erste FinFET-Bauteil (10) ein Feld-Effekt-Transistor mit mehreren Gates ist, der mehrere erste Finnen mit dem ungestuften Finnenprofil aufweist.
  5. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 4, wobei eine Höhe (56) der oberen Lage (50) kleiner als 50 nm ist.
  6. Integrierter Schaltkreis, der folgendes umfasst: Ein Substrat (64); einen isolierenden Bereich (40) über dem Substrat (64); ein erstes FinFET-Bauteil (10), das von dem Substrat getragen wird, wobei das erste FinFET-Bauteil eine erste Finne (12) aufweist, die in dem isolierenden Bereich (40) eingebettet ist, sich zwischen Source- und Drain-Bereichen erstreckt und die unter einer ersten Gate-Elektrode (68) angeordnet ist, und wobei die erste Finne ein ungestuftes Finnenprofil umfasst und in einem Pull-Up-Transistor einer statischen Random-Access-Memory Zelle (88, 92, 96) enthalten ist; und ein zweites FinFET-Bauteil (34), das von dem Substrat getragen wird, wobei das zweite FinFET-Bauteil eine zweite Finne (36) mit einem gestuften Finnenprofil (44) aufweist, die in dem isolierenden Bereich (40) eingebettet ist, sich zwischen Source- und Drain-Bereichen erstreckt und die unter einer zweiten Gate-Elektrode (68) angeordnet ist, wobei die zweite Finne mit dem gestuften Finnenprofil (44) in einem Pull-Down-Transistor und in einem Pass-Gate-Transistor der statischen Random-Access-Memory Zelle enthalten ist, wobei das gestufte Finnenprofil (44) dadurch gebildet ist, dass gegenüberliegende Seitenwände der zweiten Finne (36) jeweils eine Stufe (46) aufweisen, die in dem isolierenden Bereich (40) eingebettet ist; wobei die zweite Finne (36) mit dem gestuften Finnenprofil eine obere Lage (50) und eine untere Lage (54) aufweist, wobei die Breite (52) der unteren Lage mindestens zweimal so breit ist wie die Breite (48) der oberen Lage; und wobei die Stufen (46) jeweilige Übergänge zwischen der unteren Lage (54) und der oberen Lage (50) bilden, und wobei die obere Lage (50) teilweise in der zweiten Gate-Elektrode (68) eingebettet ist; und wobei das ungestufte Finnenprofil der ersten Finne (12) über die Länge der ersten Finne nicht gleichförmig ist.
  7. Integrierter Schaltkreis Anspruch 6, wobei die Höhe (56) der oberen Lage (50) der zweiten Finne kleiner als etwa 50 Nanometer ist.
  8. Integrierter Schaltkreis nach einem der Ansprüche 6 oder 7, wobei das erste FinFET-Bauteil (10) über einem ersten Topf mit einer ersten Dotierung gebildet ist und das zweite FinFET-Bauteil (34) über einem zweiten Topf mit einer zweiten Dotierung gebildet ist, wobei sich die zweite Dotierung und die erste Dotierung unterscheiden.
  9. Integrierter Schaltkreis nach einem der Ansprüche 6 bis 8, wobei das erste FinFET-Bauteil (10) eine Dummy-Finne umfasst, die sich zwischen den Source- und Drain-Bereichen erstreckt und die unter der ersten Gate-Elektrode angeordnet ist.
  10. Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, wobei der isolierende Bereich (40) ein STI-Bereich ist.
  11. Verfahren zur Bildung eines Integrierten Schaltkreises (86, 90, 94), das die folgenden Schritte umfasst: Bilden eines ersten FinFET-Bauteils (10) über einem Substrat (64), wobei das erste FinFET-Bauteil eine erste Finne (12) mit einem ungestuften Finnenprofil aufweist, die in einem über dem Substrat (64) ausgebildeten isolierenden Bereich (40) eingebettet ist, wobei das ungestufte Finnenprofil der ersten Finne (12) über die Länge der ersten Finne nicht gleichförmig ist; Bilden eines Pull-Up-Transistors einer statischen Random-Access-Memory Zelle (88, 92, 96), der die erste Finne (12) enthält; und Bilden eines zweiten FinFET-Bauteils (34) über dem Substrat (64), wobei das zweite FinFET-Bauteil eine zweite Finne (36) mit einem gestuften Finnenprofil (44) aufweist, die in einem über dem Substrat (64) ausgebildeten isolierenden Bereich (40) eingebettet ist, wobei das gestufte Finnenprofil (44) dadurch gebildet ist, dass gegenüberliegende Seitenwände der zweiten Finne (36) jeweils eine Stufe (46) aufweisen, die in dem isolierenden Bereich (40) eingebettet ist, Bilden eines Pull-Down-Transistors und eines Pass-Gate-Transistors der statischen Random-Access-Memory Zelle, wobei der Pull-Down-Transistor und der Pass-Gate-Transistor jeweils einen Teil der zweiten Finne (36) enthalten; wobei das Verfahren das Bilden einer ersten Gate-Elektrode (68) über der ersten Finne und einer zweiten Gate-Elektrode (68) über der zweiten Finne umfasst, wobei die zweite Finne (36) mit dem gestuften Finnenprofil eine obere Lage (50) und eine untere Lage (54) aufweist, wobei die Stufen (46) jeweilige Übergänge zwischen der unteren Lage (54) und der oberen Lage (50) bilden, und wobei die obere Lage (50) teilweise in der zweiten Gate-Elektrode (68) eingebettet ist.
  12. Verfahren nach Anspruch 11, das das Bilden eines Source- und eines Drain-Bereiches umfasst, wobei der Source- und der Drain-Bereich in der Nähe eines Endes der ersten bzw. der zweiten Finne (12 bzw. 36) gebildet werden und wobei die Enden einander gegenüberstehen.
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