CN113555361A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，包括：提供基底；在所述基底上形成多个平行排布的上拉鳍部；在所述基底上形成一个或多个辅助鳍部，所述辅助鳍部和所述上拉鳍部的延伸方向相同；在所述上拉鳍部内形成上拉源漏掺杂层；在所述辅助鳍部内形成辅助源漏掺杂层。通过在所述基底上形成一个或多个所述辅助鳍部，以此提升所述基底上的器件密度，在后续形成所述上拉源漏掺杂层时，降低上拉源漏掺杂层的形成空间，使得形成的所述上拉源漏掺杂层的体积减小，进而使得所述上拉源漏掺杂层与其他区域的源漏掺杂层的体积与性能趋于一致，同时也避免相邻的上拉源漏掺杂层形成短接，提升形成的半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
现有技术在半导体存储器件中，静态随机存储器(SRAM)器件与动态随机存取存储器(DRAM)器件相比具有更低的功耗和更快的工作速度的优点。静态随机存储器又可以很容易地通过位图测试设备进行物理单元定位，研究产品的实效模式。
静态随机存储器的存储单元可以分为电阻负载静态随机存储器存储单元和互补金属氧化物半导体(CMOS)静态随机存储器存储单元。电阻负载静态随机存储器单元采用高电阻值的电阻作为负载器件，而互补金属氧化物半导体静态随机存储器单元采用P沟道金属氧化物半导体(PMOS)晶体管作为负载器件。在互补金属氧化物半导体静态随机存储器包含多个NMOS晶体管和PMOS晶体管。
然而，现有技术形成的静态随机存储器的性能仍有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构，包括：基底；位于所述基底上的多个平行排布的上拉鳍部；位于基底上的一个或多个辅助鳍部，所述辅助鳍部和所述上拉鳍部的延伸方向相同；位于所述上拉鳍部内的上拉源漏掺杂层。
可选的，所述基底包括第一区，所述上拉鳍部和所述辅助鳍部位于所述基底的第一区上。
可选的，所述基底还包括第二区，所述第二区与所述第一区相邻。
可选的，还包括：位于所述基底第二区上的若干下拉鳍部；位于所述基底第二区上的若干传输鳍部，所述下拉鳍部和所述传输鳍部平行排布，且所述下拉鳍部和所述传输鳍部与所述上拉鳍部的延伸方向相同。
可选的，还包括：位于所述基底上的隔离结构，所述隔离结构覆盖所述上拉鳍部和所述辅助鳍部的部分侧壁表面。
可选的，还包括：位于所述基底第一区上的若干上拉栅极结构，所述上拉栅极结构横跨所述上拉鳍部，且所述上拉栅极结构覆盖所述上拉鳍部的部分侧壁和顶部表面；位于所述上拉栅极结构两侧的所述上拉鳍部内的上拉源漏掺杂层。
可选的，还包括：位于所述基底第二区上的若干下拉栅极结构，所述下拉栅极结构横跨所述下拉鳍部，且所述下拉栅极结构覆盖所述下拉鳍部的部分侧壁和顶部表面；位于所述基底第二区上的若干传输栅极结构，所述传输栅极结构横跨所述传输鳍部，且所述传输栅极结构覆盖所述传输鳍部的部分侧壁和顶部表面。
可选的，还包括：位于所述下拉栅极结构两侧的所述下拉鳍部内的下拉源漏掺杂层；位于所述传输栅极结构两侧的所述传输鳍部内的传输源漏掺杂层。
可选的，还包括：位于所述辅助鳍部内的辅助源漏掺杂层。
可选的，还包括：位于所述基底上的介质层，所述介质层覆盖所述上拉源漏掺杂层、辅助源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
可选的，还包括：位于所述介质层内的导电结构，所述导电结构连接所述上拉源漏掺杂层、辅助源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
可选的，还包括：位于所述基底上的介质层，所述介质层覆盖所述上拉源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
可选的，还包括：位于所述介质层内的导电结构，所述导电结构连接所述上拉源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
相应的，本发明还提供了一种半导体结构的形成方法，包括：提供基底，；在所述基底上形成多个平行排布的上拉鳍部；在所述基底上形成一个或多个辅助鳍部，所述辅助鳍部和所述上拉鳍部的延伸方向相同；在所述上拉鳍部内形成上拉源漏掺杂层；在所述辅助鳍部内形成辅助源漏掺杂层。
可选的，所述基底包括第一区，所述上拉鳍部和所述辅助鳍部位于所述基底的第一区上。
可选的，所述基底还包括第二区，所述第二区与所述第一区相邻。
可选的，还包括：在所述基底第二区上形成若干下拉鳍部；在所述基底第二区上形成若干传输鳍部，所述下拉鳍部和所述传输鳍部平行排布，且所述下拉鳍部和所述传输鳍部与所述上拉鳍部的延伸方向相同。
可选的，还包括：在所述基底上形成隔离结构，所述隔离结构覆盖所述上拉鳍部和所述辅助鳍部的部分侧壁表面。
可选的，还包括：在所述基底第一区上形成若干上拉栅极结构，所述上拉栅极结构横跨所述上拉鳍部，且所述上拉栅极结构覆盖所述上拉鳍部的部分侧壁和顶部表面；在所述上拉栅极结构两侧的上拉鳍部内形成所述上拉源漏掺杂层。
可选的，还包括：在所述基底第二区上形成若干下拉栅极结构；所述下拉栅极结构横跨所述下拉鳍部，且所述下拉栅极结构覆盖所述下拉鳍部的部分侧壁和顶部表面；在所述基底第二区上形成若干传输栅极结构，所述传输栅极结构横跨所述传输鳍部，且所述传输栅极结构覆盖所述传输鳍部的部分侧壁和顶部表面。
可选的，还包括：在所述下拉栅极结构两侧的所述下拉鳍部内形成下拉源漏掺杂层；在所述传输栅极结构两侧的所述传输鳍部内形成传输源漏掺杂层。
可选的，还包括：在所述基底上形成介质层，所述介质层覆盖所述上拉源漏掺杂层、辅助源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
可选的，还包括：在所述介质层上形成导电结构，所述导电结构连接所述上拉源漏掺杂层、辅助源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
可选的，在形成所述辅助源漏掺杂层之后，还包括：去除所述辅助源漏掺杂层。
可选的，还包括：在所述基底上形成介质层，所述介质层覆盖所述上拉鳍部、辅助鳍部和上拉源漏掺杂层。
可选的，还包括：在所述介质层上形成导电结构，所述导电结构连接所述上拉源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，通过在所述基底的第一区上形成一个或多个所述辅助鳍部，以此提升所述基底第一区上的器件密度，在后续形成所述上拉源漏掺杂层时，降低所述上拉源漏掺杂层的形成空间，使得形成的所述上拉源漏掺杂层的体积减小，进而使得所述上拉源漏掺杂层与其他区域的源漏掺杂层的体积与性能趋于一致，同时也避免相邻的上拉源漏掺杂层形成短接，提升最终形成的半导体结构的电学性能。
进一步，还包括：在所述基底上形成介质层，所述介质层覆盖所述上拉源漏掺杂层、辅助源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。根据静态随机存储器电学结构的设计要求，所述基底的第一区与第二区中的相邻源漏掺杂层之间是需要进行电学连接的，因此可以保留形成的辅助鳍部与辅助源漏掺杂层，进而减少制程步骤，提升生产效率。
附图说明
图1至图2是一种半导体结构的结构示意图；
图3至图14是本发明半导体结构的形成方法一实施例各步骤结构示意图。
图15至图16是本发明半导体结构的形成方法另一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的静态随机存储器的性能仍有待提升。以下将结合附图进行具体说明。
请参考图1和图2，图2是图1中沿A-A线截面示意图，提供基底100，所述基底100包括相邻的第一区I和第二区II；在所述基底100的第二区II上形成若干下拉鳍部101和传输鳍部102；在所述基底100的第一区I上形成多个平行排布的上拉鳍部103；在所述下拉鳍部101内形成下拉源漏掺杂层(未标示)；在所述传输鳍部102内形成传输源漏掺杂层(未标示)；在所述上拉鳍部103内形成上拉源漏掺杂层104。
在上述实施例中，请继续参考图1，在后续的制程中，还包括：在所述基底100的第一区I上形成多个上拉栅极结构(未标示)，所述上拉栅极结构覆盖部分所述上拉鳍部103的侧壁与顶部表面；在所述基底100的第二区II上形成多个下拉栅极结构(未标示)，所述下拉栅极结构覆盖部分所述下拉鳍部101的侧壁与顶部表面；在所述基底100的第二区II上形成多个传输栅极结构(未标示)，所述传输栅极结构覆盖部分所述传输鳍部102的侧壁与顶部表面。
在上述实施例中，所述基底100的第一区I和第二区II中形成的器件数量相同，但是所述第一区I的面积最大，对应的所述第一区I的器件密度最小，在形成所述上拉源漏掺杂层104的过程中，由于第一区I的空间较大，进而使得形成的所述上拉源漏掺杂层104体积也较大，导致所述基底100上的各区域中的源漏掺杂层之间的体积和性能相差较大，甚至还可能造成所述第一区I中相邻的所述上拉源漏掺杂层104之间短接的问题，进而影响最终形成的半导体结构的性能。
在此基础上，本发明提供一种半导体结构及其形成方法，通过在所述基底的第一区上形成一个或多个所述辅助鳍部，以此提升所述基底第一区上的器件密度，在后续形成所述上拉源漏掺杂层时，降低所述上拉源漏掺杂层的形成空间，使得形成的所述上拉源漏掺杂层的体积减小，进而使得所述上拉源漏掺杂层与其他区域的源漏掺杂层的体积与性能趋于一致，同时也避免相邻的上拉源漏掺杂层形成短接，提升最终形成的半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图3至图14是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图3，提供基底200，所述基底200包括第一区I。
在本实施例中，所述基底200的材料采用单晶硅。在其他实施例中，所述基底还可以为多晶硅或非晶硅。所述基底的材料还可以为锗、锗化硅、砷化镓等半导体材料。
所述基底200还包括第二区II，所述第二区II与所述第一区I相邻，所述第一区I的面积大于所述第二区II的面积。
在本实施例中，所述第二区II为两个，所述第一区I位于两个所述第二区II之间。在后续的制程中，分别在所述第一区I和所述第二区II上形成不同类型与功能的晶体管，各晶体管之间进行电学连接，进而形成完整的静态随机存储器。
请参考图4和图5，图5是图4中沿B-B线截面示意图，在所述基底200的第一区I上形成多个平行排布的上拉鳍部201。
在后续的制程中，所述上拉鳍部201用于形成上拉晶体管PU。
在本实施例中，所述上拉鳍部201的形成方法包括：在所述基底200上形成鳍部材料层(未图示)；在所述鳍部材料层上形成图形化层(未图示)，所述图形化层暴露出所述鳍部材料层的部分顶部表面；以所述图形化层为掩膜刻蚀所述鳍部材料层，形成所述上拉鳍部201。
在本实施例中，所述上拉鳍部201的材料为单晶硅。在其它实施例中，所述上拉鳍部的材料还可以为单晶锗硅或者其它半导体材料。
在本实施例中，还包括：在所述基底200第二区II上形成若干下拉鳍部202；在所述基底200第二区II上形成若干传输鳍部203，所述下拉鳍部202和所述传输鳍部203平行排布，且所述下拉鳍部202和所述传输鳍部203与所述上拉鳍部201的延伸方向相同。
在后续的制程中，所述下拉鳍部202用于形成下拉晶体管PD；所述传输鳍部203用于形成传输晶体管PG。
在本实施例中，所述下拉鳍部202和所述传输鳍部203以及所述上拉鳍部201同时形成，通过以所述图形化层为掩膜刻蚀所述鳍部材料层，形成所述下拉鳍部202和所述传输鳍部203。
在本实施例中，所述下拉鳍部202的材料为单晶硅。在其它实施例中，所述下拉鳍部的材料还可以为单晶锗硅或者其它半导体材料。
在本实施例中，所述传输鳍部203的材料为单晶硅。在其它实施例中，所述传输鳍部的材料还可以为单晶锗硅或者其它半导体材料。
请参考图6，图6与图5的视图方向一致，在所述基底200的第一区I上形成一个或多个辅助鳍部204，所述辅助鳍部204和所述上拉鳍部201的延伸方向相同。
通过在所述基底200的第一区I上形成一个或多个所述辅助鳍部204，以此提升所述基底200第一区I上的器件密度，在后续形成所述上拉源漏掺杂层时，降低所述上拉源漏掺杂层的形成空间，使得形成的所述上拉源漏掺杂层的体积减小，进而使得所述上拉源漏掺杂层与其他区域的源漏掺杂层的体积与性能趋于一致，同时也避免相邻的上拉源漏掺杂层形成短接，提升最终形成的半导体结构的电学性能。
在本实施例中，所述辅助鳍部204与所述上拉鳍部201也同时形成，通过以所述图形化层为掩膜刻蚀所述鳍部材料层，形成所述辅助鳍部204。利用一次图形化工艺同时形成所述辅助鳍部204、下拉鳍部202、传输鳍部203以及上拉鳍部201，能够有效减少工艺制程，提高生产效率。
在本实施例中，所述辅助鳍部204的材料为单晶硅。在其它实施例中，所述辅助鳍部的材料还可以为单晶锗硅或者其它半导体材料。
请参考图7，在所述基底200上形成隔离结构205，所述隔离结构205覆盖所述上拉鳍部201和所述辅助鳍部204的部分侧壁表面。
在本实施例中，所述隔离结构205具体还覆盖所述下拉鳍部202和所述传输鳍部203的部分侧壁表面。
在本实施例中，所述隔离结构205的形成方法包括：在所述基底200上形成初始隔离结构(未图示)，所述初始隔离结构覆盖所述上拉鳍部201、辅助鳍部204、下拉鳍部202和传输鳍部203；对所述初始隔离结构进行平坦化处理，直至暴露出所述上拉鳍部201、辅助鳍部204、下拉鳍部202和传输鳍部203的顶部表面为止；刻蚀所述初始隔离结构，形成所述隔离结构205，所述隔离结构205的顶部表面低于所述上拉鳍部201、辅助鳍部204、下拉鳍部202和传输鳍部203的顶部表面。
在本实施例中，所述隔离结构205的材料为氧化硅；在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5，且小于3.9)和超低K介质材料中的一种或多种组合。
请参考图8和图9，图9是图8中沿C-C线截面示意图，在所述基底200第一区I上形成若干上拉栅极结构206，所述上拉栅极结构206横跨所述上拉鳍部201，且所述上拉栅极结构206覆盖所述上拉鳍部201的部分侧壁和顶部表面。
在本实施例中，还包括：在所述基底200第二区II上形成若干下拉栅极结构207；所述下拉栅极结构207横跨所述下拉鳍部202，且所述下拉栅极结构207覆盖所述下拉鳍部202的部分侧壁和顶部表面；在所述基底200第二区II上形成若干传输栅极结构208，所述传输栅极结构208横跨所述传输鳍部203，且所述传输栅极结构208覆盖所述传输鳍部203的部分侧壁和顶部表面。
请参考图10，图10与图9的视图方向一致，在所述上拉鳍部201内形成上拉源漏掺杂层209。
在本实施例中，所述上拉源漏掺杂层209的形成方法包括：以所述上拉栅极结构206为掩膜刻蚀所述上拉鳍部201，在所述上拉栅极结构206两侧的上拉鳍部201内形成上拉源漏开口(未图示)；采用外延生长工艺在所述上拉源漏开口中形成上拉外延层；在所述外延生长过程中对所述上拉外延层进行原位离子掺杂，形成所述上拉源漏掺杂层209。
通过所述上拉鳍部201、上拉栅极结构206以及上拉源漏掺杂层209形成所述上拉晶体管PU。
在本实施例中，还包括：在所述下拉栅极结构207两侧的所述下拉鳍部202内形成下拉源漏掺杂层210；在所述传输栅极结构208两侧的所述传输鳍部203内形成传输源漏掺杂层211。
通过所述下拉鳍部202、下拉栅极结构207以及下拉源漏掺杂层210形成所述下拉晶体管PD；通过所述传输鳍部203、传输栅极结构208以及传输源漏掺杂层211形成所述传输晶体管PG。
请参考图11，在所述辅助鳍部204内形成辅助源漏掺杂层212。
在本实施例中，所述辅助源漏掺杂层212、上拉源漏掺杂层209、下拉源漏掺杂层210以及传输源漏掺杂层211均同时形成，通过一次制程形成所述辅助源漏掺杂层212、上拉源漏掺杂层209、下拉源漏掺杂层210以及传输源漏掺杂层211能够有效减少制程工序，提升生产效率。
请参考图12，在形成所述辅助源漏掺杂层212之后，去除所述辅助源漏掺杂层212。
由于在静态随机存储器的电路设计中没有所述辅助源漏掺杂层212，因此在形成所述辅助源漏掺杂层212之后，需要将所述辅助源漏掺杂层212进行去除。
请参考图13，在所述基底200上形成介质层213，所述介质层213覆盖所述上拉鳍部201、辅助鳍部204和上拉源漏掺杂层209。
在本实施例中，所述介质层213具体还覆盖所述下拉鳍部202、传输鳍部203、下拉源漏掺杂层210以及传输源漏掺杂层211。
所述介质层213的材料包括氧化硅、低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)；在本实施例中，所述介质层213的材料采用氧化硅。
请参考图14，在所述介质层213上形成导电结构214，所述导电结构214连接所述上拉源漏掺杂层209、下拉源漏掺杂层210以及传输源漏掺杂层211。
依据所述静态随机存储器的电学要求，通过所述导电结构将所述上拉源漏掺杂层209、下拉源漏掺杂层210以及传输源漏掺杂层211进行电学连接。
所述导电结构214的材料包括铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。在本实施例中，所述导电结构214的材料采用铜。
相应的，本实施例还提供了一种半导体结构，请继续参考图14，包括：基底200，所述基底200包括第一区I；位于所述基底200第一区I上的多个平行排布的上拉鳍部201；位于基底200第一区I上的一个或多个辅助鳍部204，所述辅助鳍部204和所述上拉鳍部201的延伸方向相同；位于所述上拉鳍部201内的上拉源漏掺杂层209。
在本实施例中，所述基底200还包括第二区II，所述第二区II与所述第一区I相邻。
在本实施例中，还包括：位于所述基底200第二区II上的若干下拉鳍部202；位于所述基底200第二区II上的若干传输鳍部203，所述下拉鳍部202和所述传输鳍部203平行排布，且所述下拉鳍部202和所述传输鳍部203与所述上拉鳍部201的延伸方向相同。
在本实施例中，还包括：位于所述基底200上的隔离结构205，所述隔离结构205覆盖所述上拉鳍部201和所述辅助鳍部204的部分侧壁表面。
在本实施例中，还包括：位于所述基底200第一区I上的若干上拉栅极结构206，所述上拉栅极结构206横跨所述上拉鳍部201，且所述上拉栅极结构206覆盖所述上拉鳍部201的部分侧壁和顶部表面；位于所述上拉栅极结构206两侧的所述上拉鳍部201内的所述上拉源漏掺杂层209。
在本实施例中，还包括：位于所述基底200第二区II上的若干下拉栅极结构207，所述下拉栅极结构207横跨所述下拉鳍部202，且所述下拉栅极结构207覆盖所述下拉鳍部202的部分侧壁和顶部表面；位于所述基底200第二区II上的若干传输栅极结构208，所述传输栅极结构208横跨所述传输鳍部203，且所述传输栅极结构208覆盖所述传输鳍部203的部分侧壁和顶部表面。
在本实施例中，还包括：位于所述下拉栅极结构207两侧的所述下拉鳍部202内的下拉源漏掺杂层210；位于所述传输栅极结构208两侧的所述传输鳍部203内的传输源漏掺杂层211。
在本实施例中，还包括：位于所述基底200上的介质层213，所述介质层213覆盖所述上拉源漏掺杂层209、下拉源漏掺杂层210以及传输源漏掺杂层211。
在本实施例中，还包括：位于所述介质层213内的导电结构214，所述导电结构214连接所述上拉源漏掺杂层209、下拉源漏掺杂层210以及传输源漏掺杂层211。
图15至图16是本发明另一实施例的一种半导体结构的形成过程的结构示意图。本实施例是在上述实施例的基础上继续对半导体结构的形成方法进行说明，本实施例和上述实施例的不同点在于，在所述辅助鳍部204内形成辅助源漏掺杂层212之后(如图12所示)，保留所述源漏掺杂层212。以下将结合附图进行具体说明。
请参考图15，在所述基底200上形成介质层213，所述介质层213覆盖所述上拉源漏掺杂层209、辅助源漏掺杂层212、下拉源漏掺杂层210以及传输源漏掺杂层211。
根据静态随机存储器电学结构的设计要求，所述基底200的第一区I与第二区II的相邻源漏掺杂层之间是需要进行电学连接的，因此可以保留形成的辅助鳍部204与辅助源漏掺杂层212，进而减少制程步骤，提升生产效率。
在本实施例中，所述介质层213具体还覆盖所述下拉鳍部202、传输鳍部203、下拉源漏掺杂层210以及传输源漏掺杂层211。
所述介质层213的材料包括氧化硅、低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)；在本实施例中，所述介质层213的材料采用氧化硅。
请参考图16，在所述介质层213上形成导电结构214，所述导电结构214连接所述上拉源漏掺杂层209、辅助源漏掺杂层212、下拉源漏掺杂层210以及传输源漏掺杂层211。
依据所述静态随机存储器的电学要求，通过所述导电结构214将所述上拉源漏掺杂层209、辅助源漏掺杂层212、下拉源漏掺杂层210以及传输源漏掺杂层211进行电学连接。
所述导电结构214的材料包括铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。在本实施例中，所述导电结构214的材料采用铜。
相应的，本实施例还提供了一种半导体结构，请继续参考图16，包括：基底200，所述基底200包括第一区I；位于所述基底200第一区I上的多个平行排布的上拉鳍部201；位于基底200第一区I上的一个或多个辅助鳍部204，所述辅助鳍部204和所述上拉鳍部201的延伸方向相同；位于所述上拉鳍部201内的上拉源漏掺杂层209；位于所述辅助鳍部204内的辅助源漏掺杂层212。
在本实施例中，还包括：位于所述基底200上的介质层213，所述介质层213覆盖所述上拉源漏掺杂层209、辅助源漏掺杂层212、下拉源漏掺杂层210以及传输源漏掺杂层211。
在本实施例中，还包括：位于所述介质层213内的导电结构214，所述导电结构214连接所述上拉源漏掺杂层209、辅助源漏掺杂层212、下拉源漏掺杂层210以及传输源漏掺杂层211。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (26)

1.一种半导体结构，其特征在于，包括：
基底；
位于所述基底上的多个平行排布的上拉鳍部；
位于基底上的一个或多个辅助鳍部，所述辅助鳍部和所述上拉鳍部的延伸方向相同；
位于所述上拉鳍部内的上拉源漏掺杂层。
2.如权利要求1所述半导体结构，其特征在于，所述基底包括第一区，所述上拉鳍部和所述辅助鳍部位于所述基底的第一区上。
3.如权利要求2所述半导体结构，其特征在于，所述基底还包括第二区，所述第二区与所述第一区相邻。
4.如权利要求3所述半导体结构，其特征在于，还包括：位于所述基底第二区上的若干下拉鳍部；位于所述基底第二区上的若干传输鳍部，所述下拉鳍部和所述传输鳍部平行排布，且所述下拉鳍部和所述传输鳍部与所述上拉鳍部的延伸方向相同。
5.如权利要求1所述半导体结构，其特征在于，还包括：位于所述基底上的隔离结构，所述隔离结构覆盖所述上拉鳍部和所述辅助鳍部的部分侧壁表面。
6.如权利要求2所述半导体结构，其特征在于，还包括：位于所述基底第一区上的若干上拉栅极结构，所述上拉栅极结构横跨所述上拉鳍部，且所述上拉栅极结构覆盖所述上拉鳍部的部分侧壁和顶部表面；所述上拉源漏掺杂层位于所述上拉栅极结构两侧的所述上拉鳍部内。
7.如权利要求4所述半导体结构，其特征在于，还包括：位于所述基底第二区上的若干下拉栅极结构，所述下拉栅极结构横跨所述下拉鳍部，且所述下拉栅极结构覆盖所述下拉鳍部的部分侧壁和顶部表面；位于所述基底第二区上的若干传输栅极结构，所述传输栅极结构横跨所述传输鳍部，且所述传输栅极结构覆盖所述传输鳍部的部分侧壁和顶部表面。
8.如权利要求7所述半导体结构，其特征在于，还包括：位于所述下拉栅极结构两侧的所述下拉鳍部内的下拉源漏掺杂层；位于所述传输栅极结构两侧的所述传输鳍部内的传输源漏掺杂层。
9.如权利要求8所述半导体结构，其特征在于，还包括：位于所述辅助鳍部内的辅助源漏掺杂层。
10.如权利要求9所述半导体结构，其特征在于，还包括：位于所述基底上的介质层，所述介质层覆盖所述上拉源漏掺杂层、辅助源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
11.如权利要求10所述半导体结构，其特征在于，还包括：位于所述介质层内的导电结构，所述导电结构连接所述上拉源漏掺杂层、辅助源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
12.如权利要求8所述半导体结构，其特征在于，还包括：位于所述基底上的介质层，所述介质层覆盖所述上拉源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
13.如权利要求12所述半导体结构，其特征在于，还包括：位于所述介质层内的导电结构，所述导电结构连接所述上拉源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
14.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成多个平行排布的上拉鳍部；
在所述基底上形成一个或多个辅助鳍部，所述辅助鳍部和所述上拉鳍部的延伸方向相同；
在所述上拉鳍部内形成上拉源漏掺杂层；
在所述辅助鳍部内形成辅助源漏掺杂层。
15.如权利要求14所述半导体结构的形成方法，其特征在于，所述基底包括第一区，所述上拉鳍部和所述辅助鳍部位于所述基底的第一区上。
16.如权利要求15所述半导体结构的形成方法，其特征在于，所述基底还包括第二区，所述第二区与所述第一区相邻。
17.如权利要求16所述半导体结构的形成方法，其特征在于，还包括：在所述基底第二区上形成若干下拉鳍部；在所述基底第二区上形成若干传输鳍部，所述下拉鳍部和所述传输鳍部平行排布，且所述下拉鳍部和所述传输鳍部与所述上拉鳍部的延伸方向相同。
18.如权利要求14所述半导体结构的形成方法，其特征在于，还包括：在所述基底上形成隔离结构，所述隔离结构覆盖所述上拉鳍部和所述辅助鳍部的部分侧壁表面。
19.如权利要求15所述半导体结构的形成方法，其特征在于，还包括：在所述基底第一区上形成若干上拉栅极结构，所述上拉栅极结构横跨所述上拉鳍部，且所述上拉栅极结构覆盖所述上拉鳍部的部分侧壁和顶部表面；在所述上拉栅极结构两侧的上拉鳍部内形成所述上拉源漏掺杂层。
20.如权利要求17所述半导体结构的形成方法，其特征在于，还包括：在所述基底第二区上形成若干下拉栅极结构；所述下拉栅极结构横跨所述下拉鳍部，且所述下拉栅极结构覆盖所述下拉鳍部的部分侧壁和顶部表面；在所述基底第二区上形成若干传输栅极结构，所述传输栅极结构横跨所述传输鳍部，且所述传输栅极结构覆盖所述传输鳍部的部分侧壁和顶部表面。
21.如权利要求20所述半导体结构的形成方法，其特征在于，还包括：在所述下拉栅极结构两侧的所述下拉鳍部内形成下拉源漏掺杂层；在所述传输栅极结构两侧的所述传输鳍部内形成传输源漏掺杂层。
22.如权利要求21所述半导体结构的形成方法，其特征在于，还包括：在所述基底上形成介质层，所述介质层覆盖所述上拉源漏掺杂层、辅助源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
23.如权利要求22所述半导体结构的形成方法，其特征在于，还包括：在所述介质层上形成导电结构，所述导电结构连接所述上拉源漏掺杂层、辅助源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
24.如权利要求21所述半导体结构的形成方法，其特征在于，在形成所述辅助源漏掺杂层之后，还包括：去除所述辅助源漏掺杂层。
25.如权利要求24所述半导体结构的形成方法，其特征在于，还包括：在所述基底上形成介质层，所述介质层覆盖所述上拉鳍部、辅助鳍部和上拉源漏掺杂层。
26.如权利要求25所述半导体结构的形成方法，其特征在于，还包括：在所述介质层上形成导电结构，所述导电结构连接所述上拉源漏掺杂层、下拉源漏掺杂层以及传输源漏掺杂层。
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