CN110783338A - 集成电路 - Google Patents

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Abstract

集成电路。一种静态随机存取记忆体单元包含第一至第五介电鳍片，其沿第一方向依序设置并以第二方向为长度方向，第一及第五介电鳍片定义静态随机存取记忆体单元的两边缘；第一N型半导体鳍片，设置于第一及第二介电鳍片之间；第二N型半导体鳍片，设置于第四及第五介电鳍片之间；第一P型半导体鳍片，设置于第二及第三介电鳍片之间；第二P型半导体鳍片，设置于第三及第四介电鳍片之间，每个第一及第二N型半导体鳍片以及每个第一及第二P型半导体鳍片以第二方向为长度方向；以及栅极结构，以第一方向为长度方向设置，栅极结构接合一或多个介电鳍片。

Description

集成电路
技术领域
本揭露是关于一种集成电路。
背景技术
半导体集成电路(integrated circuit；IC)工业历经了指数性成长。在集成电路材料与设计方面的科技进步，造成了各世代的集成电路相较于前个世代具有更小以及更复杂的电路。在集成电路的演变过程中，功能性密度(例如每个晶片区域的内连接装置的数量)逐渐增加，同时其几何尺寸(例如制程所能产生的最小元件(或线))逐渐降低。此尺寸降低的程序有益于增加产能效率以及降低相关成本。尺寸的降低也增加集成电路的处理以及制造的复杂性，为了实现这些优点，在集成电路的处理以及制造方面也需要相应的发展。
举例而言，在鳍式场效晶体管(fin-like field effect transistor；FinFET)制造过程中，面临的挑战是如何在提供装置(例如静态随机存取记忆体(static randomaccess memory；SRAM)单元)高电路性能时，达到提升鳍片密度且降低鳍片尺寸的需求。在许多例子中，鳍片尺寸的降低可能会导致许多问题，例如增加的源极/漏极接触电阻以及耦合电容，这些问题在许多方面对SRAM单元中装置的效能造成负面影响。据此，鳍式场效晶体管的制程在这些方面极待改善。
发明内容
于部分实施方式中，一种集成电路(integrated circuit；IC)包括具有第一、第二、第三、第四和第五介电鳍片的SRAM单元，所述第一、第二、第三、第四和第五介电鳍片沿着第一方向以此顺序设置并且沿着第二方向作为长度方向定向，其中第一和第五介电鳍片定义SRAM单元的两个侧边；第一N型半导体鳍片，设置在第一和第二介电鳍片之间；第二N型半导体鳍片，设置在第四和第五介电鳍片之间；第一P型半导体鳍片，设置在第二和第三介电鳍片之间；第二P型半导体鳍片，设置在第三和第四介电鳍片之间，其中每一第一和第二N型半导体鳍片中以及每一第一和第二P型半导体鳍鳍片沿第二方向作为长度方向定向；栅极结构沿第一方向作为长度方向定向，其中栅极结构与一个或多个介电鳍片接合。
附图说明
从以下详细叙述并搭配附图检阅，可理解本揭露的态样。应注意到，各种特征并未以产业上实务标准的比例绘制。事实上，为了清楚讨论，这些各种特征的尺寸可以任意地增加或减少。
图1为根据本揭露的部分实施方式中半导体装置的布局的示意图；
图2为根据本揭露的部分实施方式中图1的半导体装置的一部分的上视图；
图3为根据本揭露的部分实施方式中图2的半导体装置的该部分沿图2的线A-A’的剖面图；
图4A至4C为根据本揭露的部分实施方式中图2的半导体装置的该部分沿图2的线B-B’的剖面图；
图5为根据本揭露的部分实施方式中图2至4C的半导体装置的该部分的示意图；
图6为根据本揭露的部分实施方式中半导体装置的一部分的上视图；
图7及8分别为根据本揭露的部分实施方式中图6的半导体装置的该部分沿图6的线A-A’及B-B’的剖面图；
图9为根据本揭露的部分实施方式中半导体装置的一部分的上视图；
图10及11分别为根据本揭露的部分实施方式中图9的半导体装置的该部分沿图9的线A-A’及B-B’的剖面图。
具体实施方式
本揭露以下提供多个不同的实施方式或实施例，以实施本揭露的不同特征。以下描述元件及布设的特定实施例，以简化本揭露。这些当然仅为实施例而非意图限制本揭露。举例而言，以下叙述中，“在第二特征上形成第一特征”可包含第一与第二特征直接接触的实施方式，也可包含在第一与第二特征之间有其他特征，而使第一与第二特征不直接接触的实施方式。此外，在各种实施例中，本揭露可重复标号以及/或字母，以达到简化并清楚说明的目的，此重复本身并不限定各种实施方式以及/或配置的关系。
更甚者，空间相对用语，例如“在…下面”、“低于”、“较低”、“在…上方”、“较高”等，可用以便于描述附图中一元件或特征与另一元件或特征的关系。除了附图中所绘示的方位之外，这些空间相对用语还意图涵盖元件在使用或运作时的不同方位。这些装置可被别样地定向(转90度或至其他方位)，且使用的这些空间相对用语可对应着同样地解读。更甚者，当数值或数值范围以“大约”、“约”等相似用语描述时，此用语意图涵盖在包含该数值的一合理范围内的多个数值，举例而言，在该数值的+/-10％内或其他该领域技术人员已知的容许值。举例而言，该用语“大约5纳米”包含4.5纳米至5.5纳米的尺寸范围。
本揭露大致是关于半导体装置及其形成方法。具体而言，本揭露是关于鳍式绝缘结构。
随着提升装置密度的需求逐渐上升，在维持良好的装置性能的同时符合这些需求，存在许多挑战。举例而言，高装置密度与整合表示在每一单位晶圆区域上有更多的鳍式场效晶体管(因此更多鳍片)。这会促使相邻的鳍式场效晶体管的鳍对鳍间距(fin-to-finspacing)窄化。此窄化的鳍对鳍间距会限制相邻的源极/漏极磊晶特征的成长，以防止源极/漏极特征意外短路。当源极/漏极磊晶特征变得更小时，源极/漏极接触的着陆面积也逐渐减小，因而提升了源极/漏极接触电阻。本揭露提供鳍式场效晶体管的静态随机存取记忆体结构以及其形成方法，包含设置于相邻的半导体鳍片之间的介电鳍片(或者也称为虚设鳍片)，其至少用以增加源极/漏极特征的成长空间，进而可提升源极/漏极接触的着陆面积。
根据本揭露的各种态样，各种搭配的附图(图1至11)展示了各个实施方式中的半导体装置的一部分(例如100A、100B以及100C)的上视图以及侧视图。装置(或结构)100是用于说明目的，而非必限制本揭露的实施方式的晶体管数量、区域数量或其他结构或区域的配置。更甚者，装置100A、100B以及100C可分别为集成电路或其一部分，其可包含静态随机存取记忆体(static random access memory；SRAM)以及/或标准逻辑电路、被动元件(例如电阻、电容以及电感)以及主动元件(例如P型场效晶体管、N型场效晶体管、多栅极场效晶体管如鳍式场效晶体管(fin field effect transistor；FinFET)以及栅极全环场效晶体管)、金属氧化物半导体晶体管(metal-oxide semiconductor field effect transistor；MOSFET)、互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor；CMOS)晶体管、双极性晶体管(bipolar transistor)、高电压晶体管、高频晶体管、其他记忆体单元以及其组合。在此描绘的许多实施方式中，装置100A、100B以及100C分别为SRAM单元的一部分。
图1为装置100A的布局的示意图，其中装置100A包含多个单元(或装置)，例如单元101a、101b、101c以及101d，单元101a、101b、101c以及101d的多个部分形成装置100内(或在其基板中，例如图2的基板102)的主动区或井，例如主动区104P以及104N。主动区104P是p型导电型态(例如掺杂p型掺杂物，例如硼)，且适合用于形成n型金属氧化物半导体晶体管(例如n型鳍式场效晶体管)。主动区104N是n型导电型态(例如掺杂n型掺杂物，如磷或砷)，且适合用于形成p型金属氧化物半导体晶体管(例如p型鳍式场效晶体管)。如以下详细讨论的，每个单元101a、101b、101c以及101d包含多个p型导电型态的半导体鳍片(例如在主动区104P内)，其适合用于形成n型鳍式场效晶体管，以及多个n型导电型态的半导体鳍片(例如在主动区104N内)，其适合用于形成p型鳍式场效晶体管，以构成一或多个互补式金氧半场效晶体管(complementary metal-oxide-semiconductor field effect transistor；CMOSFETs)于其中。在许多实施方式中，每个单元101a、101b、101c以及101d由以X方向为长度方向且以Y方向为宽度方向的区域所定义。以下参照第2图详细讨论单元101a、101b、101c以及101d的结构。
图2为装置100的实施方式100A的上视图。图3为沿图2的线A-A’(例如，经由栅极结构118)的装置100A的剖面图，图4A至4C为沿图2的线B-B’(例如经由源极/漏极接触120a)的装置100A的剖面图。同时参照图2至图4C，装置100包含基板102以及形成于基板102上的单元101a、101b、101c以及101d。如以上参照图1的讨论，单元101a、101b、101c以及101d形成多个主动区104P以及104N，用以分别提供n型鳍式场效晶体管以及p型鳍式场效晶体管。
参照图2，单元101a、101b、101c以及101d沿着Y方向的边界由介电鳍片114c所定义。换句话说，沿着X方向，介电鳍片114c将相邻的单元(例如单元101b以及101c或单元101a以及101d)与另一个分隔开来。多个介电鳍片114c以Y方向为长度方向，且沿着X方向彼此分隔开来。相邻的两个介电鳍片114c的距离因而沿着X方向定义每个单元101a、101b、101c以及101d的单元间距103。
单元101a、101b、101c以及101d共同形成2乘2的网格，单元101a、101b、101c以及101d相对彼此展现了镜像对称以及/或旋转对称。举例而言，以单元101a为参考基准(在图1与2中标记为“Cell-R0”)，单元101b的布局(标记为“Cell-Mx”)是单元101a的布局对于X方向的镜射影像。相似地，单元101c的布局是单元101b的布局对于Y方向的镜射影像，且单元101d的布局(标记为“Cell-My”)是单元101a的布局对于Y方向的镜射影像。换句话说，单元101c(标记为“Cell-R180”)是以该网格的几何中心105旋转180度而对称于单元101a的布局，其中该网格的几何中心105是定义为对分沿Y方向排列的该长方形网格的虚拟线以及对分沿X方向排列的该长方形网格的虚拟线的交错点。如图2所示，对分沿Y方向排列的该长方形网格的虚拟线在单元边界与介电鳍片114c的一者交会。
同时参照图2至图4C，装置100还包含多个p型导电型态的半导体鳍片110(或者也称为n型金属氧化物半导体(NMOS)鳍片)，多个n型导电型态的半导体鳍片112(或者也称为p型金属氧化物半导体(PMOS)鳍片)，且多个介电鳍片114a以及114b与半导体鳍片110以及112混杂。半导体鳍片110以及112与介电鳍片114a以及114b是以Y方向为长度方向，且彼此沿X方向分隔开来。介电鳍片114a是设置于不同导电型态的半导体鳍片之间(例如在半导体鳍片110以及半导体鳍片112之间)，介电鳍片114b是设置于两个半导体鳍片112之间，且介电鳍片114c是设置于两个半导体鳍片110之间。因此，介电鳍片114a、114b以及114c是用以增加相邻的两个半导体鳍片110以及112的鳍对鳍间距。于部分实施方式中，装置100A可以省略介电鳍片114b。在许多实施方式中，半导体鳍片110以及112与介电鳍片114a以及114b沿着Y方向连续地延伸而经过Y方向上的多个单元；本揭露不以此配置为限制。在描绘的实施方式中，每个单元(例如单元101a)包含两个半导体鳍片110以及两个半导体鳍片112，其与两个介电鳍片114a以及一个介电鳍片114b混杂，而沿着Y方向的介电鳍片114c定义单元的边界。
参照图3至图4C，装置100A还包含隔离结构106，设置于基板102上。半导体鳍片110以及112与介电鳍片114a以及114b部分嵌设于隔离结构106内。参照图2与图3，装置100A还包含多个栅极结构118，沿X方向为长度方向，且彼此沿Y方向分隔开来。栅极结构118可接合每个单元中的半导体鳍片110以及112以形成多种鳍式场效晶体管，其将于后续详细描述。更甚者，栅极结构118可接合设置于半导体鳍片110以及112之间的一或多个介电鳍片114a、114b以及114c。于部分实施方式中，栅极结构118可以是高介电/金属结构。装置100A更可包含位于栅极结构118的多个侧壁上的多个栅极间隙物(未绘示)。介电鳍片114a、114b以及114c的配置于后续以装置100A分别沿着栅极结构118以及沿着源极/漏极接触120a的剖面图描述。
参照图2与图3，沿着X方向，每个介电鳍片114a具有宽度130a，每个介电鳍片114b具有宽度130b，且每个介电鳍片114c具有宽度130c。于部分实施方式中，宽度130a、130b以及130c实质相同。在另一些实施方式中，宽度130c大于宽度130a与宽度130b，例如宽度130c以至少10％的比例大于宽度130a与宽度130b。此宽度的增加用以容纳位于指定的介电鳍片114c的每侧的半导体鳍片110之间更大的分隔距离，以增进半导体鳍片110之间的隔离并增加后续的源极/漏极接触的着陆面积。在范例性的实施方式中，各宽度130a、130b以及130c位于大约1纳米至大约40纳米的范围内。
继续参考图2与图3，介电鳍片114a、114b以及114c可以或可以不设置于一或多个栅极结构118的下方(例如介电鳍片114a、114b以及114c接合一或多个栅极结构118)。举例而言，如图3所示，介电鳍片114c是不设置于栅极结构118的下方，而介电鳍片114a与114b是设置于栅极结构118的下方。在范例性的实施方式中，每个介电鳍片114a的高度132a与每个介电鳍片114b的高度132b实质相同，且每个介电鳍片114c的高度132c小于高度132a与高度132b。此高度差异可能是因为部分的介电鳍片114c处于一位置，在先前的制程(例如切断金属栅极(cut metal gate；CMG)制程)中，栅极结构118在该位置被截断，而使介电鳍片114c的高度缩短。当然，本揭露也提供实施方式，其中部分的介电鳍片114a以及/或介电鳍片114b不位于一或多个栅极结构118的下方，而分别具有缩短的高度132a以及/或高度132b。
同时参照图2以及4A至4C，装置100A还包含源极/漏极磊晶特征122以及124，分别设置于半导体鳍片110与112上。源极/漏极磊晶特征122以及124是位于各个栅极结构118的相对两侧。于本实施方式中，源极/漏极磊晶特征122以及124是分别掺杂n型掺杂物以及p型掺杂物。相邻的源极/漏极磊晶特征122以及124由介电鳍片114a、114b以及114c分隔开来。
继续一同参照图2以及4A至4C，装置100A还包含多个源极/漏极接触120a、120b、120c以及120d以X方向为其长度方向。每个源极/漏极接触120a设置于源极/漏极磊晶特征122之一、源极/漏极磊晶特征124之一以及位于其中的介电鳍片114a、114b以及114c之一上。每个源极/漏极接触120b设置于源极/漏极磊晶特征122之一以及介电鳍片114a之一上。每个源极/漏极接触120c设置于源极/漏极磊晶特征124之一以及介电鳍片114b之一上。每个源极/漏极接触120d位于两个源极/漏极磊晶特征122上。照图4A至4C的剖面图中，每个源极/漏极接触120a、120b、120c以及120d实际接触介电鳍片114a、114b以及114c之一的上表面。于许多实施方式中，装置100A的每个单元(例如101a)包含至少两个沿X方向设置的完整源极/漏极接触120a，以及沿着X方向设置且与源极/漏极接触120a于Y方向分隔开来的部分的源极/漏极接触120b、120c以及120d。于许多实施方式中，源极/漏极接触120a沿着X方向的长度大于每个源极/漏极接触120b以及120c的长度。
参照图4A与4B，介电鳍片114a接合源极/漏极接触120a，介电鳍片114a的高度132a至少与每个源极/漏极磊晶特征122以及124在其最宽部分(例如磊晶成长边缘)的高度134相同，而能防止相邻的源极/漏极磊晶特征122以及124结合在一起。于范例性的实施方式中，介电鳍片114a的上表面与设置于介电鳍片114a相对两侧的源极/漏极磊晶特征122以及124的最宽部分齐平。在另一些实施方式中，参照图4C，高度132a低于高度134，而使介电鳍片114a的上表面(或每个源极/漏极接触特征120a的下表面)低于源极/漏极磊晶特征122以及124的最宽部分。这可能是在较早的蚀刻制程(用以形成接触孔以供源极/漏极接触120a)中使部分的介电鳍片114a凹陷的结果。值得注意的是，此凹陷让源极/漏极接触120a接触源极/漏极磊晶特征122以及124的上表面以及侧壁，因而降低源极/漏极接触120a与源极/漏极磊晶特征122以及124之间的接触电阻。在部分实施方式中，如图4A所述，每个介电鳍片114a与114b以距离138分隔于源极/漏极磊晶特征122以及124的最宽部分，其中距离138大于零。在另一些实施方式中，如图4B所示，每个介电鳍片114a与114b实质接触源极/漏极磊晶特征122以及124的最宽部分，而使距离138降为零。更甚者，参照图4A至4C，未设置于源极/漏极接触120a下的介电鳍片的高度(例如介电鳍片114c与114b的各别高度132c与132b)可不同于设置于源极/漏极接触120a下的介电鳍片的高度(例如介电鳍片114a的高度132a)。或者，他们可以是彼此相似的。举例而言，如图4A至图4C所示，高度132a可高于、低于或相同于(例如介电鳍片114a的上表面齐平于介电鳍片114c的上表面)高度132b或132c。
值得注意的是，由于介电鳍片114a、114b以及114c的存在，源极/漏极磊晶特征122以及124有充足的空间磊晶成长至最大或将近最大的体积，以改善所形成的鳍式场效晶体管中的应力。此外，源极/漏极磊晶特征122以及124的增大体积的磊晶成长增加了源极/漏极接触特征120a、120b、120c以及120d着陆面积，进而降低装置100A的接触电阻。相反地，如果没有介电鳍片114a、114b以及114c，源极/漏极磊晶特征122以及124可能只能磊晶成长到一个小于最大体积的体积，而有损装置的性能表现。
参照图2、3以及5，每个单元(例如单元101a)包含两个下拉(pull-down；PD)鳍式场效晶体管152与154、两个上拉(pull up；PU)鳍式场效晶体管156与158以及两个传输门(pass-gate；PG)鳍式场效晶体管160与162。相邻的下拉、上拉以及传输门鳍式场效晶体管沿着X方向由介电鳍片114a、114b以及114c分隔开来。下拉鳍式场效晶体管152与154以及传输门鳍式场效晶体管160与162是n型场效晶体管，其由部分的栅极结构118接合位于主动区104P的p型鳍片110而提供。上拉鳍式场效晶体管156与158是p型场效晶体管，其由部分的栅极结构118接合位于主动区104N的n型鳍片112而提供。在许多实施方式中，下拉鳍式场效晶体管152与154以及上拉鳍式场效晶体管156与158是用以提供二个交叉耦合反相器(cross-coupled inverter)作为资料储存装置，而传输门鳍式场效晶体管160与162是用以提供用以读写资料的控制单元。参照图5，每个单元可还包含CVss线164以及166、CVdd线165、位线(bit line)168、位线条(bit-line bar)170以及字符线(word line)172。在所述的实施方式中，装置100A包含多个单鳍(single-fin)的鳍式场效晶体管。换句话说，每个鳍式场效晶体管包含单个半导体鳍片110或单个半导体鳍片112。如以下讨论，本揭露并不以此配置为限。
图6为根据本揭露的另一些实施方式的装置100B的上视图。图7为装置100B沿图6的线A-A’(例如经由栅极结构118)的剖面图，图8为装置100B沿图6的线B-B’(例如经由源极/漏极接触120a)的剖面图。于本实施方式的装置100B实质相同于图1至图5的装置100A，除了装置100B包含多重鳍(multi-fin)的鳍式场效晶体管。举例而言，于本实施方式中，每个半导体鳍式场效晶体管(例如下拉鳍式场效晶体管152或154以及传输门鳍式场效晶体管160与162)包含两个半导体鳍片110。换句话说，在装置100B中，多于一个半导体鳍片110设置于介电鳍片114c与介电鳍片114a之间。当然，本揭露不限于每个n型鳍式场效晶体管使用两个半导体鳍片110，且举例而言，可包含三或更多个半导体鳍片110。据此，参照图8，通过结合两个半导体鳍片110上的磊晶特征，每个源极/漏极磊晶特征122增大，且源极/漏极接触120a着陆于该增大的源极/漏极磊晶特征122、源极/漏极磊晶特征124以及介电鳍片114a的上表面上。于此，装置100B的其他态样如同图1至5的装置100A，为简明起见在此省略。
图9为根据本揭露的另一些实施方式中装置100C的上视图。图10为装置100C沿图9的线A-A’(例如经由栅极结构118)的剖面图，图11为装置100C沿图9的线B-B’(例如经由源极/漏极接触特征120a)的剖面图。同时参考图9至11，于本实施方式的装置100C实质相同于图1至图5的装置100A，除了每个单元的主动区104N内没有介电鳍片114b。换句话说，每个单元的相邻的两个半导体鳍片112没有被介电鳍片114b分隔开来。于范例性的实施方式中，每个单元的装置100C包含两个半导体鳍片110、两个半导体鳍片112以及两个介电鳍片114a，其中单元的边界是由介电鳍片112c所定义。因为相较于源极/漏极磊晶特征122，源极/漏极磊晶特征124的体积较小，因此在设置相邻的两个半导体鳍片112时没有以介电鳍片114b置于其中会导致源极/漏极磊晶特征124合并在一起。此外，移除半导体鳍片112之间的介电鳍片114b有利于降低SRAM单元在装置100C内的整体尺寸。据此，参照图10，半导体鳍片112之间的距离140可以降低至小于半导体鳍片112以及相邻的介电鳍片114a之间的距离142，进而增加鳍式场效晶体管装置的密度。于此，装置100C的其他态样如同图1至5的装置100A，为简明起见在此省略。
图4A至4C所绘示及描述的装置100A的介电鳍片114a、114b以及114c的配置可同样地应用于装置100B以及100C。举例而言，参照图8至11，高度132a以及高度132b可至少与源极/漏极磊晶特征122以及124在其最宽部分量测到的高度134相同。或者，高度132a以及高度132b可小于高度134。源极/漏极磊晶特征122以及124的最宽部分以及介电鳍片114a、114b以及/或114c之间的距离138可大于零，或者距离138可等于零，而使源极/漏极磊晶特征122以及124的最宽部分实质接触介电鳍片114a、114b以及/或114c。更甚者，介电鳍片114a、114b以及/或114c不设置于源极/漏极接触特征120a下方的部分的高度可大于、小于或等于介电鳍片114a、114b以及/或114c设置于源极/漏极接触特征120a下方的部分的高度。
装置100A、100B以及/或100C可包含其他组件(图2至图8未示)，例如源极/漏极磊晶特征122以及124上的蚀刻停止层、金属沉积前介电(pre-metallization dielectric；PMD)层、层间介电层、通孔与接触，以及用于连接集成电路内多个单元的金属线。
这些装置100的各个组件详述于下。于本实施方式中，基板102是硅基板。或者，基板102可包含其他元素半导体，例如锗；化合物半导体包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟以及/或锑化铟；合金半导体包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及/或GaInAsP；及其组合。或者，基板102是绝缘层上覆半导体(semiconductor-on-insulator；SOI)，如具有埋设介电层。
半导体鳍片110与112可包含一或多个半导体材料，例如硅、锗或硅锗。于部分实施方式中，每个半导体鳍片110与112可包含多个不同的半导体层，其中一半导体层堆迭于另一层半导体层。半导体鳍片110与112可以使用适当的制程制成，包含双重图案化或多重图案化制程。通常，举例而言，双重图案化或多重图案化制程结合光刻微影与自我对准制程，使产生的图案的间距小于其他使用单一、直接光刻微影产生的间距。举例而言，在一实施方式中，在基板上形成牺牲层且使用光刻微影制程图案化该牺牲层。使用自我对准制程沿着经图案化的牺牲层，形成间隔物。然后，移除牺牲层，剩余的间隔物或模蕊(mandrels)可接着用以通过蚀刻基板102的初始磊晶半导体层，图案化半导体鳍片110与112。此蚀刻制程可包含干蚀刻、湿蚀刻、反应式离子蚀刻(reactive ion etching；RIE)以及/或其于适当制程。半导体鳍片110与112可以掺杂以上讨论的适当掺杂物。
隔离结构106可包含氧化硅、氮化硅、氮氧化硅、掺氟石英玻璃(fluoride-dopedsilicate glass；FSG)、低介电(low-k)的介电材料以及/或其他适当绝缘材料。隔离结构106可以是浅沟槽隔离(shallow trench isolation；STI)特征。在一实施方式中，通过在基板102中蚀刻沟槽，例如鳍片110与112的形成制程，以形成隔离结构106。沟槽可接着填入隔离材料，再进行化学机械平坦化(chemical mechanical planarization；CMP)制程以及/或回蚀(etch-back)制程。在另一实施方式中，通过在半导体鳍片110与112的侧壁上沉积介电材料，而不完全填满半导体鳍片110与112之间的沟槽，形成隔离结构106。换句话说，隔离结构106作为鳍片侧壁间隔物而形成。其他的隔离结构是可能的，例如场区氧化层(fieldoxide)、局部硅氧化(Local Oxidation of Silicon；LOCOS)以及/或其他适当结构。隔离结构106可包含多层结构，例如具有一或多个热氧化衬层。
于本实施方式中，每个介电鳍片114a设置于导电型态不同的两个半导体鳍片之间(例如位于一半导体鳍片110与一半导体鳍片112之间)，每个介电鳍片114b设置于两个n型半导体鳍片之间(例如两个半导体鳍片112之间)，且每个介电鳍片114c设置于两个p型半导体鳍片之间(例如两个半导体鳍片110之间)。介电鳍片114a与114b增加了相邻的半导体鳍片的分隔距离，此有若干优点，例如防止相邻的源极/漏极磊晶特征合并以及增加源极/漏极接触特征在源极/漏极磊晶特征上的着陆面积。
每个介电鳍片114a、114b以及114c可包含单个介电材料或多个介电材料。举例而言，每个介电鳍片114a、114b以及114c可包含氧化硅(例如SiO2)、碳氧化硅(例如SiOC)、氮碳氧化硅(例如SiOCN)、含碳的氧化硅、含氮的氧化硅、含氮的介电材料、含金属氧化物的介电材料、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钇(Y2O3)、其他适当介电材料或其组合。
在部分实施方式中，隔离结构106作为间隔物层设置于半导体鳍片110与112的侧壁上。在隔离结构106被凹陷至低于半导体鳍片110与112之前，通过图案化与蚀刻制程，在隔离结构106中形成沟槽。其后，在沟槽中沉积介电材料，以形成介电鳍片114a、114b以及114c。可使用化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(pysicalvapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、流动式化学气相沉积(flowable CVD；FCVD)或其他适当方法，沉积一或多个介电材料。接着，平坦化隔离结构106(例如通过一或多个化学机械平坦化法)，以露出每个半导体鳍片110与112的上表面以及每个介电鳍片114a、114b以及114c的上表面。此后，隔离结构106(例如通过化学蚀刻制程)被凹陷至低于每个半导体鳍片110与112的上表面以及每个介电鳍片114a、114b以及114c的上表面。
栅极结构118包含栅极介电层130与栅极电极层132。栅极介电层130可包含氧化硅(例如SiO2)、氮氧化硅(例如SiON)、氧化铝硅(例如AlSiO2)、高介电(high-k)的介电材料，例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其他适当金属氧化物或其组合。可通过化学氧化法、热氧化法、原子层沉积(ALD)或其他适当方法，沉积栅极介电层130。栅极电极层132可包含功函数金属层、金属填充层以及其他适当层体，例如一或多个阻挡层(barrier layer)以及一或多个覆盖层(cappinglayer)。功函数金属层可以是p型或n型功函数层，分别用于p型鳍式场效晶体管与n型鳍式场效晶体管。p型功函数层包含金属，例如氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或其组合。n型功函数层包含金属，例如钛(Ti)、铝(Al)、碳化钽(TaC)、碳化钽(TaCN)、氮化钽(TaSiN)或其组合。功函数金属层可以包括多个层，并且可以通过化学气相沉积、物理气相沉积(PVD)和/或其他合适的制程来沉积。金属填充层可包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其他合适的材料。金属填充层可以通过化学气相沉积、物理气相沉积、电镀和/或其他合适的制程形成。
每个装置100A，100B和/或100C可以还包含沿每个栅极结构118的侧壁设置的栅极间隔物(未示出)。栅极间隔物可以包含一个或多个介电层，其具有氮化硅(Si3N4)、氧化硅(SiO2)、碳化硅(SiC)、氮碳化硅(SiCN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)、低介电(low-k)介电材料、其他材料或其组合。栅极间隔物可以通过一种或多种方法形成，包含化学氧化法、热氧化法、原子层沉积、化学气相沉积和/或其他合适的方法。
源极/漏极磊晶特征122可以包括磊晶生长的一或多个半导体材料，例如用于n型鳍式场效晶体管的磊晶成长的硅或硅碳，并且可以额外包括一或多个n型掺杂物，例如磷或砷。源极/漏极磊晶特征124可以包括磊晶成长的一或多个半导体材料，例如用于p型鳍式场效晶体管的磊晶成长的硅锗，并且可以额外包括一种或多种p型掺杂物，例如硼或铟。在部分实施方式中，源极/漏极磊晶特征124中的锗浓度高于半导体鳍片112的通道区域中的锗浓度。源极/漏极磊晶特征122和124可以通过使用硅基前驱物的低压化学气相沉积(low-pressure CVD；LPCVD)制程、选择性磊晶成长(selective epitaxial growth；SEG)制程、循环沉积和蚀刻(cyclic deposition and etching；CDE)制程或其他磊晶成长制程而形成。在许多实施方式中，介电鳍片114a、114b和114c足够高而能防止相邻的源极/漏极磊晶特征122和124意外地彼此合并而短路。
虽然不是限制性的，但是本揭露的一个或多个实施方式为半导体装置提供了许多益处。举例而言，本揭露的实施方式提供介电鳍片，其插入主动半导体鳍片之间，以隔离相邻的半导体鳍片。由于介电鳍片的存在，源极/漏极磊晶特征可以生长到最大或接近最大的尺寸，这增加了对通道的应变，且也增加了源极/漏极接触的着陆区域，从而降低了源极/漏极接触电阻。
在一示例性态样中，本揭露涉及一种集成电路(integrated circuit；IC)，其包括具有第一、第二、第三、第四和第五介电鳍片的SRAM单元，所述第一、第二、第三、第四和第五介电鳍片沿着第一方向以此顺序设置并且沿着第二方向作为长度方向定向，其中第一和第五介电鳍片定义SRAM单元的两个侧边；第一N型半导体鳍片，设置在第一和第二介电鳍片之间；第二N型半导体鳍片，设置在第四和第五介电鳍片之间；第一P型半导体鳍片，设置在第二和第三介电鳍片之间；第二P型半导体鳍片，设置在第三和第四介电鳍片之间，其中每一第一和第二N型半导体鳍片中以及每一第一和第二P型半导体鳍鳍片沿第二方向作为长度方向定向；栅极结构沿第一方向作为长度方向定向，其中栅极结构与一个或多个介电鳍片接合。
于部分实施方式中，集成电路还包括沿第二方向设置在第一SRAM单元旁边的第二SRAM单元，其中第二SRAM单元的布局是第一SRAM单元布局相对于第一方向上的第一虚拟边界线的镜像；第三SRAM单元沿第一方向设置在第二SRAM单元旁边，其中第三SRAM单元的布局是第二SRAM单元的布局相对于第二虚拟边界线的镜像，其中第二虚拟边界线穿过第五介电鳍片的长度方向；第四SRAM单元沿第二方向设置在第三SRAM单元旁边，沿第一方向设置在第一SRAM单元旁边，其中第四SRAM单元的布局是第一SRAM单元的布局相对第二虚拟边界线的镜像。
于部分实施方式中，在第一和第二电介电鳍片之间以及第四和第五介电鳍片之间，只有设置一个p型半导体鳍片。
于部分实施方式中，集成电路还包括一个或多个p型半导体鳍片，设置在第一和第二介电鳍片之间以及第四和第五介电鳍片之间。
于部分实施方式中，集成电路还包括源极/漏极磊晶特征，每个源极/漏极磊晶特征设置在每一个第一和第二p型半导体鳍片以及第一和第二n型半导体鳍片的一部分上。在进一步的实施方式中，第一源极/漏极接触设置于上且物理接触第一p型半导体鳍鳍片上的源极/漏极磊晶特征上、第一n型半导体鳍片上的源极/漏极磊晶特征以及第二介电鳍片。第二源极/漏极接触设置于上且物理接触第二p型半导体鳍片上的源极/漏极磊晶特征、第二n型半导体鳍片上的源极/漏极磊晶特征以及第四电介电鳍片。
于部分实施方式中，每一第一、第二、第三、第四和第五介电鳍片包括氧化硅、碳氧化硅、氮氧化硅、氮碳氧化硅、氧化钛、氧化锆、氧化铝、氧化钇或其组合。
于部分实施方式中，栅极结构正下方的第一、第二、第三、第四和第五介电鳍片的部分具有第一高度，不在栅极结构下方的第一、第二、第三、第四和第五介电鳍片的部分具有第二高度，第一高度大于第二高度。
在另一示例性态样中，本揭露涉及一种半导体装置，其具有依顺时针顺序以网格排列的第一、第二、第三和第四SRAM单元，该网格以第一方向上作为长度方向定向，以第二方向上作为宽度方向定向，通常第二方向垂直于第一方向的方向，其中每一第一、第二、第三和第四SRAM单元中包括：第一p型半导体鳍片，设置在第一边界介电鳍片和第一内部介电鳍片之间；第一和第二n型半导体鳍片，设置在第一内部介电鳍片和第二内部介电鳍片之间；第二p型半导体鳍片，设置在第二内部介电鳍片和第二边界介电鳍片之间；源极/漏极磊晶特征各自设置在每一第一和第二p型半导体鳍片以及第一和第二n型半导体鳍片中上；第一源极/漏极接触设置于上且物理接触在第一p型半导体鳍片上的源极/漏极磊晶特征、第一n型半导体鳍片上的源极/漏极磊晶特征以及第一内部介电鳍片；以及第二源极/漏极接触设置于上且物理接触在第二p型半导体鳍片上的源极/漏极磊晶特征、第二n型半导体鳍片上的源极/漏极磊晶特征以及第二内部介电鳍片。在部分实施例中，第一和第二边界介电鳍片、第一和第二内部介电鳍片、第一和第二p型半导体鳍片以及第一和第二n型半导体鳍片沿第二方向为长度方向定向，第一和第二源极/漏极接触沿第一方向为长度方向定向。在进一步的实施方式中，第一SRAM单元设置在网格的左下角，第二SRAM单元沿第二方向设置在第一SRAM单元的旁边，第三和第四SRAM单元分别是第二与第一SRAM单元以第二方向的镜像。
在部分实施方式中，在穿过第一源极/漏极接触的长度方向的剖面图中，在第一p型半导体鳍片上的源极/漏极磊晶特征的最宽部分和第一n型半导体鳍片上的源极/漏极磊晶特征的最宽部分物理接触第一内部介电鳍片。在部分实施方式中，在穿过第一源极/漏极接触的长度方向的剖面图中，第一内部介电鳍片的上表面低于第一p型半导体鳍片上的源极/漏极磊晶特征的最宽部分以及第一n型半导体鳍片上的源极/漏极磊晶特征的最宽部分。
在部分实施方式中，在穿过第二源极/漏极接触的长度方向的剖面图中，第二内部介电鳍片的上表面与第二n型半导体鳍片上的源极/漏极磊晶特征的最宽部分以及第二p型半导体鳍片上的源极/漏极磊晶特征的最宽部分实质共平面。
在部分实施方式中，在穿过第一与第二源极/漏极接触的长度方向的剖面图中，每一第一和第二边界介电鳍片中的上表面高于每一第一和第二内部介电鳍片的上表面。在进一步的实施方式中，在穿过第一与第二源极/漏极接触的长度方向的剖面图中，每一第一和第二边界介电鳍片中的上表面与每一第一和第二内部介电鳍片的上表面实质共平面。在部分实施方式中，在穿过第一与第二源极/漏极接触的长度方向的剖面图中，每一第一和第二边界介电鳍片中的上表面低于每一第一和第二内部介电鳍片的上表面。
在更进一步的实施方式中，在穿过第一与第二源极/漏极接触的长度方向的剖面图中，在第一n型半导体鳍片上方的源极/漏极磊晶特征的最宽部分与第二n型半导体鳍片上方的源极/漏极磊晶特征的最宽部分的间隔距离小于第一n型半导体鳍片上方的源极/漏极磊晶特征的最宽部分与第一p型半导体鳍片上方的源极/漏极磊晶特征的最宽部分的间隔距离。
在又一示例性态样中，本揭露涉及一种集成电路，其包括第一SRAM单元，其沿第一方向为长度方向定向并且沿第二方向为宽度方向定向，第二方向大致垂直于第一方向的，其中SRAM单元包括第一、第二、第三和第四介电鳍片沿第一方向按此顺序设置并沿以第二方向围棋长度方向定向；第一p型半导体鳍片，设置在第一和第二介电鳍片之间；第二p型半导体鳍片，设置在第三和第四介电鳍片之间；第一和第二n型半导体鳍片，设置在第二和第三介电鳍片之间，其中每一第一和第二p型半导体鳍片以及每一第一和第二n型半导体鳍片中第二方向为其长度方向定向；栅极结构沿第一方向为长度方向定向并沿第二方向彼此间隔开来。在部分实施方式中，第一和第四介电鳍片定义第一SRAM单元的两个侧边。在部分实施方式中，栅极结构接合第一p型半导体鳍片而形成第一传输门(first pass-gate；PG)场效晶体管和第一下拉(pull-down；PD)场效晶体管，栅极结构接合第一n型半导体鳍片而形成第一上拉(pull-up；PU)场效晶体管，栅极结构接合第二p型半导体鳍片以形成第二传输门场效晶体管和第二下拉场效晶体管，栅极结构接合第二n型半导体鳍片以形成第二上拉场效晶体管。
在部分实施方式中，集成电路还包括沿第二方向设置在第一SRAM单元旁边的第二SRAM单元，其中第二SRAM单元的布局是第一SRAM单元的布局相对于第一方向上的第一虚拟边界线的镜像；第三SRAM单元沿第一方向设置在第二SRAM单元旁边，其中相对于穿过第四介电鳍片的长度方向的第二虚拟边界线，第三SRAM单元的布局是第二SRAM单元的布局的镜像；以及第四SRAM单元沿第二方向设置在第三SRAM单元旁边，且沿第一方向设置在第一SRAM单元旁边，其中第四SRAM单元的布局是第一SRAM单元的布局相对于第二虚拟边界线的镜像。
在部分实施方式中，第一和第二n型半导体鳍片之间的空间没有任何介电鳍片。
在部分实施方式中，第一上拉场效晶体管和第一下拉场效晶体管配置为形成第一反相器，第二上拉场效晶体管和第二下拉场效晶体管配置为形成第二反相器，第一反相器和第二反相器交叉耦合。
以上略述多个实施方式的特征，以使该技术领域具有通常知识者能较佳地了解本揭露的态样。该技术领域具有通常知识者应理解，他们可以此揭露为基础，设计或调整其他制程或结构，以实现与这些实施方式相同的功效以及/或达到与这些实施方式相同的优点。该技术领域具有通常知识者应也理解，此相同的结构不脱离本揭露的精神和范围内，且在不脱离本揭露的精神和范围内，当可作各种的更动、替换与变化。

Claims (1)

1.一种集成电路，其特征在于，包含：
一第一静态随机存取记忆体(SRAM)单元，以一第一方向为该第一SRAM单元的长度方向且以一第二方向为该第一SRAM单元的宽度方向，其中该第二方向大致垂直于该第一方向，其中该第一SRAM单元包含：
一第一介电鳍片、一第二介电鳍片、一第三介电鳍片、一第四介电鳍片以及一第五介电鳍片，沿该第一方向依序设置并以该第二方向为该第一至第五介电鳍片的长度方向设置，其中该第一与第五介电鳍片定义该第一SRAM单元的二个侧边；
一第一P型半导体鳍片，设置于该第一及第二介电鳍片之间；
一第二P型半导体鳍片，设置于该第四及第五介电鳍片之间；
一第一N型半导体鳍片，设置于该第二及第三介电鳍片之间；
一第二N型半导体鳍片，设置于该第三及第四介电鳍片之间，其中每该第一及第二P型半导体鳍片以及每该第一及第二N型半导体鳍片以该第二方向为长度方向设置；以及
多个栅极结构，以该第一方向为所述多个栅极结构的长度方向设置，其中所述多个栅极结构沿该第二方向分隔开来，其中所述多个栅极结构接合该第一至第五介电鳍片、该第一及第二N型半导体鳍片以及该第一及第二P型半导体鳍片的一或多个。
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