CN106653756A - 静态随机存取存储器 - Google Patents

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Abstract

本发明的实施例提供了一种SRAM单位单元，包括第一至第四鳍结构。第一FinFET由第一栅电极和第一鳍结构形成。第二FinFET由第二栅电极和第一鳍结构形成。第三FinFET由第二栅电极和第三鳍结构形成。第四FinFET由第三栅电极和第二鳍结构形成。第五FinFET由第四栅电极和第二鳍结构形成。第六FinFET由第四栅电极和第四鳍结构形成。第一伪鳍结构位于邻近第二FinFET的位置处并且电连接至第一鳍结构。第二伪鳍结构位于邻近第五FinFET的位置处并且电连接至第二鳍结构。本发明的实施例还提供了一种静态随机存取存储器。

Description

静态随机存取存储器
技术领域
本发明涉及半导体器件，并且更具体地涉及具有FET(场效应晶体管)器件的SRAM(静态随机存取存储器)。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能、更低功耗和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。在FinFET器件中，有可能使用附加的侧壁并且用于抑制短沟道效应。
发明内容
本发明的实施例提供了一种包括多个静态随机存取存储器单位单元的静态随机存取存储器，所述多个静态随机存取存储器单位单元中的每一个都由单元边界限定并且包括：第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构，在第一方向上延伸并且布置在与所述第一方向相交的第二方向上；第一鳍式场效应晶体管，由第一栅电极和所述第一鳍结构形成；第二鳍式场效应晶体管，由第二栅电极和所述第一鳍结构形成；第三鳍式场效应晶体管，由所述第二栅电极和所述第三鳍结构形成；第四鳍式场效应晶体管，由第三栅电极和所述第二鳍结构形成；第五鳍式场效应晶体管，由第四栅电极和所述第二鳍结构形成；第六鳍式场效应晶体管，由所述第四栅电极和所述第四鳍结构形成；第一伪鳍结构，位于邻近所述第二鳍式场效应晶体管的位置处并且通过第一源极/漏极外延层连接至所述第一鳍结构；以及第二伪鳍结构，位于邻近所述第五鳍式场效应晶体管的位置处并且通过第二源极/漏极外延层连接至所述第二鳍结构。
本发明的实施例还提供了一种包括多个静态随机存取存储器单位单元的静态随机存取存储器，所述多个静态随机存取存储器单位单元中的每一个都由单元边界限定并且包括：第一鳍结构，在第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；第二鳍结构，在所述第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；第三鳍结构，在所述第一方向上从所述底侧延伸，所述第三鳍结构比所述第一鳍结构短；第四鳍结构，在所述第一方向上从所述顶侧延伸，所述第四鳍结构比所述第二鳍结构短；以及六个场效应晶体管，每一个都包括栅电极并且包括所述第一鳍结构至所述第四鳍结构中的仅仅一个，其中：所述第一鳍结构至所述第四鳍结构顺序设置在与所述第一方向相交的第二方向上，在所述第一方向上延伸的伪鳍结构设置在四个邻近的静态随机存取存储器单位单元聚集的角部处，所述伪鳍结构被所述四个邻近的静态随机存取存储器单位单元共用，和所述伪鳍结构中的每一个都电连接至所述四个邻近的静态随机存取存储器单位单元的四个第一鳍结构或所述四个邻近的静态随机存取存储器单位单元的四个第二鳍结构。
本发明的实施例还提供了一种包括多个静态随机存取存储器单位单元的静态随机存取存储器，所述多个静态随机存取存储器单位单元中的每一个都由单元边界限定并且包括：第一鳍结构，在第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；第二鳍结构，在所述第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；第三鳍结构，在所述第一方向上从所述底侧延伸，所述第三鳍结构比所述第一鳍结构短；第四鳍结构，在所述第一方向上从所述顶侧延伸，所述第四鳍结构比所述第三鳍结构短；以及六个场效应晶体管，每一个都包括栅电极并且包括所述第一鳍结构至所述第四鳍结构中的仅仅一个，其中：所述第一鳍结构至所述第四鳍结构顺序设置在与所述第一方向相交的第二方向上，在所述第二方向上延伸的第一接触条设置在四个邻近的静态随机存取存储器单位单元聚集的角部处，并且所述第一接触条被所述四个邻近的静态随机存取存储器单位单元共用，和所述第一接触条中的每一个都设置在所述四个邻近的静态随机存取存储器单位单元的四个第一鳍结构上或所述四个邻近的静态随机存取存储器单位单元的四个第二鳍结构上。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是SRAM单位单元的示例性电路图。
图2是根据本发明的第一实施例的SRAM单位单元的示例性布局。
图3是多个SRAM单位单元的示例性布置。
图4是根据本发明的第一实施例的多个SRAM单位单元的示例性布置。
图5A示出了鳍式场效应晶体管的示例性透视图。
图5B示出了沿着图2的线X1-X1的示例性截面图。
图5C是示出了垂直层的示例性截面图。
图6至图9是根据本发明的第一实施例的SRAM单位单元的示例性布局。
图10是根据本发明的第二实施例的SRAM单位单元的示例性布局。
图11是根据本发明的第二实施例的多个SRAM单位单元的示例性布置。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不旨在限定。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。
此外，本发明中示出的布局结构是设计布局并且没有必要示出作为半导体器件制造的实际物理结构。
图1是SRAM单位单元的示例性电路图。SRAM单位单元包括具有数据存储节点和互补数据存储节点的两个交叉耦合的反相器。第一反相器的输出耦合至第二反相器的输入，并且第二反相器的输出耦合至第一反相器的输入。SRAM还包括耦合至第一反相器的输出和第二反相器的输入的第一传输门FET器件PG1以及耦合至第二反相器的输出和第一反相器的输入的第二传输门FET器件PG2。第一和第二传输门FET器件的栅极耦合至字线WL，第一传输门FET器件PG1的源极/漏极耦合至第一位线BL，并且第二传输门FET器件PG2的源极/漏极耦合至第二位线BLB，该位线是第一位线BL的互补位线。在本发明中，可以交换使用FET器件的源极和漏极。
第一反相器包括第一第一导电类型的FET器件PU1和第一第二导电类型的FET器件PD1。第二反相器包括第二第一导电类型的FET器件PU2第二第二导电类型的FET器件PD2第一传输门器件PG1和第二传输门器件PG2是第二导电类型的器件。在第一实施例中，第一导电类型是P型并且第二导电类型是N型。当然，有可能在另一实施例中，第一导电类型是N型，并且第二导电类型是P型，并且在这种情况下，根据本领域的公知常识来适当地更改SRAM中的剩余的元件。
SRAM还包括第一P型阱PW1、第二P型阱PW2以及N型阱NW。如图1所示，第一传输门器件PG1(N型)和第一N型FET器件PD1设置在第一P型阱PW1内，第二传输门FET器件PG2(N型)和第二N型FET器件PD2设置在第二P型阱PW2内，以及第一P型FET器件PU1和第二P型FET器件PU2设置在N型阱NW内。
图2是根据本发明的第一实施例的SRAM单位单元的示例性布局。在图2中，仅示出了下层元件中的一些。
通过单元边界CELB来限定SRAM单位单元，并且包括第一至第四鳍结构F1、F2、F3和F4，每一个都在Y(列)方向上延伸并且布置在X(行)方向上。四个鳍结构F1、F3、F4和F2以这种顺序布置在X方向上。单元边界CELB具有在X方向上延伸的底侧、在X方向上延伸并且与底侧相对的顶侧、在Y方向上延伸的左侧以及在Y方向上延伸并且与左侧相对的右侧。
SRAM单位单元包括六个晶体管。第一传输门器件PG1是通过第一栅电极GA1和第一鳍结构F1形成的鳍式场效应晶体管(FinFET)(PG1)。第一N型FET器件PD1是通过第二栅电极GA2和第一鳍结构F1形成的FinFET。第一P型FET器件PU1是通过第二栅电极GA2和第三鳍结构F3形成的FinFET。第二传输门FET器件PG2是通过第三栅电极GA3和第二鳍结构F2形成的FinFET。第二N型FET器件PD2是通过第四栅电极GA4和第二鳍结构F2形成的FinFET。第二P型FET器件PU2是通过第四栅电极GA4和第四鳍结构F4形成的FinFET。SRAM单位单元中的所有FinFET都仅包括用作沟道和源极/漏极的一个有源鳍结构。
第一实施例的SRAM单位单元还包括位于邻近FinFET PD1的位置处的第一伪鳍结构DF1和位于邻近FinFET PD2的位置处的第二伪鳍结构DF2。第一伪鳍结构DF1通过第一接触条CB1电连接至FinFET PD1的源极。FinFET PD1的源极包括形成在第一鳍结构上方的源极/漏极(S/D)外延层，伪鳍结构DF1也包括形成在第一伪鳍结构DF1上方的外延层，并且第一接触条CB1形成在这些外延层上方。第二伪鳍结构DF2通过第二接触条CB2电连接至FinFET PD2的源极。FinFET PD2的源极包括形成在第二鳍结构上方的S/D外延层，伪鳍结构DF2也包括形成在第二伪鳍结构DF2上方的外延层，并且第二接触条CB2形成在这些外延层上方。第一和第二接触条CB1和CB2电连接至第一电源线，例如，Vss。S/D外延层由以下材料的一层或多层制成：SiP、SiC、SiCP、Si、Ge或III-V族材料。接触条可以由以下材料的一层或多层制成：Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta、或其他难熔金属或它们的组合。
如图2所示，第一和第二鳍结构F1和F2在Y方向上并且在单元边界CELB的底侧与单元边界CELB的和该底侧相对的顶侧之间延伸。第三鳍结构F3在Y方向上从单元边界CELB的底侧延伸并且比第一和第二鳍结构短。第四鳍结构F4在Y方向上从单元边界CELB的顶侧延伸并且比第一和第二鳍结构短。第一和第二伪鳍结构DF1和DF2比第三和第四鳍结构短，并且具有单元边界的左侧/右侧的长度的大约20％至大约40％的长度。
SRAM单位单元还包括第三至第八接触条CB3至CB8。第三接触条CB3将FinFET PG1的漏极和FinFET PD1的漏极连接至FinFET PU1的漏极并且电连接至字线。第四接触条CB4将FinFET PG2的漏极和FinFET PD2的漏极连接至FinFET PU2的漏极并且电连接至字线。第五接触条CB5设置在FinFET PG1的源极上方并且电连接至位线。第六接触条CB6设置在FinFET PU1的源极上方并且电连接至第二电源线，例如，Vdd。第七接触条CB7设置在FinFETPU2的源极上方并且电连接至第二电源线。第八接触条CB8设置在FinFET PG2的源极上方并且电连接至互补位线。
SRAM包括布置在X(行)和Y(列)方向上的多个SRAM单位单元。图3示出了四个SRAM单位单元的示例性布局，第一至第四SRAM单位单元，SR1、SR2、SR3和SR4。例如，第一SRAMSR1具有图2所示的布局结构。第二SRAM SR2具有作为第一SRAM SR1的关于与Y方向平行的轴水平翻转的布局的布局。第三SRAM SR3具有作为第一SRAM SR1的关于与X方向平行的轴垂直翻转的布局的布局。第四SRAM SR4具有作为第三SRAM SR3的关于与Y方向平行的轴水平翻转的布局的布局。沿着列方向(Y)，交替布置多个第一SRAM SR1和多个第三SRAM SR3。
图4示出了展示2行和3列的SRAM阵列。每一个SRAM单位单元都具有图2的布局结构和以上提出的其翻转的结构。
如图4所示，第二伪鳍结构DF2位于SRAM单位单元SR1的单元边界CELB的在Y方向上延伸的第二侧(右侧)上并且被X方向上的邻近的SRAM单位单元SR2共用。类似地，第一伪鳍结构DF1位于SRAM单位单元SR1的单元边界CELB的第一侧(左侧)上并且被X方向上的邻近的SRAM单位单元共用。也可以说，SRAM单位单元包括第一伪鳍结构DF1的一半和第二伪鳍结构DF2的一半。
可选地，也可以说，一个第二(或第一)伪鳍结构设置在四个邻近的SRAM单位单元SR1至SR4聚集的角部处并且被四个邻近的SRAM单位单元SR1至SR4共用。每一个SRAM单位单元都包括被共用的伪鳍结构的四分之一。当然，如果当在布局设计中布置多个SRAM单元时，伪鳍结构(或其他元件)彼此重叠，那么重叠的结构形成为实际器件中的一个结构。
类似地，第一和第二接触条CB1和CB2设置在四个邻近的SRAM单位单元SR1至SR4聚集的角部处并且被四个SRAM单位单元共用，并且第五至第八接触条CB5至CB8被Y方向上的邻近的SRAM单位单元共用。
图5A示出了FinFET的示例性透视图。除了其他部件之外，FinFET 1包括衬底10、鳍结构20、栅极电介质30和栅电极40。在本实施例中，衬底10是硅衬底。可选地，衬底10可以包括：其他元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。鳍结构20设置在衬底上方。鳍结构20可以由与衬底10相同的材料组成并且可以从衬底10连续地延伸。在本实施例中，鳍结构由Si制成。鳍结构20的硅层可以是本征的，或适当地掺杂有n型杂质或p型杂质。
鳍结构20的位于栅电极40下方的下部称为阱区域并且鳍结构20的上部称为沟道区域。在栅电极40下方，阱区域嵌入在隔离绝缘层50中，并且沟道区域从隔离绝缘层50突出。鳍结构20之间的间隔和/或一个鳍结构与另一个在衬底10上方形成的元件之间的间隔由包括绝缘材料的隔离绝缘层50(或所谓的“浅沟槽隔离(STI)”层)填充。用于隔离绝缘层50的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、掺杂氟的硅酸盐玻璃(FSG)或低k介电材料。
从隔离绝缘层50突出的沟道区域被栅极介电层30覆盖，并且栅极介电层30还被栅电极40覆盖。沟道区域的未被栅电极40覆盖的部分用作MOSFET的源极和/或漏极。
在特定的实施例中，栅极介电层30包括介电材料(诸如氧化硅、氮化硅或高k介电材料)、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。
栅电极40包括任何合适的材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。可以使用后栅极或替换栅极方法形成栅极结构。
在一些实施例中，一个或多个功函数调整层(未示出)可以插接在栅极介电层与栅电极之间。功函数调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、NiSi、PtSi或TiAlC的单层、或任何其他合适的材料或者这些材料的两种或多种的多层。对于n沟道FinFET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种、或任何其他合适的材料用作功函数调整层，而对于p沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种、或任何其他合适的材料用作功函数调整层。可以使用不同的金属层分别地形成用于n沟道FinFET和p沟道FinFET的功函数调整层。
通过在源极和漏极区域中适当的掺杂杂质或外延生长适当的材料，在未被栅电极40覆盖的鳍结构20中也可以形成源极和漏极区域。Si或Ge的合金以及诸如Co、Ni、W、Ti或Ta的金属可以形成在源极和漏极区域上。
图5B示出了沿着图2的线X1-X1的示例性截面图。外延S/D层25形成在鳍结构F1、F4和F2的每一个以及第二伪鳍结构DF2上。此外，第二接触条CB2形成在第二鳍结构F2和第二伪鳍结构DF2的S/D层上以电连接S/D层。第五和第七接触条CB5和CB7分别形成在第一鳍结构F1和第四鳍结构F4上。
图5C示出了显示出SRAM的垂直层布置的示例性截面图。图5C没有必要示出关于图2至图4所描述的SRAM单位单元的具体截面。
在衬底层中设置鳍结构和源极/漏极结构。在栅极层中，设置包括栅电极和栅极介电层的栅极结构。栅极接触层位于栅极层上面。接触条位于从栅极层延伸至栅极接触层的接触条层中。在位于栅极接触层和接触条层上方的第一通孔层中设置第一通孔。在第一金属层中设置第一金属引线。在第二通孔层中设置第二通孔。在第二金属层级中设置第二金属引线。
图6和图7示出了根据本发明的第一实施例的SRAM单位单元的示例性上层布局。
如图6所示，SRAM单位单元还包括第一至第四栅极接触件GC1至GC4。第一栅极接触件GC1设置在第一栅电极GA1上，并且第二栅极接触件GC2设置在第三栅电极GA3上。第三栅极接触件GC3设置在第四栅电极GA4和第三接触条CB3上方并且电连接第四栅电极GA4和第三接触条CB3。第四栅极接触件GC4设置在第三栅电极GA3和第四接触条CB4上方并且电连接第三栅电极GA3和第四接触条CB4。如图6所示，第一和第二栅极接触件GC1和GC2位于单元边界CELB上并且被邻近的SRAM单位单元共用。
SRAM单位单元还包括第一至第八通孔V1至V8。第一通孔V1设置在第一栅极接触件GC1上方，并且第二通孔V2设置在第二栅极接触件GC2上方。第三通孔V3设置在第一接触条CB1上方，并且第四通孔V4设置在第二接触条CB2上方。第五通孔V5设置在第五接触条CB5上方，第六通孔V6设置在第六接触条CB6上方，第七通孔V7设置在第七接触条CB7上方，以及第八通孔V8设置在第八接触条CB8上方。如图6所示，通孔V1至V8位于单元边界CELB上并且被邻近的SRAM单位单元共用。通孔V1至V8形成在图5C中示出的第一通孔层中。
图6也示出了位于多个SRAM单位单元上方并且在Y方向上延伸的位线BL、第二电源线VDD和互补位线BLB。位线BL通过第五通孔V5和第五接触条CB5电连接至FinFET PG1(形成在第一鳍结构F1上)的源极，并且互补位线BLB通过第八通孔V8和第八接触条CB8电连接至FinFET PG2(形成在第二鳍结构F2上)的源极。第二电源线VDD通过第六和第七通孔V6和V7以及第六和第七接触条CB6和CB7分别电连接至FinFET PU1(形成在第三鳍结构F3上)的源极和FinFET PU2(形成在第四鳍结构F4上)的源极。
另外，提供第一至第四局部板(local plate)LP1至LP4。第一局部板LP1通过第一通孔V1和第一栅极接触件GC1电连接至第一栅电极，并且第二局部板LP2通过第二通孔V2和第二栅极接触件GC2电连接至第三栅电极GC3。第三局部板LP3通过第三通孔V3和第一接触条CB1电连接至FinFET PD1的源极和第一伪鳍结构DF1，并且第四局部板LP4通过第四通孔V4和第二接触条CB2电连接至FinFET PD2的源极和第二伪鳍结构DF2。位线BL、互补位线BLB、第二电源线VDD和第一至第四局部板形成在图5C示出的第一金属层中。
图7示出了SRAM单位单元的示例性上层布局。提供在X方向上延伸的字线WL并且通过第一上部通孔VA1和第二上部通孔VA2电连接至第一和第二局部板LP1和LP2。还提供在X方向上延伸的两条第一电源线VS1和VS2，并且分别通过第三上部通孔VA3和第四上部通孔VA4连接至第三、第四局部板LP3和LP4。
如图7所示，第一和第二上部通孔VA1和VA2位于单元边界CELB上并且被邻近的SRAM单位单元共用，并且第三和第四上部通孔VA3和VA4位于单元边界CELB的角部处并且被四个邻近的SRAM单位单元共用。如图5C所示，上部通孔VA1至VA4形成在第二通孔层中，并且字线WL和第一电源线VS1和VS2形成在第二金属层中。
通孔和金属层由以下材料的一层或多层制成：Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta、或其他难熔金属或它们的组合。
图8和图9示出了根据本发明的第一实施例的SRAM单位单元的另一示例性上层布局。
如图8所示，SRAM单位单元包括第一至第四栅极接触件GC1至GC4和第一至第八通孔V1至V8。第一至第四栅极接触件和第一至第八通孔的布局与图6示出的布局基本相同。
与图6类似，位线BL、第二电源线VDD和互补位线BLB在Y方向上延伸并且位于多个SRAM单位单元上方。位线BL通过第五通孔V5和第五接触条CB5电连接至FinFET PG1(形成在第一鳍结构F1上)的源极，并且互补位线BLB通过第八通孔V8和第八接触条CB8电连接至FinFET PG2(形成在第二鳍结构F2上)的源极。第二电源线VDD通过第六和第七通孔V6和V7以及第六和第七接触条CB6和CB7分别电连接至FinFET PU1(形成在第三鳍结构F3上)的源极和FinFET PU2(形成在第四鳍结构F4上)的源极。
此外，提供在Y方向上延伸并且位于多个SRAM单位单元上方的两个下部第一电源线VSS1和VSS2。一条下部第一电源线VSS1通过第三通孔V3和第一接触条CB1电连接至FinFET PD1的源极和第一伪鳍结构DF1，并且另一条下部第一电源线VSS2通过第四通孔V4和第二接触条CB2电连接至FinFET PD2的源极和第二伪鳍结构DF2。
与图6类似，第一局部板LP1通过第一通孔V1和第一栅极接触件GC1电连接至第一栅电极，并且第二局部板LP2通过第二通孔V2和第二栅极接触件GC2电连接至第三栅电极GC3。
位线BL、互补位线BLB、第二电源线VDD、下部第一电源线VSS1和VSS2以及第一和第二局部板形成在图5C示出的第一金属层中。
在图9中，提供在X方向上延伸的字线WL并且通过第五上部通孔VA5和第六上部通孔VA6电连接至第一和第二局部板LP1和LP2。还提供了在X方向上延伸的上部第一电源线VSS并且分别通过第七上部通孔VA7和第八上部通孔VA8连接至下部第一电源线VSS1和VSS2。
如图9所示，上部通孔VA5至VA8位于单元边界CELB上并且被邻近的SRAM单位单元共用。如图5C所示，上部通孔VA5至VA8形成在第二通孔层中，并且字线WL和上部第一电源线VSS形成在第二金属层中。
图10是根据本发明的第二实施例的SRAM单位单元的示例性布局。除了伪鳍结构的布置之外，第二实施例的SRAM单位单元具有与图2示出的第一实施例的布置基本相同的布置。
在第二实施例中，如图10所示，第三和第四伪鳍结构DF3和DF4位于单元边界CELB内。第一至第四鳍结构F1至F4的位置可以调整以维持图案化操作所需要的介于邻近的鳍结构之间的间隔。
与第一实施例类似，第三伪鳍结构DF3通过第一接触条CB1电连接至FinFET PD1的源极。FinFET PD1的源极包括形成在第三鳍结构上方的源极/漏极(S/D)外延层，伪鳍结构DF3也包括形成在第三伪鳍结构DF3上方的外延层，并且第一接触条CB1形成在这些外延层上方。第四伪鳍结构DF4通过第二接触条CB2电连接至FinFET PD2的源极。FinFET PD2的源极包括形成在第二鳍结构上方的S/D外延层，第四伪鳍结构DF4也包括形成在第四伪鳍结构DF4上方的外延层，并且第二接触条CB2形成在这些外延层上方。第一和第二接触条CB1和CB2电连接至第一电源线，例如，Vss。
图11是根据本发明的第二实施例的多个SRAM单位单元的示例性布置。
与图4类似，由于第三和第四伪鳍结构连接至Y方向上的邻近的SRAM单位单元的第三和第四伪鳍结构，所以对于邻近的两个SRAM单位单元提供一个第三伪鳍结构和一个第四伪鳍结构，并且SRAM单位单元中的每一个都包括第三伪鳍结构DF3的一半和第四伪鳍结构DF4的一半。
根据第二实施例的SRAM的上层布局与根据由图6至图10示出的第一实施例的SRAM的上层布局基本相同。
本文描述的各个实施例或实例提供若干优于现有技术的优点。例如，在本发明中，由于SRAM单位单元包括邻近FinFET PD1和PD2的伪鳍结构，所以有可能减小至第一电源线(Vss)的接触电阻。
应该理解，本文不必讨论所有优点，没有特定优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同优点。
根据本发明的一个实施例，静态随机存取存储器(SRAM)包括多个SRAM单位单元。多个SRAM单位单元的每一个都由单元边界限定、并且都包括在第一方向上延伸并且布置在与第一方向相交的第二方向上的第一、第二、第三和第四鳍结构、以及包括六个场效应晶体管。通过第一栅电极和第一鳍结构形成第一FinFET，通过第二栅电极和第一鳍结构形成第二FinFET，通过第二栅电极和第三鳍结构形成第三FinFET，通过第三栅电极和第二鳍结构形成第四FinFET，通过第四栅电极和第二鳍结构形成第五FinFET，通过第四栅电极和第四鳍结构形成第六FinFET。SRAM单位单元还包括第一伪鳍结构和第二伪鳍结构，第一伪鳍结构位于邻近第二FinFET的位置处并且通过第一源极/漏极(S/D)外延层连接至第一鳍结构，第二伪鳍结构位于邻近第五FinFET的位置处并且通过第二S/D外延层连接至第二鳍结构。
根据本发明的另一实施例，SRAM包括多个SRAM单位单元。多个SRAM单位单元的每一个都由单元边界限定并且包括第一、第二、第三和第四鳍结构以及六个FET。第一鳍结构在第一方向上并且在单元边界的底侧与单元边界的和该底侧相对的顶侧之间延伸。第二鳍结构在第一方向上并且在单元边界的底侧与单元边界的和该底侧相对的顶侧之间延伸。第三鳍结构在第一方向上从底侧延伸并且比第一鳍结构短。第四鳍结构在第一方向上从顶侧延伸并且比第二鳍结构短。六个FET中的每一个都包括栅电极并且包括第一至第四鳍结构中的仅仅一个。第一至第四鳍结构顺序设置在与第一方向相交的第二方向上。在第一方向上延伸的伪鳍结构设置在四个邻近的SRAM单位单元聚集的角部处，并且伪鳍结构被四个邻近的SRAM单位单元共用。伪鳍结构中的每一个都电连接至四个邻近的SRAM单位单元的四个第一鳍结构或四个邻近的SRAM单位单元的四个第二鳍结构。
根据本发明的另一实施例，SRAM包括多个SRAM单位单元。多个SRAM单位单元的每一个都由单元边界限定并且包括第一、第二、第三和第四鳍结构以及六个FET。第一鳍结构在第一方向上并且在单元边界的底侧与单元边界的和该底侧相对的顶侧之间延伸。第二鳍结构在第一方向上并且在单元边界的底侧与单元边界的和该底侧相对的顶侧之间延伸。第三鳍结构在第一方向上从底侧延伸并且比第一鳍结构短。第四鳍结构在第一方向上从顶侧延伸并且比第三鳍结构短。六个FET中的每一个都包括栅电极并且包括第一至第四鳍结构中的仅仅一个。第一至第四鳍结构顺序设置在与第一方向相交的第二方向上。在第二方向上延伸的第一接触条设置在四个邻近的SRAM单位单元聚集的角部处，并且被四个邻近的SRAM单位单元共用。第一接触条中的每一个都设置在四个邻近的SRAM单位单元的四个第一鳍结构上或四个邻近的SRAM单位单元的四个第二鳍结构上。
本发明的实施例提供了一种包括多个静态随机存取存储器单位单元的静态随机存取存储器，所述多个静态随机存取存储器单位单元中的每一个都由单元边界限定并且包括：第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构，在第一方向上延伸并且布置在与所述第一方向相交的第二方向上；第一鳍式场效应晶体管，由第一栅电极和所述第一鳍结构形成；第二鳍式场效应晶体管，由第二栅电极和所述第一鳍结构形成；第三鳍式场效应晶体管，由所述第二栅电极和所述第三鳍结构形成；第四鳍式场效应晶体管，由第三栅电极和所述第二鳍结构形成；第五鳍式场效应晶体管，由第四栅电极和所述第二鳍结构形成；第六鳍式场效应晶体管，由所述第四栅电极和所述第四鳍结构形成；第一伪鳍结构，位于邻近所述第二鳍式场效应晶体管的位置处并且通过第一源极/漏极外延层连接至所述第一鳍结构；以及第二伪鳍结构，位于邻近所述第五鳍式场效应晶体管的位置处并且通过第二源极/漏极外延层连接至所述第二鳍结构。
根据本发明的一个实施例，其中，所述第一伪鳍结构位于所述单元边界的在所述第一方向上延伸的第一侧上并且被所述第二方向上的邻近的静态随机存取存储器单位单元共用。
根据本发明的一个实施例，其中，所述第一伪鳍结构位于所述单元边界内并且被所述第二方向上的邻近的静态随机存取存储器单位单元共用。
根据本发明的一个实施例，其中：所述第一鳍结构和所述第二鳍结构在所述第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸，所述第三鳍结构在所述第一方向上从所述底侧延伸并且比所述第一鳍结构短，所述第四鳍结构在所述第一方向上从所述顶侧延伸并且比所述第一鳍结构短，所述第一伪鳍结构和所述第二伪鳍结构比所述第三鳍结构和所述第四鳍结构短。
根据本发明的一个实施例，其中：所述第一源极/漏极外延层是所述第二鳍式场效应晶体管的源极，以及所述第二源极/漏极外延层是所述第五鳍式场效应晶体管的源极。
根据本发明的一个实施例，静态随机存取存储器还包括：第一接触条，设置在所述第一源极/漏极外延层上方并且电连接至第一电源线，以及第二接触条，设置在所述第二源极/漏极外延层上方并且电连接至所述第一电源线，其中：所述第一接触条位于所述单元边界上并且被所述第一方向和所述第二方向上的邻近的静态随机存取存储器单位单元共用，和所述第二接触条位于所述单元边界上并且被所述第一方向和所述第二方向上的邻近的静态随机存取存储器单位单元共用。
根据本发明的一个实施例，静态随机存取存储器还包括：第三接触条，将所述第一鳍式场效应晶体管的漏极和所述第二鳍式场效应晶体管的漏极连接至所述第三鳍式场效应晶体管的漏极，并且所述第三接触条电连接至字线；以及第四接触条，将所述第四鳍式场效应晶体管的漏极和所述第五鳍式场效应晶体管的漏极连接至所述第六鳍式场效应晶体管的漏极，并且所述第四接触条电连接至所述字线。
根据本发明的一个实施例，静态随机存取存储器还包括：第五接触条，设置在所述第一鳍式场效应晶体管的源极上方并且电连接至第一位线；第六接触条，设置在所述第三鳍式场效应晶体管的源极上方并且电连接至第二电源线；第七接触条，设置在所述第六鳍式场效应晶体管的源极上方并且电连接至所述第二电源线；以及第八接触条，设置在所述第四鳍式场效应晶体管的源极上方并且电连接至第二位线。
本发明的实施例还提供了一种包括多个静态随机存取存储器单位单元的静态随机存取存储器，所述多个静态随机存取存储器单位单元中的每一个都由单元边界限定并且包括：第一鳍结构，在第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；第二鳍结构，在所述第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；第三鳍结构，在所述第一方向上从所述底侧延伸，所述第三鳍结构比所述第一鳍结构短；第四鳍结构，在所述第一方向上从所述顶侧延伸，所述第四鳍结构比所述第二鳍结构短；以及六个场效应晶体管，每一个都包括栅电极并且包括所述第一鳍结构至所述第四鳍结构中的仅仅一个，其中：所述第一鳍结构至所述第四鳍结构顺序设置在与所述第一方向相交的第二方向上，在所述第一方向上延伸的伪鳍结构设置在四个邻近的静态随机存取存储器单位单元聚集的角部处，所述伪鳍结构被所述四个邻近的静态随机存取存储器单位单元共用，和所述伪鳍结构中的每一个都电连接至所述四个邻近的静态随机存取存储器单位单元的四个第一鳍结构或所述四个邻近的静态随机存取存储器单位单元的四个第二鳍结构。
根据本发明的一个实施例，静态随机存取存储器还包括：第一接触条，提供所述第一接触条并且利用一一对应的方式将所述第一接触条连接至所述伪鳍结构，以及所述第一接触条设置在四个邻近的静态随机存取存储器单位单元聚集的角部处并且被所述四个邻近的静态随机存取存储器单位单元共用。
根据本发明的一个实施例，其中：所述邻近的四个静态随机存取存储器单位单元包括：第一静态随机存取存储器单位单元；第二静态随机存取存储器单位单元，作为所述第一静态随机存取存储器单位单元的水平翻转的单元，并且所述第二静态随机存取存储器单位单元在所述第二方向上邻近所述第一静态随机存取存储器单位单元；第三静态随机存取存储器单位单元，作为所述第一静态随机存取存储器单位单元的垂直翻转的单元，并且所述第三静态随机存取存储器单位单元在所述第一方向上邻近所述第一静态随机存取存储器单位单元；以及第四静态随机存取存储器单位单元，作为所述第三静态随机存取存储器单位单元的水平翻转的单元，并且所述第四静态随机存取存储器单位单元在所述第二方向上邻近所述第三静态随机存取存储器单位单元并且在所述第一方向上邻近所述第二静态随机存取存储器单位单元，伪鳍结构，位于所述第一静态随机存取存储器单位单元至所述第四静态随机存取存储器单位单元聚集的角部处，并且所述伪鳍结构连接至所述第一静态随机存取存储器单位单元至所述第四静态随机存取存储器单位单元的四个第二鳍结构。
根据本发明的一个实施例，静态随机存取存储器还包括：第一接触条，连接至所述伪鳍结构并且设置在所述第一静态随机存取存储器单位单元至所述第四静态随机存取存储器单位单元聚集的角部处，其中，所述第一接触条设置在所述第一静态随机存取存储器单位单元至所述第四静态随机存取存储器单位单元的四个第二鳍结构上方。
根据本发明的一个实施例，其中，所述第一接触条电连接至第一电源线。
根据本发明的一个实施例，其中，所述伪鳍结构在所述第一方向上比所述第三鳍结构和所述第四鳍结构短。
本发明的实施例还提供了一种包括多个静态随机存取存储器单位单元的静态随机存取存储器，所述多个静态随机存取存储器单位单元中的每一个都由单元边界限定并且包括：第一鳍结构，在第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；第二鳍结构，在所述第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；第三鳍结构，在所述第一方向上从所述底侧延伸，所述第三鳍结构比所述第一鳍结构短；第四鳍结构，在所述第一方向上从所述顶侧延伸，所述第四鳍结构比所述第三鳍结构短；以及六个场效应晶体管，每一个都包括栅电极并且包括所述第一鳍结构至所述第四鳍结构中的仅仅一个，其中：所述第一鳍结构至所述第四鳍结构顺序设置在与所述第一方向相交的第二方向上，在所述第二方向上延伸的第一接触条设置在四个邻近的静态随机存取存储器单位单元聚集的角部处，并且所述第一接触条被所述四个邻近的静态随机存取存储器单位单元共用，和所述第一接触条中的每一个都设置在所述四个邻近的静态随机存取存储器单位单元的四个第一鳍结构上或所述四个邻近的静态随机存取存储器单位单元的四个第二鳍结构上。
根据本发明的一个实施例，其中：所述多个静态随机存取存储器单元中的每一个都还包括：第一伪鳍结构，位于所述第一鳍结构与所述单元边界的左侧之间并且电连接至所述第一鳍结构；以及第二伪鳍结构，位于所述第二鳍结构与所述单元边界的右侧之间并且电连接至所述第二鳍结构。
根据本发明的一个实施例，其中：所述邻近的四个静态随机存取存储器单位单元包括：第一静态随机存取存储器单位单元；第二静态随机存取存储器单位单元，作为所述第一静态随机存取存储器单位单元的水平翻转的单元，并且所述第二静态随机存取存储器单位单元在所述第二方向上邻近所述第一静态随机存取存储器单位单元；第三静态随机存取存储器单位单元，作为所述第一静态随机存取存储器单位单元的垂直翻转的单元，并且所述第三静态随机存取存储器单位单元在所述第一方向上邻近所述第一静态随机存取存储器单位单元；以及第四静态随机存取存储器单位单元，作为所述第三静态随机存取存储器单位单元的水平翻转的单元，并且所述第四静态随机存取存储器单位单元在所述第二方向上邻近所述第三静态随机存取存储器单位单元并且在所述第一方向上邻近所述第二静态随机存取存储器单位单元，所述第一静态随机存取存储器单位单元的第二伪鳍结构和所述第三静态随机存取存储器单位单元的第二伪鳍结构形成第一连续的第二伪鳍结构。
根据本发明的一个实施例，其中：所述第二静态随机存取存储器单位单元的第二伪鳍结构和所述第四静态随机存取存储器单位单元的第二伪鳍结构形成第二连续的第二伪鳍结构。
根据本发明的一个实施例，其中，所述第一接触条电连接至所述第一连续的第二伪鳍结构和所述第二连续的第二伪鳍结构。
根据本发明的一个实施例，其中，所述第一接触条电连接至第一电源线。
上面论述了若干实施例的部件，以便本领域技术人员可以更好地理解本发明的各个实施例。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种包括多个静态随机存取存储器单位单元的静态随机存取存储器，所述多个静态随机存取存储器单位单元中的每一个都由单元边界限定并且包括：
第一鳍结构、第二鳍结构、第三鳍结构和第四鳍结构，在第一方向上延伸并且布置在与所述第一方向相交的第二方向上；
第一鳍式场效应晶体管，由第一栅电极和所述第一鳍结构形成；
第二鳍式场效应晶体管，由第二栅电极和所述第一鳍结构形成；
第三鳍式场效应晶体管，由所述第二栅电极和所述第三鳍结构形成；
第四鳍式场效应晶体管，由第三栅电极和所述第二鳍结构形成；
第五鳍式场效应晶体管，由第四栅电极和所述第二鳍结构形成；
第六鳍式场效应晶体管，由所述第四栅电极和所述第四鳍结构形成；
第一伪鳍结构，位于邻近所述第二鳍式场效应晶体管的位置处并且通过第一源极/漏极外延层连接至所述第一鳍结构；以及
第二伪鳍结构，位于邻近所述第五鳍式场效应晶体管的位置处并且通过第二源极/漏极外延层连接至所述第二鳍结构。
2.根据权利要求1所述的静态随机存取存储器，其中，所述第一伪鳍结构位于所述单元边界的在所述第一方向上延伸的第一侧上并且被所述第二方向上的邻近的静态随机存取存储器单位单元共用。
3.根据权利要求1所述的静态随机存取存储器，其中，所述第一伪鳍结构位于所述单元边界内并且被所述第二方向上的邻近的静态随机存取存储器单位单元共用。
4.根据权利要求1所述的静态随机存取存储器，其中：
所述第一鳍结构和所述第二鳍结构在所述第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸，
所述第三鳍结构在所述第一方向上从所述底侧延伸并且比所述第一鳍结构短，
所述第四鳍结构在所述第一方向上从所述顶侧延伸并且比所述第一鳍结构短，
所述第一伪鳍结构和所述第二伪鳍结构比所述第三鳍结构和所述第四鳍结构短。
5.根据权利要求1所述的静态随机存取存储器，其中：
所述第一源极/漏极外延层是所述第二鳍式场效应晶体管的源极，以及
所述第二源极/漏极外延层是所述第五鳍式场效应晶体管的源极。
6.根据权利要求5所述的静态随机存取存储器，还包括：
第一接触条，设置在所述第一源极/漏极外延层上方并且电连接至第一电源线，以及
第二接触条，设置在所述第二源极/漏极外延层上方并且电连接至所述第一电源线，其中：
所述第一接触条位于所述单元边界上并且被所述第一方向和所述第二方向上的邻近的静态随机存取存储器单位单元共用，和
所述第二接触条位于所述单元边界上并且被所述第一方向和所述第二方向上的邻近的静态随机存取存储器单位单元共用。
7.根据权利要求6所述的静态随机存取存储器，还包括：
第三接触条，将所述第一鳍式场效应晶体管的漏极和所述第二鳍式场效应晶体管的漏极连接至所述第三鳍式场效应晶体管的漏极，并且所述第三接触条电连接至字线；以及
第四接触条，将所述第四鳍式场效应晶体管的漏极和所述第五鳍式场效应晶体管的漏极连接至所述第六鳍式场效应晶体管的漏极，并且所述第四接触条电连接至所述字线。
8.根据权利要求7所述的静态随机存取存储器，还包括：
第五接触条，设置在所述第一鳍式场效应晶体管的源极上方并且电连接至第一位线；
第六接触条，设置在所述第三鳍式场效应晶体管的源极上方并且电连接至第二电源线；
第七接触条，设置在所述第六鳍式场效应晶体管的源极上方并且电连接至所述第二电源线；以及
第八接触条，设置在所述第四鳍式场效应晶体管的源极上方并且电连接至第二位线。
9.一种包括多个静态随机存取存储器单位单元的静态随机存取存储器，所述多个静态随机存取存储器单位单元中的每一个都由单元边界限定并且包括：
第一鳍结构，在第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；
第二鳍结构，在所述第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；
第三鳍结构，在所述第一方向上从所述底侧延伸，所述第三鳍结构比所述第一鳍结构短；
第四鳍结构，在所述第一方向上从所述顶侧延伸，所述第四鳍结构比所述第二鳍结构短；以及
六个场效应晶体管，每一个都包括栅电极并且包括所述第一鳍结构至所述第四鳍结构中的仅仅一个，其中：
所述第一鳍结构至所述第四鳍结构顺序设置在与所述第一方向相交的第二方向上，
在所述第一方向上延伸的伪鳍结构设置在四个邻近的静态随机存取存储器单位单元聚集的角部处，所述伪鳍结构被所述四个邻近的静态随机存取存储器单位单元共用，和
所述伪鳍结构中的每一个都电连接至所述四个邻近的静态随机存取存储器单位单元的四个第一鳍结构或所述四个邻近的静态随机存取存储器单位单元的四个第二鳍结构。
10.一种包括多个静态随机存取存储器单位单元的静态随机存取存储器，所述多个静态随机存取存储器单位单元中的每一个都由单元边界限定并且包括：
第一鳍结构，在第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；
第二鳍结构，在所述第一方向上并且在所述单元边界的底侧与所述单元边界的和所述底侧相对的顶侧之间延伸；
第三鳍结构，在所述第一方向上从所述底侧延伸，所述第三鳍结构比所述第一鳍结构短；
第四鳍结构，在所述第一方向上从所述顶侧延伸，所述第四鳍结构比所述第三鳍结构短；以及
六个场效应晶体管，每一个都包括栅电极并且包括所述第一鳍结构至所述第四鳍结构中的仅仅一个，其中：
所述第一鳍结构至所述第四鳍结构顺序设置在与所述第一方向相交的第二方向上，
在所述第二方向上延伸的第一接触条设置在四个邻近的静态随机存取存储器单位单元聚集的角部处，并且所述第一接触条被所述四个邻近的静态随机存取存储器单位单元共用，和
所述第一接触条中的每一个都设置在所述四个邻近的静态随机存取存储器单位单元的四个第一鳍结构上或所述四个邻近的静态随机存取存储器单位单元的四个第二鳍结构上。
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