CN111785721B - 静态随机存取存储器单元阵列 - Google Patents

Abstract

本发明公开一种形成静态随机存取存储器单元阵列的方法，包含有下述步骤。首先，图案化而形成多个鳍状结构于一基底上，其中此些鳍状结构包含多个主动鳍状结构以及多个牺牲鳍状结构，各通道晶体管(PG FinFET)与对应的一降压晶体管(PD FinFET)至少共享一主动鳍状结构，在一存储器单元中二相邻的升压晶体管(PU FinFET)跨设的二主动鳍状结构之间设置有至少一牺牲鳍状结构。接着，移除此些牺牲鳍状结构的至少一部分。本发明更提出一种以此方法形成的静态随机存取存储器单元阵列。

Description

静态随机存取存储器单元阵列

本申请是中国发明专利申请(申请号：201710963096.5，申请日：2017年10月17日，发明名称：静态随机存取存储器单元阵列及其形成方法)的分案申请。

技术领域

本发明涉及一种静态随机存取存储器单元阵列及其形成方法，且特别是涉及一种应用牺牲鳍状结构的静态随机存取存储器单元阵列及其形成方法。

背景技术

随机存取存储器(RAM：Random Access Memory)使用时可以读取数据也可以写入数据，当电源关闭以后数据立刻消失。由于随机存取存储器的数据更改容易，所以一般应用在个人计算机作为暂时存储数据的存储器。随机存取存储器又可以细分为「动态(Dynamic)」与「静态(Static)」两种。

「动态随机存取存储器(DRAM：Dynamic RAM)」是以1个晶体管加上1个电容来存储1个位(1bit)的数据，而且使用时必须要周期性地补充电源来保持存储的内容，故称为「动态(Dynamic)」。动态随机存取存储器构造较简单(1个晶体管加上1个电容来存储1个位的数据)使得存取速度较慢(电容充电放电需要较长的时间)，但是成本也较低，因此一般都制作成对容量要求较高但是对速度要求较低的存储器，例如：个人计算机主机板上通常使用的主存储器(main memory)。

「静态随机存取存储器(SRAM：Static RAM)」是以6个晶体管来存储1个位(1bit)的数据，而且使用时不需要周期性地补充电源来保持存储的内容，故称为「静态(Static)」。静态随机存取存储器的构造较复杂(6个晶体管存储1个位的数据)使得存取速度较快，但是成本也较高，因此一般都制作成对容量要求较低但是对速度要求较高的存储器，例如：个人计算机的中央处理器(CPU)内建256KB或512KB的快取存储器(Cache Memory)。由于中央处理器的速度决定了计算机运算数据及处理信息的快慢，主存储器的容量则决定了计算机可以存储信息的多寡，因此快取存储器是用来存储一些经常使用到的信息，把这些经常用到的信息放在速度较快的快取存储器中可以使中央处理器很快的取得这些信息，而不需要再到速度较慢的主存储器中去寻找，如此一来可使中央处理器处理的速度加快。

发明内容

本发明提出一种静态随机存取存储器单元阵列及其形成方法，能促进制作工艺可靠度，并提升静态随机存取存储器的性能。

本发明提供一种形成静态随机存取存储器(static random-access memory,SRAM)单元阵列的方法，包含有下述步骤。首先，图案化而形成多个鳍状结构于一基底上，其中此些鳍状结构包含多个主动鳍状结构以及多个牺牲鳍状结构，各通道晶体管(PGFinFET)与对应的一降压晶体管(PD FinFET)至少共享一主动鳍状结构，在一存储器单元中二相邻的升压晶体管(PU FinFET)跨设的二主动鳍状结构之间设置有至少一牺牲鳍状结构。接着，移除此些牺牲鳍状结构的至少一部分。

本发明提供一种静态随机存取存储器(static random-access memory,SRAM)单元阵列，包含有多个鳍状结构位于一基底上。此些鳍状结构包含多个主动鳍状结构以及矮于此些主动鳍状结构的多个剩下的牺牲鳍状结构，其中各通道晶体管(PG FinFET)与对应的一降压晶体管(PD FinFET)至少共享一主动鳍状结构，在一存储器单元中二相邻的升压晶体管(PU FinFET)跨设的二主动鳍状结构之间设置有至少一剩下的牺牲鳍状结构。

基于上述，本发明提出一种静态随机存取存储器单元阵列及其形成方法，其先图案化而形成多个鳍状结构于一基底上，其中此些鳍状结构可包含多个主动鳍状结构以及多个牺牲鳍状结构，接着再移除至少部分的牺牲鳍状结构，如此即可通过在所需的主动鳍状结构布局中加入牺牲鳍状结构，使各鳍状结构之间的间距相同，或近乎相同，如此可使各鳍状结构的轮廓相近。因此，本发明所形成的各形状相近的鳍状结构，可促进制作工艺稳定性以及装置的可靠度。再者，本发明在一静态随机存取存储器单元中二相邻的升压晶体管跨设的二主动鳍状结构之间设置有至少一牺牲鳍状结构，以使(通常具有较大间距的)二主动鳍状结构之间的间距可近似于其他主动鳍状结构之间的间距(，包括例如逻辑区等其他区域中的鳍状结构之间的间距)。

附图说明

图1～图7为本发明一实施例的形成静态随机存取存储器单元阵列的方法的俯视及剖面示意图；

图8为本发明另一实施例的形成静态随机存取存储器单元阵列的方法的俯视及剖面示意图。

主要元件符号说明

10：硬掩模层

12：氧化层

14：氮化层

20、30：掩模

22、32：有机介电层

24、34：含硅硬掩模底抗反射层

26、36：光致抗蚀剂

40：绝缘结构

110：基底

110’：块状底材

112、112a、112b、112c、112d：鳍状结构

112e、112f、112g、112h、112h1、112h2、112i、112i1、112i2、112j、112j1、112j2：主动(有源)鳍状结构

112k、112k’、112l、112l’、112m、112m’、112n、112n’、112o、112o’：牺牲鳍状结构

112a’、112b’、112c’、112d’：剩余部分

120：多晶硅栅极

130：内连线金属

140：接触插塞

A：静态随机存取存储器单元区

C1：第一鳍状结构裁切

C2：第二鳍状结构裁切

E：尾端

P、P1、P2、P3、P4：间距

P1：蚀刻制作工艺

PD1、PD2：降压晶体管

PG1、PG2：通道晶体管

PU1、PU2：升压晶体管

U1：(1,1,1)型的静态随机存取存储器单元

U2：(1,2,2)型的静态随机存取存储器单元

w：宽度

θ：角度

具体实施方式

图1～图7绘示本发明一实施例的形成静态随机存取存储器单元阵列的方法的俯视及剖面示意图。如图1～图2所示，图案化而形成多个鳍状结构112于一基底110上。如图1所示，提供一块状底材110’，在其上形成硬掩模层10，并将其图案化以定义出其下的块状底材110’中欲对应形成的鳍状结构112的位置。在本实施例中，硬掩模层10由下而上可分别为一氧化层12和一氮化层14的堆叠结构，但本发明不以此为限。接着，如图2所示，进行一蚀刻制作工艺P1，在块状底材110’中形成鳍状结构112。如此，完成鳍状结构112于基底110上的制作。在一实施例中，形成鳍状结构112后即可移除硬掩模层10，而在后续制作工艺中形成三栅极场效晶体管(tri-gate MOSFET)。如此一来，由于鳍状结构112与后续形成的介电层之间具有三直接接触面(包含二接触侧面及一接触顶面)，因此被称作三栅极场效晶体管(tri-gate MOSFET)。相较于平面场效晶体管，三栅极场效晶体管可通过将上述三直接接触面作为载流子流通的通道，而在同样的栅极长度下具有较宽的载流子通道宽度，使在相同的驱动电压下可获得加倍的漏极驱动电流。而在另一实施例中，也可保留硬掩模层10，而于后续制作工艺中形成另一具有鳍状结构的多栅极场效晶体管(multi-gate MOSFET)－鳍式场效晶体管(fin field effect transistor,Fin FET)。鳍式场效晶体管中，由于保留了硬掩模层10，鳍状结构112与后续将形成的介电层之间仅有两接触侧面。

此外，如前所述，本发明也可应用于其他种类的半导体基底，例如在另一实施态样中，提供一硅覆绝缘基底(未绘示)，并以蚀刻暨光刻的方法蚀刻硅覆绝缘基底(未绘示)上的单晶硅层而停止于氧化层，即可完成鳍状结构于硅覆绝缘基底上的制作。此外，为简化并清晰揭示本发明，本实施例的鳍状结构112为15个，但本发明所能应用的鳍状结构112也可为其他多个可形成静态随机存取存储器单元阵列的数量。

如图3～图6所示，裁切此些鳍状结构112，以形成所需的静态随机存取存储器单元阵列的布局。裁切鳍状结构112的方法以及静态随机存取存储器单元阵列的布局视所需的制作工艺需要以及装置需求而定。在本实施例中，裁切此些鳍状结构112的方法包含一第一鳍状结构裁切C1以及一第二鳍状结构裁切C2，其中图3～图4绘示本实施例的第一鳍状结构裁切C1方法，而图5～图6绘示本实施例的第二鳍状结构裁切C2方法。本发明形成鳍状结构112的方法可包含以侧壁影像转移(Sidewall Image Transfer,SIT)技术形成，而第一鳍状结构裁切C1或/及第二鳍状结构裁切C2则可结合侧壁影像转移(Sidewall ImageTransfer,SIT)技术。意即，第一鳍状结构裁切C1或/及第二鳍状结构裁切C2可为侧壁影像转移(Sidewall Image Transfer,SIT)技术其中的步骤，故第一鳍状结构裁切C1或/及第二鳍状结构裁切C2可包含一并切除用以定义并转移其图像至基底110而形成为鳍状结构112的侧壁。

详细而言，如图3所示，先依序覆盖并图案化一掩模20，以遮盖不需移除的部分的鳍状结构112，并暴露出部分待移除的鳍状结构112。在本实施例中，覆盖的掩模20为由下至上堆叠的一有机介电层(organic dielectric layer,ODL)22、一含硅硬掩模底抗反射层(Silicon-containing Hardmask Bottom anti-reflection coating，SHB)24以及一光致抗蚀剂26。此掩模20完全暴露出两端的一鳍状结构112a及一鳍状结构112b，并仅暴露出鳍状结构112a及鳍状结构112b之间的鳍状结构112的尾端E，因此可解决例如侧壁影像转移(Sidewall Image Transfer,SIT)技术中鳍状结构的连接及线末短缩(line-endshortening)等问题。接着，进行第一鳍状结构裁切C1，完全移除暴露出的鳍状结构112a及鳍状结构112b，以及鳍状结构112a及鳍状结构112b之间的鳍状结构112的尾端E，如图4所示，虚线部分为第一鳍状结构裁切C1的裁切范围。裁切后，鳍状结构112a及鳍状结构112b可仍保留剩余部分112a’/112b’，鳍状结构112a及鳍状结构112b之间的鳍状结构112的尾端E仍保留剩余部分(未绘示)，其中剩余部分112a’/112b’会突出于鳍状结构112之间的基底110。第一鳍状结构裁切C1可为多方向裁切，或仅以一第一方向裁切。在本实施例中，第一鳍状结构裁切C1大致以y方向裁切，并选择性加入x方向裁切以移除鳍状结构112a及鳍状结构112b，但本发明不以此为限。在其他实施例中，第一鳍状结构裁切C1可仅沿y方向裁切，而保留鳍状结构112a及鳍状结构112b。进行第一鳍状结构裁切C1之后，随即移除光致抗蚀剂26、含硅硬掩模底抗反射层24以及有机介电层22。

接着，进行第二鳍状结构裁切C2。如图5所示，先依序覆盖并图案化一掩模30，以遮盖不须移除的部分的鳍状结构112，并暴露出部分待移除的鳍状结构112。在本实施例中，覆盖的掩模30为由下至上堆叠的一有机介电层(organic dielectric layer,ODL)32、一含硅硬掩模底抗反射层(SiO-based Hard Mask,SHB)34以及一光致抗蚀剂36。此掩模30完全暴露出边缘的一鳍状结构112c及一鳍状结构112d。接着，进行第二鳍状结构裁切C2，移除暴露出的鳍状结构112c及鳍状结构112d，如图6所示，虚线部分为第二鳍状结构裁切C2的裁切范围。裁切后，鳍状结构112c及鳍状结构112d可仍保留剩余部分112c’/112d’，其中剩余部分112c’/112d’也会突出于鳍状结构112之间的基底110。在本实施例中，第二鳍状结构裁切C2沿一第二方向裁切，即x方向裁切，是以第一鳍状结构裁切C1的第一方向裁切垂直第二鳍状结构裁切C2的第二方向裁切，但本发明不以此为限。进行第二鳍状结构裁切C2之后，可随即移除光致抗蚀剂36、含硅硬掩模底抗反射层34以及有机介电层32。在本实施例中，旋即移除硬掩模层10。

以下提出二实施例，分别形成二静态随机存取存储器单元阵列。图7为一(1,1,1)型的静态随机存取存储器单元阵列，即静态随机存取存储器单元阵列中各通道晶体管(PGFinFET)与对应的一降压晶体管(PD FinFET)共享单一主动鳍状结构。图8为另一(1,2,2)型的静态随机存取存储器单元阵列，即静态随机存取存储器单元阵列中各通道晶体管(PGFinFET)与对应的一降压晶体管(PD FinFET)共享二主动鳍状结构。此外，本发明也可应用在其他型的静态随机存取存储器单元阵列，或者其他具有鳍状结构的装置中。

接着，在完成图6的第二鳍状结构裁切C2步骤之后，移除部分的鳍状结构112，以形成用以跨设静态随机存取存储器单元阵列的晶体管组的鳍状结构布局，如图7所示。更进一步而言，先如图6所示，鳍状结构112可包含多个主动鳍状结构112e/112f/112g/112h/112i/112j以及多个牺牲鳍状结构112k’/112l’/112m’/112n’/112o’，本发明移除至少一部分的牺牲鳍状结构112k’/112l’/112m’/112n’/112o’，以获得所需的鳍状结构布局，并形成相同形状的鳍状结构。详细而言，本实施例在移除部分的牺牲鳍状结构112k’/112l’/112m’/112n’/112o’之后，形成五个牺牲鳍状结构112k/112l/112m/112n/112o，其中牺牲鳍状结构112k/112l/112m/112n/112o会突出于鳍状结构112之间的基底110，如图7的左图所示，但本发明不以此为限。如此一来，此主动鳍状结构112e/112f/112g/112h的分布即可形成图7的右图所示的其中一(1,1,1)型的静态随机存取存储器单元U1。再者，主动鳍状结构112i/112j分别位于(1,1,1)型的静态随机存取存储器单元U1的两侧，此二主动鳍状结构112i/112j可例如分别作为其他静态随机存取存储器单元中的主动鳍状结构。五个牺牲鳍状结构112k/112l/112m/112n/112o则分别位于各主动鳍状结构112e/112f/112g/112h/112i/112j之间。在本实施例中，根据主动鳍状结构112e/112f/112g/112h/112i/112j的间距，在各主动鳍状结构112e/112f/112g/112h/112i/112j之间分别设置牺牲鳍状结构112k/112l/112m/112n/112o，使各鳍状结构112的间距彼此相同且与其他区域的鳍状结构的间距相同，但本发明不以此为限。例如，一般而言，逻辑区中的各主动鳍状结构的间距小于静态随机存取存储器单元U1中的各主动鳍状结构的间距，故本发明在静态随机存取存储器单元U1中的各主动鳍状结构112e/112f/112g/112h/112i/112j之间加入牺牲鳍状结构112k/112l/112m/112n/112o，使静态随机存取存储器单元U1中的各鳍状结构112的间距相等或近似于逻辑区中的各主动鳍状结构的间距。

因此，本发明的精神是加入至少一牺牲鳍状结构于主动鳍状结构之间，使相同区域或不同区域的各鳍状结构的间距相近，甚至可达相同，进而使所形成的各鳍状结构的宽度、轮廓或形状相近，因而能提升制作工艺稳定性及装置可靠度等性能。因为，当鳍状结构的宽度不同时，会影响所形成的静态随机存取存储器的性能；当鳍状结构的形状不同时，会影响制作工艺稳定性。再者，各鳍状结构中的一最大间距势必小于各鳍状结构中的一最小间距的两倍(，否则即可在最大间距之间再加入一牺牲鳍状结构)。再者，本实施例的图示仅绘示静态随机存取存储器单元区A，而静态随机存取存储器单元U1位于静态随机存取存储器单元区A中，但基底110可另包含一逻辑区，而在静态随机存取存储器单元区A中的各鳍状结构112的间距较佳小于在逻辑区中的鳍状结构的间距的两倍(，否则当在静态随机存取存储器单元区A中的各鳍状结构112的间距大于或等于在逻辑区中的鳍状结构的间距的两倍时，即可在鳍状结构112的间距之间再加入至少一牺牲鳍状结构)，使在静态随机存取存储器单元区U1中的鳍状结构112的宽度、形状及轮廓与在逻辑区中的鳍状结构的宽度、形状及轮廓相同，或近似相同。

(1,1,1)型的静态随机存取存储器单元U1包含二升压晶体管(PU FinFET)PU1、二通道晶体管(PG FinFET)PG1以及二降压晶体管(PD FinFET)PD1。(1,1,1)型的静态随机存取存储器单元U1中各通道晶体管PG1与对应的一降压晶体管PD1共享单一主动鳍状结构112h/112g，二相邻的升压晶体管PU1跨设的二主动鳍状结构112e/112f之间设置有单一牺牲鳍状结构112k。在一最佳的实施例中，各鳍状结构112之间的间距P相等。相同地，各通道晶体管PG1与对应的一降压晶体管PD1共享的单一主动鳍状结构112h/112g与最接近此单一主动鳍状结构112h/112g的二升压晶体管PU1跨设的主动鳍状结构112f/112e之间分别设置牺牲鳍状结构112l/112m；二相邻的存储器单元中的共享的主动鳍状结构之间，意即主动鳍状结构112h/112j之间以及主动鳍状结构112g/112i之间，分别设置牺牲鳍状结构112o/112n。

在此强调，各鳍状结构112之间的间距P会直接影响所形成的鳍状结构112的宽度w与形状。具体来说，当各鳍状结构112之间的间距P越大，则所形成之鳍状结构112的剖面轮廓斜度越大，意即角度θ越大；当各鳍状结构112之间的间距P越小，则所形成的鳍状结构112的剖面轮廓斜度越陡，意即角度θ越小。因此，当各鳍状结构112之间的间距P不相同时，会造成所形成的各鳍状结构112的宽度与剖面轮廓倾斜度不相同。当各鳍状结构112的宽度与剖面轮廓不均匀，则会劣化制作工艺稳定度及所形成的装置的可靠度等性能。在本实施例中，同时在主动鳍状结构112e/112f/112g/112h/112i/112j之间补上牺牲鳍状结构112k/112l/112m/112n/112o，用以调整鳍状结构112之间的间距P，使各鳍状结构112的间距P与其他区域(例如逻辑区)的鳍状结构的间距尽可能相同。在本实施例中，仅在主动鳍状结构112e/112f/112g/112h/112i/112j之间补上单一条牺牲鳍状结构112k/112l/112m/112n/112o，但本发明不以此为限。本发明也可在主动鳍状结构112e/112f/112g/112h/112i/112j之间选择性补上牺牲鳍状结构112k/112l/112m/112n/112o，或者在二相邻的主动鳍状结构112e/112f/112g/112h/112i/112j之间补上两条及以上的牺牲鳍状结构112k/112l/112m/112n/112o，视各鳍状结构112之间的间距P与相对其他区域的鳍状结构之间的间距而定。

更进一步而言，(1,1,1)型的静态随机存取存储器单元U1又可包含一多晶硅栅极120跨设鳍状结构112，内连线金属130连接各晶体管包含通道晶体管PG1、降压晶体管PD1与升压晶体管PU1，接触插塞140则物理性连接多晶硅栅极120及内连线金属130。(1,1,1)型的静态随机存取存储器单元U1的结构与运作方法为本领域所熟知，故不再详细赘述。

另外，本发明也可应用于一(1,2,2)型的静态随机存取存储器单元阵列，如图8所示。(1,2,2)型的静态随机存取存储器单元U2与(1,1,1)型的静态随机存取存储器单元U1的差别在于：(1,1,1)型的静态随机存取存储器单元U1中的主动鳍状结构112h取代成为两条主动鳍状结构112h1/112h2，而(1,2,2)型的静态随机存取存储器单元U2中一通道晶体管(PG FinFET)PG2与对应的一降压晶体管(PD FinFET)PD2共享此二主动鳍状结构112h1/112h2；(1,1,1)型的静态随机存取存储器单元U1中的主动鳍状结构112g取代成为两条主动鳍状结构112g1/112g2，而(1,2,2)型的静态随机存取存储器单元U2中另一通道晶体管(PGFinFET)PG2与对应的一降压晶体管(PD FinFET)PD2共享此二主动鳍状结构112g1/112g2。(1,1,1)型的静态随机存取存储器单元U1侧边的主动鳍状结构112i取代成为两条主动鳍状结构112i1/112i2，且(1,1,1)型的静态随机存取存储器单元U1侧边的主动鳍状结构112j取代成为两条主动鳍状结构112j1/112j2。二相邻的升压晶体管PU2跨设的二主动鳍状结构112e/112f之间仍设置有单一牺牲鳍状结构112k。

由于此二主动鳍状结构112h1/112h2之间的间距P1、此二主动鳍状结构112i1/112i2之间的间距P2以及此二主动鳍状结构112j1/112j2之间的间距P3小于其他鳍状结构112之间的间距P4，故除了此二主动鳍状结构112h1/112h2之间、此二主动鳍状结构112i1/112i2之间以及此二主动鳍状结构112j1/112j2之间无设置牺牲鳍状结构之外，其他鳍状结构112之间都设置有牺牲鳍状结构112k/112l/112m/112n/112o。因此，本实施例可调整各鳍状结构112之间的间距，使各鳍状结构112的间距尽可能相同。如此一来，即可使所形成的各鳍状结构112具有相同宽度及形状，因而能促进制作工艺可靠度，进而提升静态随机存取存储器的性能。

另外，在形成主动鳍状结构112e/112f/112g(112g1/112g2)/112h(112h1/112h2)/112i(112i1/112i2)/112j(112j1/112j2)以及牺牲鳍状结构112k/112l/112m/112n/112o之后，可形成绝缘结构40于主动鳍状结构112e/112f/112g(112g1/112g2)/112h(112h1/112h2)/112i(112i1/112i2)/112j(112j1/112j2)之间，其中主动鳍状结构112e/112f/112g(112g1/112g2)/112h(112h1/112h2)/112i(112i1/112i2)/112j(112j1/112j2)突出绝缘结构40，但绝缘结构40覆盖全部的牺牲鳍状结构112k/112l/112m/112n/112o。

综上所述，本发明提出一种静态随机存取存储器单元阵列及其形成方法，其先图案化而形成多个鳍状结构于一基底上，其中此些鳍状结构可包含多个主动鳍状结构以及多个牺牲鳍状结构，接着再移除至少部分的牺牲鳍状结构，如此即可通过在所需的主动鳍状结构布局中加入牺牲鳍状结构，使各鳍状结构之间的间距相同，或近乎相同，如此可使各鳍状结构的宽度与形状相同。本发明所形成的宽度与形状相同的各鳍状结构，可促进制作工艺稳定性以及装置的可靠度。

详细而言，本发明所形成的静态随机存取存储器单元阵列中的各静态随机存取存储器包含二升压晶体管、二通道晶体管以及二降压晶体管。各通道晶体管(PG FinFET)与对应的一降压晶体管(PD FinFET)至少共享一主动鳍状结构，例如本发明可形成一(1,1,1)型的静态随机存取存储器单元阵列，其各通道晶体管与对应的降压晶体管仅共享单一主动鳍状结构，或者本发明可形成一(1,2,2)型的静态随机存取存储器单元阵列，其各通道晶体管与对应的降压晶体管仅共享二主动鳍状结构。在此强调，本发明在一静态随机存取存储器单元中二相邻的升压晶体管跨设的二主动鳍状结构之间设置有至少一牺牲鳍状结构，以使(通常具有较大间距的)二主动鳍状结构之间的间距可近似于静态随机存取存储器单元中的其他主动鳍状结构之间的间距，或者其他区域(例如逻辑区)中的鳍状结构之间的间距。以本发明的方法，各鳍状结构中的一最大间距势必小于各鳍状结构中的一最小间距的两倍(，否则即可在最大间距之间再加入一牺牲鳍状结构)。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (7)

1.一种静态随机存取存储器(static random-access memory,SRAM)单元阵列，其特征在于，包含有：

多个鳍状结构，位于基底上，该些鳍状结构包含多个主动鳍状结构以及多个剩下的牺牲鳍状结构，且该些主动鳍状结构以及该些剩下的牺牲鳍状结构由多个绝缘结构围绕，其中各通道晶体管(PG FinFET)与对应的降压晶体管(PD FinFET)共享两个该些主动鳍状结构，在存储器单元中各升压晶体管(PU FinFET)跨设单一该主动鳍状结构，

其中该基底包含静态随机存取存储器单元区，而该些静态随机存取存储器单元位于该静态随机存取存储器单元区中，以及逻辑区，其中在该静态随机存取存储器单元区中的该些鳍状结构的间距小于在该逻辑区中的该些鳍状结构的间距的两倍。

2.如权利要求1所述的静态随机存取存储器单元阵列，其中各该些存储器单元包含两个升压晶体管、两个通道晶体管以及两个降压晶体管。

3.如权利要求2所述的静态随机存取存储器单元阵列，还包含：

至少一该剩下的牺牲鳍状结构设置于共享的该主动鳍状结构与最接近共享的该主动鳍状结构的其中一该两个升压晶体管(PU FinFET)跨设的该两个主动鳍状结构之间。

4.如权利要求1所述的静态随机存取存储器单元阵列，还包含：

至少一该剩下的牺牲鳍状结构设置于两个相邻的存储器单元中的共享的该主动鳍状结构之间。

5.如权利要求1所述的静态随机存取存储器单元阵列，其中该些绝缘结构位于该些主动鳍状结构之间并覆盖全部的该些剩下的牺牲鳍状结构。

6.如权利要求1所述的静态随机存取存储器单元阵列，其中该些鳍状结构的最大间距小于该些鳍状结构的最小间距的两倍。

7.如权利要求1所述的静态随机存取存储器单元阵列，其中在该静态随机存取存储器单元区中的该些鳍状结构的轮廓与在该逻辑区中的该些鳍状结构的轮廓相同。

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