CN104810389A - 半导体结构及其制作方法 - Google Patents
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Abstract
本发明提供一半导体结构，包含一基底，至少一鳍状结构群组以及多个次鳍状结构位于该基底上，其中该鳍状结构群组位于两个次鳍状结构之间，且各次鳍状结构的一顶面比该鳍状结构群组的一顶面低，以及一浅沟隔离位于该基底中，各该次鳍状结构被该浅沟隔离完全覆盖。
Description
技术领域
本发明是有关一半导体结构以及其制作方法，尤其是一种具有可保护主要鳍状结构免受伤害的次鳍状结构的半导体结构。
背景技术
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能，目前已逐渐发展出各种多栅极场效晶体管元件(multi-gate MOSFET)。多栅极场效晶体管元件包含以下几项优点。首先，多栅极场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性；其次，由于立体结构增加了栅极与基底的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced Barrier Lowering，DIBL)效应以及短通道效应(short channel effect)；此外，由于同样长度的栅极具有更大的通道宽度，因此亦可增加源极与漏极间的电流量。
更进一步而言，多栅极场效晶体管元件为将栅极形成于鳍状结构上，而鳍状结构则形成于基底上。鳍状结构一般为蚀刻基底所形成的互相平行的条状结构，在尺寸微缩的要求下，各鳍状结构的宽度渐窄且各鳍状结构之间的间距缩小，并且在各种制作工艺参数限制以及物理极限的考量下，如何能形成符合尺寸微缩要求的鳍状结构已为现今半导体产业之一大课题。
发明内容
为解决上述问题，本发明提供一半导体结构，包含一基底，至少一鳍状结构群组以及多个次鳍状结构位于该基底上，其中该鳍状结构群组位于两个次鳍状结构之间，且各次鳍状结构的一顶面比该鳍状结构群组的一顶面低，以及一浅沟隔离位于该基底中，各该次鳍状结构被该浅沟隔离完全覆盖。
本发明还提供一半导体结构的制作方法，至少包含以下步骤：首先，提供一基底，具有多个虚置鳍状结构位于该基底上，多个图案化掩模层位于该些虚置鳍状结构上，之后，移除部分位于该些虚置鳍状结构上的该图案化掩模层，接着进行一蚀刻步骤，以形成至少一鳍状结构群组以及多个次鳍状结构于该基底上，其中该次鳍状结构的一顶面比该鳍状结构群组的一顶面更低，最后，形成一浅沟隔离于该基底中，且各该次鳍状结构被该浅沟隔离完全覆盖
本发明提供一种半导体结构以及其制作方法。在此半导体结构中，除了包含有鳍状结构群组位于基底上之外，本发明的半导体结构还包含有多个次鳍状结构位于该鳍状结构群组的两侧。该些次鳍状结构可保护鳍状结构群组免受到蚀刻制作工艺等破坏。在破坏情形被降低之下，半导体结构的品质与产能都能达到有效提升。
附图说明
图1-11绘示本发明第一较佳实施例的半导体结构制作过程。
图12A绘示图11的半导体结构的部分上视图。
图12B绘示图11的半导体结构的部分上视图的另一实施例。
主要元件符号说明
10基底
12掩模层
12’掩模层
12A掩模层
12B掩模层
12C掩模层
14牺牲图案
16侧壁子
18虚置鳍状结构
18A虚置鳍状结构
18B虚置鳍状结构
20图案化光致抗蚀剂层
22鳍状结构群组
22A顶面
23主要鳍状结构
23A顶面
24次鳍状结构
24A顶面
26绝缘层
26A顶面
28衬垫层
X高度
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各图式仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围，在此容先叙明。
图1-11绘示本发明第一较佳实施例的半导体结构制作过程。如图1～3所示，形成多个侧壁子16于一基底10上。更详细说明，如图1所示，提供一目标层，例如为一基底10。基底10可以包含半导体基底例如为硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicon-on-insulator，SOI)基底等半导体基底。一掩模层12形成于基底10上，其中掩模层12可能为单层结构或是多层结构，掩模层12的材质可能包含有氮化硅或是氧化硅，但不限于此。在本实施例中，掩模层12是一个三层结构，包含一位于底层并由氧化硅组成的掩模层12A；一位于中层并由氮化硅组成的掩模层12B；以及一位于上层并由氧化硅组成的掩模层12C，但是并不限于此。
接着，形成多个牺牲层图案14于该基底10上。在本实施例中，形成牺牲层图案14的制作工艺可与普遍应用的栅极制作工艺整合，例如可进行一传统栅极制作工艺，以形成多个牺牲栅极作为牺牲图案14于基底10上，但本发明不以此为限。因此，在一实施例中牺牲图案14为多晶硅栅极，但其材质非限于此，视实际所需而定。
之后，如图2所示，形成多个侧壁子16于基底10上，并位于各牺牲层图案14旁。更进一步说明，将一牺牲材料(图未示)共形地覆盖于各牺牲层图案14以及基底10上，然后蚀刻此牺牲材料，以形成侧壁子16。本步骤可与普遍应用的栅极制作工艺整合。侧壁子16可例如为一氮化硅间隙壁，但本发明不以此为限。侧壁子16可能与牺牲图案14之间具有蚀刻选择比，此外，侧壁子16也不限于单层结构，其有可能为多层结构。
如图3所示，将各牺牲层图案14移除，因此仅剩下侧壁子16于基底10上，且原先位于各牺牲层图案14正下方的部分基底10则被曝露出来。
如图4所示，进行一图案转移制作工艺，将侧壁子16的图案转移至掩模层12上，并将掩模层12转换为多个图案化掩模层12’。举例说明，通过侧壁子16作为掩模，进行一蚀刻步骤(图未示)以移除部分的掩模层12，因此形成多个图案化掩模层12’于基底10上。一般来说，上述利用侧壁子作为掩模以进行图案转移制作工艺的方法，称为“侧壁图案转移制作工艺(sidewall image transfer，SIT)”。其中该蚀刻步骤可能包含干蚀刻或是湿蚀刻，或是干蚀刻与湿蚀刻的组合等。在本实施例中，由于掩模层12是一个三层结构，因此各图案化掩模层12’也可能是一氮化硅层与两氧化硅层组合的三层结构，但并不限于此。在其他实施例中，侧壁子16以及部分的图案化掩模层12’可能在侧壁图案转移制作工艺的蚀刻过程中被消耗，因此之后形成的各图案化掩模层12’可能为单层结构或是多层结构。
接下来，如图5所示，进行一蚀刻步骤，以移除部分未被掩模层12’所覆盖的基底10，并且于基底10中，形成多个虚置鳍状结构18。本发明中由于各虚置鳍状结构18是通过蚀刻基底10而产生，因此各虚置鳍状结构18的材质与基底10相同。此外，各掩模层12’可能仍存在于各虚置鳍状结构18上，然而在本实施例中，部分的掩模层12’在蚀刻过程中被消耗，而仅有部分的掩模层12’留在各虚置鳍状结构18上，但本发明并不限于此，在此各图案化掩模层12’可能为单层结构或是多层结构。
如图6所示，形成一图案化光致抗蚀剂层20于基底10上，覆盖部分的掩模层12’以及部分的虚置鳍状结构18。在此步骤中，各虚置鳍状结构18可被区分为两种不同群组：分别是被图案化光致抗蚀剂层20覆盖的虚置鳍状结构18A，以及未被图案化光致抗蚀剂层20覆盖的虚置鳍状结构18B。在本发明中，各被图案化光致抗蚀剂层20覆盖的虚置鳍状结构18A将会在后续步骤被制成主要鳍状结构，因此各虚置鳍状结构18A的位置将会对应本发明半导体结构的元件结构布局，另一方面来说，各个没有被图案化光致抗蚀剂层20覆盖的虚置鳍状结构18B，将不会在后续步骤被制成主要鳍状结构，因此，虚置鳍状结构18B位于虚置鳍状结构18A的旁边，更进一步说明，各个虚置鳍状结构18A可以视为一个“群组”，该群组位于两个虚置鳍状结构18B之间。此外，虚置鳍状结构18B的存在，也可以降低本发明半导体结构在制作过程，例如蚀刻或是曝光等，产生的负载效应(1oading effect)。值得注意的是，在本步骤中，在图案化光致抗蚀剂层20形成后，可顺便进行一切割制作工艺(cutting process)，以将从上视图来看，呈现长方形环状的各虚置鳍状结构18A分开，变成多条彼此平行排列的长条形虚置鳍状结构18A，但在本发明中，切割步骤不限于在此时进行，也可能在此步骤之前或是之后进行。
接着，如图7-8所示，移除各虚置鳍状结构18B上面的掩模层12’，也就是说，进行一蚀刻步骤，以将没有受到图案化光致抗蚀剂层20保护的掩模层12’移除。之后，如图8所示，将图案化光致抗蚀剂层20移除，移除的方法可能包含有一蚀刻步骤或是其他方法等，本发明不限于此。
之后，如图9所示，进行另一蚀刻步骤，以再次蚀刻基底10，并形成至少一鳍状结构群组22以及多个次鳍状结构24于基底10中，其中鳍状结构群组22包含多个主要鳍状结构23。鳍状结构群组22位于两个次鳍状结构24之间。在此步骤中，由于各主要鳍状结构23在蚀刻过程中，受到掩模层12’的保护，但是各虚置鳍状结构18B并未受到掩模层12’的保护，而在蚀刻过程中被消耗，因此各个主要鳍状结构23的一顶面23A与各个次鳍状结构24的一顶面24A并不位于同一水平面上。更明确说明，各个主要鳍状结构23的一顶面23A高于各个次鳍状结构24的一顶面24A。在本实施例中，可通过调整蚀刻时间与蚀刻的方法，以控制主要鳍状结构23与次鳍状结构24的高度。
请参考图10-11，再如图10所示，一衬垫层28以及一绝缘层26依序形成于基底10上，覆盖主要鳍状结构23以及次鳍状结构24，且填入各主要鳍状结构23与次鳍状结构24之间的空隙，绝缘层26例如为一氧化硅层，但不限于此。本实施例中绝缘层26将在后续制作工艺被用来制作成浅沟隔离(shallow trench isolation，STI)。接着，如图11所示，进行一平坦化步骤，例如一回蚀刻制作工艺及／或一化学机械研磨(chemical mechanical polishing，CMP)，以移除掩模层12’上多余的绝缘层26，值得注意的是，在蚀刻的过程中，残留下来的掩模层12’被当作停止层使用，也就是说，经过蚀刻过程后，蚀刻的表面将会停在掩模层12’顶面。最后，为了要于基底10中形成浅沟隔离，将对绝缘层26进行另一次的回蚀刻步骤，将部分的绝缘层26去除，并曝露出部分的主要鳍状结构23，但值得住注意的是，次鳍状结构24仍完全被绝缘层26(或是STI)所覆盖。在本发明中，所曝露出的部分主要鳍状结构23可被视为“元件鳍状结构”，通过至少一导线(图未示)电性连接后续半导体结构中的其他元件，而次鳍状结构24在本发明中则为“浮接结构”，也就是说，次鳍状结构24并不与其他任何元件电性连接。本发明中，曝露出的各主要鳍状结构23(元件鳍状结构)高度与各次鳍状结构24高度可以通过调整制作工艺步骤而改变。在本实施例中，如图11所示，假设主要鳍状结构23的高度(意指从绝缘层26的一顶面26A到鳍状结构群组22的顶面)为“X”，则各次鳍状结构24的高度(意指从绝缘层26的一底面到各次鳍状结构24的一顶面)较佳介于0.9X～2X范围之间，但不限于此。只要符合次鳍状结构24的顶面24A比主要鳍状结构23的顶面23A高，即属于本发明的范围内。
本发明所提供的半导体结构，如图11所示，至少包含有：一基底10，至少一鳍状结构群组22以及至少一次鳍状结构24位于基底10上，其中鳍状结构群组22位于两次鳍状结构24之间，且次鳍状结构24的一顶面24A比起鳍状结构群组22的一顶面22A来得低，一绝缘层26位于基底10上。在本发明中，鳍状结构群组22包含有多个主要鳍状结构23，绝缘层26的一顶面26A比起鳍状结构群组22的一顶面22A来得低，而绝缘层26的顶面26A比起次鳍状结构24的一顶面24A来得高。此外，各鳍状结构群组22通过至少一导线(图未示)与一半导体元件电性连接，但各次鳍状结构24则不与其他半导体元件电性连接，而属于一浮接结构。值得注意的是，若是前述的切割步骤至此尚未进行，也可以在图11所示的步骤之后进行，进行切割步骤之后，部分位于主要鳍状结构23周边的衬垫层28将会被切除。请参考图12A，图12A为图11的部分上视图之一实施例，如图12A所示，在切割步骤进行之后，衬垫层28由于有部分已被切割，因此剩下的衬垫层28仅位于主要鳍状结构23的两侧，但是由于次鳍状结构24未被切割，因此衬垫层28仍完整覆盖次鳍状结构24。值得注意的是，本实施例中，切割步骤的切割方向，是沿着一垂直主要鳍状结构23排列的第一方向，例如为图上的X轴。除此之外，在本发明中，各主要鳍状结构23呈现长条型，且彼此之间相互分开，各次鳍状结构24则因为未被切割，从上视图来看，仍呈现长方环状。在图12A中，由于切割步骤在衬垫层28与绝缘层都完成后才进行，所以只有部分的主要鳍状结构23与覆盖于该些部分主要鳍状结构23上的衬垫层28会被移除，在本实施例中，由上视图来看，各主要鳍状结构包含有四个边，而其中至少两个边没有被衬垫层28所覆盖，而另外两个边则被衬垫层28所覆盖。
在另一实施例中，请见图12B，图12B为图11的部分上视图的另一实施例，在本实施例中，切割步骤的切割方向为与各主要鳍状结构23平行的方向，例如为图上的Y轴方向。在切割步骤进行后，原先呈现环状的各主要鳍状结构23将会被分开，成为多条长条型的主要鳍状结构23。除此之外，部分的衬垫层28也在切割步骤进行之后被移除，尤其是靠近主要鳍状结构23上下两端点附近的衬垫层28。同样地，在本实施例中，由上视图来看，各主要鳍状结构23包含有四个边，而其中至少两个边没有被衬垫层28所覆盖而曝露出来，而另外两个边则被衬垫层28所部分覆盖。
本发明的特征在于，本发明的半导体结构还包含有多个次鳍状结构24位于鳍状结构群组22的旁边。一般来说，在后续的半导体制作工艺中，为了形成鳍状半导体元件(fin-FET device)，将会进行一些加热制作工艺，当对绝缘层加热时，绝缘层的内部将可能因为温度变化而产生应力(如压缩应力或是拉伸应力)，而这些应力有可能会伤害鳍状结构，为了避免上述情形，本发明所包含的次鳍状结构24，位于鳍状结构群组22旁，可以达到优先吸收应力的功能，进而保护鳍状结构群组22中主要鳍状结构23免受到由温度变化产生的应力伤害。
综上所述，本发明提供一半导体结构及其制作方法。在半导体结构中，除了一般的鳍状结构群组位于基底上，还包含有多个位于鳍状结构群组旁边的次鳍状结构。该些次鳍状结构可帮助保护主要鳍状结构免受到应力的伤害，如此一来，鳍状结构可以降低被破坏的机率，并且提高半导体结构的品质与生产良率。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (17)
1.一半导体结构，包含；
一基底；
至少一鳍状结构群组以及多个次鳍状结构，位于该基底上，其中该鳍状结构群组位于两个次鳍状结构之间，且各次鳍状结构的一顶面比该鳍状结构群组的一顶面低；以及
浅沟隔离，位于该基底中，该浅沟隔离由一绝缘层组成，各该次鳍状结构被该浅沟隔离完全覆盖。
2.如权利要求1所述的半导体结构，其中该鳍状结构群组包含多个主要鳍状结构。
3.如权利要求2所述的半导体结构，其中还包括一衬垫层，完整覆盖各该次鳍状结构上，并且部分覆盖各主要鳍状结构。
4.如权利要求3所述的半导体结构，其中各该主要鳍状结构包含有至少两个边被该衬垫层所曝露。
5.如权利要求1所述的半导体结构，其中该绝缘层的一顶面至该鳍状结构群组的一顶面的高度为X，且该绝缘层的一底面至该次鳍状结构的一顶面的高度介于0.9X～2X的范围内。
6.如权利要求1所述的半导体结构，其中该绝缘层的一顶面比起该鳍状结构群组的一顶面低。
7.如权利要求1所述的半导体结构，其中该绝缘层的一顶面比起该次鳍状结构的一顶面高。
8.如权利要求1所述的半导体结构，其中各该次鳍状结构为一浮接结构。
9.一种半导体结构的制作方法，至少包含以下步骤：
提供一基底，具有多个虚置鳍状结构位于该基底上，以及多个图案化掩模层位于该些虚置鳍状结构上；
移除部分位于该虚置鳍状结构上的该图案化掩模层；
进行一蚀刻步骤，以形成至少一鳍状结构群组以及多个次鳍状结构基底于该基底中，其中该次鳍状结构的一顶面比该鳍状结构群组的一顶面更低；以及
形成一浅沟隔离于该基底中，该浅沟隔离由一绝缘层组成，且各该次鳍状结构被该浅沟隔离完全覆盖。
10.如权利要求9所述的制作方法，其中移除部分该图案化掩模层的方法包含以下步骤：
形成一图案化光致抗蚀剂层以覆盖部分该虚置鳍状结构以及部分该图案化掩模层；以及
进行一蚀刻步骤，以移除部分未被该图案化光致抗蚀剂层所覆盖的部分该图案化掩模层。
11.如权利要求9所述的制作方法，其中还包括将该绝缘层覆盖于该鳍状结构群组以及该次鳍状结构上，并对该绝缘层进行一平坦化步骤。
12.如权利要求11所述的制作方法，其中还包括对该绝缘层进行一回蚀刻步骤，以曝露出部分该鳍状结构群组。
13.如权利要求11所述的制作方法，还包含对该绝缘层进行一加热制作工艺。
14.如权利要求9所述的制作方法，其中该鳍状结构群组位于两次鳍状结构之间。
15.如权利要求9所述的制作方法，其中各该次鳍状结构为一浮接结构。
16.如权利要求9所述的制作方法，其中该鳍状结构群组包含多个主要鳍状结构。
17.如权利要求9所述的制作方法，其中形成该图案化掩模层的方法包含一侧壁图案转移制作工艺。
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