DE102014207415A1 - Dicht gepackte Standardzellen für integrierte Schaltungsprodukte und Verfahren zu deren Herstellung - Google Patents

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Abstract

Es wird ein Verfahren mit einem Bilden von ersten und zweiten Transistorvorrichtungen in und über benachbarten aktiven Gebieten bereitgestellt, die durch einen Isolationsbereich beabstandet sind, wobei die Transistoren einen Source/Drain-Bereich und eine gemeinsame Gatestruktur aufweisen. Das Verfahren umfasst ferner ein Bilden einer durchgehenden leitfähigen Leitung, die sich quer zu dem Isolationsbereich erstreckt und mit den Source/Drain-Bereichen der Transistoren verbunden ist, und ein Ätzen der durchgehenden leitfähigen Leitung zum Bilden von getrennten ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen, die mit den Source/Drain-Bereichen der entsprechenden ersten und zweiten Transistoren verbunden sind. Es wird weiterhin eine Vorrichtung bereitgestellt, die eine Gatestruktur, Source/Drain-Bereiche, erste und zweite einheitliche leitfähige Source/Drain-Kontaktstrukturen, wobei eine jede davon mit einem der Source/Drain-Bereiche verbunden ist, und erste und zweite leitfähige Durchkontaktierungen umfasst, die mit den entsprechenden ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen verbunden sind.

Description

  • Hintergrund der Erfindung
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen die Herstellung von Halbleitervorrichtungen und insbesondere dicht gepackte Standardzellen für integrierte Schaltungsprodukte und Verfahren zu deren Herstellung.
  • 2. Beschreibung des Stands der Technik
  • In modernen integrierten Schaltungen, wie z. B. Mikroprozessoren, Speichervorrichtungen und dergleichen, wird eine große Anzahl von Schaltungselementen, insbesondere Transistoren, auf einer begrenzten Chipfläche bereitgestellt und bedient. Über die vergangenen Dekaden wurde ein großer Fortschritt hinsichtlich eines vergrößerten Leistungsvermögens und verringerter Merkmalsgrößen von Schaltungselementen, wie z. B. Transistoren, gemacht. Die fortwährende Nachfrage nach größerer Funktionalität von elektrischen Vorrichtungen zwingt jedoch Halbleiterhersteller zur fortwährenden Verringerung der Dimensionen von Schaltungselementen und zur Erhöhung der Betriebsgeschwindigkeit von Schaltungselementen. Die fortwährende Skalierung von Merkmalsgrößen schließt jedoch zur Erfüllung neuer Entwurfsregeln große Anstrengungen in der Neugestaltung von Prozesstechniken und Entwickelung neuer Prozessstrategien und -werkzeuge ein. Gegenwärtig stellt die MOS-Technologie allgemein in komplexen Schaltungen mit komplexen Logikbereichen angesichts des Vorrichtungsleistungsvermögens und/oder des Leistungsverbrauchs und/oder der Kosteneffizienz eine bevorzugte Herstellungstechnik dar. In integrierten Schaltungen mit Logikbereichen, die durch die MOS-Technologie hergestellt werden, werden typischerweise in einem Schaltkreis betriebene Feldeffekttransistoren (FETs) vorgesehen, was bedeutet, dass diese Vorrichtungen einen hochleitfähigen Zustand (Ein-Zustand) und einen hochimpedanten Zustand (Aus-Zustand) aufweisen. Der Zustand des Feldeffekttransistors wird durch eine Gateelektrode gesteuert, die bei Anlegen einer geeigneten Steuerspannung die Leitfähigkeit eines Kanalbereichs steuert, der zwischen einem Drainbereich und einem Sourcebereich gebildet ist.
  • Zur Verbesserung der Betriebsgeschwindigkeit von FETs und zur Vergrößerung der Dichte von FETs auf einer integrierten Schaltungsvorrichtung wurde die physikalische Größe von FETs durch Vorrichtungsdesigner über die Jahre stark verringert. Insbesondere wurde die Kanallänge von FETs bedeutend verkleinert, was zu einer Verbesserung der Schaltgeschwindigkeit von FETs führte. Ein Verkleinerung der Kanallänge eines FETs verkleinert jedoch auch den Abstand zwischen dem Sourcebereich und dem Drainbereich. In einigen Fällen erschwert es die Verkleinerung des Abstands zwischen Source und Drain das elektrische Potential des Sourcebereichs effizient zu unterbinden und den Kanals vor einer nachteiligen Beeinflussung durch das elektrische Potential des Drains zu schützen. Dies wird manchmal als sogenannter Kurzkanaleffekt bezeichnet, wobei die Eigenschaft des FET als aktiver Schalter verschlechtert wird.
  • Eine sogenannte FINFET-Vorrichtung weist gegenüber einem FET mit ebener Struktur eine dreidimensionale (3D)-Struktur auf. Insbesondere ist in einem FINFET ein im Allgemeinen vertikal angeordnetes stegartiges aktives Gebiet ausgebildet. Eine Gateelektrode umschließt beide Seitenflächen und eine obere Oberfläche des stegartigen aktiven Gebiets, um eine TRIGATE-Struktur zu bilden, so dass ein Kanal mit einer dreidimensionalen Struktur anstelle einer ebenen Struktur gebildet wird. In einigen Fällen ist eine isolierende Deckschicht, beispielsweise Siliziumnitrit, auf dem Steg angeordnet und die FINFET-Vorrichtung weist lediglich eine Dualgate-Struktur auf. Im Gegensatz zu einem ebenen FET ist in einer FINFET-Vorrichtung ein Kanal senkrecht zu einer Oberfläche des halbleitenden Substrats gebildet, so dass die physikalische Größe der Halbleitervorrichtung verringert wird. Auch wird in einem FINFET die Verbindungskapazität am Drainbereich der Vorrichtung stark verringert, was dazu tendiert, wenigstens einige Kurzkanaleffekte zu reduzieren. Bei Anlegen einer geeigneten Spannung an die Gateelektrode einer FINFET-Vorrichtung tragen die Oberflächen (und der innere Bereich nahe der Oberfläche) der Stege, insbesondere die im Wesentlichen senkrecht orientierten Seitenwände und die obere oberseitige Oberfläche des Stegs mit Inversionsträgern, zur Stromleitung bei. In einer FINFET-Vorrichtung beträgt die „Kanalbreite” ca. zweimal (2×) der vertikalen Steghöhe plus der Breite der oberen Oberfläche des Stegs, insbesondere die Stegbreite. In der von einer ebenen Transistorvorrichtung eingenommenen Fläche können insbesondere mehrere Stege gebildet werden. Für einen gegebenen Plot-Raum (oder eingenommene Fläche) tendieren FINFETs dazu, einen gegenüber ebenen Transistorvorrichtungen bedeutend stärkeren Antriebsstrom zu erzeugen. Darüberhinaus ist der Leckstrom von FINFET-Vorrichtungen nach dem Ausschalten der Vorrichtung gegenüber dem Leckstrom von ebenen FETs aufgrund der überlegenen elektrostatischen Gatesteuerung des „Steg”-Kanals auf FINFET-Vorrichtungen bedeutend verringert. Die 3D-Struktur einer FINFET-Vorrichtung stellt kurz gesagt eine, im Vergleich zum ebenen FET, überlegene MOSFET-Struktur dar, insbesondere am 20 nm CMOS-Technologieknoten und jenseits davon.
  • Unter Verwendung dieser Feldeffekttransistoren können komplexere Schaltungskomponenten gebildet werden, wie z. B. Inverter und dergleichen, wodurch eine komplexe Logikschaltung, eingebettete Speicher und dergleichen gebildet werden. Über die vergangenen Jahre wurden aufgrund der verringerten Dimensionen der Transistorvorrichtungen die Betriebsgeschwindigkeit der Schaltungskomponenten und die „Packungsdichte” in diesen Produkten mit jeder neuen Vorrichtungsgeneration erhöht, insbesondere gibt es eine größere Anzahl von Vorrichtungen pro Einheitsfläche. Diese Verbesserungen im Leistungsvermögen von Transistorvorrichtungen haben nun den Punkt erreicht, an dem der begrenzende Faktor der letzten Betriebsgeschwindigkeit von komplexen integrierten Schaltungsprodukten nicht länger durch das einzelne Transistorelement dargestellt wird, sondern durch das elektrische Leistungsvermögen des komplexen Verdrahtungssystems gegeben ist, das über den Halbleiter basierten Schaltungselementen ausgebildet wird. Aufgrund der großen Anzahl von Schaltungselementen und des erforderlichen komplexen Layouts moderner integrierter Schaltungen können die elektronischen Verbindungen der einzelnen Schaltungselemente nicht in der gleichen Vorrichtungsebene gebildet werden, in der die Schaltungselemente hergestellt werden, sondern erfordern ein oder mehrere zusätzliche Metallisierungsschichten, die im Allgemeinen Metall aufweisende Leitungen, die die elektrische Zwischenebenenverbindung bereitstellen, und auch eine Vielzahl von Zwischenebenenverbindungen oder vertikalen Verbindungen umfassen, die auch als Durchkontaktierungen oder Vias bezeichnet werden. Diese vertikalen Zwischenverbindungsstrukturen umfassen ein geeignetes Metall und stellen die elektrische Verbindung der verschiedenen gestapelten Metallisierungsschichten bereit.
  • Um die im Halbleitermaterial gebildeten Schaltungselemente weiterhin mit den Metallisierungsschichten zu verbinden wird eine geeignete vertikale Kontaktstruktur bereitgestellt, wovon ein erstes Ende mit einem entsprechenden Kontaktbereich eines Schaltungselements, wie z. B. einer Gateelektrode und/oder den Drain- und Sourcebereichen eines Transistors, und ein zweites Ende davon mit einer entsprechenden Metallleitung in der Metallisierungsschicht verbunden sind. In einigen Anwendungen kann das zweite Ende der Kontaktstruktur mit einem Kontaktbereich eines weiteren halbleiterbasierten Schaltungselement verbunden sein, wobei in diesem Fall die Zwischenverbindungsstruktur auf der Kontaktebene auch als lokale Zwischenverbindung bezeichnet wird. Die Kontaktstruktur kann auch Kontaktelemente oder Kontaktverbindungen mit einer im Allgemeinen viereckigen oder runden Form umfassen, die in einem Zwischenschichtdielektrikumsmaterial gebildet sind, dass wiederum die Schaltungselemente umgibt und passiviert. Mit abnehmender kritischer Dimension der Schaltungselemente auf der Vorrichtungsebene wurden auch die Dimensionen von Metallleitungen, Durchkontaktierungen und Kontaktelementen verringert. In einigen Fällen erforderte die zunehmende Packungsdichte die Verwendung fortschrittlicher Metall aufweisender Materialien und elektrischer Materialien, um die parasitäre Kapazität in den Metallleitungen zu verringern und eine ausreichend hohe Leitfähigkeit der einzelnen Metallleitungen und Durchkontaktierungen bereitzustellen. In komplexen Metallisierungssystemen wird z. B. typischerweise Kupfer in Verbindung mit Low-k-Dielektrikumsmaterialien, die als Dielektrikumsmaterialien mit einer Dielektrizitätskonstante von ca. 3,0 oder weniger zu verstehen sind, verwendet, um das erforderliche elektrische Leistungsvermögen und Elektromigrationsverhalten zu erreichen, das angesichts der Zuverlässigkeit der integrierten Schaltungen notwendig ist. Demzufolge müssen Metallleitungen und Durchkontaktierungen mit kritischen Dimensionen von ca. 100 nm und bedeutend weniger in niedrigeren Metallisierungsebenen bereitgestellt werden, um die erforderliche Packungsdichte entsprechend der Dichte an Schaltungselementen in der Vorrichtungsebene zu erreichen.
  • Mit abnehmenden Vorrichtungsdimensionen, beispielsweise Transistoren mit Gatelängen von 50 nm und weniger, müssen die Kontaktelemente in der Kontaktebene kritische Dimensionen von gleicher Größenordnung aufweisen. Die Kontaktelemente stellen typischerweise Verbindungen dar, die aus einem geeigneten Metall oder einer geeigneten Metallzusammensetzung gebildet sind, wobei sich in fortschrittlichen Halbleitervorrichtungen Wolfram zusammen mit geeigneten Barrierenmaterialien als brauchbares Kontaktmetall erwiesen hat. Bei der Bildung von Kontaktelementen auf Basis von Wolfram wird typischerweise erst das Zwischenschichtdielektrikumsmaterial gebildet und strukturiert, um Kontaktöffnungen aufzunehmen, die sich durch das Zwischenschichtdielektrikumsmaterial auf die entsprechenden Kontaktflächen der Schaltungselemente erstrecken. Insbesondere in dicht gepackten Vorrichtungsbereichen liegt die seitliche Größe der Drain- und Sourcebereiche und folglich die verfügbare Fläche für die Kontaktbereiche bei 100 nm und bedeutend weniger, wodurch extrem komplexe Lithografie- und Ätztechniken erforderlich sind, um Kontaktöffnungen mit wohl definierten seitlichen Dimensionen und mit einem hohen Grad an Ausrichtungsgenauigkeit zu bilden.
  • Mit fortwährend abnehmenden Vorrichtungsdimensionen über die vergangenen Jahre stieg die Herausforderung zur genauen und wiederholbaren Herstellung von integrierten Schaltungsprodukten, die hinsichtlich des Leistungsvermögens Kriterien erfüllen, welche für solche integrierte Schaltungsprodukte etabliert wurden. Typischerweise werden Halbleitervorrichtungen auf diskreten Inseln aus einem halbleitenden Substrat gebildet, d. h. aktive Gebiete, die in dem Substrat durch Isolationsstrukturen definiert werden. Die 1A–1B stellen beispielsweise anschauliche bekannte Standardzellenpaare 10 und verschiedene leitfähige Strukturen dar, die zur Ausbildung elektrischer Kontakte mit Source/Drainbereichen gebildet sind. Die anschauliche bekannte Vorrichtung umfasst im Allgemeinen eine sogenannte „obere Zelle” und eine „untere Zelle”. Das Standardzellenpaar 10 soll beispielhaft sein. In einem anschaulichen Beispiel kann die obere Zelle beispielsweise ein Teil einer kombinierbaren oder sequenziellen Schaltung sein und die untere Zelle kann auch ein Teil einer kombinierbaren oder sequenziellen Schaltung sein usw. Beispiele solcher kombinierbaren Schaltungen umfassen NAND, NOR und Inverterschaltungen usw., während Beispiele von sequenziellen Schaltungen SCANFLOP, MUX usw. umfassen.
  • Es wird weiterhin auf 1A Bezug genommen. Die Standardzelle umfasst eine Vielzahl von beabstandeten aktiven Gebieten 12A, 12B, 12C und 12D, die in einem Halbleitersubstrat durch ein oder mehrere Isolationsstrukturen definiert sind, welche durch den Abstand zwischen den aktiven Gebieten 12A–D dargestellt werden. Über jedem der aktiven Gebiete 12A–12D können Halbleitervorrichtungen von einem unterschiedlichen Leitfähigkeitstyp gebildet werden. Beispielsweise können P-Typ-Vorrichtungen in den aktiven Gebieten 12A, 12D gebildet werden, während N-Typ-Vorrichtungen in den aktiven Gebieten 12B, 12C gebildet werden. In dem dargestellten Beispiel sind die Transistorvorrichtungen FINFET-artige Vorrichtungen, die eine Vielzahl von Stegen 16 umfassen. Die Anzahl von Stegen kann natürlich abhängig von der besonderen Anwendung variieren. In dem dargestellten Beispiel teilen sich die Vorrichtungen, die über den aktiven Gebieten 12A–12B gebildet sind, eine gemeinsame Gatestruktur 14A (Gateelektrode und Gateisolationsschicht), während sich die über den aktiven Gebieten 12C–12D gebildeten Vorrichtungen eine gemeinsame Gatestruktur 14B teilen. Typischerweise sind neben den Gatestrukturen 14A, 14B Seitenwandabstandshalter gebildet, die in den beiliegenden Figuren nicht dargestellt sind. Alle Vorrichtungen weisen anschauliche Source/Drain-Bereiche 18 auf, die in den Stegen 16 gebildet sind. Die Source/Drain-Bereiche 18 werden in den Stegen 16 unter Durchführung von einem oder mehreren Ionenimplantationsprozessen gebildet, nachdem die Gatestrukturen 14A, 14B gebildet wurden. In dem dargestellten Beispiel sind die Stege 16 als Stege dargestellt, die nicht einem sogenannten FIN-Zusammenführungsprozess ausgesetzt wurden, wodurch nach Bildung der Gatestrukturen 14A, 14B zusätzliches Halbleitermaterial auf den Stegen 16 gebildet wird, um hoffentlich eine größere Oberfläche bereitzustellen, auf der ein elektrischer Kontakt zu den Source/Darin-Bereichen 18 hergestellt werden kann.
  • In den 1A–1B ist ferner eine Vielzahl von leitfähigen Strukturen 20A–D und 22A–D dargestellt, die zur Ausbildung elektrischer Kontakte zu den Source/Drain-Bereichen 18 gebildet sind. Die Bezugszeichen 20 und 22 können im Allgemeinen zur Bezugnahme auf die entsprechenden leitfähigen Strukturen 20A–D und 22A–D verwendet werden. Mit Bezug auf 1B ist gemäß der Bezeichnung in 1A eine Querschnittansicht einer anschaulichen Ausführungsform der leitfähigen Strukturen 20A, 22A dargestellt. Die leitfähigen Strukturen 20, 22 werden auf jeder Vorrichtung die gleiche Konfiguration aufweisen. 1B stellt auch eine anschauliche Isolationsstruktur 24 und eine Vielzahl von Schichten aus isolierendem Material 26, 28 und 30 dar, die über dem aktiven Gebiet 12A gebildet sind. Die isolierenden Materialien 26, 28 und 30 sind in der in 1A dargestellten ebenen Ansicht nicht gezeigt, um die Beschreibung der Vorrichtung 10 zu vereinfachen. Nachdem die Source/Drain-Bereiche 18 in den Stegen 16 gebildet wurden, wird im Allgemeinen die Schicht aus isolierendem Material 26 abgeschieden, wie in 1B dargestellt ist, und es kann dann auf der Schicht aus isolierendem Material 26 ein Planarisierungsprozess durchgeführt werden. Daraufhin können die leitfähigen Strukturen 20A–D unter Abscheidung einer Schicht aus leitfähigem Material, beispielsweise Wolfram, gebildet werden und anschließend kann die abgeschiedene Schicht aus leitfähigem Material strukturiert werden, um die leitfähigen Strukturen 20A–D zu definieren, die in 1A dargestellt sind. Die Schicht aus leitfähigem Material 28 kann dann auf der Vorrichtung abgeschieden und planarisiert werden. In einigen Fällen können die leitfähigen Strukturen 20 in der Industrie auch als sogenannte „Grabensilizid”-Struktur bezeichnet werden. Nach der Planarisierung der Schicht aus isolierendem Material 28 können die leitfähigen Strukturen 22A–D durch Abscheiden einer Schicht aus leitfähigem Material, beispielsweise Wolfram, gebildet werden. Die abgeschiedene Schicht aus leitfähigem Material kann daraufhin strukturiert werden, um die leitfähigen Strukturen 22A–D zu bilden, die in 1A dargestellt sind. Dann kann die Schicht aus isolierendem Material 30 auf der Vorrichtung abgeschieden und planarisiert werden. In einigen Fällen können die leitfähigen Strukturen 22 in der Industrie auch als ein „CA-Kontakt” bezeichnet werden.
  • 1C stellt eine Querschnittansicht entlang des mittleren Stegs 16 und des aktiven Gebiets 12A dar, wie in 1A bezeichnet ist. 1C soll die Stapelanordnung unterschiedlicher leitfähiger Strukturen zeigen, die zur Ausbildung eines elektrischen Kontakts mit der FINFET-Vorrichtung gebildet werden und insbesondere mit den Source/Drain-Bereichen 18 der Vorrichtung. Verschiedene Schichten aus isolierendem Material, die zur elektrischen Isolierung der verschiedenen leitfähigen Strukturen gebildet werden, sind in 1C nicht dargestellt. Die Gatestruktur 14A ist als eine anschauliche Gateisolationsschicht 14X und eine Gateelektrode 14Y aufweisend dargestellt. In 1C ist auch ein anschaulicher Gatekontakt 23 dargestellt, der mit der Gatestruktur 14A leitend verbunden ist. Der Gatekontakt 23 wird manchmal in der Industrie als ein „CB”-Kontakt bezeichnet. Der Gatekontakt 23 wird typischerweise gebildet, nachdem die leitfähigen Strukturen 22 unter Verwendung bekannter Prozesstechniken gebildet wurden.
  • Zur Ausbildung einer elektrischen Verbindung mit den FINFET-Vorrichtungen, die auf dem Substrat gebildet sind, wird über dem Substrat eine Mehrzahl von gestapelten Metallisierungsschichten gebildet. Diese Metallisierungsschichten stellen im Wesentlichen die elektrische „Verdrahtung” dar, die zur elektrischen Verbindung der Schaltungen und Vorrichtungen miteinander verwendet wird, um ein funktionales integriertes Schaltungsprodukt zu bilden. Ein modernes integriertes Schaltungsprodukt kann z. B. 7 bis 10 oder mehr Metallisierungsschichten umfassen. Die Metallisierungsschichten weisen typischerweise eine Mehrzahl von leitfähigen Leitungen auf, die verlegt sind, wie zur Bereitstellung einer Leitfähigkeit in einer Ebene oder Zwischenebenen erforderlich ist. Die Metallisierungsschichten sind miteinander durch eine Mehrzahl von leitfähigen Strukturen verbunden, die als Durchkontaktierungen bekannt sind und die typischerweise in einer separaten Schicht aus isolierendem Material gebildet werden, um eine elektrische Leitfähigkeit zwischen Metallisierungsschichten bereitzustellen. Die allererste allgemeine Metallisierungsschicht auf einem integrierten Schaltungsprodukt wird typischerweise in der Industrie als „Metall-1” oder „M1”-Schicht bezeichnet. Die erste Durchkontaktierungsschicht wird typischerweise in der Industrie als „Via-0” oder „V0”-Schicht bezeichnet. Die V0-Schicht umfasst eine Vielzahl von leitfähigen Durchkontaktierungsstrukturen, die zur Bildung eines elektrischen Kontakts zwischen den Halbleitervorrichtungen/Schaltungen verwendet werden, welche im Substrat und in der M1-Schicht ausgebildet sind. Die leitfähigen Durchkontaktierungsstrukturen können in einer Vielzahl von unterschiedlichen Konfigurationen ausgebildet sein, als zylindrische oder viereckig gestaltete Verbinder, kurze leitungsartige Segmente usw. 1C stellt die V0- und M1-Schichten dar, die in den 1A–1B nicht dargestellt sind, um die Diskussion hierin nicht zu verkomplizieren. Die leitfähigen Durchkontaktierungen in der V0-Schicht sind mit den leitfähigen Strukturen 22 und dem Gatekontakt 23 leitend verbunden, wie in 1C dargestellt ist. Die Art, in der die leitfähigen Leitungen und Durchkontaktierungen ausgebildet sind, ist bekannt.
  • Es wird weiterhin auf 1C Bezug genommen. Es wird angemerkt, dass zwei getrennte leitfähige Strukturen vorhanden sind – die leitfähigen Strukturen 20A und 22A, die zwischen der V0-Schicht und den Source/Drain-Bereichen 18 angeordnet sind. Dies bedeutet, dass dieser Stand der Technik die Bildung von zwei separaten leitfähigen Strukturen erfordert, um einen elektrischen Kontakt zwischen der V0-Schicht und den Source/Drain-Bereichen 18 auszubilden. Die kombinierte Höhe 50 dieser zwei leitfähigen Strukturen (20A und 22A) kann abhängig von der besonderen Anwendung variieren. In einer anschaulichen Ausführungsform kann die kombinierte Dicke unter Verwendung einer gegenwärtigen Technologie in der Größenordnung von ca. 50 bis 60 nm liegen.
  • Die 2A–2H stellen ein anschauliches bekanntes Verfahren zum Bilden der bekannten Standardzelle 10 dar, die in den 1A–1C dargestellt ist. In den 2A–2H sind die verschiedenen Schichten aus isolierendem Material in den ebenen Zeichnungen nicht dargestellt, um eine anschauliche Erläuterung zu vereinfachen, in der die Vorrichtung 10 gebildet werden kann.
  • 2A stellt die Vorrichtung 10 an einem Punkt in der Herstellung dar, an dem aktive Gebiete 24 (vgl. 2B) in dem Substrat gebildet wurden, um die aktiven Gebiete 12A–12D festzulegen. Die schematisch dargestellten Stege 16 und die Gatestrukturen 14A, 14B wurden auch an diesem Punkt im Prozessfluss gebildet. Die Stege 16 werden typischerweise unter Durchführung von wenigstens einem Ätzprozess gebildet, um eine Mehrzahl von stegbildenden Gräben (nicht dargestellt) im Substrat zur Festlegung der Stege 16 zu bilden. Daraufhin wird ein isolierendes Material abgeschieden, um die stegbildenden Gräben zu überfüllen und es wird auf dem isolierenden Material ein Ausnehmungsätzprozess durchgeführt, um dessen Dicke zu verringern, wodurch sich Isolationsbereiche (nicht dargestellt) am Boden der stegbildenden Gräben bilden. Dieser Ausnehmungsprozess legt typischerweise die Stege 16 bis auf die endgültig gewünschte Steghöhe frei. Nach der Bildung der Stege 16 werden die schematisch dargestellten Gatestrukturen 14A, 14B gebildet. Die Gatestrukturen 14A, 14B umfassen typischerweise ein Gateisolationsmaterial und wenigstens ein Gateelektrodenmaterial. Die Gatestrukturen 14A, 14B können unter Verwendung sogenannter „Gatefirst”- oder „Austauschgate”-Techniken gebildet werden. In einem besonderen Beispiel können die Gatestrukturen 14A, 14B anfänglich durch Abscheiden der Schichten aus geeigneten Materialien gebildet werden, so dass diese alle aktiven Gebiete 12A–D und die Isolationsmaterialien dazwischen bedecken. Daraufhin können die Materialschichten unter Verwendung einer ersten Gateätzmaskenschicht (nicht dargestellt) strukturiert werden, um eine einzige Linie von Gateelektrodenmaterial zu definieren, die sich quer zu allen aktiven Gebieten 12A–D erstreckt. Daraufhin wird die erste Gateätzmaskenschicht entfernt und es wird eine zweite Gateätzmaskenschicht (nicht dargestellt) verwendet, um die einzelne Linie aus Gatematerial in dem durch die gestrichelte Linie 5 bezeichneten Bereich zu schneiden, wodurch sich die dargestellten Gatestrukturen 14A, 14B ergeben. Diese zweite Gateätzmaske wird manchmal auch als eine „Gateschnitt”-Maske bezeichnet. Daraufhin werden die Source/Drain-Bereiche 18 unter Durchführung von wenigstens einem Ionenimplantationsprozess auf den Stegen 16 gebildet, nachdem die Gatestrukturen 14A, 14B gebildet wurden. Neben den Gatestrukturen 14A, 14B können auch Seitenwandabstandshalter (nicht dargestellt) als Teil des Prozesses zum Bilden der Source/Drain-Bereiche 18 gebildet werden. Während der Ionenimplantationsprozesse werden natürlich unterschiedliche Maskierungsschichten verwendet, um den Steg dort freizulegen, wo Ionen zu implantieren sind, während andere Stege auf unterschiedlichen Vorrichtungstypen bedeckt sind. Mit Bezug auf 2B wird im Allgemeinen die Schicht aus isolierendem Material 26 abgeschieden, nachdem die Source/Drain-Bereiche 18 in den Stegen 16 gebildet wurden, um die stegbildenden Gräben zu überfüllen. Dann kann auf der Schicht aus isolierendem Material 26 ein Planarisierungsprozess durchgeführt werden.
  • Es wird auf 1A Bezug genommen. Ein Abstand 31 von Spitze zu Spitze zwischen den leitfähigen Merkmalen 20 ist sehr klein und geht typischerweise darüberhinaus, was unter Verwendung einer einzelnen strukturierten Ätzmaskenschicht mit einer gegenwärtigen Fotolithografieausrüstung direkt strukturiert werden kann. Die vier anschaulichen leitfähigen Merkmale 20A–D werden demzufolge unter Verwendung einer Doppelstrukturierungstechnik gebildet, die zwei unterschiedliche Maskierungs-Strukturierungs-Operationen aufweist. Die beabstandeten leitfähigen Merkmale 20A und 20C wurden z. B. über den aktiven Gebieten 12A, 12C unter Durchführung eines ersten Abscheidungs/Maskierungs/Ätz-Prozesses gebildet, wie in 2C dargestellt ist. Der Abstand 33 von Spitze zu Spitze zwischen den beabstandeten leitfähigen Merkmalen 20A und 20C ist groß genug, so dass die Strukturen 20A und 20C unter Verwendung einer einzigen Ätzmaskenschicht ohne weiteres strukturiert werden. 2D stellt eine Querschnittansicht dar, die die Bildung der anschaulichen leitfähigen Strukturen 20A über dem aktiven Gebiet 12A an diesem Punkt im Prozessfluss zeigt. Ähnliche leitfähige Strukturen 20C werden zu diesem Zeitpunkt auch über dem aktiven Gebiet 12C gebildet. 2E ist eine Querschnittansicht, die die Abwesenheit der leitfähigen Merkmale 20D zeigt, welche letztendlich über dem aktiven Gebiet 12D an diesem Punkt im Prozessfluss gebildet werden. An diesem Punkt im Prozessfluss sei auch auf das Fehlen der leitfähigen Merkmale 20B (die eventuell über dem aktiven Gebiet 12B gebildet werden) hingewiesen.
  • Wie in 2F dargestellt, wird eine zweite Abscheidungs/Masken/Ätz-Prozesssequenz durchgeführt, um die beabstandeten leitfähigen Merkmale 20B und 20D über dem aktiven Gebieten 12B, 12D zu bilden. Der Abstand 35 von Spitze zu Spitze zwischen den beabstandeten leitfähigen Merkmalen 20B und 20D ist groß genug, so dass die Strukturen 20B, 20D ohne weiteres unter Verwendung einer einzelnen Maskenschicht strukturiert werden können. 2G stellt eine Querschnittansicht dar, die die Bildung der anschaulichen bekannten Merkmale 20D über dem aktiven Gebiet 12D an diesem Punkt im Prozessfluss darstellt. Über dem aktiven Gebiet 12B werden an diesem Punkt auch ähnliche leitfähige Merkmale 20B gebildet. Demzufolge waren an diesem Punkt im Prozessfluss zwei separate Ätzmaskenschichten erforderlich, um die leitfähigen Merkmale 20A–D aufgrund des Abstands von Spitze zu Spitze zwischen den Strukturen 20A–20D zu bilden. An diesem Punkt kann die Schicht aus isolierendem Material 28 (vgl. 1b) auf der Vorrichtung 10 abgeschieden und planarisiert werden.
  • Gemäß der Darstellung in 2H betrifft die nächste Prozessoperation die Bildung der leitfähigen Strukturen 22 auf der Vorrichtung 10. Der Abstand 32 von Spitze zu Spitze zwischen den leitfähigen Strukturen 22 ist, obwohl klein, noch groß genug, um die Bildung aller acht der anschaulichen leitfähigen Strukturen 22, die in 2H dargestellt sind, unter Durchführung einer einzelnen Abscheidungs/Masken/Ätz-Prozesssequenz mittels einer einzigen Maskenschicht zu ermöglichen. An diesem Punkt kann die Schicht aus isolierendem Material 30 (vgl. 1B) auf der Vorrichtung 10 abgeschieden und planarisiert werden.
  • Unter Verwendung der vorangehend beschriebenen bekannten Technik sind an diesem Punkt folglich drei separate Maskenschichten erforderlich, um die leitfähigen Strukturen 20, 22 auf dem Produkt 10 zu bilden: die zwei Maskenschichten, die zur Bildung der leitfähigen Strukturen 20A–D verwendet werden, und die einzelne Maskenschicht, die zum Bilden der leitfähigen Strukturen 22A–D verwendet wird.
  • Die vorliegende Erfindung richtet sich auf dicht gepackte Standardzellen für integrierte Schaltungsprodukte und Verfahren zum Herstellen solcher Produkte, die die Effekte von wenigstens einem der vorangehend genannten Probleme verhindern oder wenigstens reduzieren.
  • Zusammenfassung der Erfindung
  • Im Folgenden wird eine vereinfachte Zusammenfassung der Erfindung dargestellt, um ein grundsätzliches Verständnis einiger Aspekte der Erfindung bereitzustellen. Diese Zusammenfassung stellt keinen vollständigen Überblick über die Erfindung dar. Es ist nicht beabsichtigt, dass Schlüssel- oder kritische Elemente der Erfindung identifiziert oder der Rahmen der Erfindung abgrenzt werden. Es sollen lediglich einige Konzepte in einer vereinfachten Form vor der detaillierteren Beschreibung unten dargestellt werden.
  • Die vorliegende Erfindung richtet sich im Allgemeinen auf dicht gepackte Standardzellen für integrierte Schaltungsprodukte und Verfahren zum Herstellen solcher Produkte. Eine hierin offenbarte anschauliche Vorrichtung umfasst eine Gatestruktur, eine Mehrzahl von Source/Drain-Bereichen, erste und zweite einheitliche leitfähige Source/Drain-Kontaktstrukturen, wobei ein jeder davon einen der Mehrzahl von Source/Drain-Bereichen kontaktiert, und eine Durchkontaktierungsschicht, die erste und zweite leitfähige Durchkontaktierungen aufweist, die die entsprechenden ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen kontaktieren.
  • Ein hierin offenbartes anschauliches Verfahren umfasst ein Bilden von ersten und zweiten Transistorvorrichtungen in und über benachbarten ersten und zweiten aktiven Gebieten, die durch einen in einem Halbleitersubstrat gebildeten Isolationsbereich getrennt sind, wobei die ersten und zweiten Transistoren wenigstens einen Source/Drain-Bereich und eine gemeinsame Gatestruktur umfassen, ein Bilden einer durchgehenden leitfähigen Leitung, die sich quer zu dem Isolationsbereich erstreckt, wobei die durchgehende leitfähige Leitung den wenigstens einen Source/Drain-Bereich des ersten und zweiten Transistors kontaktiert, und ein Durchführen eines Ätzprozesses durch eine strukturierte Maskenschicht auf der wenigstens einen durchgehenden leitfähigen Leitung zum Bilden von getrennten ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen, wobei die ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen den wenigstens einen entsprechenden Source/Drain-Bereich des entsprechenden ersten und zweiten Transistors kontaktieren.
  • Ein weiteres hierin offenbartes anschauliches Verfahren umfasst ein Bilden von ersten und zweiten Transistorvorrichtungen in und über benachbarten ersten und zweiten aktiven Gebieten, die durch einen in einem Halbleitersubstrat gebildeten Isolationsbereich getrennt sind, wobei die ersten und zweiten Transistoren wenigstens einen Source/Drain-Bereich und eine gemeinsame Gatestruktur umfassen, ein Durchführen eines ersten Ätzprozesses durch eine erste strukturierte Maskenschicht zum Bilden einer durchgehenden leitfähigen Leitung, die sich quer zu dem Isolationsbereich erstreckt, wobei die durchgehende leitfähige Leitung den wenigstens einen Source/Drain-Bereich des ersten und zweiten Transistors kontaktiert, ein Entfernen der ersten strukturierten Maskenschicht und ein Durchführen von wenigstens einem zweiten Ätzprozess durch eine zweite strukturierte Maskenschicht auf der wenigstens einen durchgehenden leitfähigen Leitung zum Bilden von getrennten ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen, wobei die ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen den wenigstens einen entsprechenden Source/Drain-Bereich der ersten und zweiten Transistoren kontaktieren.
  • Ein weiteres hierin offenbartes anschauliches Verfahren umfasst ein Bilden von ersten, zweiten, dritten und vierten beabstandeten aktiven Gebieten in einem Halbleitersubstrat, ein Bilden von ersten, zweiten, dritten und vierten Transistorvorrichtungen in und über dem entsprechenden ersten, zweiten, dritten und vierten aktiven Gebiet, wobei jeder Transistor wenigstens einen Source/Drain-Bereich umfasst, ein Bilden einer ersten gemeinsamen Gatestruktur für die ersten und zweiten Transistoren über den ersten und zweiten aktiven Gebieten, ein Bilden einer zweiten gemeinsamen Gatestruktur für die dritten und vierten Transistoren über den dritten und vierten aktiven Gebieten, ein Durchführen eines ersten Ätzprozesses durch eine erste strukturierte Maskenschicht zum Bilden einer durchgehenden leitfähigen Leitung, die sich quer zu den ersten, zweiten, dritten und vierten aktiven Gebieten erstreckt, wobei die durchgehende leitfähige Leitung den wenigstens einen Source/Drain-Bereich von jedem der ersten, zweiten, dritten und vierten Transistoren kontaktiert, ein Entfernen der ersten strukturierten Maskenschicht, ein Durchführen von wenigstens einem zweiten Ätzprozess durch eine zweite strukturierte Maskenschicht auf der wenigstens einen durchgehenden leitfähigen Leitung zum Bilden einer ersten Mehrzahl von entsprechenden getrennten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen, ein Entfernen der zweiten strukturierten Maskenschicht, ein Durchführen von wenigstens einem dritten Ätzprozess durch eine dritte strukturierte Maskenschicht auf den verbleibenden Bereichen der wenigstens einen durchgehenden leitfähigen Leitung zum Bilden einer zweiten Mehrzahl von einheitlichen leitfähigen Source/Drain-Kontaktstrukturen und ein Bilden einer Durchkontaktierungsschicht, die eine Mehrzahl von leitfähigen Durchkontaktierungen umfasst, die zusammen die erste und zweite Mehrzahl von einheitlichen leitfähigen Source/Drain-Kontaktstrukturen kontaktiert.
  • Kurze Beschreibung der Figuren
  • Die vorliegende Erfindung kann mit Bezug auf die folgende Beschreibung zusammen mit den beiliegenden Figuren verstanden werden, in denen ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und in welchen:
  • 1A–1C eine anschauliche bekannte Standardzelle und die leitfähigen Strukturen darstellen, die zur Ausbildung elektrischer Kontakte mit Source/Drain-Bereichen ausgebildet sind;
  • 2A–2H ein anschauliches bekanntes Verfahren zum Bilden der bekannten Standardzelle gemäß den 1A–1C darstellt;
  • 3A–3C eine anschauliche Ausführungsform einer hierin offenbarten neuen Standardzelle und einer neuen Konfiguration der leitfähigen Strukturen darstellt, die zur Bildung elektrischer Kontakte zu Source/Drain-Bereichen der Vorrichtungen gebildet sind;
  • 4A–4G ein hierin offenbartes anschauliches Verfahren zum Bilden der in den 3A–3C dargestellten neuen Standardzelle zeigt; und
  • 5 einen Vergleich von Zellenhöhen für die hierin offenbarte neue Vorrichtung und die bekannte Vorrichtung 10 darstellt, die im Abschnitt zum Hintergrund in dieser Anmeldung diskutiert ist.
  • Während der hierin offenbarte Gegenstand gegenüber unterschiedlichen Modifizierungen und alternativen Formen empfindlich sein kann, sind spezielle Ausführungsformen davon beispielhaft in den Figuren gezeigt und hierin im Detail beschrieben. Es wird jedoch angemerkt, dass die Beschreibung spezieller Ausführungsformen hierin nicht als die Erfindung auf die besonderen offenbarten Formen beschränkend auszulegen ist, sondern die Erfindung alle Modifizierungen, äquivalente und Alternativen abdecken soll, die in den Rahmen und das Prinzip der Erfindung fallen, wie durch die angefügten Ansprüche festgelegt wird.
  • Detaillierte Beschreibung
  • Nachstehend sind verschiedene anschauliche Ausführungsformen der Erfindung beschrieben. Im Interesse von Klarheit sind nicht alle Merkmale einer tatsächlichen Ausgestaltung in dieser Darstellung beschrieben. Es wird jedoch angemerkt, dass in der Entwicklung einer beliebigen tatsächlichen Ausführungsform eine Vielzahl von implementierungsspezifischen Entscheidungen zu treffen sind, um die besonderen Ziele des Entwicklers zu erreichen, wie z. B. zur Erfüllung systembezogener und geschäftsbezogener Bedingungen, die von einer Implementierung zur anderen variieren. Darüberhinaus wird angemerkt, dass eine entsprechende Entwicklungsbemühung komplex und zeitaufwendig sein kann, jedoch für den Fachmann unter Kenntnis der Erfindung ein Routinehandeln darstellt.
  • Die vorliegende Erfindung wird nun mit Bezug auf die beiliegenden Figuren beschrieben. Unterschiedliche Strukturen, Systeme und Vorrichtungen sind in den Figuren lediglich zu Erläuterungszwecken schematisch dargestellt, um die vorliegende Erfindung nicht mit bekannten Details zu überfrachten. Trotzdem sind die beiliegenden Figuren zur Beschreibung und Erläuterung anschaulicher Beispiele der vorliegenden Erfindung beigefügt. Die hierin verwendeten Wörter und Sätze sollen als eine Bedeutung aufweisend verstanden und interpretiert werden, die mit dem Verständnis dieser Wörter und Sätze durch den Fachmann konsistent ist. Es ist keine spezielle Definition eines Ausdrucks oder Satzes beabsichtigt, d. h. eine Definition, die sich von der gewöhnlichen und geläufigen Bedeutung, wie sie durch den Fachmann verstanden wird, unterscheidet, wie durch die konsistente Verwendung des Ausdrucks oder Satzes hierin impliziert wird. In dem Umfang, in dem einem Ausdruck oder Satz eine spezielle Bedeutung zukommen soll, d. h. eine Bedeutung, die sich von dem Verständnis des Fachmanns unterscheidet, wird eine spezielle Definition ausdrücklich in der Beschreibung auf eine definierende Weise angegeben, die die spezielle Definition des Ausdrucks oder Satzes direkt und unmissverständlich bereitstellt.
  • Die vorliegende Erfindung richtet sich auf dicht gepackte Standardzellen für integrierte Schaltungsprodukte und Verfahren zum Herstellen solcher Produkte. Wie dem Fachmann nach einer vollständigen Lektüre der vorliegenden Beschreibung verständlich ist, kann die vorliegend offenbarte Erfindung mit einer Vielzahl unterschiedlicher Vorrichtungen und Technologien verwendet werden, beispielsweise NFET, PFET, CMOS usw., und kann auf eine Vielzahl von integrierten Schaltungsprodukten angewendet werden, einschließlich, jedoch nicht beschränkend, auf ASICs, Logikvorrichtungen, Speichervorrichtungen usw. Mit Bezug auf die beiliegenden Figuren werden nun verschiedene anschauliche Ausführungsformen der hierin offenbarten Vorrichtungen und Verfahren in größerem Detail beschrieben.
  • 3A–3C stellen eine anschauliche Ausführungsform eines integrierten Schaltungsprodukts oder Vorrichtung 100 dar, die ein Beispiel einer hierin offenbarten neuen Standardzelle 100 umfasst, welche in und über einem Halbleitersubstrat gebildet ist. Eine anschauliche Ausführungsform einer hierin offenbarten neuen Standardzellenvorrichtung 100 weist, wie in 3A dargestellt ist, eine sogenannte „obere Zelle” und eine „untere Zelle” auf. Die in der folgenden Figur dargestellte Standardzelle soll repräsentativ sein. Das Substrat kann ein Silizium-auf-Isolator(SOI)-Substrat sein, das ein Vollsubstrat, eine vergrabene Isolationsschicht (eine sogenannte BOX-Schicht) und eine über der BOX-Schicht angeordnete Aktivschicht aufweist. In einer solchen Ausführungsform werden die aktiven Gebiete in der Aktivschicht gebildet. Das Substrat kann auch als Vollsubstrat vorliegen. Das Substrat kann auch aus anderen Materialien als Silizium gebildet sein. Die Ausdrücke „Substrat” oder „Halbleitersubstrat”, wie sie hierin und in den beiliegenden Ansprüchen verwendet werden, sollen folglich als alle Formen eines beliebigen Halbleitermaterials abdeckend verstanden werden.
  • Es wird auf 3A Bezug genommen. Die Standardzelle umfasst eine Mehrzahl von separaten und zueinander beabstandeten aktiven Gebieten 112A, 112B, 112C und 112D, die im Halbleitersubstrat durch ein oder mehrere Isolationsstrukturen festgelegt und durch den Abstand zwischen den aktiven Gebieten 112A–D dargestellt sind. Halbleitervorrichtungen unterschiedlicher Leitfähigkeitstypen können über jedem der aktiven Gebiete 112A–D gebildet werden. N-Typ-Vorrichtungen können z. B. in den aktiven Gebieten 112A, 112D gebildet werden, während P-Typ-Vorrichtungen in den aktiven Gebieten 112B, 112C gebildet werden können. Im dargestellten Beispiel sind die Transistorvorrichtungen FinFET-artige Vorrichtungen, die eine Mehrzahl von schematisch dargestellten Stegen 116 aufweisen. Die Anzahl der Stege 116, die über jedem der aktiven Gebiete 112A–D gebildet sind, können abhängig von der speziellen Anwendung variieren. In dem dargestellten Beispiel teilen sich die über den aktiven Gebieten 112A–B gebildeten Vorrichtungen eine gemeinsame Gatestruktur 114A (die eine Gateelektrode und eine Gateisolationsschicht umfasst), während die Vorrichtungen, die über den aktiven Gebieten 112C–D gebildet sind, eine gemeinsame Gatestruktur 114B aufweisen. Die Gatestrukturen 114A–B können unter Verwendung der gleichen Techniken gebildet werden, wie vorangehend mit Bezug auf die Gatestrukturen 114A, 114B im Abschnitt zum Hintergrund in dieser Anmeldung beschrieben sind. Seitenwandabstandshalter, die typischerweise neben den Gatestrukturen 114A, 114B gebildet werden, sind in den beigefügten Figuren nicht dargestellt. Jede Vorrichtung weist anschauliche Source/Drainbereiche 118 auf, die in den Stegen 116 gebildet sind. Die Source/Drainbereiche 118 werden unter Durchführung von einem oder mehreren Ionenimplantationsprozessen in den Stegen 116 gebildet, nachdem die Gatestrukturen 114A, 114B gebildet wurden. In dem dargestellten Beispiel sind die Stege 116 als Stege dargestellt, die nicht einem sogenannten Stegzusammenführungsprozess ausgesetzt wurden, wodurch ein zusätzliches Halbleitermaterial auf den Stegen gebildet wird, nachdem die Gatestrukturen 114A, 114B gebildet wurden, um hoffentlich eine größere Oberfläche bereitzustellen, an der ein elektrischer Kontakt zu den Source/Drainbereichen 118 gebildet werden kann.
  • 3B stellt eine anschauliche Isolationsstruktur 124 und eine Mehrzahl von Schichten aus isolierendem Material 126 und 128 dar, die über dem aktiven Gebiet 112A gebildet sind. Die isolierenden Materialien 126, 128 sind in der in 3A gezeigten ebenen Ansicht nicht dargestellt, um die Beschreibung der Vorrichtung 100 zu vereinfachen. Im Allgemeinen wird die Schicht aus isolierendem Material 126 abgeschieden, nachdem die Source/Drain-Bereiche 118 in den Stegen 116 gebildet wurden, und es kann dann ein Planarisierungsprozess auf der Schicht aus isolierendem Material 126 durchgeführt werden, wie in 3B dargestellt ist. Daraufhin kann die hierin offenbarte neue einheitliche leitfähige Source/Drain-Kontaktstruktur 120A unter Verwendung der nachstehend ausführlicher beschriebenen neuen Techniken gebildet werden. Nach der Bildung der einheitlichen leitfähigen Source/Drain-Kontaktstruktur 120A wird eine Schicht aus isolierendem Material 128 abgeschieden. Es kann dann ein Planarisierungsprozess auf der Schicht aus isolierendem Material 128 durchgeführt werden, um zu der in 3B dargestellten Struktur zu gelangen.
  • 3C stellt eine Querschnittansicht entlang des mittleren Steges 116 des aktiven Gebiets 112A dar, wie in 3A bezeichnet ist. 3C soll die Stapelanordnung unterschiedlicher leitfähiger Strukturen zeigen, die zur Ausbildung eines elektrischen Kontakts zur FinFET-Vorrichtung und insbesondere zu den Source/Drainbereichen 118 der Vorrichtung gebildet werden. In 3C sind verschiedene Schichten aus isolierendem Material, die zur elektrischen Isolierung der verschiedenen leitfähigen Strukturen gebildet werden, nicht dargestellt. Die Gatestruktur 114A ist als eine anschauliche Gateisolationsschicht 114X und eine anschauliche Gateelektrode 114Y aufweisend dargestellt. In 3C ist auch ein anschaulicher Gatekontakt 123 dargestellt, der mit der Gatestruktur 114A leitfähig verbunden ist. In der Industrie wird der Gatekontakt manchmal als ein „CB”-Kontakt bezeichnet. Der Gatekontakt 123 wird gebildet, nachdem die hierin offenbarten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen 120A–D unter Verwendung bekannter Prozesstechniken gebildet wurden. 3C stellt die V0- und M1-Schichten dar, die in den 3A–3B nicht dargestellt sind. Die leitfähigen Durchkontaktierungen in der V0-Schicht kontaktieren die einheitliche leitfähige Source/Drain-Kontaktstruktur 120A und den Gatekontakt 123.
  • Mit weiterem Bezug auf 3C wird angemerkt, dass nur eine einzige leitfähige Source/Drain-Struktur vorhanden ist – die einheitliche leitfähige Source/Drain-Kontaktstruktur 120A ist zwischen der V0-Schicht und den Source/Drain-Bereichen 118 angeordnet. Es ist also nur eine einzige einheitliche leitfähige Source/Drain-Kontaktstruktur 120 bei Verwendung des hierin offenbarten neuen Verfahrens erforderlich, insbesondere die leitfähige Struktur 120A, um einen elektrischen Kontakt zwischen der V0-Schicht und den Source/Drain-Bereichen 118 auszubilden. Die Gesamthöhe 150 dieser einzigen einheitlichen leitfähigen Source/Drain-Kontaktstruktur 120A ist kleiner als die kombinierte Höhe 50 (vergleiche 1C) der zwei separaten leitfähigen Strukturen 20A, 22A, die unter Verwendung der im Abschnitt zum Hintergrund dieser Anmeldung diskutierten bekannten Technik gebildet werden. Die Höhe 150 kann abhängig von der speziellen Anwendung variieren. In einer anschaulichen Ausführungsform kann die Höhe 150 unter Verwendung einer gegenwärtigen Technologie in der Größenordnung von ungefähr 30–40 nm liegen. Es ist wichtig, dass die Höhe 150 unter Verwendung der hierin offenbarten neuen Verfahren und einheitlichen Source/Drain-Kontaktstrukturen 120A–D typischerweise ungefähr 30–40 nm kleiner sein kann als die kombinierte Dicke 50 der leitfähigen Strukturen 20, 22 der vorangehend erläuterten bekannten Vorrichtung 10.
  • Wie der Fachmann nach einer vollständigen Lektüre der vorliegenden Anmeldung erkennen wird, werden die neuen einheitlichen leitfähigen Source/Drain-Kontaktstrukturen 120A–D unter Verwendung der hierin offenbarten neuen Verfahren zum Ausbilden eines elektrischen Kontakts zwischen der V0-Schicht und den Source/Drain-Bereichen 118 in einer einzigen Metallisierungsschicht gebildet, beispielsweise in der die Schicht aus isolierendem Material 128 aufweisenden Metallisierungsschicht. Dies steht, wie vorangehend bemerkt, in starkem Gegensatz zu der Methodologie und der Vorrichtung 10, auf die im Abschnitt zum Hintergrund dieser Anmeldung Bezug genommen wird, wobei zwei leitfähige Strukturen 20, 22 zur Bildung zweier separater Metallisierungsschichten (26 und 28) erforderlich waren, um einen elektrischen Kontakt zwischen der V0-Schicht und den Source/Drain-Bereichen 118 auszubilden. Unter Verwendung der hierin offenbarten neuen Verfahren und Vorrichtungen kann folglich die gesamte vertikale Höhe 119 (vergleiche 1B) der hierin offenbarten Vorrichtung 100 kleiner sein als die gesamte vertikale Höhe 19 der bekannten Vorrichtung 10 (vergleiche 1B). Die Verringerung der vertikalen Höhe der hierin offenbarten neuen Vorrichtung 100 verringert die Gesamtkapazität der Vorrichtung 100 gegenüber der bekannten Vorrichtung 10. Es wird angemerkt, dass die beiliegenden Figuren nicht maßstabsgetreu sind. Es wird angemerkt, dass, wenn in der Beschreibung und in den Ansprüchen zu lesen ist, dass die leitfähigen Source/Drain-Kontaktstrukturen 120A–D den Source/Drainbereich 118 ”kontaktieren”, die einheitlichen leitfähigen Source/Drain-Kontaktstrukturen 120A–D ein leitfähiges Material kontaktieren, wie z. B. ein Metallsilizidmaterial. In ähnlicher Weise soll, wenn angegeben wird, dass die einheitlichen leitfähigen Source/Drain-Kontaktstrukturen 120A–D eine leitfähige Via in der V0-Schicht kontaktieren, verstanden werden, dass Situationen eingeschlossen sind, in denen eine leitfähige Leitung oder dergleichen zwischen den einheitlichen leitfähigen Source/Drain-Kontaktstrukturen und der leitfähigen Via angeordnet sein kann.
  • Die 4A–4G stellen ein hierin offenbartes anschauliches Verfahren zum Bilden der neuen Standardzelle 100 dar, die in den 3A–3C dargestellt ist. In den 4A–4G sind verschiedene Schichten aus isolierendem Material in den Figuren nicht dargestellt, um eine anschauliche Beschreibung der Bildung der Vorrichtung 100 zu erleichtern.
  • 4A stellt die Vorrichtung 100 an einem Herstellungspunkt dar, an dem Isolationsbereiche 124 (vergleiche 3B) im Substrat gebildet wurden, um die aktiven Gebiete 112A–D festzulegen. Die schematisch dargestellten Stege 116 und die Gatestrukturen 114A, 114B wurden ebenfalls an diesem Punkt im Prozessfluss gebildet. Die Stege 116 werden typischerweise unter Durchführung von einem oder mehreren Ätzprozessen zur Bildung einer Mehrzahl von stegbildenden Gräben (nicht dargestellt) im Substrat gebildet, um die Stege 116 festzulegen. Daraufhin wird ein isolierendes Material (nicht dargestellt) abgeschieden, um die stegbildenden Gräben zu überfüllen. Es wird auf dem isolierenden Material ein Ausnehmungsätzprozess durchgeführt, um dessen Dicke zu verringern, was zur Bildung von Isolationsbereichen (nicht dargestellt) am Boden der stegbildenden Gräben führt. Dieser Ausnehmungsprozess legt typischerweise die Stege 116 bis zu der endgültig gewünschten Steghöhe frei. Nach Bildung der Stege 116 werden die schematisch dargestellten Gatestrukturen 114A, 114B gebildet. Die Gatestrukturen 114A, 114B umfassen typischerweise eine Gateisolationsschicht und wenigstens ein Gateelektrodenmaterial. Die Gatestrukturen 114A, 114B können unter Verwendung sogenannter ”Gate-first”- oder ”Austauschgate”-Techniken gebildet werden. In einem speziellen Beispiel können die Gatestrukturen anfänglich durch Abscheiden der Schichten aus den geeigneten Materialien gebildet werden, so dass sie alle aktiven Gebiete 112A–D und die Isolationsmaterialien dazwischen bedecken. Die Materialschichten werden dann unter Verwendung einer ersten Gateätzmaskenschicht (nicht dargestellt) strukturiert, um eine einzelne Linie aus Gateelektrodenmaterial festzulegen, die sich entlang aller aktiven Gebiete 112A–D erstreckt. Daraufhin wird die erste Gateätzmaskenschicht entfernt und es wird eine zweite Gateätzmaskenschicht (nicht dargestellt) verwendet, um die einzelne Linie aus Gateelektrodenmaterial in dem Bereich zu schneiden, der durch die gestrichelte Linie 115 bezeichnet wird, so dass sich die dargestellten Gatestrukturen 114A, 114B ergeben. Diese zweite Gateätzmaskenschicht wird manchmal als eine ”Gateschnitt”-Maske bezeichnet. Daraufhin werden die Source/Drainbereiche 118 unter Durchführung von einem oder mehrerer Ionenimplantationsprozesse in die Stege 116 nach Bildung der Gatestrukturen 114A, 114B gebildet. Es können auch neben den Gatestrukturen 114A, 114B als Teil des Bildungsprozesses der Source/Drainbereiche 118 Seitenwandabstandshalter (nicht dargestellt) gebildet werden. Während der Ionenimplantationsprozesse werden natürlich unterschiedliche Maskenschichten verwendet, um die gewünschten Stege 116, in die zu implantieren ist, freizulegen, während andere Stege 116 verschiedener Vorrichtungstypen bedeckt sind. Es wird auf 4B Bezug genommen. Nach der Bildung der Source/Drainbereiche 118 in den Stegen 116 wird im Allgemeinen die Schicht aus isolierendem Material 126 abgeschieden, um die stegbildenden Gräben zu überfüllen. Es kann dann ein Planarisierungsprozess auf der Schicht aus isolierendem Material 126 durchgeführt werden, um die in 4B dargestellte Struktur zu ergeben.
  • Die 4C–D stellen die Vorrichtung 100 dar, nachdem eine durchgehende Leitung aus leitfähigem Material 120, beispielsweise ein Metall wie z. B. Wolfram, zum Kontaktieren der Source/Drainbereiche 118 gebildet wurde. Die einzelne Leitung aus leitfähigem Material 120 erstreckt sich in einer Ausführungsform darstellungsgemäß über alle aktiven Gebiete 112A–D. Die Leitung aus leitfähigem Material kann durch Abscheiden der geeigneten Schicht oder geeigneter Schichten aus leitfähigem Material und nachfolgendem Strukturieren der Schicht aus leitfähigem Material durch eine erste strukturierte Ätzmaske (nicht dargestellt), wie etwa eine strukturierte Schicht aus Fotolackmaterial, gebildet werden, um die durchgehende Leitung aus leitfähigem Material 120 zu bilden, die in 4C dargestellt ist.
  • Als nächstes können, wie in den 4E–4F dargestellt ist, die einzelnen Leitungen aus leitfähigem Material 120 in die einzelnen einheitlichen leitfähigen Source/Drain-Kontaktstrukturen 120A–D aufgeteilt werden. Dies kann unter Bildung einer zweiten strukturierten Ätzmaske (nicht dargestellt), beispielsweise einer strukturierten Schicht aus Fotolack, über der Vorrichtung 100 und einem anschließenden Durchführen eines Ätzprozesses durch die zweite strukturierte Ätzmaske erreicht werden, um die einzelnen Leitungen aus leitfähigem Material 120 in den durch die gestrichelten Linien 142 bezeichneten Bereichen zu trennen. Diese zweite strukturierte Ätzmaske kann als eine ”Kontakt-Trenn”-Maske bezeichnet werden. Wie am besten aus 4F hervorgeht, erstreckt sich in einer anschaulichen Ausführungsform jede resultierende einheitliche leitfähige Source/Drain-Kontaktstruktur 120A–D, beispielsweise die Kontaktstruktur 120A, im Wesentlichen über die gesamte Breite 112W des zugehörigen aktiven Gebiets, beispielsweise des aktiven Gebiets 112A.
  • 4G stellt die Vorrichtung 100 an einem Punkt dar, an dem die Schicht aus isolierendem Material 128 abgeschieden und ein Planarisierungsprozess auf der Schicht aus isolierendem Material 128 durchgeführt wurde, um die in 4G dargestellte Struktur zu ergeben. An diesem Punkt können Gatekontakte 123 (vgl. 3C) zur Bildung eines elektrischen Kontakts zu den Gatestrukturen 114A, 114B gebildet werden. Daraufhin kann die V0-Schicht über der Vorrichtung gebildet werden, um eine Mehrzahl von leitfähigen Durchkontaktierungen zu bilden, die die einheitlichen leitfähigen Source/Drain-Kontaktstrukturen 120A–D und die Gatekontakte 123 kontaktieren können. Auf der Vorrichtung wird dann die Metallisierungsschicht M1 gebildet.
  • Wie aus der vollständigen Lektüre der vorliegenden Anmeldung dem Fachmann ersichtlich ist, stellt die hierin offenbarte Erfindung gegenüber der vorangehend im Abschnitt zum Hintergrund der Anmeldung beschriebenen Technik verschiedene Vorteile bereit. An dem in 4G dargestellten Herstellungspunkt wurde beispielsweise ein leitfähiger Kontakt mit den Source/Drain-Bereichen 118 mittels eines Kontakts durch die einheitlichen leitfähigen Source/Drain-Kontaktstrukturen 120A–D gebildet. Unter Verwendung der hierin offenbarten neuen Techniken wurde dies jedoch unter Einsatz von lediglich zwei Maskenschichten gegenüber den drei Maskenschichten erreicht, die zur Bildung der leitfähigen Strukturen 20 und 22 unter Verwendung der vorangehend im Abschnitt zum Hintergrund der Anmeldung beschriebenen bekannten Technik erforderlich waren, um zu dem gleichen Punkt im Prozessschluss zu gelangen. In den in den 4A–4G dargestellten neuen Verfahren sind die zwei Maskenschichten insbesondere: die erste Maskenschicht wurde zur Strukturierung der langen, nicht getrennten Leitungen aus leitfähigem Material 120 verwendet, und eine zweite Maskenschicht – die Kontakttrennmaskenschicht – die zum Trennen der langen Leitungen aus leitfähigem Material 120 verwendet wurde, um die einzelnen einheitlichen leitfähigen Source/Drain-Kontaktstrukturen 120A–D zu bilden. Dies bedeutet, dass die neue Vorrichtung 100 unter Verwendung der hierin offenbarten neuen Verfahren hergestellt werden kann, wobei gegenüber der vorangehend diskutierten bekannten Technik eine Maskenschicht weniger verwendet wurde. Das Einsparen von Maskenschichten in der Halbleiterherstellung kann zu bedeutenden Ersparnissen in der Prozesszeit, Komplexität und in den Prozesskosten führen. Die Ersparnis einer Maskenschicht unter Verwendung der hierin offenbarten Verfahren kann beispielsweise zu einer Verringerung der gesamten Die-Kosten von ungefähr 1–2% führen. Ein weiterer Vorteil der vorliegenden offenbarten Erfindung betrifft eine Verringerung in der auf dem Substrat durch das hierin beschriebene Produkt 100 eingenommenen ”Baufläche” oder ”Plot-Raums” gegenüber dem vorangehend beschriebenen bekannten Produkt 10. Genauer gesagt bewirkt der Abstand 32 von Spitze zu Spitze (vergleiche 1A) zwischen den leitfähigen Strukturen 22 als Begrenzung in den Anstrengungen zur Verringerung der Gesamtlänge (auch manchmal als Zellen-”Höhe” bezeichnet) der Vorrichtung 10. Der Abstand 32 wird typischerweise durch den kleinsten Abstand zwischen benachbarten Merkmalen, beispielsweise die Merkmale 22B und 22C, festgelegt, so dass alle acht Merkmale 22 unter Verwendung einer einzigen Maskenschicht gebildet werden können. In einem Beispiel kann der Abstand 32 von von Spitze zu Spitze in der Größenordnung von ungefähr 74 nm liegen. Falls der Abstand 32 von Spitze zu Spitze geringer ist als dieser kleinste Wert, dann können alle acht leitfähigen Strukturen 22 nicht unter Verwendung einer einzigen Maskenschicht gebildet werden. In einer solchen Situation würde die Bildung der acht leitfähigen Strukturen 22 eine Verwendung von Doppelstrukturierungstechniken erfordern, die zwei separate Maskenschichten umfassen würden. Die Verwendung zusätzlicher Maskenschichten bei der Herstellung von Halbleiterprodukten führt jedoch zu vergrößerten Prozesszeiten, größerer Komplexität und größeren Kosten, wie vorangehend angemerkt wurde. Folglich legen Halbleiterhersteller bei der Verwendung der vorangehend erläuterten bekannten Verfahren einfach den Abstand 32 von Spitze zu Spitze auf den minimalen Wert fest, der unter Verwendung bestehender Fotolithographieausrüstungen strukturiert werden kann, und geben sich mit den Ergebnissen hinsichtlich der von dem bekannten Produkt 10 eingenommenen Halbleiter-”Grundstücksfläche” zufrieden. Demzufolge war das bekannte Produkt 10 auf eine 8T-Konfiguration begrenzt, deren Größe nicht weiter verkleinert werden kann.
  • 5 stellt eine vereinfachte Zeichnung dar, die den Unterschied in der Zellenhöhe der vorangehend diskutierten bekannten Vorrichtung 10 (mit den aktiven Stegen 16) zu der hierin offenbarten neuen Vorrichtung 100 (mit den Stegen 116) zeigt. Bei der Bildung jeder der Vorrichtungen 10, 100 wurde eine Vielzahl von ”Dummy”-Stegen 17 verwendet, um gleichförmigere finale Stegstrukturen 16, 116 zu produzieren. Die Anzahl von ”Tracks” auf einer solchen Vorrichtung wird im Allgemeinen durch den M2-Pitch in der M2-Metallisierungsschicht festgelegt. Die bekannte Vorrichtung 10 wies z. B. einen M2-Pitch von 64 nm und einen Fin-Pitch von 48 nm auf. Demzufolge betrug die gesamte Zellenhöhe 10H der bekannten Vorrichtung 10 eine Höhe von 512 nm (8 × 64). Bei einem Pitch von 48 nm ergibt dies einen übermäßigen Mittellinienabstand zwischen den zwei innersten Stegen 16 (512 nm/48 nm = Abstand für 10 Stege plus 32 nm). Dieser Mittellinienabstand 19 zwischen den zwei innersten Stegen 16 der bekannten Vorrichtung 18 betrug ungefähr 80 nm (32 nm + 48 nm). Dieser ungleichförmige Abstand zwischen den Stegen 16 am nächsten zum Abstand 19 im Vergleich zu anderen Stegen 16 führte zur Bildung von Stegen, die mehr Variationen zeigen, was wiederum Variationen im Leistungsvermögen der sich ergebenden FinFET-Vorrichtungen hervorruft.
  • Unter Verwendung der hierin offenbarten spezifischen Verfahren wurden demgegenüber die separaten leitfähigen Strukturen entsprechend den Strukturen 22A–D in 1A aufgrund der Bildung der einheitlichen Source/Drain-Kontaktstrukturen 120A–D unterdrückt, wie vorangehend beschrieben ist. Folglich ist die durch das Erfordernis des kleinsten Abstands 32 vorgegebene Bedingung, wie vorangehend angemerkt wurde, in der hierin offenbarten Vorrichtung 100 nicht mehr länger präsent. In der Vorrichtung 100 kann der Abstand 121 von Spitze zu Spitze (vergleiche 3A) zwischen benachbarten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen 120A–D gegenüber dem Abstand 32 von 74 nm zwischen den leitfähigen Strukturen 22 der bekannten Vorrichtung ungefähr 40 nm betragen. Folglich kann die gesamte Zellenhöhe 100H (vergleiche 5) im Vergleich zu der gesamten Zellenhöhe 10H des bekannten Produkts 10 verringert werden, d. h. eine 7,5T-Vorrichtung gegenüber der bekannten 8T-Vorrichtung. Insbesondere kann die gesamte Zellenhöhe um 32 nm verringert werden, was die verringerte Zellenhöhe 100H von ungefähr 480 nm ergibt. Dies ermöglicht die Bildung von zehn gleichförmig beabstandeten Stegen 116/Dummy-Stegen 17. Dieser gleichförmige Abstand 119 zwischen den Stegen 116 führt zu der Bildung von gleichförmigeren Stegen 116, was wiederum zu weniger Variationen im Leistungsvermögen der sich ergebenden FinFET-Vorrichtungen führt.
  • Die Verringerung in der Größe – von 8 T zu 7,5 T – führt effektiv zu einer ungefähren 6%-igen Verringerung in der durch Logikvorrichtungen eingenommenen Fläche, die auf dem Substrat gebildet sind; was zu einem insgesamt dichter gepackten integrierten Schaltungsprodukt führt. Eine Reduzierung im Leistungsverbrauch in der Größenordnung von ungefähr 3–5% kann auch unter Verwendung der hierin offenbarten neuen Vorrichtung 100 gegenüber dem bekannten Design erreicht werden, da die durch die Logikvorrichtungen eingenommene Fläche verringert wird, weil die Leistungsskalierung ungefähr proportional zur Wurzel aus der Flächenskalierung ist, was insbesondere eine Verringerung von ungefähr 2–2,5% bedeutet. Darüber hinaus führt die Verringerung in der Vorrichtungskapazität aufgrund der Höhenreduzierung der Kontakte weiter zur Verringerung des Leistungsverbrauchs der Vorrichtung im Vergleich zu der bekannten Vorrichtung. Andere Vorteile sind dem Fachmann nach einer vollständigen Lektüre der vorliegenden Anmeldung ersichtlich.
  • Die vorangehend offenbarten speziellen Ausführungsformen sind lediglich anschaulich, da die Erfindung in unterschiedlichen, jedoch äquivalenten Weisen modifiziert und ausgeführt werden kann, wie für den Fachmann aus der vorliegenden Lehre heraus ersichtlich ist. Die vorangehend erläuterten Prozessschritte können beispielsweise in einer unterschiedlichen Reihenfolge durchgeführt werden. Weiterhin sind keine Beschränkungen auf Konstruktions- oder Entwurfsdetails beabsichtigt, die hierin dargestellt sind, anders als in den Ansprüchen unten beschrieben ist. Es ist folglich ersichtlich, dass die hierin offenbarten speziellen Ausführungsformen geändert oder modifiziert werden können und alle entsprechenden Variationen in den Rahmen und das Prinzip der Erfindung fallend zu betrachten sind. Demzufolge wird der hierin verfolgte Schutz in den Ansprüchen unten dargelegt.

Claims (20)

  1. Verfahren, umfassend: Bilden von ersten und zweiten Transistorvorrichtungen in und über benachbarten ersten und zweiten aktiven Gebieten, die durch einen in einem Halbleitersubstrat gebildeten Isolationsbereich beabstandet sind, wobei die ersten und zweiten Transistoren wenigstens einen Source/Drain-Bereich und eine gemeinsame Gatestruktur aufweisen; Bilden einer durchgehenden leitfähigen Leitung, die sich quer zum Isolationsbereich erstreckt, wobei die durchgehende leitfähige Leitung den wenigstens einen Source/Drain-Bereich von jedem der ersten und zweiten Transistoren kontaktiert; und Durchführen eines Ätzprozesses durch eine strukturierte Maskenschicht auf der wenigstens einen durchgehenden leitfähigen Leitung zum Bilden getrennter erster und zweiter einheitlicher leitfähiger Source/Drain-Kontaktstrukturen, wobei die ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen den entsprechenden wenigstens einen Source/Drain-Bereich der ersten und zweiten Transistoren kontaktieren.
  2. Verfahren nach Anspruch 1, ferner umfassend ein Bilden einer Durchkontaktierungsschicht, die erste und zweite leitfähige Durchkontaktierungen umfasst, die die entsprechenden ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen kontaktieren.
  3. Verfahren nach Anspruch 1, wobei der erste Transistor ein NFET-Transistor und der zweite Transistor ein PFET-Transistor ist.
  4. Verfahren nach Anspruch 1, wobei die ersten und zweiten Transistoren FINFET-Transistoren sind.
  5. Verfahren nach Anspruch 1, ferner umfassend ein Bilden einer Gatekontaktstruktur, die mit der gemeinsamen Gatestruktur leitfähig verbunden ist.
  6. Verfahren nach Anspruch 5, wobei das Verfahren nach dem Bilden der Gatekontaktstruktur ferner ein Bilden einer Durchkontaktierungsschicht mit ersten, zweiten und dritten leitfähigen Durchkontaktierungen umfasst, die die ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen und die Gatekontaktstruktur entsprechend kontaktieren.
  7. Verfahren nach Anspruch 1, wobei die einheitliche leitfähige Source/Drain-Kontaktstruktur in einer einzigen Schicht aus isolierendem Material angeordnet ist.
  8. Verfahren, umfassend: Bilden von ersten und zweiten Transistorvorrichtungen in und über benachbarten ersten und zweiten aktiven Gebieten, die durch einen in einem Halbleitersubstrat gebildeten Isolationsbereich beabstandet sind, wobei die ersten und zweiten Transistoren wenigstens einen Source/Drain-Bereich und eine gemeinsame Gatestruktur aufweisen; Durchführen eines ersten Ätzprozesses durch eine erste strukturierte Maskenschicht zum Bilden einer durchgehenden leitfähigen Leitung, die sich quer zum Isolationsbereich erstreckt, wobei die durchgehende leitfähige Leitung den wenigstens einen Source/Drain-Bereich von jedem der ersten und zweiten Transistoren kontaktiert; Entfernen der ersten strukturierten Maskenschicht; und Durchführen von wenigstens einem zweiten Ätzprozess durch eine zweite strukturierte Maskenschicht auf der wenigstens einen durchgehenden leitfähigen Leitung zum Bilden von getrennten ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen, wobei die ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen die wenigstens einen Source/Drain-Bereiche der ersten und zweiten Transistoren entsprechend kontaktieren.
  9. Verfahren nach Anspruch 8, ferner umfassend ein Bilden einer Durchkontaktierungsschicht, die erste und zweite leitfähige Durchkontaktierungen umfasst, die die entsprechenden ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen kontaktieren.
  10. Verfahren nach Anspruch 8, ferner umfassend ein Bilden einer Gatekontaktstruktur, die mit der gemeinsamen Gatestruktur leitfähig verbunden ist.
  11. Verfahren nach Anspruch 10, wobei das Verfahren nach dem Bilden der Gatekontaktstruktur ferner ein Bilden einer Durchkontaktierungsschicht mit ersten, zweiten und dritten leitfähigen Durchkontaktierungen umfasst, die die ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen und die Gatekontaktstruktur entsprechend kontaktieren.
  12. Verfahren nach Anspruch 8, wobei die ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen in einer einzigen Schicht aus isolierendem Material angeordnet sind.
  13. Verfahren, umfassend: Bilden von ersten, zweiten, dritten und vierten voneinander beabstandeten aktiven Gebieten in einem Halbleitersubstrat; Bilden von ersten, zweiten, dritten und vierten Transistorvorrichtungen in und über den entsprechenden ersten, zweiten, dritten und vierten aktiven Gebieten, wobei jeder Transistor wenigstens einen Source/Drain-Bereich umfasst; Bilden einer ersten gemeinsamen Gatestruktur für die ersten und zweiten Transistoren über den ersten und zweiten aktiven Gebieten; Bilden einer zweiten gemeinsamen Gatestruktur für die dritten und vierten Transistoren über den dritten und vierten aktiven Gebieten; Durchführen eines ersten Ätzprozesses durch eine erste strukturierte Maskenschicht zum Bilden einer durchgehenden leitfähigen Leitung, die sich entlang der ersten, zweiten, dritten und vierten aktiven Gebiete erstreckt, wobei die durchgehende leitfähige Leitung mit dem wenigstens einen Source/Drain-Bereich jedes der ersten, zweiten, dritten und vierten Transistoren in Verbindung steht; Entfernen der ersten strukturierten Maskenschicht; Durchführen von wenigstens einem zweiten Ätzprozess durch eine zweite strukturierte Maskenschicht auf der wenigstens einen durchgehenden leitfähigen Leitung zum Bilden von einer ersten Mehrzahl von entsprechenden getrennten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen; Entfernen der zweiten strukturierten Maskenschicht; Durchführen von wenigstens einem dritten Ätzprozess durch eine dritte strukturierte Maskenschicht auf den verbleibenden Bereichen der wenigstens einen durchgehenden leitfähigen Leitung zum Bilden einer zweiten Mehrzahl von einheitlichen leitfähigen Source/Drain-Kontaktstrukturen; und Bilden einer Durchkontaktierungsschicht mit einer Mehrzahl von leitfähigen Durchkontaktierungen, die gemeinsam die erste und zweite Mehrzahl von einheitlichen leitfähigen Source/Drain-Kontaktstrukturen kontaktieren.
  14. Verfahren nach Anspruch 13, ferner umfassend ein Bilden einer ersten Gatekontaktstruktur, die mit der ersten gemeinsamen Gatestruktur leitfähig verbunden ist, und ein Bilden einer zweiten Gatekontaktstruktur, die mit der zweiten gemeinsamen Gatestruktur leitfähig verbunden ist, vor dem Bilden der Durchkontaktierungsschicht.
  15. Verfahren nach Anspruch 13, wobei die erste und zweite Mehrzahl von einheitlichen leitfähigen Source/Drain-Kontaktstrukturen in einer einzigen Schicht aus isolierendem Material angeordnet sind.
  16. Transistorvorrichtung, umfassen: eine Gatestruktur; eine Mehrzahl von Source/Drain-Bereichen; erste und zweite einheitliche leitfähige Source/Drain-Kontaktstrukturen, wobei jede davon einen aus der Mehrzahl von Source/Drain-Bereichen kontaktiert; und eine Durchkontaktierungsschicht mit ersten und zweiten leitfähigen Durchkontaktierungen, die die entsprechenden ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen kontaktieren.
  17. Vorrichtung nach Anspruch 16, wobei der Transistor ein FINFET-Transistor ist.
  18. Vorrichtung nach Anspruch 16, ferner umfassend eine Gatekontaktstruktur, die mit der Gatestruktur leitfähig verbunden ist.
  19. Vorrichtung nach Anspruch 16, wobei die Durchkontaktierungsschicht ferner eine dritte leitfähige Durchkontaktierung umfasst, die mit der Gatekontaktstruktur leitfähig verbunden ist.
  20. Vorrichtung nach Anspruch 16, wobei die ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen in einer einzigen Schicht aus isolierendem Material angeordnet sind.
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