TWI523200B - 積體電路產品之緊密包裝標準單元及其製造方法 - Google Patents

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Description

積體電路產品之緊密包裝標準單元及其製造方法
本發明涉及半導體裝置的製造，且尤其涉及用於積體電路產品的緊密包裝的標準單元及製造這樣產品的方法。
目前，在例如微處理器、儲存裝置等積體電路中，在有限的晶片面積上設置並運行有大量的電路元件，尤其是電晶體。近十年來已在增加電路元件(例如電晶體)的性能以及縮小其特徵尺寸方面取得了極大的進步。不過，增強電子裝置的功能性的持續需求迫使半導體廠商不斷縮小電路元件的尺寸並提高電路元件的操作速度。但是，特徵尺寸的持續縮小要求在重新設計製程技術、開發新的製程策略及工具方面做出巨大努力，以符合新的設計規則。一般來說，在包括複雜邏輯部分的複雜電路中，考慮裝置性能和/或功耗和/或成本效益，MOS技術是目前優選的製造技術。在通過MOS技術製造的包括邏輯部分的積體電路中設置場效應電晶體(field effect transistor；FET)， 這些場效應電晶體通常以開關模式工作，也就是說，這些裝置呈現高導通狀態(開狀態；on-state)和高阻抗狀態(關狀態；off-state)。場效應電晶體的狀態由閘極電極控制。在施加適當的控制電壓時，該閘極電極控制在汲極區與源極區之間形成的通道區的電導率。
為提升場效應電晶體的操作速度以及增加積體電路裝置上的場效應電晶體的密度，多年來，裝置設計人員已大幅降低了場效應電晶體的物理尺寸。更具體地說，場效應電晶體的通道長度已顯著縮小，從而提升了場效應電晶體的開關速度。不過，縮小場效應電晶體的通道長度也降低了源極區與汲極區之間的距離。在一些情況下，源極區與汲極區之間的隔離的縮小使有效抑制源極區與通道的電位不受汲極區的電位的不利影響變得困難。這有時被稱作短通道效應。其中，作為主動開關的場效應電晶體的特性劣化。
與具有平面結構的場效應電晶體相比，所謂的FinFET裝置具有三維(3D)結構。更具體地說，在FinFET中，形成大體垂直設置的鰭形主動區且閘極電極包圍該鰭形主動區的兩側及上表面以形成三閘極結構，從而使用具有三維結構而非平面結構的通道。在一些情況下，在鰭片的頂部設置絕緣覆蓋層，例如氮化矽，該FinFET裝置僅有雙閘極結構。與平面FET不同，在FinFET裝置中，通道垂直於半導體基板的表面形成，以便縮小該半導體裝置的物理尺寸。另外，在FinFET中，裝置的汲極區的 接面電容大大降低，這往往至少降低一些短通道效應。當在FinFET裝置的閘極電極上施加適當的電壓時，鰭片的表面(以及靠近該表面的內部部分)，也就是鰭片中處於大體垂直方向的側壁以及頂部上表面具有反轉載流子，有助於電流導通。在FinFET裝置中，“通道-寬度”大約是兩倍的垂直的鰭片高度加上鰭片的頂部表面的寬度，也就是鰭片寬度。在與平面電晶體裝置的佔用面積(footprint)相同的佔用面積中可形成複數個鰭片。因此，對於給定的製圖空間(或佔用面積)，與平面電晶體裝置相比，FinFET裝置往往能夠產生明顯較強的驅動電流。另外，由於FinFET裝置上“鰭形”通道的優越的閘極靜電控制，在裝置“關閉”以後，FinFET裝置的漏電流與平面場效應電晶體的漏電流相比顯著降低。總之，與平面場效應電晶體的結構相比，FinFET裝置的三維結構是優越的MOSFET結構，尤其是在20奈米及20奈米以下的CMOS技術節點中。
通過使用此類場效應電晶體，可組成更複雜的電路元件，例如反相器等，從而形成複雜邏輯電路、嵌入式儲存器等。近年來，由於電晶體裝置的尺寸不斷縮小，因此隨著裝置的更新換代增加了電路元件的操作速度，並且近年來增加了此類產品中的“包裝密度”。也就是說，單位面積上的裝置數量增加。對於電晶體裝置的性能的此類改進已經達到這樣的程度：複雜積體電路產品的最終操作速度的限制因素不再是獨立電晶體元件而是在基於半導體電路元件上方形成的複雜線路系統的電性性能。 通常，由於當前積體電路中的大量電路元件以及所需的複雜佈局，因此無法在製造電路元件的同一裝置層(level)內建立各電路元件的電性連接，而是需要使用一個或多個額外的金屬化層，這些金屬化層通常包括用以提供層內電性連接的含金屬線，並且還包括複數個層間連接或垂直連接，通常將這些層間連接或垂直連接稱作通孔。這些垂直互連結構包括適當的金屬並提供各種堆疊金屬化層的電性連接。
而且，為將半導體材料中形成的電路元件與金屬化層實際連接，設置適當的垂直接觸結構，該垂直接觸結構的第一端與電路元件的各自接觸區連接，例如電晶體的閘極電極和/或源極汲極區，且第二端與金屬化層中的各自金屬線連接。在一些應用中，該接觸結構的第二端可與另一基於半導體電路元件的接觸區連接，在這種情況下，也將該接觸層中的該互連結構稱作局部互連。該接觸結構可包括接觸元件或接觸塞(contact plug)。該接觸元件或接觸塞通常呈方形或圓形，形成於層間介電材料中，該層間介電材料相應地包覆且鈍化電路元件。隨著裝置層中電路元件的關鍵尺寸縮小，也縮小了金屬線、通孔以及接觸元件的尺寸。在一些情況下，增加的封裝密度要求使用精緻的含金屬材料以及介電材料，以降低金屬化層中的寄生電容並使各金屬線及通孔具有足夠高的電導率。例如，在複雜金屬化系統中，通常將銅與低k介電材料(通常理解為介電常數約為3.0或更低的介電材料)結合使用，以獲得 所需的電性性能以及針對積體電路的可靠性所需的電子遷移行為。因此，在下方的金屬化層中，必須設置關鍵尺寸約100奈米以及明顯更小的金屬線及通孔，以便依據裝置層中電路元件的密度獲得所需的“包裝密度”。
隨著裝置尺寸降低，例如電晶體的閘極長度為50奈米以及更小，接觸層中的接觸元件必須具有相同量級的關鍵尺寸。通常，接觸元件代表接觸塞，由適當的金屬或金屬複合物形成，其中，在精緻的半導體裝置中，與適當的阻擋材料結合使用的鎢已被證明是可行的接觸金屬。當形成基於鎢接觸元件時，通常先形成層間介電材料並圖案化以得到接觸開口，該些開口穿過該層間介電材料延伸至電路元件的相應接觸區域(contact area)。尤其，在緊密包裝的裝置區中，源極汲極區的橫向尺寸以及接觸區的可用面積為100奈米甚至更小，因而需要極複雜的微影及蝕刻技術以便形成具有定義良好的橫向尺寸以及高度對準精度的接觸開口。
近年來，隨著裝置尺寸不斷縮小，準確且重複地製造積體電路產品使其符合此類積體電路產品的性能標準正變得更具挑戰性。通常，半導體裝置形成於半導體基板中分立的島(discrete island)上，也就是由隔離結構在基板中定義的主動區。例如，第1A至1B圖顯示用以與源極/汲極區建立電性接觸的例示現有技術標準單元對10以及各種導電結構。該例示現有技術裝置通常由所謂的“頂部單元”及“底部單元”組成。本質上，該標準單元 對10為代表性質。例如，在一示例中，該頂部單元可為組合電路或時序電路的一部分，該底部單元也可為組合電路或時序電路的一部分等。此類組合電路的例子包括NAND、NOR以及反相器電路等，而時序電路的例子包括Scan Flop、MUX等。
請繼續參照第1A圖，標準單元10由複數個相互隔開的主動區12A、12B、12C及12D組成，這些主動區由一個或多個隔離結構在半導體基板中定義，該些隔離結構由主動區12A至12D之間的間隔表示。可在各主動區12A至12D上方形成具有不同導電類型的半導體裝置。例如，可在主動區12A、12D中形成P型裝置，而在主動區12B、12C中形成N型裝置。在所示例子中，電晶體裝置為由複數個鰭片16組成的FinFET型裝置。當然，鰭片的數目可依據特定的應用而變化。在該示例中，形成於主動區12A至12B上方的裝置共用一個共同閘極結構14A(閘極電極及閘極絕緣層)，而形成於主動區12C至12D上方的裝置共用一個共同閘極結構14B。附圖中未顯示通常鄰近閘極結構14A、14B形成的側壁間隔。所有的裝置都具有在鰭片16中形成的示例源極/汲極區18。在形成閘極結構14A、14B以後，通過在鰭片16上執行一個或多個離子植入製程形成源極/汲極區18。在該示例中，鰭片16為未經所謂的鰭片合併製程的鰭片，該鰭片合併製程用於在形成閘極結構14A、14B以後在鰭片16上形成額外的半導體材料，以希望提供更大的表面來製造與源極/汲極區18的電 性接觸。
第1A至1B圖中還顯示用以與源極/汲極區18建立電性接觸的複數個導電結構20A至20D以及22A至22D。元件符號20、22可用於分別通指導電結構20A至20D以及22A至22D。第1B圖顯示沿第1A圖中所示之處所作的導電結構20A、22A的一個示例實施例的剖視圖。在所有的裝置上，導電結構20、22都具有相同的配置。第1B圖還顯示形成於主動區12A上方的示例隔離結構24以及複數個絕緣材料層26、28、30。為方便說明裝置10，第1A圖所示的平面視圖中未顯示絕緣材料26、28、30。一般來說，請參照第1B圖，在鰭片16中形成源極/汲極區18以後，沉積絕緣材料層26，接著，可在絕緣材料層26上執行平坦化製程。隨後，通過沉積導電材料層，例如鎢，並接著對該沉積的導電材料層進行圖案化來定義第1A圖所示的導電結構20A至20D，從而可形成導電結構20A至20D。接著，可在該裝置上沉積絕緣材料層28並平坦化。在一些情況下，業界也將導電結構20稱作為所謂的“溝槽矽化物”結構。在平坦化絕緣材料層28以後，通過沉積導電材料層，例如鎢，並接著對該沉積的導電材料層進行圖案化來定義第1A圖所示的導電結構22A至22D，從而可形成導電結構22A至22D。接著，可在該裝置上沉積絕緣材料層30並平坦化。在一些情況下，業界也將導電結構22稱作為“CA接觸”。
第1C圖顯示沿第1A圖所示的中部鰭片16 及主動區12A的剖視圖。第1C圖的目的是表示用以與該FinFET裝置，尤其是與至該裝置的源極/汲極區18建立電性接觸的各種導電結構的堆疊佈置。第1C圖未顯示用以電性絕緣所述各種導電結構的各種絕緣材料層。所示閘極結構14A具有示例閘極絕緣層14X及閘極電極14Y。第1C圖還顯示與閘極結構14A導電耦接的示例閘極接觸23。業界有時將閘極接觸23稱作為“CB”接觸。通常，使用已知的製程技術，在形成導電結構22以後形成閘極接觸23。
為與基板上形成的FinFET裝置建立電性連接，在基板上方形成複數個堆疊的金屬化層。本質上，這些金屬化層構成電性“線路”，該電性“線路”用以將基板上形成的電路及裝置彼此電性耦接，以形成功能積體電路產品。例如，當前的積體電路產品可包含7至10個或更多的金屬化層。這些金屬化層通常由按需佈置的多條導電線組成，以提供層裏或層內的導電性。通過複數個導電結構將這些金屬化層相互耦接，這些導電結構稱作通孔，通常形成於不同的絕緣材料層中，以提供金屬化層之間的導電性。業界通常將積體電路產品上的第一常規金屬化層稱作“金屬1”或“M1”層。業界通常將正好是第一通孔層稱作“通孔0”或“V0”層。該V0層包含複數個導電通孔結構。這些導電通孔結構用以在基板中所形成的半導體裝置/電路與該M1層之間建立電性接觸。這些導電通孔結構可形成於各種不同的配置、圓柱形或方形塞、短的線型片段等中。第1C圖顯示V0及M1層，為簡化本文的討論， 該V0及M1層並未顯示於第1A及1B圖中。如第1C圖所示，V0層中的導電通孔與導電結構22及閘極接觸23導電耦接。導電線及通孔的形成方式為本領域技術人員所熟知。
請繼續參照第1C圖，要注意有兩個獨立的導電結構-位於V0層與源極汲極區18之間的導電結構20A及22A。也就是說，現有技術需要形成兩個獨立的導電結構以在V0層與源極/汲極區18之間建立電性接觸。這兩個導電結構(20A及22A)的組合高度50可依據特定的應用而變化。在一示例實施例中，通過使用當前的技術，該組合厚度可在約50至60奈米級。
第2A至2H圖顯示形成第1A至1C圖所示的現有技術標準單元10的一種示例現有技術方法。在第2A至2H圖中，各種絕緣材料層不顯示於平面附圖中，以方便解釋形成裝置10的一種示例方式。
第2A圖顯示裝置10處於已在基板中形成隔離區24(見第2B圖)以定義主動區12A至12D的製造點。在流程的該製造點也已形成示意鰭片16及閘極結構14A、14B。通常，為形成鰭片16，執行一個或多個蝕刻製程以在該基板中形成複數個鰭片形成溝槽(未圖示)，從而定義鰭片16。接著，沉積絕緣材料以過填充該鰭片形成溝槽，並在該絕緣材料上執行一凹槽蝕刻製程以降低其厚度，從而在該鰭片形成溝槽的底部形成隔離區(未圖示)。該凹槽製程通常將鰭片16暴露於最後想要的鰭片高度。在形成鰭片16以後，形成示意的閘極結構14A、14B。閘極結構14A、 14B通常由閘極絕緣材料以及一種或多種閘極電極材料組成。可通過使用“先閘極(gate-first)”或“替代閘極(replacement-gate)”技術形成閘極結構14A、14B。在一特定例子中，為初始形成閘極結構14A、14B，沉積適當的材料層以使其覆蓋所有的主動區12A至12D以及這些主動區之間的隔離材料，接著通過使用第一閘極蝕刻遮罩層(未圖示)圖案化這些材料層以定義跨越所有的主動區12A至12D的單條閘極電極材料(single line of gate electrode material)。隨後，移除該第一閘極蝕刻遮罩層，並使用第二閘極蝕刻遮罩層(未圖示)切割虛線15所表示的區域中的該單條閘極電極材料，從而形成所示的閘極結構14A、14B。有時將該第二閘極蝕刻遮罩稱作“閘極-切割”遮罩。接著，在形成閘極結構14A、14B以後，通過在鰭片16上執行一個或多個離子植入製程形成源極/汲極區18。還可鄰近閘極結構14A、14B形成側壁間隔(未圖示)作為形成源極/汲極區18的製程的部分。當然，在該離子植入製程期間將使用各種遮罩層，以暴露將要植入離子的鰭片，同時覆蓋不同裝置類型上的其他鰭片。一般來說，參照第2B圖，在鰭片16中形成源極/汲極區18以後，沉積絕緣材料層26以過填充鰭片形成溝槽，接著可在絕緣材料層26上執行平坦化製程。
請參照第1A圖，導電特徵20之間的端到端間隔31非常小，通常超過利用現有的微影設備通過單個圖案化蝕刻遮罩層可直接圖案化的距離。因此，通過使用 包括兩個獨立的遮罩-圖案化操作的雙圖案化技術形成四個示例導電結構20A至20D。例如，如第2C圖所示，通過執行第一沉積/遮罩/蝕刻製程在主動區12A、12C上方形成相互隔開的導電結構20A、20C。相互隔開的導電結構20A與20C之間的端到端間隔33足夠大，從而能夠通過使用單個蝕刻遮罩層方便地圖案化導電結構20A、20C。第2D圖顯示在該流程的該製造點在主動區12A上方形成示例導電結構20A的剖視圖。此時也可在主動區12C上方形成類似的導電結構20C。第2E圖顯示在該流程的該製造點不具有最終將形成於主動區12D上方的導電結構20D的剖視圖。要注意的是，在該流程的該製造點，也不具有導電結構20B(其將最終形成於主動區12B上方)。
如第2F圖所示，執行第二沉積/遮罩/蝕刻製程式列以在主動區12B、12D上方形成相互隔開的導電結構20B、20D。相互隔開的導電結構20B與20D之間的端到端間隔35足夠大，從而能夠通過使用單個蝕刻遮罩層方便地圖案化結構20B、20D。第2G圖顯示在該流程的該製造點在主動區12D上方形成示例導電結構20D的剖視圖。此時也可在主動區12B上方形成類似的導電結構20B。這樣，在該流程的該製造點，由於結構20A至20D之間具有緊密的端到端間隔，因此需要兩個獨立的蝕刻遮罩層以形成導電結構20A至20D。在該製造點，可在裝置10上沉積絕緣材料層28(見第1B圖)並平坦化。
如第2H圖所示，下一製程操作涉及在裝置 10上形成導電結構22。導電結構22之間的端到端間隔32儘管小，但足以允許利用單個遮罩層通過執行單個沉積/遮罩/蝕刻製程式列形成第2H圖中所示的全部8個示例導電結構22。在該製造點，可在裝置10上沉積絕緣材料層30(見第1B圖)並平坦化。
因此，通過使用上述現有技術，在該階段，需要三個獨立的遮罩層以在產品10上形成導電結構20、22：在形成導電結構20A至20D中使用的所述兩個遮罩層以及在形成導電結構22A至22D中使用的所述單個遮罩層。
本發明涉及用於積體電路產品的緊密包裝的標準單元及製造這樣產品的方法，以避免或至少減輕上述一個或多個問題的影響。
下面提供本發明的簡要總結，以提供本發明的一些實施態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化的概念，作為後面所討論的更詳細說明的前序。
一般而言，本發明涉及用於積體電路產品的緊密包裝的標準單元及製造這樣產品的方法。本發明揭露的一種示例裝置包括：閘極結構；複數個源極/汲極區；第一及第二單元導電源極/汲極接觸結構，各該第一及第二單元導電源極/汲極接觸結構接觸該複數個源極/汲極區的 其中一個；以及通孔層，由分別接觸該第一及第二單元導電源極/汲極接觸結構的第一及第二導電通孔組成。
本發明揭露的一種示例方法包括：在由半導體基板中形成的隔離區隔開的相鄰第一及第二主動區中及上方形成第一及第二電晶體裝置，其中，該第一及第二電晶體包括至少一個源極/汲極區以及共用閘極結構；形成跨越該隔離區的連續導電線，其中，該連續導電線接觸各該第一及第二電晶體的該至少一個源極/汲極區；以及在該至少一條連續導電線上通過圖案化遮罩層執行蝕刻製程，以形成分離的第一及第二單元導電源極/汲極接觸結構，其中，該第一及第二單元導電源極/汲極接觸結構分別接觸該第一及第二電晶體的該至少一個源極/汲極區。
本發明揭露的另一種示例方法包括：在由半導體基板中形成的隔離區隔開的相鄰第一及第二主動區中及上方形成第一及第二電晶體裝置，其中，該第一及第二電晶體包括至少一個源極/汲極區以及共用閘極結構；通過第一圖案化遮罩層執行第一蝕刻製程，以形成跨越該隔離區的連續導電線，其中，該連續導電線接觸各該第一及第二電晶體的該至少一個源極/汲極區；移除該第一圖案化遮罩層；以及在該至少一條連續導電線上通過第二圖案化遮罩層執行至少一個第二蝕刻製程，以形成分離的第一及第二單元導電源極/汲極接觸結構，其中，該第一及第二單元導電源極/汲極接觸結構分別接觸該第一及第二電晶體的該至少一個源極/汲極區。
本發明揭露的又一種示例方法包括：在半導體基板中形成相互隔開的第一、第二、第三以及第四主動區；分別在該第一、第二、第三以及第四主動區中及上方形成第一、第二、第三以及第四電晶體裝置，其中，各該電晶體包括至少一個源極/汲極區；針對位於該第一及第二主動區上方的該第一及第二電晶體形成第一共用閘極結構；針對位於該第三及第四主動區上方的該第三及第四電晶體形成第二共用閘極結構；通過第一圖案化遮罩層執行第一蝕刻製程，以形成跨越該第一、第二、第三以及第四主動區的連續導電線，其中，該連續導電線接觸各該第一、第二、第三以及第四電晶體的該至少一個源極/汲極區；移除該第一圖案化遮罩層；在該至少一條連續導電線上通過第二圖案化遮罩層執行至少一個第二蝕刻製程，以分別形成第一複數個分離的單元導電源極/汲極接觸結構；移除該第二圖案化遮罩層；在該至少一條連續導電線的剩餘部分上通過第三圖案化遮罩層執行至少一個第三蝕刻製程，以形成第二複數個單元導電源極/汲極接觸結構；以及形成通孔層，該通孔層由接觸該第一組及第二複數個單元導電源極/汲極接觸結構的複數個導電通孔組成。
10‧‧‧標準單元對
10H‧‧‧高度
12A、12B、12C、12D‧‧‧主動區
14A、14B‧‧‧共同閘極結構
15‧‧‧切割虛線
16‧‧‧鰭片
17‧‧‧偽鰭片
18‧‧‧源極/汲極區
19‧‧‧總體垂直高度
20A至20D、22A至22D‧‧‧導電結構
23‧‧‧閘極接觸
24‧‧‧隔離結構
26、28、30‧‧‧絕緣材料層
33、35‧‧‧端到端間隔
50‧‧‧組合高度
100‧‧‧積體電路產品或裝置
100H‧‧‧單元高度
112A、112B、112C、112D‧‧‧主動區
112W‧‧‧寬度
114A、114B‧‧‧共同閘極結構
114X‧‧‧閘極絕緣層
114Y‧‧‧閘極電極
115‧‧‧切割虛線
116‧‧‧鰭片
118‧‧‧源極/汲極區
119‧‧‧垂直高度
120A至120D‧‧‧單元導電源極/汲極接觸結構
121‧‧‧端到端間距
123‧‧‧閘極接觸
124‧‧‧隔離結構
126、128‧‧‧絕緣材料層
142‧‧‧切割虛線
150‧‧‧高度
M1‧‧‧金屬化層
V0‧‧‧通孔層
結合附圖參照下面的說明可理解本發明，這些附圖中相同的元件符號代表類似的元件，其中：第1A至1C圖示例現有技術標準單元以及用以與源極/汲極區建立電性接觸的導電結構； 第2A至2H圖顯示用以形成第1A至1C圖所示的現有技術標準單元的一種示例現有技術方法；第3A至3C圖顯示依據本發明一示例實施例的新穎標準單元以及用以與裝置的源極/汲極區建立電性接觸的導電結構的新穎配置；第4A至4G圖顯示本發明用以形成第3A至3C圖所示的新穎標準單元的一種示例方法；以及第5圖顯示本發明的新穎裝置的單元高度與本申請的背景部分所述的現有技術裝置10的單元高度的比較。
儘管這裏揭露的發明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發明主題的特定實施例，並在此進行詳細描述。不過，應當理解，這裏對特定實施例的說明並非意圖將本發明限於所揭露的特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些約束條件因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域技術人員借助本說明書所執行的常規程式。
下面參照附圖說明本發明主題。附圖中示意各種結構、系統及裝置是出於解釋目的以及避免使本發明與本領域技術人員已知的細節混淆。然而，本發明仍包括該些附圖以說明並解釋本發明的示例。這裏所使用的詞語和片語的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。這裏的術語或片語的連貫使用並不意圖暗含特別的定義，也就是與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意思，也就是不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示於說明書中。
本發明涉及用於積體電路產品的緊密包裝的標準單元及其制法。在完整閱讀本申請以後，本領域的技術人員將很容易瞭解，當前所揭露的主題適用於各種不同的裝置及技術，例如NFET、PFET、CMOS等，並且很容易適用於各種積體電路產品，包括但不限於ASIC、邏輯裝置、儲存器裝置等。下面參照附圖詳細說明本發明的裝置及方法的各種示例實施例。
第3A至3C圖顯示積體電路產品或裝置100的一個示例實施例的。該積體電路產品或裝置100包括在半導體基板中及上方形成的本發明的新穎標準單元100的示例。如第3A圖所示，本發明的新穎標準單元裝置100的一個示例實施例具有“頂部單元”及“底部單元”。下面的附圖中所示的標準單元本質上為代表性質。該基板可 採用絕緣體上矽(SOI)基板的形式，其由塊狀基板、絕緣埋層(所謂的BOX層)以及位於該box層上方的主動層組成。在這樣一實施例中，主動區將形成於該主動層中。該基板也可為塊狀形式。該基板還可由矽以外的其他材料製成。因此，應當將這裏以及所附權利要求中所使用的術語“基板”或“半導體基板”理解為涵蓋任意類型的半導體材料的所有形式。
請繼續參照第3A圖，該標準單元由複數個獨立、相互隔開的主動區112A、112B、112C及112D組成。這些主動區由一個或多個隔離結構在半導體基板中定義。這些隔離結構由主動區112A至112D之間的間隔表示。可在各主動區112A至12D上方形成具有不同導電類型的半導體裝置。例如，可在主動區112A、112D中形成N型裝置，而在主動區112B、112C中形成P型裝置。在所示例子中，電晶體裝置為由複數個示意鰭片116組成的FinFET型裝置。形成於各主動區112A至112D上方的鰭片116的數目可依據特定的應用而變化。在所示例子中，形成於主動區112A、112B上方的裝置共用一個共同閘極結構114A(由閘極電極及閘極絕緣層組成)，而形成於主動區112C、112D上方的裝置共用一個共同閘極結構114B。可通過使用與形成本申請的背景部分中所述閘極結構14A、14B的所述技術相同的技術形成閘極結構114A、114B。附圖中未顯示通常鄰近閘極結構114A、114B形成的側壁間隔。所有的裝置都具有在鰭片116中形成的示例源極/汲極區 118。在形成閘極結構114A、114B以後，通過在鰭片116上執行一個或多個離子植入製程形成源極/汲極區118。在該示例中，鰭片116為未經所謂的鰭片合併製程的鰭片。該鰭片合併製程用於在形成閘極結構114A、114B以後在鰭片116上形成額外的半導體材料，以希望提供更大的表面來製造與源極/汲極區118的電性接觸。
第3B圖顯示形成於主動區112A上方的示例隔離結構124以及複數個絕緣材料層126、128。為方便說明裝置100，第3A圖所示的平面視圖中未顯示絕緣材料126、128。一般來說，請參照第3B圖，在鰭片116中形成源極/汲極區118以後，沉積絕緣材料層126，接著可在絕緣材料層126上執行平坦化製程。隨後，通過使用後面將詳細說明的新穎技術可形成本發明的新穎單元導電源極/汲極接觸結構120A。形成新穎單元導電源極/汲極接觸結構120A以後，沉積絕緣材料層128，接著可在絕緣材料層128上執行平坦化製程以達成第3B圖所示的結構。
第3C圖顯示沿第3A圖所示的中部鰭片116及主動區112A的剖視圖。第3C圖的目的是顯示用以與該FinFET裝置，尤其是與該裝置的源極/汲極區118建立電性接觸的各種導電結構的堆疊佈局。第3C圖未顯示用以電性隔離所述各種導電結構的各種絕緣材料層。所示閘極結構114A具有示例閘極絕緣層114X及示例閘極電極114Y。第3C圖還顯示與閘極結構114A導電耦接的示例閘極接觸123。業界有時將閘極接觸123稱作“CB”接觸。通過使 用已知的製程技術，在形成本發明的單元導電源極/汲極接觸結構120A至120D以後將形成閘極接觸123。第3C圖顯示V0及M1層。為避免模糊本發明，V0及M1層未顯示於第3A及3B圖中。如第3C圖所示，V0層中的導電通孔與單元導電源極/汲極接觸結構120A及閘極接觸123接觸。
請繼續參照第3C圖，要注意僅有單個導電源極/汲極結構-位於V0層與源極汲極區118之間的單元導電源極/汲極接觸結構120A。也就是說，通過使用本發明的新穎方法，僅需單個單元導電源極/汲極接觸結構120，也就是導電結構120A，來建立V0層與源極/汲極區118之間的電性接觸。單個單元導電源極/汲極接觸結構120A的總體高度150小於通過使用本申請的背景部分所討論的現有技術形成的兩個獨立導電結構20A、22A的組合高度50(見第1C圖)。高度150可依據特定的應用而變化。在一示例實施例中，通過使用當前的技術，高度150可在約30至40奈米級。重要的是，通過使用本發明的新穎方法及單元源極/汲極接觸結構120A至120D，高度150通常可比上述現有技術裝置10的導電結構20、22的組合厚度50約小30至40奈米。
本領域的技術人員將意識到，在完整閱讀本申請以後，通過使用本發明的新穎方法，在單個金屬化層(例如包含絕緣材料層128的金屬化層)中形成新穎單元導電源極/汲極接觸結構120A至120D以在V0層與源極/汲極區118之間建立電性接觸。如上所述，這與本申請的 背景技術部分中提到的方法及裝置10完全相反。在方法及裝置10中，需要在兩個獨立的金屬化層(26及28)中形成兩個導電結構20、22，以在V0層與源極/汲極區18之間建立電性接觸。因此，通過使用本發明的新穎方法及裝置，本發明的裝置100的總體垂直高度119(見第3B圖)將小於現有技術裝置10的總體垂直高度19(見第1B圖)。與現有技術裝置10相比，本發明的新穎裝置100的垂直高度的降低將導致裝置100的總體電容降低。要注意的是附圖並非按比例繪製。應當理解，當說明書及申請專利範圍中提到導電源極/汲極接觸結構120A至120D“接觸”源極/汲極區118時，單元導電源極/汲極接觸結構120A至120D可能接觸導電材料，例如金屬矽化物材料。類似地，當本文提到單元導電源極/汲極接觸結構120A至120D接觸V0層中的導電通孔時，應當將這樣的陳述理解為包括在單元導電源極/汲極接觸結構與該導電通孔之間設有導電襯裏等的情況。
第4A至4G圖顯示本發明用以形成第3A至3C圖所示的新穎標準單元100的一種示例方法。在第4A至4G圖中，各種絕緣材料層不顯示於平面附圖中，以方便解釋形成裝置100的一種示例方式。
第4A圖顯示裝置100處於已在基板中形成隔離區124(見第3B圖)以定義主動區112A至112D的製造點。在流程中的該製造點也已形成示意鰭片116及閘極結構114A、114B。通常，為形成鰭片116，執行一個或多個 蝕刻製程以在該基板中形成複數個鰭片形成溝槽(未圖示)，從而定義鰭片116。接著，沉積絕緣材料(未圖示)以過填充該鰭片形成溝槽，並在該絕緣材料上執行一凹槽蝕刻製程以降低其厚度，從而在該鰭片形成溝槽的底部形成隔離區(未圖示)。該凹槽製程通常將鰭片116暴露於最後想要的鰭片高度。在形成鰭片116以後，形成示意的閘極結構114A、114B。閘極結構114A、114B通常由閘極絕緣材料以及一種或多種閘極電極材料組成。可通過使用所謂的“先閘極(gate-first)”或“替代閘極(replacement-gate)”技術形成閘極結構114A、114B。在一特定例子中，在一特定例子中，為初始形成閘極結構114A、114B，沉積適當的材料層以使其覆蓋所有的主動區12A至12D以及這些主動區之間的隔離材料，接著通過使用第一閘極蝕刻遮罩層(未圖示)圖案化這些材料層以定義跨越所有的主動區12A至12D的單條閘極電極材料。隨後，移除該第一閘極蝕刻遮罩層，並使用第二閘極蝕刻遮罩層(未圖示)切割虛線115所表示的區域中的該單條閘極電極材料，從而形成所示的閘極結構114A、114B。有時將該第二閘極蝕刻遮罩稱作“閘極-切割”遮罩。接著，在形成閘極結構114A、114B以後，通過在鰭片116上執行一個或多個離子植入製程形成源極/汲極區118。還可鄰近閘極結構114A、114B形成側壁間隔(未圖示)作為形成源極/汲極區18的製程的部分。當然，在該離子植入製程期間可使用各種遮罩層，以暴露將要植入離子的鰭片116，同時覆蓋不同裝置類型 上的其他鰭片116。一般來說，參照第4B圖，在鰭片116中形成源極/汲極區118以後，沉積絕緣材料層126以過填充該鰭片形成溝槽，接著可在絕緣材料層126上執行平坦化製程，以形成第4B圖所示的結構。
第4C至4D圖顯示已形成一條連續(a continuous line)的導電材料120(例如金屬鎢)以接觸源極/汲極區118以後的裝置100。如圖所示，在一實施例中，單條導電材料120跨越所有的四個主動區112A。為形成該條導電材料120，可沉積適當的一個或多個導電材料層，接著通過第一圖案化蝕刻遮罩(未圖示)，例如圖案化光阻材料層，圖案化該導電材料層，以定義如第4C圖所示的連續條的導電材料120。
接著，如第4E至4F圖所示，可將該單條導電材料120切割為獨立的單元導電源極/汲極接觸結構120A至120D。為形成所述結構，可在裝置100上形成第二圖案化蝕刻遮罩(未圖示)，例如圖案化光阻層，接著，通過該第二圖案化蝕刻遮罩執行蝕刻製程以切割虛線142所示的區域中的該單條導電材料120。可將該第二圖案化蝕刻遮罩稱作“接觸-切割”遮罩。最佳如第4F圖所示，在一示例實施例中，各最終單元導電源極/汲極接觸結構120A至120D(例如導電結構120A)基本跨越其相關主動區(例如主動區112A)的整個寬度112W。
第4G圖顯示裝置100處於已沉積絕緣材料層128且已在該絕緣材料層128上執行平坦化製程從而形 成如第4G圖所示的結構的製造點。在該製造點，可形成閘極接觸123(見第3C圖)以與閘極結構114A、114B建立電性接觸。隨後，可在該裝置上方形成V0層，以具有可與單元導電源極/汲極接觸結構120A至120D及閘極接觸123接觸的複數個導電通孔。接著，在該裝置上形成金屬化層M1。
本領域的技術人員將瞭解，在完整閱讀本申請後，本發明與本申請的背景部分所述的現有技術相比具有一些優點。例如，在如第4G圖所示的製程點，通過單元導電源極/汲極接觸結構120A至120D的接觸已與源極/汲極區118建立導電接觸。但是，與通過使用本申請的背景技術部分所述的現有技術需要三個遮罩層形成導電結構20、22來達到流程中相同的製造點相比，通過使用本發明的新穎技術僅使用兩個遮罩層即可實現。更具體地說，在第4A至4G圖所示的新穎方法中，這兩個遮罩層是：用以圖案化未切割的長條導電材料120的第一遮罩層以及用以切割長條導電材料120以形成獨立的單元導電源極/汲極接觸結構120A至120D的第二遮罩層，也就是接觸-切割遮罩層。也就是說，通過使用本發明的新穎方法，製造新穎裝置100較本申請的背景部分所述的現有技術少用一個遮罩層。在半導體製造中節約遮罩層可顯著節約製程時間、複雜性及成本。例如，利用本發明的方法節約一個遮罩層可導致總的晶片成本降低約1%到2%。
本發明的另一個優點是：與本申請的背景 技術部分所述的現有技術產品10相比，本發明的產品100在基板上佔用的“固定空間”或“繪製空間”量降低。更具體地說，導電結構22之間的端到端間隔32(見第1A圖)不利於降低裝置10的總體長度(有時稱作單元“高度”)。通常，將間隔32設置為相鄰特徵(例如特徵22B與22C)之間的最小間隔，從而可通過使用單個遮罩層形成所有的八個特徵22。在一示例中，端到端間隔32為約74奈米級。如果端到端間隔32小於該最小值，則通過使用單個遮罩層無法形成所有的八個導電結構22。在此情況下，八個導電結構22的形成將需要使用包括兩個獨立遮罩層的雙圖案化技術。如上所述，製造半導體產品時使用額外的遮罩層導致製程時間、複雜度及成本增加。因此，通過使用上述現有技術方法，半導體製造商簡單地將端到端間隔32設為可使用其現有的微影設備進行圖案化的最小值，從而不得不接受現有技術產品10所消耗的半導體“固定空間”量。因此，現有技術產品10被限於8T配置而無法進一步縮小尺寸。
第5圖顯示本申請的背景技術部分中所述的現有技術裝置10(包括主動鰭片16)與本發明的新穎裝置100(包括主動鰭片116)的單元高度的差別的簡單示圖。通常，在形成裝置10或裝置100時，形成若干“偽”鰭片17以形成更均勻的最終鰭片結構16、116。一般來說，這樣一裝置上的“軌道(track)”數由M2金屬化層中的M2間距定義。例如，現有技術裝置10具有64奈米的M2間距 及48奈米的鰭片間距。這樣，現有技術裝置10的總體單元高度10H為512奈米(8×64)。通過採用48奈米間距，這導致兩個最裏邊的鰭片16之間的中心距過量(512奈米/48奈米=10個鰭片的間距+32奈米)。因此，現有技術裝置10的兩個最裏邊的鰭片16的中心距19約為80奈米(32奈米+48奈米)。與其他鰭片16相比，與間距19最接近的鰭片16之間的不均勻的間距導致鰭片的形成呈現更多的差異，相應引起最終FinFET裝置的性能的差異。
相反，通過使用本發明的獨特方法，借由形成上述單元導電源極/汲極接觸結構120A至120D，省略了與第1A圖中的結構22A至22D對應的獨立導電結構。因此，由上述最小間距要求32引起的限制因素不再出現於本發明的裝置100中。在裝置100中，與現有技術裝置上的導電結構22之間的74奈米間距32相比，相鄰單元導電源極/汲極接觸結構120A至120D之間的端到端間距121(見第3A圖)約為40奈米。因此，與現有技術產品10的總體單元高度10H相比，本發明可降低總體單元高度100H(見第5圖)，也就是，7.5T裝置對比現有技術8T裝置。更具體地說，總體單元高度可降低32奈米，導致降低後的單元高度100H為480奈米，從而能夠形成十個均勻間隔的鰭片116/偽鰭片17。鰭片116之間均勻的間距119導致形成較均勻的鰭片116，相應導致最終FinFET裝置的性能的差異較小。
從8T至7.5T的尺寸的縮小有效導致基板上 形成的邏輯裝置所佔用的面積降低約6%，從而導致更加緊密包裝的積體電路產品。由於邏輯裝置所佔用的面積降低，與現有技術設計相比，通過使用本發明的新穎裝置100可實現功耗降低約3%至5%量級，因為功率大小大約是面積大小的平方根，也就是降低約2%至2.5%。另外，與現有技術裝置相比，因接觸的高度降低而導致的裝置電容降低將進一步降低裝置的功耗。在完整閱讀本申請以後，本領域的技術人員將容易瞭解其他優點。
由於本領域的技術人員可借助這裏的教導很容易地以不同但等同的方式修改並實施本發明，因此上述特定的實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明並不限於這裏所示架構或設計的細節，而是如申請專利範圍所述。因此，顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的範圍及精神內。因此，所附的申請專利範圍規定本發明的保護範圍。
112A‧‧‧主動區
114A‧‧‧共同閘極結構
114X‧‧‧閘極絕緣層
114Y‧‧‧閘極電極
116‧‧‧鰭片
118‧‧‧源極/汲極區
120A‧‧‧單元導電源極/汲極接觸結構
123‧‧‧閘極接觸
124‧‧‧隔離結構
150‧‧‧高度
M1‧‧‧金屬化層
V0‧‧‧通孔層

Claims (15)

  1. 一種製造緊密包裝標準單元之方法，包括：在由半導體基板中形成的隔離區隔開的相鄰第一及第二主動區中及上方形成第一及第二電晶體裝置，該第一及第二電晶體包括至少一個源極/汲極區以及共用閘極結構；形成跨越該隔離區的連續導電線，其中，該連續導電線接觸各該第一及第二電晶體的該至少一個源極/汲極區；以及在該至少一條連續導電線上通過圖案化遮罩層執行蝕刻製程，以形成分離的第一及第二單元導電源極/汲極接觸結構，其中，該第一單元導電源極/汲極接觸結構只接觸該第一電晶體的該至少一個源極/汲極區，該第二單元導電源極/汲極接觸結構只接觸該第二電晶體的該至少一個源極/汲極區。
  2. 如申請專利範圍第1項所述的方法，更包括形成通孔層，該通孔層由分別接觸該第一及第二單元導電源極/汲極接觸結構的第一及第二導電通孔組成。
  3. 如申請專利範圍第1項所述的方法，其中，該第一電晶體為NFET電晶體，以及該第二電晶體為PFET電晶體。
  4. 如申請專利範圍第1項所述的方法，其中，該第一及第二電晶體為FinFET電晶體。
  5. 如申請專利範圍第1項所述的方法，更包括形成與該 共同閘極結構導電耦接的閘極接觸結構。
  6. 如申請專利範圍第5項所述的方法，其中，在形成該閘極接觸結構以後，該方法更包括形成通孔層，該通孔層由分別接觸該第一及第二單元導電源極/汲極接觸結構以及該閘極接觸結構的第一、第二以及第三導電通孔組成。
  7. 如申請專利範圍第1項所述的方法，其中，該單元導電源極/汲極接觸結構位於單層絕緣材料中。
  8. 一種製造緊密包裝標準單元之方法，包括：在由半導體基板中形成的隔離區隔開的相鄰第一及第二主動區中及上方形成第一及第二電晶體裝置，該第一及第二電晶體包括至少一個源極/汲極區以及共用閘極結構；通過第一圖案化遮罩層執行第一蝕刻製程，以形成跨越該隔離區的連續導電線，其中，該連續導電線接觸各該第一及第二電晶體的該至少一個源極/汲極區；移除該第一圖案化遮罩層；以及在該至少一條連續導電線上通過第二圖案化遮罩層執行至少一個第二蝕刻製程，以形成分離的第一及第二單元導電源極/汲極接觸結構，其中，該第一單元導電源極/汲極接觸結構只接觸該第一電晶體的該至少一個源極/汲極區，該第二單元導電源極/汲極接觸結構只接觸該第二電晶體的該至少一個源極/汲極區。
  9. 如申請專利範圍第8項所述的方法，更包括形成通孔層，該通孔層由分別接觸該第一及第二單元導電源極/汲極接觸結構的第一及第二導電通孔組成。
  10. 如申請專利範圍第8項所述的方法，更包括形成與該共同閘極結構導電耦接的閘極接觸結構。
  11. 如申請專利範圍第10項所述的方法，其中，在形成該閘極接觸結構以後，該方法更包括形成通孔層，該通孔層由分別接觸該第一及第二單元導電源極/汲極接觸結構以及該閘極接觸結構的第一、第二以及第三導電通孔組成。
  12. 如申請專利範圍第8項所述的方法，其中，該第一及第二單元導電源極/汲極接觸結構位於單層絕緣材料中。
  13. 一種製造緊密包裝標準單元之方法，包括：在半導體基板中形成相互隔開的第一、第二、第三以及第四主動區；分別在該第一、第二、第三以及第四主動區中及上方形成第一、第二、第三以及第四電晶體裝置，其中，各該電晶體包括至少一個源極/汲極區；針對位於該第一及第二主動區上方的該第一及第二電晶體形成第一共用閘極結構；針對位於該第三及第四主動區上方的該第三及第四電晶體形成第二共用閘極結構；通過第一圖案化遮罩層執行第一蝕刻製程，以形 成跨越該第一、第二、第三以及第四主動區的連續導電線，其中，該連續導電線接觸各該第一、第二、第三以及第四電晶體的該至少一個源極/汲極區；移除該第一圖案化遮罩層；在該至少一條連續導電線上通過第二圖案化遮罩層執行至少一個第二蝕刻製程，以分別形成第一複數個分離的單元導電源極/汲極接觸結構；移除該第二圖案化遮罩層；在該至少一條連續導電線的該剩餘部分上通過第三圖案化遮罩層執行至少一個第三蝕刻製程，以形成第二複數個單元導電源極/汲極接觸結構；以及形成通孔層，該通孔層由共同接觸該第一及第二複數個單元導電源極/汲極接觸結構的複數個導電通孔組成。
  14. 如申請專利範圍第13項所述的方法，更包括：在形成該通孔層以前，形成與該第一共用閘極結構導電耦接的第一閘極接觸結構以及形成與該第二共用閘極結構導電耦接的第二閘極接觸結構。
  15. 如申請專利範圍第13項所述的方法，其中，該第一及第二複數個單元導電源極/汲極接觸結構位於單層絕緣材料中。
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