CN104157604A - 用于集成电路产品的密集封装的标准单元及其制法 - Google Patents

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Abstract

本发明涉及用于集成电路产品的密集封装的标准单元及其制法，揭露一种方法，包括：在由隔离区隔开的相邻有源区中及上方形成第一及第二晶体管装置，其中，所述晶体管包括源/漏区以及共享栅极结构，形成跨越该隔离区并接触所述晶体管的所述源/漏区的连续导电线，以及蚀刻该连续导电线以形成分离的第一及第二单元导电源/漏接触结构，该第一及第二单元导电源/漏接触结构分别接触该第一及第二晶体管的所述源/漏区。本发明揭露一种装置，包括：栅极结构，多个源/漏区，第一及第二单元导电源/漏接触结构，各该第一及第二单元导电源/漏接触结构分别接触所述源/漏区的其中一个，以及第一及第二通孔，分别接触该第一及第二单元导电源/漏接触结构。

Description

用于集成电路产品的密集封装的标准单元及其制法
技术领域
本发明涉及半导体装置的制造，且尤其涉及用于集成电路产品的密集封装的标准单元及制造这样产品的方法。
背景技术
目前，在例如微处理器、存储装置等集成电路中，在有限的芯片面积上设置并运行有大量的电路组件，尤其是晶体管。近十年来已在增加电路组件(例如晶体管)的性能以及缩小其特征尺寸方面取得了极大的进步。不过，增强电子装置的功能性的持续需求迫使半导体厂商不断缩小电路组件的尺寸并提高电路组件的操作速度。但是，特征尺寸的持续缩小要求在重新设计制程技术、开发新的制程策略及工具方面做出巨大努力，以符合新的设计规则。一般来说，在包括复杂逻辑部分的复杂电路中，考虑装置性能和/或功耗和/或成本效益，MOS技术是目前优选的制造技术。在通过MOS技术制造的包括逻辑部分的集成电路中设置场效应晶体管(field effect transistor；FET)，这些场效应晶体管通常以开关模式工作，也就是说，这些装置呈现高导通状态(开状态；on-state)和高阻抗状态(关状态；off-state)。场效应晶体管的状态由栅极电极控制。在施加适当的控制电压时，该栅极电极控制在漏区与源区之间形成的沟道区的电导率。
为提升场效应晶体管的操作速度以及增加集成电路装置上的场效应晶体管的密度，多年来，装置设计人员已大幅降低了场效应晶体管的物理尺寸。更具体地说，场效应晶体管的沟道长度已显着缩小，从而提升了场效应晶体管的开关速度。不过，缩小场效应晶体管的沟道长度也降低了源区与漏区之间的距离。在一些情况下，源区与漏区之间的隔离的缩小使有效抑制源区与沟道的电位不受漏区的电位的不利影响变得困难。这有时被称作短沟道效应。其中，作为有源开关的场效应晶体管的特性劣化。
与具有平面结构的场效应晶体管相比，所谓的FinFET装置具有三维(3D)结构。更具体地说，在FinFET中，形成大体垂直设置的鳍形有源区且栅极电极包围该鳍形有源区的两侧及上表面以形成三栅极结构，从而使用具有三维结构而非平面结构的沟道。在一些情况下，在鳍片的顶部设置绝缘覆盖层，例如氮化硅，该FinFET装置仅有双栅极结构。与平面FET不同，在FinFET装置中，沟道垂直于半导体衬底的表面形成，以便缩小该半导体装置的物理尺寸。另外，在FinFET中，装置的漏区的结电容大大降低，这往往至少降低一些短沟道效应。当在FinFET装置的栅极电极上施加适当的电压时，鳍片的表面(以及靠近该表面的内部部分)，也就是鳍片中处于大体垂直方向的侧壁以及顶部上表面具有反转载流子，有助于电流导通。在FinFET装置中，“沟道-宽度”大约是两倍的垂直的鳍片高度加上鳍片的顶部表面的宽度，也就是鳍片宽度。在与平面晶体管装置的占用面积(footprint)相同的占用面积中可形成多个鳍片。因此，对于给定的制图空间(或占用面积)，与平面晶体管装置相比，FinFET装置往往能够产生明显较强的驱动电流。另外，由于FinFET装置上“鳍形”沟道的优越的栅极静电控制，在装置“关闭”以后，FinFET装置的漏电流与平面场效应晶体管的漏电流相比显着降低。总之，与平面场效应晶体管的结构相比，FinFET装置的三维结构是优越的MOSFET结构，尤其是在20纳米及20纳米以下的CMOS技术节点中。
通过使用此类场效应晶体管，可组成更复杂的电路组件，例如反相器等，从而形成复杂逻辑电路、嵌入式存储器等。近年来，由于晶体管装置的尺寸不断缩小，因此随着装置的更新换代增加了电路组件的操作速度，并且近年来增加了此类产品中的“封装密度”。也就是说，单位面积上的装置数量增加。对于晶体管装置的性能的此类改进已经达到这样的程度：复杂集成电路产品的最终操作速度的限制因素不再是独立晶体管组件而是在基于半导体电路组件上方形成的复杂线路系统的电性性能。通常，由于当前集成电路中的大量电路组件以及所需的复杂布局，因此无法在制造电路组件的同一装置层(level)内建立各电路组件的电性连接，而是需要使用一个或多个额外的金属化层，这些金属化层通常包括用以提供层内电性连接的含金属线，并且还包括多个层间连接或垂直连接，通常将这些层间连接或垂直连接称作通孔。这些垂直互连结构包括适当的金属并提供各种堆栈金属化层的电性连接。
而且，为将半导体材料中形成的电路组件与金属化层实际连接，设置适当的垂直接触结构，该垂直接触结构的第一端与电路组件的各自接触区连接，例如晶体管的栅极电极和/或源漏区，且第二端与金属化层中的各自金属线连接。在一些应用中，该接触结构的第二端可与另一基于半导体电路组件的接触区连接，在这种情况下，也将该接触层中的该互连结构称作局部互连。该接触结构可包括接触组件或接触塞(contact plug)。该接触组件或接触塞通常呈方形或圆形，形成于层间介电材料中，该层间介电材料相应地包覆且钝化电路组件。随着装置层中电路组件的关键尺寸缩小，也缩小了金属线、通孔以及接触组件的尺寸。在一些情况下，增加的封装密度要求使用精致的含金属材料以及介电材料，以降低金属化层中的寄生电容并使各金属线及通孔具有足够高的电导率。例如，在复杂金属化系统中，通常将铜与低k介电材料(通常理解为介电常数约为3.0或更低的介电材料)结合使用，以获得所需的电性性能以及针对集成电路的可靠性所需的电子迁移行为。因此，在下方的金属化层中，必须设置关键尺寸约100纳米以及明显更小的金属线及通孔，以便依据装置层中电路组件的密度获得所需的“封装密度”。
随着装置尺寸降低，例如晶体管的栅极长度为50纳米以及更小，接触层中的接触组件必须具有相同量级的关键尺寸。通常，接触组件代表接触塞，由适当的金属或金属复合物形成，其中，在精致的半导体装置中，与适当的阻挡材料结合使用的钨已被证明是可行的接触金属。当形成基于钨接触组件时，通常先形成层间介电材料并图案化以得到接触开口，该些开口穿过该层间介电材料延伸至电路组件的相应接触区域(contact area)。尤其，在密集封装的装置区中，源漏区的横向尺寸以及接触区的可用面积为100纳米甚至更小，因而需要极复杂的光刻及蚀刻技术以便形成具有定义良好的横向尺寸以及高度对准精度的接触开口。
近年来，随着装置尺寸不断缩小，准确且重复地制造集成电路产品使其符合此类集成电路产品的性能标准正变得更具挑战性。通常，半导体装置形成于半导体衬底中分立的岛(discrete island)上，也就是由隔离结构在衬底中定义的有源区。例如，图1A至1B显示用以与源/漏区建立电性接触的例示现有技术标准单元对10以及各种导电结构。该例示现有技术装置通常由所谓的“顶部单元”及“底部单元”组成。本质上，该标准单元对10为代表性质。例如，在一示例中，该顶部单元可为组合电路或时序电路的一部分，该底部单元也可为组合电路或时序电路的一部分等。此类组合电路的例子包括NAND、NOR以及反相器电路等，而时序电路的例子包括Scan Flop、MUX等。
请继续参照图1A，标准单元10由多个相互隔开的有源区12A、12B、12C及12D组成，这些有源区由一个或多个隔离结构在半导体衬底中定义，该些隔离结构由有源区12A至12D之间的间隔表示。可在各有源区12A至12D上方形成具有不同导电类型的半导体装置。例如，可在有源区12A、12D中形成P型装置，而在有源区12B、12C中形成N型装置。在所示例子中，晶体管装置为由多个鳍片16组成的FinFET型装置。当然，鳍片的数目可依据特定的应用而变化。在该示例中，形成于有源区12A至12B上方的装置共享一个共同栅极结构14A(栅极电极及栅极绝缘层)，而形成于有源区12C至12D上方的装置共享一个共同栅极结构14B。附图中未显示通常邻近栅极结构14A、14B形成的侧壁间隔。所有的装置都具有在鳍片16中形成的示例源/漏区18。在形成栅极结构14A、14B以后，通过在鳍片16上执行一个或多个离子注入制程形成源/漏区18。在该示例中，鳍片16为未经所谓的鳍片合并制程的鳍片，该鳍片合并制程用于在形成栅极结构14A、14B以后在鳍片16上形成额外的半导体材料，以希望提供更大的表面来制造与源/漏区18的电性接触。
图1A至1B中还显示用以与源/漏区18建立电性接触的多个导电结构20A至20D以及22A至22D。附图标记20、22可用于分别通指导电结构20A至20D以及22A至22D。附图1B显示沿图1A中所示之处所作的导电结构20A、22A的一个示例实施例的剖视图。在所有的装置上，导电结构20、22都具有相同的配置。图1B还显示形成于有源区12A上方的示例隔离结构24以及多个绝缘材料层26、28、30。为方便说明装置10，图1A所示的平面视图中未显示绝缘材料26、28、30。一般来说，请参照图1B，在鳍片16中形成源/漏区18以后，沉积绝缘材料层26，接着，可在绝缘材料层26上执行平坦化制程。随后，通过沉积导电材料层，例如钨，并接着对该沉积的导电材料层进行图案化来定义图1A所示的导电结构20A至20D，从而可形成导电结构20A至20D。接着，可在该装置上沉积绝缘材料层28并平坦化。在一些情况下，业界也将导电结构20称作为所谓的“沟槽硅化物”结构。在平坦化绝缘材料层28以后，通过沉积导电材料层，例如钨，并接着对该沉积的导电材料层进行图案化来定义图1A所示的导电结构22A至22D，从而可形成导电结构22A至22D。接着，可在该装置上沉积绝缘材料层30并平坦化。在一些情况下，业界也将导电结构22称作为“CA接触”。
图1C显示沿图1A所示的中部鳍片16及有源区12A的剖视图。图1C的目的是表示用以与该FinFET装置，尤其是与至该装置的源/漏区18建立电性接触的各种导电结构的堆栈布置。图1C未显示用以电性绝缘所述各种导电结构的各种绝缘材料层。所示栅极结构14A具有示例栅极绝缘层14X及栅极电极14Y。图1C还显示与栅极结构14A导电耦接的示例栅极接触23。业界有时将栅极接触23称作为“CB”接触。通常，使用已知的制程技术，在形成导电结构22以后形成栅极接触23。
为与衬底上形成的FinFET装置建立电性连接，在衬底上方形成多个堆栈的金属化层。本质上，这些金属化层构成电性“线路”，该电性“线路”用以将衬底上形成的电路及装置彼此电性耦接，以形成功能集成电路产品。例如，当前的集成电路产品可包含7至10个或更多的金属化层。这些金属化层通常由按需布置的多条导电线组成，以提供层里或层内的导电性。通过多个导电结构将这些金属化层相互耦接，这些导电结构称作通孔，通常形成于不同的绝缘材料层中，以提供金属化层之间的导电性。业界通常将集成电路产品上的第一常规金属化层称作“金属1”或“M1”层。业界通常将正好是第一通孔层称作“通孔0”或“V0”层。该V0层包含多个导电通孔结构。这些导电通孔结构用以在衬底中所形成的半导体装置/电路与该M1层之间建立电性接触。这些导电通孔结构可形成于各种不同的配置、圆柱形或方形塞、短的线型片段等中。图1C显示V0及M1层，为简化本文的讨论，该V0及M1层并未显示于图1A及1B中。如图1C所示，V0层中的导电通孔与导电结构22及栅极接触23导电耦接。导电线及通孔的形成方式为本领域技术人员所熟知。
请继续参照图1C，要注意有两个独立的导电结构-位于V0层与源漏区18之间的导电结构20A及22A。也就是说，现有技术需要形成两个独立的导电结构以在V0层与源/漏区18之间建立电性接触。这两个导电结构(20A及22A)的组合高度50可依据特定的应用而变化。在一示例实施例中，通过使用当前的技术，该组合厚度可在约50至60纳米级。
图2A至2H显示形成图1A至1C所示的现有技术标准单元10的一种示例现有技术方法。在图2A至2H中，各种绝缘材料层不显示于平面附图中，以方便解释形成装置10的一种示例方式。
图2A显示装置10处于已在衬底中形成隔离区24(见图2B)以定义有源区12A至12D的制造点。在流程的该制造点也已形成示意鳍片16及栅极结构14A、14B。通常，为形成鳍片16，执行一个或多个蚀刻制程以在该衬底中形成多个鳍片形成沟槽(未图示)，从而定义鳍片16。接着，沉积绝缘材料以过填充该鳍片形成沟槽，并在该绝缘材料上执行一凹槽蚀刻制程以降低其厚度，从而在该鳍片形成沟槽的底部形成隔离区(未图示)。该凹槽制程通常将鳍片16暴露于最后想要的鳍片高度。在形成鳍片16以后，形成示意的栅极结构14A、14B。栅极结构14A、14B通常由栅极绝缘材料以及一种或多种栅极电极材料组成。可通过使用“先栅极(gate-first)”或“替代栅极(replacement-gate)”技术形成栅极结构14A、14B。在一特定例子中，为初始形成栅极结构14A、14B，沉积适当的材料层以使其覆盖所有的有源区12A至12D以及这些有源区之间的隔离材料，接着通过使用第一栅极蚀刻掩膜层(未图示)图案化这些材料层以定义跨越所有的有源区12A至12D的单条栅极电极材料(single line of gate electrode material)。随后，移除该第一栅极蚀刻掩膜层，并使用第二栅极蚀刻掩膜层(未图示)切割虚线15所表示的区域中的该单条栅极电极材料，从而形成所示的栅极结构14A、14B。有时将该第二栅极蚀刻掩膜称作“栅极-切割”掩膜。接着，在形成栅极结构14A、14B以后，通过在鳍片16上执行一个或多个离子注入制程形成源/漏区18。还可邻近栅极结构14A、14B形成侧壁间隔(未图示)作为形成源/漏区18的制程的部分。当然，在该离子注入制程期间将使用各种掩膜层，以暴露将要注入离子的鳍片，同时覆盖不同装置类型上的其它鳍片。一般来说，参照图2B，在鳍片16中形成源/漏区18以后，沉积绝缘材料层26以过填充鳍片形成沟槽，接着可在绝缘材料层26上执行平坦化制程。
请参照图1A，导电特征20之间的端到端间隔31非常小，通常超过利用现有的光刻设备通过单个图案化蚀刻掩膜层可直接图案化的距离。因此，通过使用包括两个独立的掩膜-图案化操作的双图案化技术形成四个示例导电结构20A至20D。例如，如图2C所示，通过执行第一沉积/掩膜/蚀刻制程在有源区12A、12C上方形成相互隔开的导电结构20A、20C。相互隔开的导电结构20A与20C之间的端到端间隔33足够大，从而能够通过使用单个蚀刻掩膜层方便地图案化导电结构20A、20C。图2D显示在该流程的该制造点在有源区12A上方形成示例导电结构20A的剖视图。此时也可在有源区12C上方形成类似的导电结构20C。图2E显示在该流程的该制造点不具有最终将形成于有源区12D上方的导电结构20D的剖视图。要注意的是，在该流程的该制造点，也不具有导电结构20B(其将最终形成于有源区12B上方)。
如图2F所示，执行第二沉积/掩膜/蚀刻制程序列以在有源区12B、12D上方形成相互隔开的导电结构20B、20D。相互隔开的导电结构20B与20D之间的端到端间隔35足够大，从而能够通过使用单个蚀刻掩膜层方便地图案化结构20B、20D。图2G显示在该流程的该制造点在有源区12D上方形成示例导电结构20D的剖视图。此时也可在有源区12B上方形成类似的导电结构20B。这样，在该流程的该制造点，由于结构20A至20D之间具有紧密的端到端间隔，因此需要两个独立的蚀刻掩膜层以形成导电结构20A至20D。在该制造点，可在装置10上沉积绝缘材料层28(见图1B)并平坦化。
如图2H所示，下一制程操作涉及在装置10上形成导电结构22。导电结构22之间的端到端间隔32尽管小，但足以允许利用单个掩膜层通过执行单个沉积/掩膜/蚀刻制程序列形成图2H中所示的全部8个示例导电结构22。在该制造点，可在装置10上沉积绝缘材料层30(见图1B)并平坦化。
因此，通过使用上述现有技术，在该阶段，需要三个独立的掩膜层以在产品10上形成导电结构20、22：在形成导电结构20A至20D中使用的所述两个掩膜层以及在形成导电结构22A至22D中使用的所述单个掩膜层。
本发明涉及用于集成电路产品的密集封装的标准单元及制造这样产品的方法，以避免或至少减轻上述一个或多个问题的影响。
发明内容
下面提供本发明的简要总结，以提供本发明的一些实施态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要组件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
一般而言，本发明涉及用于集成电路产品的密集封装的标准单元及制造这样产品的方法。本发明揭露的一种示例装置包括：栅极结构；多个源/漏区；第一及第二单元导电源/漏接触结构，各该第一及第二单元导电源/漏接触结构接触该多个源/漏区的其中一个；以及通孔层，由分别接触该第一及第二单元导电源/漏接触结构的第一及第二导电通孔组成。
本发明揭露的一种示例方法包括：在由半导体衬底中形成的隔离区隔开的相邻第一及第二有源区中及上方形成第一及第二晶体管装置，其中，该第一及第二晶体管包括至少一个源/漏区以及共享栅极结构；形成跨越该隔离区的连续导电线，其中，该连续导电线接触各该第一及第二晶体管的该至少一个源/漏区；以及在该至少一条连续导电线上通过图案化掩膜层执行蚀刻制程，以形成分离的第一及第二单元导电源/漏接触结构，其中，该第一及第二单元导电源/漏接触结构分别接触该第一及第二晶体管的该至少一个源/漏区。
本发明揭露的另一种示例方法包括：在由半导体衬底中形成的隔离区隔开的相邻第一及第二有源区中及上方形成第一及第二晶体管装置，其中，该第一及第二晶体管包括至少一个源/漏区以及共享栅极结构；通过第一图案化掩膜层执行第一蚀刻制程，以形成跨越该隔离区的连续导电线，其中，该连续导电线接触各该第一及第二晶体管的该至少一个源/漏区；移除该第一图案化掩膜层；以及在该至少一条连续导电线上通过第二图案化掩膜层执行至少一个第二蚀刻制程，以形成分离的第一及第二单元导电源/漏接触结构，其中，该第一及第二单元导电源/漏接触结构分别接触该第一及第二晶体管的该至少一个源/漏区。
本发明揭露的又一种示例方法包括：在半导体衬底中形成相互隔开的第一、第二、第三以及第四有源区；分别在该第一、第二、第三以及第四有源区中及上方形成第一、第二、第三以及第四晶体管装置，其中，各该晶体管包括至少一个源/漏区；针对位于该第一及第二有源区上方的该第一及第二晶体管形成第一共享栅极结构；针对位于该第三及第四有源区上方的该第三及第四晶体管形成第二共享栅极结构；通过第一图案化掩膜层执行第一蚀刻制程，以形成跨越该第一、第二、第三以及第四有源区的连续导电线，其中，该连续导电线接触各该第一、第二、第三以及第四晶体管的该至少一个源/漏区；移除该第一图案化掩膜层；在该至少一条连续导电线上通过第二图案化掩膜层执行至少一个第二蚀刻制程，以分别形成第一组多个分离的单元导电源/漏接触结构；移除该第二图案化掩膜层；在该至少一条连续导电线的剩余部分上通过第三图案化掩膜层执行至少一个第三蚀刻制程，以形成第二组多个单元导电源/漏接触结构；以及形成通孔层，该通孔层由接触该第一组及第二组多个单元导电源/漏接触结构的多个导电通孔组成。
附图说明
结合附图参照下面的说明可理解本发明，这些附图中类似的附图标记代表类似的组件，其中：
图1A至1C示例现有技术标准单元以及用以与源/漏区建立电性接触的导电结构；
图2A至2H显示用以形成图1A至1C所示的现有技术标准单元的一种示例现有技术方法；
图3A至3C显示依据本发明一示例实施例的新颖标准单元以及用以与装置的源/漏区建立电性接触的导电结构的新颖配置；
图4A至4G显示本发明用以形成图3A至3C所示的新颖标准单元的一种示例方法；以及
图5显示本发明的新颖装置的单元高度与本申请的背景部分所述的现有技术装置10的单元高度的比较。
尽管这里揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细描述。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附权利要求书定义的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
下面参照附图说明本发明主题。附图中示意各种结构、系统及装置是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆。然而，本发明仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，也就是与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，也就是不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
本发明涉及用于集成电路产品的密集封装的标准单元及其制法。在完整阅读本申请以后，本领域的技术人员将很容易了解，当前所揭露的主题适用于各种不同的装置及技术，例如NFET、PFET、CMOS等，并且很容易适用于各种集成电路产品，包括但不限于ASIC、逻辑装置、存储器装置等。下面参照附图详细说明本发明的装置及方法的各种示例实施例。
图3A至3C显示集成电路产品或装置100的一个示例实施例的。该集成电路产品或装置100包括在半导体衬底中及上方形成的本发明的新颖标准单元100的示例。如图3A所示，本发明的新颖标准单元装置100的一个示例实施例具有“顶部单元”及“底部单元”。下面的附图中所示的标准单元本质上为代表性质。该衬底可采用绝缘体上硅(SOI)衬底的形式，其由块状衬底、绝缘埋层(所谓的BOX层)以及位于该box层上方的有源层组成。在这样一实施例中，有源区将形成于该有源层中。该衬底也可为块状形式。该衬底还可由硅以外的其它材料制成。因此，应当将这里以及所附权利要求中所使用的术语“衬底”或“半导体衬底”理解为涵盖任意类型的半导体材料的所有形式。
请继续参照图3A，该标准单元由多个独立、相互隔开的有源区112A、112B、112C及112D组成。这些有源区由一个或多个隔离结构在半导体衬底中定义。这些隔离结构由有源区112A至112D之间的间隔表示。可在各有源区112A至12D上方形成具有不同导电类型的半导体装置。例如，可在有源区112A、112D中形成N型装置，而在有源区112B、112C中形成P型装置。在所示例子中，晶体管装置为由多个示意鳍片116组成的FinFET型装置。形成于各有源区112A至112D上方的鳍片116的数目可依据特定的应用而变化。在所示例子中，形成于有源区112A、112B上方的装置共享一个共同栅极结构114A(由栅极电极及栅极绝缘层组成)，而形成于有源区112C、112D上方的装置共享一个共同栅极结构114B。可通过使用与形成本申请的背景部分中所述栅极结构14A、14B的所述技术相同的技术形成栅极结构114A、114B。附图中未显示通常邻近栅极结构114A、114B形成的侧壁间隔。所有的装置都具有在鳍片116中形成的示例源/漏区118。在形成栅极结构114A、114B以后，通过在鳍片116上执行一个或多个离子注入制程形成源/漏区118。在该示例中，鳍片116为未经所谓的鳍片合并制程的鳍片。该鳍片合并制程用于在形成栅极结构114A、114B以后在鳍片116上形成额外的半导体材料，以希望提供更大的表面来制造与源/漏区118的电性接触。
图3B显示形成于有源区112A上方的示例隔离结构124以及多个绝缘材料层126、128。为方便说明装置100，图3A所示的平面视图中未显示绝缘材料126、128。一般来说，请参照图3B，在鳍片116中形成源/漏区118以后，沉积绝缘材料层126，接着可在绝缘材料层126上执行平坦化制程。随后，通过使用后面将详细说明的新颖技术可形成本发明的新颖单元导电源/漏接触结构120A。形成新颖单元导电源/漏接触结构120A以后，沉积绝缘材料层128，接着可在绝缘材料层128上执行平坦化制程以达成图3B所示的结构。
图3C显示沿图3A所示的中部鳍片116及有源区112A的剖视图。图3C的目的是显示用以与该FinFET装置，尤其是与该装置的源/漏区118建立电性接触的各种导电结构的堆栈布局。图3C未显示用以电性隔离所述各种导电结构的各种绝缘材料层。所示栅极结构114A具有示例栅极绝缘层114X及示例栅极电极114Y。图3C还显示与栅极结构114A导电耦接的示例栅极接触123。业界有时将栅极接触123称作“CB”接触。通过使用已知的制程技术，在形成本发明的单元导电源/漏接触结构120A至120D以后将形成栅极接触123。图3C显示V0及M1层。为避免模糊本发明，V0及M1层未显示于图3A及3B中。如图3C所示，V0层中的导电通孔与单元导电源/漏接触结构120A及栅极接触123接触。
请继续参照图3C，要注意仅有单个导电源/漏结构-位于V0层与源漏区118之间的单元导电源/漏接触结构120A。也就是说，通过使用本发明的新颖方法，仅需单个单元导电源/漏接触结构120，也就是导电结构120A，来建立V0层与源/漏区118之间的电性接触。单个单元导电源/漏接触结构120A的总体高度150小于通过使用本申请的背景部分所讨论的现有技术形成的两个独立导电结构20A、22A的组合高度50(见图1C)。高度150可依据特定的应用而变化。在一示例实施例中，通过使用当前的技术，高度150可在约30至40纳米级。重要的是，通过使用本发明的新颖方法及单元源/漏接触结构120A至120D，高度150通常可比上述现有技术装置10的导电结构20、22的组合厚度50约小30至40纳米。
本领域的技术人员将意识到，在完整阅读本申请以后，通过使用本发明的新颖方法，在单个金属化层(例如包含绝缘材料层128的金属化层)中形成新颖单元导电源/漏接触结构120A至120D以在V0层与源/漏区118之间建立电性接触。如上所述，这与本申请的背景技术部分中提到的方法及装置10完全相反。在方法及装置10中，需要在两个独立的金属化层(26及28)中形成两个导电结构20、22，以在V0层与源/漏区18之间建立电性接触。因此，通过使用本发明的新颖方法及装置，本发明的装置100的总体垂直高度119(见图3B)将小于现有技术装置10的总体垂直高度19(见图1B)。与现有技术装置10相比，本发明的新颖装置100的垂直高度的降低将导致装置100的总体电容降低。要注意的是附图并非按比例绘制。应当理解，当说明书及权利要求书中提到导电源/漏接触结构120A至120D“接触”源/漏区118时，单元导电源/漏接触结构120A至120D可能接触导电材料，例如金属硅化物材料。类似地，当本文提到单元导电源/漏接触结构120A至120D接触V0层中的导电通孔时，应当将这样的陈述理解为包括在单元导电源/漏接触结构与该导电通孔之间设有导电衬里等的情况。
图4A至4G显示本发明用以形成图3A至3C所示的新颖标准单元100的一种示例方法。在图4A至4G中，各种绝缘材料层不显示于平面附图中，以方便解释形成装置100的一种示例方式。
图4A显示装置100处于已在衬底中形成隔离区124(见图3B)以定义有源区112A至112D的制造点。在流程中的该制造点也已形成示意鳍片116及栅极结构114A、114B。通常，为形成鳍片116，执行一个或多个蚀刻制程以在该衬底中形成多个鳍片形成沟槽(未图示)，从而定义鳍片116。接着，沉积绝缘材料(未图示)以过填充该鳍片形成沟槽，并在该绝缘材料上执行一凹槽蚀刻制程以降低其厚度，从而在该鳍片形成沟槽的底部形成隔离区(未图示)。该凹槽制程通常将鳍片116暴露于最后想要的鳍片高度。在形成鳍片116以后，形成示意的栅极结构114A、114B。栅极结构114A、114B通常由栅极绝缘材料以及一种或多种栅极电极材料组成。可通过使用所谓的“先栅极(gate-first)”或“替代栅极(replacement-gate)”技术形成栅极结构114A、114B。在一特定例子中，在一特定例子中，为初始形成栅极结构114A、114B，沉积适当的材料层以使其覆盖所有的有源区12A至12D以及这些有源区之间的隔离材料，接着通过使用第一栅极蚀刻掩膜层(未图示)图案化这些材料层以定义跨越所有的有源区12A至12D的单条栅极电极材料。随后，移除该第一栅极蚀刻掩膜层，并使用第二栅极蚀刻掩膜层(未图示)切割虚线115所表示的区域中的该单条栅极电极材料，从而形成所示的栅极结构114A、114B。有时将该第二栅极蚀刻掩膜称作“栅极-切割”掩膜。接着，在形成栅极结构114A、114B以后，通过在鳍片116上执行一个或多个离子注入制程形成源/漏区118。还可邻近栅极结构114A、114B形成侧壁间隔(未图示)作为形成源/漏区18的制程的部分。当然，在该离子注入制程期间可使用各种掩膜层，以暴露将要注入离子的鳍片116，同时覆盖不同装置类型上的其它鳍片116。一般来说，参照图4B，在鳍片116中形成源/漏区118以后，沉积绝缘材料层126以过填充该鳍片形成沟槽，接着可在绝缘材料层126上执行平坦化制程，以形成图4B所示的结构。
图4C至4D显示已形成一条连续(a continuous line)的导电材料120(例如金属钨)以接触源/漏区118以后的装置100。如图所示，在一实施例中，单条导电材料120跨越所有的四个有源区112A。为形成该条导电材料120，可沉积适当的一个或多个导电材料层，接着通过第一图案化蚀刻掩膜(未图示)，例如图案化光阻材料层，图案化该导电材料层，以定义如图4C所示的连续条的导电材料120。
接着，如图4E至4F所示，可将该单条导电材料120切割为独立的单元导电源/漏接触结构120A至120D。为形成所述结构，可在装置100上形成第二图案化蚀刻掩膜(未图示)，例如图案化光阻层，接着，通过该第二图案化蚀刻掩膜执行蚀刻制程以切割虚线142所示的区域中的该单条导电材料120。可将该第二图案化蚀刻掩膜称作“接触-切割”掩膜。最佳如图4F所示，在一示例实施例中，各最终单元导电源/漏接触结构120A至120D(例如导电结构120A)基本跨越其相关有源区(例如有源区112A)的整个宽度112W。
图4G显示装置100处于已沉积绝缘材料层128且已在该绝缘材料层128上执行平坦化制程从而形成如图4G所示的结构的制造点。在该制造点，可形成栅极接触123(见图3C)以与栅极结构114A、114B建立电性接触。随后，可在该装置上方形成V0层，以具有可与单元导电源/漏接触结构120A至120D及栅极接触123接触的多个导电通孔。接着，在该装置上形成金属化层M1。
本领域的技术人员将了解，在完整阅读本申请后，本发明与本申请的背景部分所述的现有技术相比具有一些优点。例如，在如图4G所示的制程点，通过单元导电源/漏接触结构120A至120D的接触已与源/漏区118建立导电接触。但是，与通过使用本申请的背景技术部分所述的现有技术需要三个掩膜层形成导电结构20、22来达到流程中相同的制造点相比，通过使用本发明的新颖技术仅使用两个掩膜层即可实现。更具体地说，在图4A至4G所示的新颖方法中，这两个掩膜层是：用以图案化未切割的长条导电材料120的第一掩膜层以及用以切割长条导电材料120以形成独立的单元导电源/漏接触结构120A至120D的第二掩膜层，也就是接触-切割掩膜层。也就是说，通过使用本发明的新颖方法，制造新颖装置100较本申请的背景部分所述的现有技术少用一个掩膜层。在半导体制造中节约掩膜层可显着节约制程时间、复杂性及成本。例如，利用本发明的方法节约一个掩膜层可导致总的芯片成本降低约1％到2％。
本发明的另一个优点是：与本申请的背景技术部分所述的现有技术产品10相比，本发明的产品100在衬底上占用的“固定空间”或“绘制空间”量降低。更具体地说，导电结构22之间的端到端间隔32(见图1A)不利于降低装置10的总体长度(有时称作单元“高度”)。通常，将间隔32设置为相邻特征(例如特征22B与22C)之间的最小间隔，从而可通过使用单个掩膜层形成所有的八个特征22。在一示例中，端到端间隔32为约74纳米级。如果端到端间隔32小于该最小值，则通过使用单个掩膜层无法形成所有的八个导电结构22。在此情况下，八个导电结构22的形成将需要使用包括两个独立掩膜层的双图案化技术。如上所述，制造半导体产品时使用额外的掩膜层导致制程时间、复杂度及成本增加。因此，通过使用上述现有技术方法，半导体制造商简单地将端到端间隔32设为可使用其现有的光刻设备进行图案化的最小值，从而不得不接受现有技术产品10所消耗的半导体“固定空间”量。因此，现有技术产品10被限于8T配置而无法进一步缩小尺寸。
图5显示本申请的背景技术部分中所述的现有技术装置10(包括有源鳍片16)与本发明的新颖装置100(包括有源鳍片116)的单元高度的差别的简单示图。通常，在形成装置10或装置100时，形成若干“伪”鳍片17以形成更均匀的最终鳍片结构16、116。一般来说，这样一装置上的“轨道(track)”数由M2金属化层中的M2间距定义。例如，现有技术装置10具有64纳米的M2间距及48纳米的鳍片间距。这样，现有技术装置10的总体单元高度10H为512纳米(8×64)。通过采用48纳米间距，这导致两个最里边的鳍片16之间的中心距过量(512纳米/48纳米＝10个鳍片的间距+32纳米)。因此，现有技术装置10的两个最里边的鳍片16的中心距19约为80纳米(32纳米+48纳米)。与其它鳍片16相比，与间距19最接近的鳍片16之间的不均匀的间距导致鳍片的形成呈现更多的差异，相应引起最终FinFET装置的性能的差异。
相反，通过使用本发明的独特方法，借由形成上述单元导电源/漏接触结构120A至120D，省略了与图1A中的结构22A至22D对应的独立导电结构。因此，由上述最小间距要求32引起的限制因素不再出现于本发明的装置100中。在装置100中，与现有技术装置上的导电结构22之间的74纳米间距32相比，相邻单元导电源/漏接触结构120A至120D之间的端到端间距121(见图3A)约为40纳米。因此，与现有技术产品10的总体单元高度10H相比，本发明可降低总体单元高度100H(见图5)，也就是，7.5T装置对比现有技术8T装置。更具体地说，总体单元高度可降低32纳米，导致降低后的单元高度100H为480纳米，从而能够形成十个均匀间隔的鳍片116/伪鳍片17。鳍片116之间均匀的间距119导致形成较均匀的鳍片116，相应导致最终FinFET装置的性能的差异较小。
从8T至7.5T的尺寸的缩小有效导致衬底上形成的逻辑装置所占用的面积降低约6％，从而导致更加密集封装的集成电路产品。由于逻辑装置所占用的面积降低，与现有技术设计相比，通过使用本发明的新颖装置100可实现功耗降低约3％至5％量级，因为功率大小大约是面积大小的平方根，也就是降低约2％至2.5％。另外，与现有技术装置相比，因接触的高度降低而导致的装置电容降低将进一步降低装置的功耗。在完整阅读本申请以后，本领域的技术人员将容易了解其它优点。
由于本领域的技术人员可借助这里的教导很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并不限于这里所示架构或设计的细节，而是如权利要求书所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。因此，所附的权利要求书规定本发明的保护范围。

Claims (20)

1.一种方法，包括：
在由半导体衬底中形成的隔离区隔开的相邻第一及第二有源区中及上方形成第一及第二晶体管装置，该第一及第二晶体管包括至少一个源/漏区以及共享栅极结构；
形成跨越该隔离区的连续导电线，其中，该连续导电线接触各该第一及第二晶体管的该至少一个源/漏区；以及
在该至少一条连续导电线上通过图案化掩膜层执行蚀刻制程，以形成分离的第一及第二单元导电源/漏接触结构，其中，该第一及第二单元导电源/漏接触结构分别接触该第一及第二晶体管的该至少一个源/漏区。
2.如权利要求1所述的方法，还包括形成通孔层，该通孔层由分别接触该第一及第二单元导电源/漏接触结构的第一及第二导电通孔组成。
3.如权利要求1所述的方法，其中，该第一晶体管为NFET晶体管，以及该第二晶体管为PFET晶体管。
4.如权利要求1所述的方法，其中，该第一及第二晶体管为FinFET晶体管。
5.如权利要求1所述的方法，还包括形成与该共同栅极结构导电耦接的栅极接触结构。
6.如权利要求5所述的方法，其中，在形成该栅极接触结构以后，该方法还包括形成通孔层，该通孔层由分别接触该第一及第二单元导电源/漏接触结构以及该栅极接触结构的第一、第二以及第三导电通孔组成。
7.如权利要求1所述的方法，其中，该单元导电源/漏接触结构位于单层绝缘材料中。
8.一种方法，包括：
在由半导体衬底中形成的隔离区隔开的相邻第一及第二有源区中及上方形成第一及第二晶体管装置，该第一及第二晶体管包括至少一个源/漏区以及共享栅极结构；
通过第一图案化掩膜层执行第一蚀刻制程，以形成跨越该隔离区的连续导电线，其中，该连续导电线接触各该第一及第二晶体管的该至少一个源/漏区；
移除该第一图案化掩膜层；以及
在该至少一条连续导电线上通过第二图案化掩膜层执行至少一个第二蚀刻制程，以形成分离的第一及第二单元导电源/漏接触结构，其中，该第一及第二单元导电源/漏接触结构分别接触该第一及第二晶体管的该至少一个源/漏区。
9.如权利要求8所述的方法，还包括形成通孔层，该通孔层由分别接触该第一及第二单元导电源/漏接触结构的第一及第二导电通孔组成。
10.如权利要求8所述的方法，还包括形成与该共同栅极结构导电耦接的栅极接触结构。
11.如权利要求10所述的方法，其中，在形成该栅极接触结构以后，该方法还包括形成通孔层，该通孔层由分别接触该第一及第二单元导电源/漏接触结构以及该栅极接触结构的第一、第二以及第三导电通孔组成。
12.如权利要求8所述的方法，其中，该第一及第二单元导电源/漏接触结构位于单层绝缘材料中。
13.一种方法，包括：
在半导体衬底中形成相互隔开的第一、第二、第三以及第四有源区；
分别在该第一、第二、第三以及第四有源区中及上方形成第一、第二、第三以及第四晶体管装置，其中，各该晶体管包括至少一个源/漏区；
针对位于该第一及第二有源区上方的该第一及第二晶体管形成第一共享栅极结构；
针对位于该第三及第四有源区上方的该第三及第四晶体管形成第二共享栅极结构；
通过第一图案化掩膜层执行第一蚀刻制程，以形成跨越该第一、第二、第三以及第四有源区的连续导电线，其中，该连续导电线接触各该第一、第二、第三以及第四晶体管的该至少一个源/漏区；
移除该第一图案化掩膜层；
在该至少一条连续导电线上通过第二图案化掩膜层执行至少一个第二蚀刻制程，以分别形成第一组多个分离的单元导电源/漏接触结构；
移除该第二图案化掩膜层；
在该至少一条连续导电线的剩余部分上通过第三图案化掩膜层执行至少一个第三蚀刻制程，以形成第二组多个单元导电源/漏接触结构；以及
形成通孔层，该通孔层由接触该第一组及第二组多个单元导电源/漏接触结构的多个导电通孔组成。
14.如权利要求13所述的方法，还包括：在形成该通孔层以前，形成与该第一共享栅极结构导电耦接的第一栅极接触结构以及形成与该第二共享栅极结构导电耦接的第二栅极接触结构。
15.如权利要求13所述的方法，其中，该第一组及第二组多个单元导电源/漏接触结构位于单层绝缘材料中。
16.一种晶体管装置，包括：
栅极结构；
多个源/漏区；
第一及第二单元导电源/漏接触结构，各该第一及第二单元导电源/漏接触结构接触该多个源/漏区的其中一个；以及
通孔层，由分别接触该第一及第二单元导电源/漏接触结构的第一及第二导电通孔组成。
17.如权利要求16所述的装置，其中，该晶体管为FinFET晶体管。
18.如权利要求16所述的装置，还包括与该栅极结构导电耦接的栅极接触结构。
19.如权利要求16所述的装置，其中，该通孔层还包括与该栅极接触结构导电耦接的第三导电通孔。
20.如权利要求16所述的装置，其中，该第一及第二单元导电源/漏接触结构位于单层绝缘材料中。
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