CN105280709A - 形成具有栅极环绕沟道配置的纳米线装置的方法以及纳米线装置 - Google Patents

形成具有栅极环绕沟道配置的纳米线装置的方法以及纳米线装置 Download PDF

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Abstract

本发明涉及形成具有栅极环绕沟道配置的纳米线装置的方法以及纳米线装置。一种示例方法包括围绕鳍片形成至少一个外延半导体覆盖材料层并图案化该覆盖材料以及该鳍片，从而导致该图案化鳍片位于该图案化覆盖材料下，其中，该图案化覆盖材料具有上部以及自该上部向下延伸的多个基本垂直取向的支腿。该方法还包括相对该图案化覆盖材料选择性移除该图案化鳍片，环绕该覆盖材料的至少部分形成牺牲栅极结构，在各该基本垂直取向的支腿上形成外延半导体源/漏区，以及围绕该覆盖材料的至少部分形成最终栅极结构。

Description

形成具有栅极环绕沟道配置的纳米线装置的方法以及纳米线装置
技术领域
本发明通常涉及FET(场效应晶体管)半导体装置的制造，尤其涉及形成具有栅极环绕沟道(gate-all-around-channel)配置的纳米线装置的各种方法以及由此形成的半导体装置。
背景技术
制造例如CPU(中央处理单元)、存储装置、ASIC(专用集成电路；applicationspecificintegratedcircuit)等先进集成电路需要依据特定的电路布局在给定的芯片面积上形成大量电路元件，其中，金属氧化物场效应晶体管(MOSFET或FET)代表一种重要类型的电路元件，其基本确定集成电路的性能。传统场效应晶体管是一种平面装置，其通常包括源区、漏区、位于该源区与该漏区之间的沟道区，以及位于该沟道区上方的栅极电极。通过设置施加于该栅极电极的电压来控制流过该场效应晶体管的电流。例如，对于NMOS装置，如果没有电压施加于栅极电极，则没有电流流过该NMOS装置(忽略不想要的漏电流，该漏电流较小)。但是，当在栅极电极上施加适当的正电压时，该NMOS装置的沟道区变为导电，从而允许电流经该导电沟道区在源区与漏区之间流动。为提升传统场效应晶体管的操作速度，装置设计人员已大幅降低了此类装置的沟道尺寸，从而提升开关速度并降低场效应晶体管的操作电流及电压。不过，降低场效应晶体管的沟道长度也使控制该装置的沟道区变得困难。这有时被称作短沟道效应，其中，作为主动开关的场效应晶体管的特性劣化。
与平面场效应晶体管相比，3D装置例如示例FinFET装置为三维结构。图1显示形成于半导体衬底12上方的示例现有技术FinFET半导体装置10的立体图，参考该图以在很高层面解释FinFET装置的一些基本特征。在这个例子中，FinFET装置10包括定义三个示例鳍片16的多个沟槽14、栅极结构18、侧间隙壁20以及栅极覆盖层22。鳍片16具有三维配置：高度H、宽度W以及轴向长度L。鳍片16的轴向长度L与装置10操作时在装置10中的电流行进的方向对应。由栅极结构18覆盖的鳍片16的部分是FinFET装置10的沟道区。栅极结构18通常由例如高k绝缘材料(k值为10或更大)或二氧化硅层的栅极绝缘材料层(未单独显示)以及充当装置10的栅极电极(未单独显示)的一个或多个导电材料层(例如金属和/或多晶硅)组成。
另一种已知的晶体管装置通常被称为纳米线装置。在纳米线装置中，至少该装置的沟道区由一个或多个直径极小、类似线的半导体结构组成。与上述其它类型的晶体管装置一样，通过设置施加于栅极电极的电压来控制流过纳米线装置的电流。当在栅极电极上施加适当的电压时，纳米线装置的沟道区变为导电，从而允许电流经该导电沟道区在源区与漏区之间流动，也就是电流流过纳米线结构。本领域的技术人员将意识到，可采用各种已知的技术来制造此类纳米线装置。因此，形成基本纳米线装置结构的制程细节将不在这里作详细说明。
随着装置尺寸缩小，在操作期间对晶体管装置的沟道区保持足够的控制正变得更具挑战性。装置设计人员已使用各种技术来确保操作期间在装置的栅极电极与装置的沟道区之间具有足够的电容耦合。如缺少适当的电容耦合，则难以控制沟道区，且可能导致装置具有不太理想的电性性能。就纳米线装置而言，装置设计人员具有此类装置，其中，栅极电极及栅极绝缘层围绕纳米结构以试图实现对沟道区的较好控制。
本揭露涉及形成具有栅极环绕沟道配置的纳米线装置或鳍式装置的各种方法以及由此形成的半导体装置，从而可减少或消除上述问题中的一个或多个。
发明内容
下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
一般来说，本揭露涉及形成具有栅极围绕沟道配置的纳米线装置的各种方法以及由此形成的半导体装置。这里所揭露的一种示例方法包括：除其它以外，在半导体衬底中形成鳍片；执行至少一个第一外延沉积制程，以围绕该鳍片的暴露部分形成至少一个外延半导体覆盖材料层；执行至少一个蚀刻制程，以图案化该至少一个覆盖材料层以及该鳍片，从而导致该鳍片的图案化部分位于该图案化的至少一个覆盖材料层下，该图案化的至少一个覆盖材料层具有上部以及自该上部向下延伸的多个基本垂直取向的支腿；执行至少一个蚀刻制程，以相对该图案化的至少一个覆盖材料层选择性移除该图案化鳍片，从而在该图案化的至少一个覆盖材料层下形成开口；环绕该至少一个覆盖材料层的该上部的至少部分形成牺牲栅极结构；伴随该牺牲栅极结构就位，执行第二外延沉积制程，以在各该基本垂直取向的支腿上形成外延半导体源/漏区；移除该牺牲栅极结构；以及环绕该至少一个覆盖材料层的该上部的至少部分形成最终栅极结构。
这里所揭露的另一种示例方法包括：除其它以外，在半导体衬底中形成鳍片；执行至少一个第一外延沉积制程，以围绕该鳍片的暴露部分形成至少一个外延半导体覆盖材料层；执行至少一个蚀刻制程，以图案化该至少一个覆盖材料层以及该鳍片，从而导致该鳍片的图案化部分位于该图案化的至少一个覆盖材料层下，该图案化的至少一个覆盖材料层具有上部以及自该上部向下延伸的多个基本垂直取向的支腿；执行至少一个蚀刻制程，以相对该图案化的至少一个覆盖材料层选择性移除该图案化鳍片，从而在该图案化的至少一个覆盖材料层下形成开口；环绕该至少一个覆盖材料层的该上部以及与该上部相邻的各该基本垂直取向的支腿的第一部分形成牺牲栅极结构；伴随该牺牲栅极结构就位，执行第二外延沉积制程，以在各该基本垂直取向的支腿的第二部分上形成外延半导体源/漏区；移除该牺牲栅极结构；形成绝缘材料层，该绝缘材料层位于各该源/漏区的上表面上；以及在该绝缘材料层上并环绕该至少一个覆盖材料层的该上部的至少部分形成最终栅极结构。
这里所揭露的一种示例装置包括：除其它以外，绝缘材料层；由位于该绝缘材料层上方的至少一个外延半导体材料层组成的纳米线；环绕该纳米线的至少部分并位于该绝缘材料层上方的栅极结构；以及位于该绝缘材料层的垂直下方的多个外延半导体源/漏区，其中，各该源/漏区与该栅极结构垂直隔开，以及其中，该纳米线结构与该栅极结构以及各该源/漏区耦接。
附图说明
结合附图参照下面的说明可理解本揭露，这些附图中类似的附图标记代表类似的元件，以及其中：
图1显示现有技术FinFET装置的一个示例实施例的立体图；以及
图2A至2P显示形成具有栅极环绕沟道配置的纳米线装置的各种示例方法以及由此形成的半导体装置。
尽管这里所揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
现在将参照附图说明本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本揭露与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本揭露的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
本揭露涉及形成具有栅极环绕沟道配置的纳米线装置100的各种方法以及由此形成的半导体装置。在完整阅读本申请以后，本领域的技术人员很容易了解，本方法可应用于各种装置，包括但不限于逻辑装置、存储器装置等，并可采用这里所揭露的方法形成N型或P型半导体装置。现在参照附图详细说明这里所揭露的方法及装置的各种示例实施例。
在一个实施例中，示例装置100将形成于半导体衬底102中及上方。半导体衬底102具有示例SOI(绝缘体上硅)配置(块体半导体层102，绝缘埋层(buriedinsulationlayer；BOX)104以及由形成于绝缘埋层104上方的硅组成的主动层)。装置100可为NMOS或PMOS晶体管。当然，该主动层可由硅以外的其它材料组成，例如InP、InAs、GaAs等。因此，术语“衬底”或“半导体衬底”应当被理解为涵盖所有半导体材料以及此类材料的所有形式。装置100的栅极结构可通过使用“先栅极”或“替代栅极”(“后栅极”)技术形成。另外，附图中未显示各种掺杂区，例如源/漏区、环状注入区、阱区等。当然，不应当认为这里所揭露的发明限于这里所示及所述的例子。这里所揭露的装置100的不同组件以及结构可通过使用各种不同的材料并通过执行各种已知技术例如化学气相沉积(chemicalvapordeposition；CVD)制程、原子层沉积(atomiclayerdeposition；ALD)制程、热生长制程、外延生长制程、旋涂技术等形成。这些不同材料层的厚度也可依据特定的应用而变化。
如图2A的右上角中所示的简单平面图所示，视图“X-X”是沿栅极长度(gatelength；GL)方向(也就是沿装置完工时的电流传输方向)穿过栅极结构所作的剖视图，而视图“Y-Y”是沿将会成为该完工纳米线装置的栅极宽度(gatewidth；GW)方向的部分所作的剖视图。
图2A显示执行数个制程操作以后的装置100。首先，通过图案化蚀刻掩膜(未图示)例如图案化硬掩膜层来执行一个或多个蚀刻制程(例如非等向性蚀刻制程)，以在SOI衬底的主动层中定义多个鳍片形成沟槽106X。沟槽106X的形成导致形成多个初始半导体鳍片结构106。鳍片形成沟槽106X以及鳍片106的总体尺寸、形状以及配置可依据特定的应用而变化。在附图中所示的示例中，鳍片形成沟槽106X以及鳍片106都显示为具有一致的尺寸及形状。不过，实施这里所揭露的本发明的至少一些态样不要求鳍片形成沟槽106X及鳍片106的尺寸及形状具有这样的一致性。在附图中，所示鳍片形成沟槽106X通过执行非等向性蚀刻制程形成，该制程导致鳍片形成沟槽106X具有示意的通常呈矩形的配置。在实际的真实装置中，鳍片形成沟槽106X的侧壁可能稍微向内收窄，不过在附图中未显示该配置。在一些情况下，鳍片形成沟槽106X在接近鳍片形成沟槽106X的底部可具有凹入轮廓(未图示)。与通过执行非等向蚀刻制程形成的通常呈矩形配置的鳍片形成沟槽106X相比，通过执行湿式蚀刻制程形成的鳍片形成沟槽106X往往具有更加圆角化的配置或非线性配置。因此，鳍片形成沟槽106X的尺寸及配置以及其制造方式以及鳍片106的常规配置不应被视为本发明的限制。出于揭露方便的目的，在后续附图中仅显示基本呈矩形的鳍片形成沟槽106X及鳍片106。而且，装置100可形成有任意所需数目的鳍片106。鳍片结构106的宽度及高度以及沟槽106X的深度可依据特定的应用而变化。
图2B显示通过执行任意的各种已知外延沉积制程围绕鳍片106形成半导体覆盖材料108的层以后的装置100。覆盖层108的厚度及构成材料可依据特定的应用而变化。例如，在一个实施例中，层108可由硅-锗(Si(1-x)Ge(x))或硅层组成，且它可具有约2至4纳米的厚度。在一个实施例中，层108可为硅-锗(Si(1-x)Ge(x))层，其中，x的值落入约0.10至0.80的范围内(例如SiGe(0.1)至SiGe(0.8))。在一个示例实施例中，层108可由专门针对N型或P型装置的材料制成。如需要，在形成层108时可在层108中纳入各种材料，例如碳。在一个示例实施例中，覆盖层108可为III-V族材料、InGaAs、GaAs、InAs、GaSb、InSbAs、SiGe等的其中一种。
图2C显示执行数个制程操作后的装置100。首先，在装置100上形成绝缘材料层109，以过填充鳍片106/覆盖层108之间的沟槽106X。绝缘材料层109可由各种不同的材料组成，例如二氧化硅、氮化硅、氮氧化硅或半导体制造工业中常用的任意其它介电材料等，或者多层这样的材料等，且绝缘材料层109可通过执行各种技术形成，例如CVD、ALD等。绝缘材料层109可由与绝缘埋层(BOX)104的材料相同的材料组成，或者绝缘材料层109可由不同的材料组成。接着，执行一个或多个化学机械抛光(chemicalmechanicalpolishing；CMP)制程，通过将覆盖层108的上表面108S用作抛光停止层来平坦化绝缘材料层109的上表面。在此类CMP制程以后，暴露位于鳍片106的上表面106S上方的覆盖层108的部分，以供进一步处理。请继续参照图2C，通过使用传统的光刻工具及技术在装置100上方形成图案化掩膜层110，例如图案化光阻材料层。
接着，如图2D所示，通过图案化掩膜层110执行一个或多个蚀刻制程，例如湿式或干式蚀刻制程，以相对围绕结构及层选择性移除覆盖层108及初始鳍片106的暴露部分。这些蚀刻制程导致形成具有蚀刻边108E(见视图Y-Y)的图案化覆盖材料层108以及位于图案化覆盖材料层108下的具有蚀刻边106E(见视图Y-Y)的鳍片106的图案化部分。
图2E显示移除上述图案化掩膜层110以后的装置100。依据图案化掩膜层110的组成，可通过执行一些已知制程操作来移除图案化掩膜层110。例如若掩膜材料110由光阻材料组成，则可通过执行灰化制程(ashingprocess)来移除图案化掩膜层110。
图2F显示执行选择性蚀刻制程以相对围绕结构(也就是图案化覆盖层108、绝缘材料层109以及绝缘埋层104)移除暴露的图案化鳍片部分106后的装置。该蚀刻制程导致在图案化覆盖层108下形成开口114。向视图2F添加视图Z-Z以试图进一步解释处于流程的该制造点的装置结构。视图Z-Z是沿如图2F所示的平面视图中的标示处所作的视图。如图所示，图案化覆盖层108通常由上部108U以及多个基本垂直取向的支腿108L组成。
图2G显示执行数个制程操作以使用绝缘材料116基本重填充开口114以后的装置100。在一个实施例中，绝缘材料层116可沉积于该装置的表面上方，以过填充开口114。接着，可执行CMP制程，通过将图案化覆盖层108用作抛光停止层来移除绝缘材料层116的多余部分。在流程的该制造点，暴露图案化覆盖层108的上部108U的上表面。绝缘材料层116可由各种不同的材料组成，例如二氧化硅、氮化硅、氮氧化硅或半导体制造工业中常用的任意其它介电材料等，或者多层这样的材料等，且绝缘材料层116可通过执行各种技术形成，例如CVD、ALD等。绝缘材料层116可由与绝缘材料层109的材料相同的材料组成，或者绝缘材料层116可由不同的材料组成。
图2H显示执行一个或多个凹入蚀刻制程以相对围绕结构选择性移除绝缘材料层109、116的部分以后的装置100。该制程操作导致形成开口115。开口115的尺寸可依据特定的应用而变化。在流程的该制造点，暴露图案化覆盖层108的上部108U以及垂直取向的支腿108L的部分。
接着，如图2I所示，通过使用已知技术在装置100上形成示例伪栅极或牺牲栅极结构120。图中显示纳米线装置100的栅极长度(GL)以及栅极宽度(GW)方向。在一个示例实施例中，示意牺牲栅极结构120包括示例牺牲栅极绝缘层120A以及示例牺牲栅极电极120B。还可在牺牲栅极电极120B上方形成示例栅极覆盖层122(例如氮化硅)。通常邻近此类牺牲栅极结构形成的侧间隙壁对于实施本发明并非必要，但如果需要，也可形成侧间隙壁。牺牲栅极结构120以及栅极覆盖层122都可通过使用传统的制造技术形成。牺牲栅极绝缘层120A可由各种不同的材料组成，例如二氧化硅等。牺牲栅极绝缘层120A的厚度也可依据特定的应用而变化，例如，它可具有约0.5至3纳米的物理厚度。类似地，牺牲栅极电极120B也可由各种导电材料制成，例如氮化硅。重要的是，牺牲栅极绝缘层120A以及牺牲栅极电极120B的构造材料应当为在其上通过执行外延生长制程无法形成外延半导体材料的材料，后面将作详细讨论。如图所示，牺牲栅极结构120包覆覆盖材料108的上部108U以及该覆盖材料的支腿108L的部分。于操作中，至少由牺牲栅极结构120包围的该覆盖层的部分将充当装置100的沟道区。
图2J显示执行一个或多个凹入蚀刻制程以移除绝缘材料层109、116的至少部分且在一些应用中，相对围绕结构移除全部材料层109、116以后的装置100。该制程操作导致暴露位于牺牲栅极结构120下方的该覆盖材料的支腿108L的部分。所移除的层109、116的量(也就是厚度)可取决于将要在装置100上形成的源/漏区的尺寸或厚度。
图2K显示执行外延生长制程以在牺牲栅极结构120下方的覆盖材料108的支腿108L的暴露部分上形成源/漏区130以后的装置100。如上所述，牺牲栅极结构120的构造材料经选择以使用于形成源/漏区的外延材料不会在牺牲栅极结构120上生长。依据覆盖层108的组成，源/漏区130可由各种不同的半导体材料组成。例如，该源/漏区可由硅、SiGe、III-V族材料、InGaAs、GaAs、InAs、GaSb、InSbAs等组成。源/漏区130的物理尺寸可依据特定的应用而变化。
图2L显示执行一个或多个蚀刻制程以相对围绕结构移除牺牲栅极结构120以及栅极覆盖层122以后的装置100。
图2M显示在装置100上沉积绝缘材料层132以后，在执行CMP制程以平坦化绝缘材料层132的上表面以后，以及在执行凹入蚀刻制程以使绝缘材料层132凹入至想要的高度水平(也就是与源/漏区130的上表面大致齐平)以后的装置100。如图所示，凹入绝缘材料层132填充源/漏区130之间的区域。绝缘材料层132可由各种不同的材料组成，例如二氧化硅、氮化硅、氮氧化硅或半导体制造工业中常用的任意其它介电材料等，或者多层这样的材料等，且绝缘材料层132可通过执行各种技术形成，例如CVD、ALD等。
图2N显示在凹入绝缘材料层132及源/漏区130上沉积绝缘材料层117以后，在执行CMP制程以平坦化绝缘材料层117的上表面以后，以及执行凹入蚀刻制程以将绝缘材料层117凹入至想要的厚度(例如约5至10纳米)以后的装置100。在完整阅读本申请以后，本领域的技术人员很容易了解，绝缘材料层117将有效充当源/漏区130与尚未形成的装置100的最终栅极结构之间的绝缘间隔材料。绝缘材料层132可由各种不同的材料组成，例如二氧化硅、氮化硅、氮氧化硅或半导体制造工业中常用的任意其它介电材料等，或者多层这样的材料等，且它可通过执行各种技术形成，例如CVD、ALD等。
接着，如图2O所示，在装置100上形成示例最终栅极结构134。图中显示纳米线装置100的栅极长度(GL)及栅极宽度(GW)方向。在一个示例实施例中，示意最终栅极结构134包括示例栅极绝缘层(未单独显示)以及示例栅极电极(未单独显示)。在最终栅极结构134上方还可形成示例栅极覆盖层136(例如氮化硅)。图中还显示可邻近最终栅极结构134形成的示例侧间隙壁138(例如氮化硅)，不过此类间隙壁138可能不是在所有应用中都必要。图中还显示绝缘材料层140，例如二氧化硅。最终栅极结构134、栅极覆盖层136以及侧间隙壁138(如使用)都可通过使用传统的制造技术形成。栅极绝缘层可由各种不同的材料组成，例如二氧化硅、高k(k值大于10)绝缘材料(其中k为相对介电常数)等。该栅极绝缘层的厚度也可依据特定的应用而变化，例如它可具有约0.5至3纳米的物理厚度。类似地，栅极电极也可由各种导电材料组成，例如高掺杂多晶硅或非晶硅，或者它可由充当栅极电极的一个金属层或者金属层堆叠组成。栅极电极也可由与装置的所需功函数匹配的一个金属层以及用以防止氧化并提供良好的接触黏附力及低金属电阻的金属层盖体组成。在完整阅读本发明以后，本领域的技术人员将意识到，最终栅极结构(也就是栅极绝缘层以及栅极电极)意图为代表性质。也就是说，最终栅极结构134可由各种不同的材料组成，且它可具有各种配置。如图所示，最终栅极结构134包覆覆盖材料108的上部108U以及覆盖材料108的支腿108L的部分。于操作中，至少由最终栅极结构134包围的该覆盖层的部分将充当装置100的沟道区。
在一个实施例中，可在暴露的覆盖材料108上及周围沉积最终栅极结构134的材料，接着沉积栅极覆盖层136的材料。随后，可图案化该些材料层以定义基本的最终栅极结构134以及位于栅极结构134的顶部的栅极覆盖层136。如需要，接着，可通过使用传统技术邻近最终栅极结构134形成侧间隙壁138。不过，由于已形成外延源/漏区130，可能不需要间隙壁138，或者，如使用的话，它们可由任意需要的材料形成，例如低k材料，以降低源/漏区接触与最终栅极结构134之间的电容。接着，通过将栅极覆盖层136用作抛光停止层可沉积并平坦化绝缘材料层140。
在另一个流程中，可在绝缘材料层117以及覆盖材料108的暴露部分上首先沉积绝缘材料层140。接着，可图案化绝缘材料层140以在该覆盖材料的暴露部分上方定义栅极开口(未图示)，其中，绝缘材料层117充当该栅极开口的“底部”。覆盖材料108的暴露部分暴露于该栅极开口内。可使用传统的光刻及蚀刻技术以在绝缘材料层140中形成该栅极开口。接着，通过使用与传统替代栅极制造材料中所使用的技术类似的技术，可在绝缘材料层140的栅极开口中顺序沉积最终栅极结构134的材料。最后，执行一个或多个CMP制程以移除位于该栅极开口外部以及绝缘材料层140上方的最终栅极结构134的材料。在这个制造点，可使最终栅极结构134的材料凹入该栅极开口内，从而为栅极覆盖层136留出空间。过填充位于该凹入栅极材料上方的该栅极开口的剩余部分，并接着通过将绝缘材料层140用作抛光停止层来执行CMP制程，以移除多余的该栅极覆盖材料，从而可形成栅极覆盖层136。
在图2O中所示的制造点，可执行传统的制造技术来完成装置100的制造。例如，通过使用传统的技术可在装置100上方形成接触及金属化层。
图2P显示一个实施例，其中，可在鳍片106上形成三个覆盖材料层而不是图2B中所示的单个覆盖层108。除此以外，装置的制程以及最终结构相同。因此，除通过执行已知的外延沉积制程围绕鳍片106顺序形成三个半导体覆盖材料层108、144、150以外，图2P显示的装置100所处的制造点与图2B所示的制造点对应。覆盖层108、144以及150的厚度及构造材料可依据特定的应用而变化。覆盖层108、144以及150不需要都具有相同的厚度，不过此类情况可能发生。例如，在一个实施例中，所有的覆盖层108、144以及150可具有约2至4纳米的相同厚度。一般来说，构成覆盖层108、144以及150的材料应使得相对该些覆盖层(通过蚀刻)可选择性移除鳍片106的材料(也就是衬底)，下面将作详细说明。在一个示例实施例中，层108及150可由相同的半导体材料制成，且该些层可由专门针对N型或P型装置的材料制成。在另一个实施例中，三个覆盖层108、144以及150可全部由相同的半导体材料制成，例如具有不同锗浓度的硅锗。例如，与层108及150所使用的硅锗材料的锗浓度相比，层144(中间层或核心)可具有较低锗浓度。作为一个特定例子，对于PMOS装置，层144可由SiGe制成，其中，典型的锗浓度在10至35％之间变化，而层108及150可由SiGe制成，其中，典型的锗浓度在40至75％之间变化。对于NMOS装置，层108、144以及150可类似地具有较低锗浓度或基于III-V族化合物半导体材料，例如InAs、InGaAs以及InGaSb等。如需要，当形成覆盖层108、144以及150时可将各种材料(例如用于第IV族半导体的碳)纳入覆盖层108、144以及150中。在一个示例实施例中，覆盖层108、144以及150可为III-V族材料、InGaAs、GaAs、InAs、GaSb、InSbAs、SiGe等。在完整阅读本申请以后，本领域的技术人员将了解，在最终的装置中，大部分电流将在较外半导体层108、150中流动，而覆盖层144将充当两层108、150之间的核心或阻障。也就是说，在这个实施例中，层108及150将定义该装置的主要沟道区(也被称为表面沟道)，在装置100操作期间基本上全部电流将在该主要沟道区流动，而层144将充当核心区，在装置100操作时，几乎没有电流在层144中流动。
由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明不限于这里所示架构或设计的细节，而是如下面的权利要求所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。要注意的是，用于说明说明书以及所附权利要求中的各种制程或结构的“第一”、“第二”、“第三”或者“第四”等术语的使用仅用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，下面的权利要求规定本发明的保护范围。

Claims (27)

1.一种方法，包括：
在半导体衬底中形成鳍片；
执行至少一个第一外延沉积制程，以围绕该鳍片的暴露部分形成至少一个外延半导体覆盖材料层；
执行至少一个蚀刻制程，以图案化该至少一个覆盖材料层以及该鳍片，从而导致该鳍片的图案化部分位于该图案化的该至少一个覆盖材料层下，该图案化的至少一个覆盖材料层具有上部以及自该上部向下延伸的多个基本垂直取向的支腿；
执行至少一个蚀刻制程，以相对该图案化的至少一个覆盖材料层选择性移除该图案化鳍片，从而在该图案化的至少一个覆盖材料层下形成开口；
环绕该至少一个覆盖材料层的该上部的至少部分形成牺牲栅极结构；
伴随该牺牲栅极结构就位，执行第二外延沉积制程，以在各该基本垂直取向的支腿上形成外延半导体源/漏区；
移除该牺牲栅极结构；以及
环绕该至少一个覆盖材料层的该上部的至少部分形成最终栅极结构。
2.如权利要求1所述的方法，其特征在于，该鳍片由硅组成，且该覆盖材料由SiGe、III-V族材料、InGaAs、GaAs、InAs、GaSb或InSbAs的其中一种组成。
3.如权利要求1所述的方法，其特征在于，该最终栅极结构由二氧化硅栅极绝缘层以及多晶硅栅极电极组成。
4.如权利要求1所述的方法，其特征在于，该最终栅极结构由高k栅极绝缘层以及由至少一个金属层组成的栅极电极组成。
5.如权利要求1所述的方法，其特征在于，该衬底为硅衬底。
6.如权利要求1所述的方法，其特征在于，在形成该最终栅极结构之前，该方法还包括：
形成绝缘材料层，以过填充该图案化覆盖材料下的该开口；以及
在至少该绝缘材料层上执行凹入蚀刻制程，以移除该绝缘材料层的部分，从而暴露该图案化覆盖材料的至少该上部。
7.如权利要求1所述的方法，其特征在于，在形成该最终栅极结构之前，该方法还包括形成位于各该源/漏区的上表面上的绝缘材料层，以及其中，形成该最终栅极结构包括在位于该源/漏区的该上表面上的该绝缘材料层上形成该最终栅极结构。
8.如权利要求1所述的方法，其特征在于，该至少一个覆盖材料层由单个覆盖材料层组成。
9.如权利要求1所述的方法，其特征在于，该至少一个覆盖材料层由三个覆盖材料层组成。
10.如权利要求1所述的方法，其特征在于，该至少一个覆盖材料层由三个覆盖材料层组成，以及其中，执行至少一个第一外延沉积制程以围绕该鳍片的暴露部分形成至少一个外延半导体覆盖材料层的该步骤包括：
执行第一外延沉积制程，以在该鳍片的暴露部分上形成第一外延半导体材料层；
执行第二外延沉积制程，以在该第一外延半导体材料层上形成第二外延半导体材料层；以及
执行第三外延沉积制程，以在该第二外延半导体材料层上形成第三外延半导体材料层。
11.如权利要求10所述的方法，其特征在于，该衬底及该第二外延半导体材料层由硅组成，且该第一及第三外延半导体材料层由硅锗组成。
12.如权利要求10所述的方法，其特征在于，该第一及第三外延半导体材料层由相同的半导体材料制成。
13.一种方法，包括：
在半导体衬底中形成鳍片；
执行至少一个第一外延沉积制程，以围绕该鳍片的暴露部分形成至少一个外延半导体覆盖材料层；
执行至少一个蚀刻制程，以图案化该至少一个覆盖材料层以及该鳍片，从而导致该鳍片的图案化部分位于该图案化的该至少一个覆盖材料层下，该图案化的至少一个覆盖材料层具有上部以及自该上部向下延伸的多个基本垂直取向的支腿；
执行至少一个蚀刻制程，以相对该图案化的至少一个覆盖材料层选择性移除该图案化鳍片，从而在该图案化的至少一个覆盖材料层下形成开口；
环绕该至少一个覆盖材料层的该上部以及与该上部相邻的各该基本垂直取向的支腿的第一部分形成牺牲栅极结构；
伴随该牺牲栅极结构就位，执行第二外延沉积制程，以在各该基本垂直取向的支腿的第二部分上形成外延半导体源/漏区；
移除该牺牲栅极结构；
形成绝缘材料层，该绝缘材料层位于各该源/漏区的上表面上；以及
在该绝缘材料层上并环绕该至少一个覆盖材料层的该上部的至少部分形成最终栅极结构。
14.如权利要求13所述的方法，其特征在于，在形成该绝缘材料层之前，该方法还包括：
形成另一绝缘材料层，以过填充位于该图案化的至少一个覆盖材料层下的该开口；以及
在至少该另一绝缘材料层上执行凹入蚀刻制程，以移除该绝缘材料层的部分，从而暴露该图案化的至少一个覆盖材料层的该上部以及该基本垂直取向的支腿的该第一部分。
15.如权利要求13所述的方法，其特征在于，形成该绝缘材料层包括：沉积该绝缘材料层以使其具有位于该至少一个覆盖材料层的该上部上方的上表面；以及在该绝缘材料层上执行凹入蚀刻制程，以在完成该凹入蚀刻制程以后，使该至少一个覆盖材料层的至少该上部暴露于该凹入绝缘材料层上方。
16.如权利要求13所述的方法，其特征在于，该至少一个覆盖材料层由单个覆盖材料层组成。
17.如权利要求13所述的方法，其特征在于，该至少一个覆盖材料层由三个覆盖材料层组成。
18.如权利要求13所述的方法，其特征在于，该至少一个覆盖材料层由三个覆盖材料层组成，以及其中，执行至少一个第一外延沉积制程以围绕该鳍片的暴露部分形成至少一个外延半导体覆盖材料层的该步骤包括：
执行第一外延沉积制程，以在该鳍片的暴露部分上形成第一外延半导体材料层；
执行第二外延沉积制程，以在该第一外延半导体材料层上形成第二外延半导体材料层；以及
执行第三外延沉积制程，以在该第二外延半导体材料层上形成第三外延半导体材料层。
19.如权利要求18所述的方法，其特征在于，该衬底及该第二外延半导体材料层由硅组成，且该第一及第三外延半导体材料层由硅锗组成。
20.如权利要求18所述的方法，其特征在于，该第一及第三外延半导体材料层由相同的半导体材料制成。
21.一种装置，包括：
绝缘材料层；
纳米线，由位于该绝缘材料层上方的至少一个外延半导体材料层组成；
栅极结构，环绕该纳米线的至少部分并位于该绝缘材料层上方；以及
多个外延半导体源/漏区，位于该绝缘材料层的垂直下方，其中，各该源/漏区与该栅极结构垂直隔开，以及其中，该纳米线结构与该栅极结构以及各该源/漏区耦接。
22.如权利要求21所述的装置，其特征在于，该至少一个外延半导体材料层由硅SiGe、III-V族材料、InGaAs、GaAs、InAs、GaSb或InSbAs的其中一种组成。
23.如权利要求21所述的装置，还包括位于该绝缘材料层下以及各该外延源/漏区之间的另一绝缘材料层。
24.如权利要求21所述的装置，其特征在于，该至少一个外延半导体材料层为单个外延半导体材料层。
25.如权利要求21所述的装置，其特征在于，该至少一个外延半导体材料层包括第一外延半导体材料层，位于该第一外延半导体材料层上的第二外延半导体材料层，以及位于该第二外延半导体材料层上的第三外延半导体材料层。
26.如权利要求25所述的装置，其特征在于，该衬底及该第二外延半导体材料层由硅组成，且该第一及第三外延半导体材料层由硅锗组成。
27.如权利要求25所述的装置，其特征在于，该第一及第三外延半导体材料层由相同的半导体材料制成。
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