CN107564860B - 在包括finfet装置的ic产品的隔离区上形成保护层的方法 - Google Patents

在包括finfet装置的ic产品的隔离区上形成保护层的方法 Download PDF

Info

Publication number
CN107564860B
CN107564860B CN201710525080.6A CN201710525080A CN107564860B CN 107564860 B CN107564860 B CN 107564860B CN 201710525080 A CN201710525080 A CN 201710525080A CN 107564860 B CN107564860 B CN 107564860B
Authority
CN
China
Prior art keywords
layer
fin
forming
insulating material
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710525080.6A
Other languages
English (en)
Other versions
CN107564860A (zh
Inventor
谢瑞龙
C·M·普林德尔
成敏圭
T·P·R·李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN107564860A publication Critical patent/CN107564860A/zh
Application granted granted Critical
Publication of CN107564860B publication Critical patent/CN107564860B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请涉及在包括FINFET装置的IC产品的隔离区上形成保护层的方法，其中所揭示的一种示例方法包括：除其它以外，在半导体衬底中形成多个沟槽，以定义多个鳍片；形成凹入绝缘材料层，该凹入绝缘材料层包括位于该沟槽中的第一绝缘材料，其中，该多个鳍片各者的一部分暴露于该凹入绝缘材料层的上表面上方；以及掩蔽第一鳍片的第一部分并执行至少一个第一蚀刻制程，以移除未被掩蔽的第二鳍片的至少一部分。在此例子中，该方法还包括形成该FinFET装置的装置隔离区，其包括第二绝缘材料；以及在该装置隔离区上方形成隔离保护层。

Description

在包括FINFET装置的IC产品的隔离区上形成保护层的方法
技术领域
本揭示通常涉及半导体装置的制造，尤其涉及在包括FinFET装置的集成电路(integrated circuit；IC)产品的隔离区上形成保护层的各种新颖方法。
背景技术
目前，在例如微处理器、储存装置等集成电路中，在有限的芯片面积上设置有大量的电路元件，尤其是晶体管。晶体管具有各种形状及形式，例如，平面晶体管、FinFET晶体管、纳米线装置等。该些晶体管通常为NMOS(NFET)或PMOS(PFET)类型装置，其中，该“N”及“P”标记是基于用以创建该些装置的源/漏区(source/drain regions)的掺杂物的类型。所谓CMOS(Complementary Metal Oxide Semiconductor；互补金属氧化物半导体)技术或产品是指通过使用NMOS及PMOS晶体管装置制造的集成电路产品。不论晶体管装置的物理配置，各装置都包括源漏区以及位于该源/漏区上方及之间的栅极电极结构。在该栅极电极上施加适当的控制电压之后，在该漏区与该源区之间形成导电沟道区。
传统的FET(场效应晶体管)是平面装置，其中，该装置的整个沟道区平行于半导体衬底的平坦上表面并位于其略微下方。与平面FET相比，有所谓的3D装置，例如示例FinFET装置，其为三维结构。图1A显示形成于半导体衬底12上方的示例现有技术FinFET半导体装置10的立体图，其中，装置10的鳍片14由衬底12的材料例如硅制成。装置10包括多个鳍片形成沟槽(fin-formation trenches)13、三个示例鳍片14、栅极结构16、侧间隙壁(sidewallspacer)18以及栅极覆盖层20。绝缘材料17在鳍片14之间提供电性隔离。栅极结构16通常由绝缘材料层(未单独显示)(例如高k绝缘材料层)以及充当装置10的栅极电极的一个或多个导电材料层组成。鳍片14具有三维配置：高度H、宽度W以及轴向长度L。轴向长度L对应该装置的栅极长度(gate length；GL)，也就是装置10操作时在该装置中的电流行进的方向。装置10的栅极宽度(gate width；GW)与该栅极长度(GL)方向正交。由栅极结构16覆盖的鳍片14的部分是FinFET装置10的沟道区。位于间隙壁18的外部的鳍片14的部分将成为装置10的源/漏区的部分。通常，在该源/漏区中的鳍片14的该部分上形成额外的外延半导体材料(未显示)。在所述形成该外延材料之前，在鳍片14中可形成或不形成沟槽。该外延材料可经形成以导致该源/漏区中合并或未合并的外延材料。
FET及FinFET半导体装置两者都具有隔离结构，例如浅沟槽隔离结构，围绕该装置形成于半导体衬底中以将该半导体装置与相邻装置电性隔离。传统上，隔离结构一直是制造半导体装置时形成的第一结构。通过蚀刻用于该些隔离结构的沟槽形成该些隔离结构并接着用想要的绝缘材料例如二氧化硅填充该些沟槽。在形成该些隔离结构以后，执行各种制程操作以制造该半导体装置。若为FinFET装置，则此涉及掩蔽先前形成的隔离结构并在衬底中蚀刻沟槽，其定义鳍片。当FinFET装置已经缩小以符合持续增长的性能及尺寸要求时，鳍片14的宽度变得很小，例如6至12纳米，且鳍片间距显著降低，例如鳍片间距可为约30至60纳米量级。
不过，随着鳍片的尺寸变得更小，在形成鳍片之前制造隔离结构带来问题。例如，由于衬底上的各种结构之间的不均匀间距，因此在由较大隔离区隔开的区域中试图精确地定义很小的鳍片变得困难。用于制造FinFET装置的一种制造技术是在衬底12中初始蚀刻鳍片形成沟槽13，以定义横贯整个衬底12(或将要形成FinFET装置的衬底区域)的多个“鳍片”。通过使用此类型制造方法，由于更均匀的环境(在其中执行蚀刻制程以形成鳍片形成沟槽13)而在形成很小尺寸的鳍片14时可获得更好的精确性及可重复性。在形成鳍片形成沟槽13以后，在鳍片14之间形成隔离材料17，以使其基本填充鳍片形成沟槽13。在此点上，可移除或切割鳍片14的其中一些的某些部分，以为将要最终形成装置隔离区(例如STI区)创建空间或定义空间。此鳍片切割制程通常通过形成两个不同的“鳍片切割”掩膜层并执行单个蚀刻制程来执行。在切割该些鳍片以后，在剩余鳍片14之间以及先前由被移除的鳍片所占据的空间中形成绝缘隔离材料17。接着，在绝缘材料17上执行定时凹入蚀刻制程，以“显露”剩余鳍片的期望最终鳍片高度。这些制程操作导致在鳍片14之间形成所谓的局部隔离区并围绕该FinFET装置形成装置隔离区，例如STI区，以将该装置与相邻FinFET装置电性隔离。重要的是，在此现有技术流程中，在执行该鳍片显露制程之前(也就是在绝缘材料17上执行该凹入蚀刻制程之前)执行该鳍片切割制程。
图1B显示沿该FinFET装置的栅极长度方向穿过现有技术集成电路产品的鳍片14所作的剖视图。该图还显示由绝缘材料17填充的隔离区28，该绝缘材料通常为二氧化硅。依据特定的应用，该隔离区的深度可与鳍片形成沟槽13的深度相同或比其深。图1B中还显示多个外延半导体材料区30，它们形成于相邻栅极之间的鳍片14中，也就是装置的源/漏区中。在此例子中，在形成栅极以后，蚀刻沟槽进入鳍片14中并接着在鳍片14的该些沟槽中沉积外延半导体材料30。
在形成构成FinFET装置的各种结构的过程中，在产品上执行数个酸基蚀刻或清洗制程。例如，可在不同时间执行多个湿式HF(氢氟酸)基清洗制程，以在执行制程操作之前或之后移除不想要的材料，例如原生氧化物层。例如，此类酸基清洗制程通常在形成外延半导体材料30之前执行。不幸的是，在这些清洗制程期间，隔离结构28(通常由二氧化硅组成)也遭受攻击。另外，即使所执行的蚀刻或清洗制程并非有目的地意图移除二氧化硅，例如间隙壁材料为氮化硅时的间隙壁蚀刻制程，隔离结构28中的二氧化硅材料17仍受到某种程度的攻击。因此，如图1B中所示，执行所有这些酸基清洗及蚀刻制程的净结果是可能在隔离结构28中形成较大的凹坑或孔32。在一些情况下，凹坑32可能变得足够大，从而至少在某种程度上丧失栅极的基础支持。如图所示，栅极意图具有大体上的垂直取向31。但由于凹坑32的形成，栅极可能实际上自其期望的垂直取向31倾斜或“翻转”，如线33所示。图1B中的栅极的其中之一以虚线显示，以简单表示此类“倾斜栅极”。栅极的此类倾斜(如果足够)可导致IC产品的性能显著退化。
本揭示涉及在包括FinFET装置的集成电路(IC)产品的隔离区上形成保护层的各种新颖方法以及所得结构，其可解决或减轻上述问题的其中一个或多个。
发明内容
下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。
一般来说，本揭示涉及在包括FinFET装置的集成电路(IC)产品的隔离区上形成保护层的各种新颖方法以及所得结构。本申请中所揭示的一种示例方法包括：除其它以外，在半导体衬底中形成多个沟槽，以定义多个鳍片；形成凹入绝缘材料层，该凹入绝缘材料层包括位于该沟槽中的第一绝缘材料，其中，该多个鳍片各者的一部分暴露于该凹入绝缘材料层的上表面上方；以及掩蔽第一鳍片的第一部分并执行至少一个第一蚀刻制程，以移除未被掩蔽的第二鳍片的至少一部分。在此例子中，该方法还包括形成该FinFET装置的装置隔离区，其包括第二绝缘材料；以及在该装置隔离区上方形成隔离保护层。
本申请中所揭示的一种IC产品的一个示例实施例包括：FinFET装置，包括至少一个鳍片、栅极结构以及侧间隙壁；以及装置隔离区，包括围绕该FinFET装置的周边设置的第一绝缘材料。该产品还包括隔离保护层，位于该装置隔离区上方，其中，该隔离保护层包括与该第一绝缘材料不同的材料，以及其中，该隔离保护层的第一部分位于该栅极结构的一部分及该侧间隙壁的一部分下方，且该隔离保护层的第二部分不位于该栅极结构下方且不位于该侧间隙壁下方，该隔离保护层的该第一部分的厚度大于该第二部分的厚度。
附图说明
参照下面结合附图所作的说明可理解本揭示，该些附图中类似的附图标记表示类似的元件，且其中：
图1A显示一个示例现有技术FinFET装置的立体图；
图1B显示穿过由多个栅极组成的现有技术集成电路产品的鳍片所作的剖视图；
图2A至2R显示本申请中所揭示的用以在包括FinFET装置的集成电路(IC)产品的隔离区上形成保护层的各种示例新颖方法；
图3A至3I显示本申请中所揭示的用以在包括FinFET装置的集成电路(IC)产品的隔离区上形成保护层的其它示例新颖方法；
图4A至4I显示本申请中所揭示的用以在包括FinFET装置的集成电路(IC)产品的隔离区上形成保护层的其它示例新颖方法；以及
图5显示包括FinFET装置及隔离区(在该隔离区上方设置有本申请中所揭示的新颖隔离保护层的一个示例实施例)的示例集成电路产品。
尽管本申请中所揭示的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例形式显示于附图中并在本申请中作详细说明。不过，应当理解，本申请中有关特定实施例的说明并非意图将本发明限于所揭示的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本揭示所执行的常规程序。
现在将参照附图来说明本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本揭示与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本揭示的示例。本申请中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本申请中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常或惯用意思不同的定义。若术语或词组意图具有特别意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特别定义的定义方式明确表示于说明书中。在完整阅读本申请以后，本领域的技术人员很容易了解，本申请中所揭示的方法可用于制造各种不同的装置，包括但不限于逻辑装置、存储器装置等，且该些装置可为NMOS或PMOS装置。
在完整阅读本申请以后，本领域的技术人员将了解，附图中未显示各种掺杂区，例如源/漏区、环状注入区、阱区等。当然，不应当认为本申请中所揭示的发明限于本申请中所示及所述的例子。本申请中所揭示的集成电路装置100的各种组件及结构可通过使用各种不同的材料并通过执行各种已知技术例如化学气相沉积(chemical vapor deposition；CVD)制程、原子层沉积(atomic layer deposition；ALD)制程、热生长制程、旋涂技术等形成。这些各种材料层的厚度也可依据特定的应用而变化。现在将参照附图详细说明本申请中所揭示的方法及装置的各种示例实施例。
图2A至2R显示本申请中所揭示的用以在包括FinFET装置的集成电路(IC)产品100的隔离区上形成保护层的各种示例新颖方法。在本申请中所示的例子中，集成电路产品100将形成于半导体衬底102中及上方。衬底102可具有各种配置，例如包括块体半导体层、埋置绝缘层及主动半导体层的绝缘体上半导体(semiconductor-on-insulator；SOI)配置。或者，该衬底可具有简单的块体配置。衬底102可由硅制成或者它可由硅以外的材料(例如硅-锗、III-V族化合物半导体材料等)制成。因此，术语“衬底”或“半导体衬底”应当被理解为涵盖所有半导体材料以及此类材料的所有形式。
图2A显示处于其中已执行数个制程操作的制造点的产品100。首先，在衬底102上方形成图案化鳍片形成蚀刻掩膜104，例如二氧化硅层(例如衬垫氧化物-未单独显示)与氮化物层(例如衬垫氮化物-未单独显示)的组合。在一些情况下，如需要的话，可略去该衬垫氧化物层。
图2B显示执行数个制程操作以后的产品100。首先，通过图案化鳍片形成蚀刻掩膜104执行一个或多个蚀刻制程，以在衬底102中定义多个鳍片形成沟槽105。这导致形成多个鳍片106(A至G)。接着，沉积绝缘材料层108，以用绝缘材料108过填充沟槽105。然后，在绝缘材料层108上执行平坦化制程，例如化学机械抛光(chemical mechanical planarization；CMP)制程，其停止于图案化鳍片形成硬掩膜104的上表面。本申请中所揭示的示例FinFET装置将被显示为由三个示例主动鳍片106A、106B及106C组成。不过，在完整阅读本申请以后，本领域的技术人员将意识到，本申请中所揭示的方法及装置可用于制造具有任意数目鳍片的FinFET装置。
请继续参照图2B，鳍片形成沟槽105及鳍片106的总体尺寸、形状及配置可依据特定的应用而变化。沟槽105的深度及宽度可依据特定的应用而变化。在一个示例实施例中，基于当前的技术，鳍片形成沟槽105的总体深度(相对衬底102的上表面)可在约60至200纳米的范围内变化。在附图所示的示例中，沟槽105及鳍片106将被简单显示为具有大体呈矩形的部分及剖面。在实际的真实装置中，鳍片106的侧壁可能稍微向外渐窄(也就是鳍片可在鳍片的底部比在鳍片的顶部较宽)，不过在附图中未显示该配置。因此，沟槽105及鳍片106的尺寸及配置以及它们的制造方式不应当被视为本发明的限制。出于揭示方便的目的，在附图中将仅显示具有基本呈矩形的剖面配置的基本呈矩形的沟槽105及鳍片106。
图2C显示在绝缘材料层108上执行定时、凹入蚀刻制程-“鳍片显露”蚀刻制程-以凹入绝缘材料108至沟槽105内的期望高度水平以后的产品100。如图所示，绝缘材料层108具有凹入上表面108R，其暴露鳍片106的期望最终鳍片高度于绝缘材料108上方。
图2D显示执行数个制程操作以后的产品100。首先，执行共形沉积制程，例如ALD制程，以在绝缘材料层108的凹入上表面108R上、鳍片106的侧壁上以及图案化鳍片形成硬掩膜104的特征周围形成较薄的(例如2至4纳米)共形二氧化硅层(未显示)。接着，形成牺牲材料层110，以过填充沟槽105的剩余部分，从而使其上表面110S所处水平高于图案化鳍片形成硬掩膜104的上表面104S的水平。如需要，可在材料层110上执行CMP制程。在一个示例实施例中，材料层110应当由相对二氧化硅呈现良好蚀刻选择性的材料(例如氮化硅、氮氧化硅、SiBCN等材料)制成。
如图2E至2G中所示，下一主要制程操作包括移除鳍片106的部分，以定义隔离区开口112，在该隔离区开口，装置隔离结构将围绕该FinFET装置的周边形成。首先，通过形成于牺牲材料层110上方的图案化掩膜层(未显示)例如图案化光阻层执行数个蚀刻制程。该图案化掩膜层覆盖鳍片106A至106C的部分(其将成为该FinFET装置的主动鳍片)上方的区域。该图案化掩膜层还具有开口，其位于将要移除横向相邻的鳍片106D至106G的部分及鳍片106A至106C的部分以定义将要围绕该FinFET装置的周边形成的装置隔离区的隔离区开口112的区域上方。例如，在一个示例流程中，通过该图案化掩膜层执行第一蚀刻制程，以移除位于该图案化掩膜层的该开口下方的牺牲材料层110的部分、二氧化硅衬里层的部分(未显示)以及图案化鳍片形成掩膜层104的部分。该第一蚀刻制程停止于绝缘材料108上。此第一蚀刻制程导致形成图案化鳍片掩膜层111。在此示例实施例中，图案化鳍片掩膜层111包括牺牲材料层110的部分。图案化鳍片掩膜层111位于将要成为该FinFET装置的部分的鳍片106A至106C的部分上方或覆盖该部分并包含与隔离区开口112(在该隔离区开口将形成装置隔离区)对应的开口，也就是该图案化掩膜层中的图案被转移至图案化鳍片掩膜层111。
请继续参照图2E至2G，在此点，如需要，可移除该图案化掩膜层。接着，执行第二蚀刻制程，以移除隔离区开口112内的鳍片106的暴露部分。在所示例子中，移除鳍片106的暴露部分的整个垂直高度。接着，执行第三蚀刻制程，以移除隔离区开口112内的绝缘材料108的暴露部分。所有这些制程操作的结果是围绕该FinFET装置的周边形成装置隔离区的隔离区开口112并暴露衬底102的上表面102S的部分。图2F显示鳍片106经切割及移除以后的产品100的简单平面视图。图2F未显示衬底102上方所存在的任意各种材料层，而是仅显示鳍片106及衬底102。图2G是产品100的简单平面视图，其中显示图案化鳍片掩膜层111(也就是牺牲材料层110的剩余部分)，且其中以虚线显示剩余鳍片106。如图所示，与鳍片106A至106C的轴向长度相比，横向相邻的鳍片106D至106G的较大轴向长度被移除。在完成此鳍片移除制程(其可包括执行两个独立的鳍片切割蚀刻制程或单个鳍片切割蚀刻制程)以后，将该FinFET装置的示例主动鳍片106A、106B及106C切割至期望的最终轴向长度。
图2H显示执行数个制程操作以后的产品100。首先，沉积绝缘材料层114，以过填充装置隔离区的隔离区开口112。接着，在绝缘材料层114上执行平坦化制程，例如CMP制程，其停止于图案化鳍片掩膜层111的上表面。在一个示例实施例中，绝缘材料层114可由与绝缘材料层108相同的材料组成，例如它们都可为二氧化硅，但在一些应用中，层108、层114的材料可不同。
图2I显示在绝缘材料层114上执行定时、凹入蚀刻制程以凹入绝缘材料114至隔离区开口112内的期望高度水平以后的产品100。如图所示，绝缘材料层114具有凹入上表面114R。绝缘材料层114的凹入量可依据特定的应用而变化。例如，可凹入绝缘材料层114以使其凹入上表面114R位于由虚线114X表示的水平。
图2J显示在执行共形沉积制程例如ALD制程，以在绝缘材料层114的凹入上表面114R上及图案化鳍片掩膜层111的上表面及侧面上形成较薄的(例如2至4纳米)共形二氧化硅层116以后的产品100。
图2K显示执行数个制程操作以后的产品100。首先，执行定向沉积制程，例如气体团簇离子束(gas cluster ion beam；GCIB)制程，以在基本水平取向的表面上形成隔离保护材料层118，也就是在图案化鳍片掩膜层111上方形成隔离保护材料层118的第一部分并在二氧化硅层116上方的隔离区开口112中形成隔离保护材料118的第二部分。一般来说，在此类定向沉积制程期间，几乎没有沉积材料形成于基本垂直取向的表面上。隔离保护材料层118的厚度可依据特定的应用而变化，例如10至30纳米。在一个示例实施例中，隔离保护材料层118应当由相对二氧化硅呈现良好蚀刻选择性的材料(例如氮化硅、氮氧化硅、SiBCN等材料)制成。在一个示例实施例中，隔离保护材料层118可由与牺牲材料层110的材料相同的材料组成，例如它们都由氮化硅制成，但在一些应用中，层118、层110的材料可不同。在形成隔离保护材料层118以后，执行另一个共形沉积制程，例如ALD制程，以形成较薄的(例如2至4纳米)共形材料层120。将共形材料层120显示为虚线，以区分其与共形二氧化硅层116。共形材料层120应当由相对隔离保护材料层118及共形二氧化硅层116可选择性蚀刻的材料制成。在一个示例实施例中，共形材料层120可由介电常数大于约10的材料(例如氧化铪等)组成。
图2L显示执行数个制程操作以后的产品100。首先，沉积掩膜材料层122，例如SOH(旋涂硬掩膜)、OPL(有机平坦化层)等，以基本填充隔离区开口112的剩余部分。接着，在掩膜材料层122上执行定时、凹入蚀刻制程，以使其具有凹入上表面122R。掩膜材料层122的凹入量可依据特定的应用而变化。一般来说，凹入上表面122R应当位于低于图案化鳍片掩膜层111的上表面的水平。
图2M显示执行数个制程操作以后的产品。首先，执行蚀刻制程，以移除共形材料层120的暴露部分。该蚀刻制程暴露位于图案化鳍片掩膜层111上方及鳍片106上方的隔离保护层118的部分。然后，执行另一个蚀刻制程，以移除隔离保护材料层118的暴露第一部分。接着，执行另一个蚀刻制程，以移除共形二氧化硅层116的暴露部分。
图2N显示执行蚀刻制程以移除掩膜材料层122以后的产品。
图2O显示执行数个制程操作以后的产品100。首先，执行蚀刻制程以移除图案化鳍片掩膜层111。在此点，图案化鳍片形成掩膜层104由薄的共形二氧化硅层(未显示)保护。若在移除图案化鳍片掩膜层111以后，此薄的二氧化硅层保持完好，则执行简短的蚀刻制程来移除该共形二氧化硅层并由此暴露图案化鳍片形成掩膜层104。接着，执行另一个蚀刻制程以移除图案化鳍片形成掩膜层104并暴露鳍片106A至106C的上表面及侧壁。
图2P显示执行一个或多个蚀刻制程以移除共形二氧化硅层116及共形材料层120的暴露部分以后的产品。如图所示，在此实施例中，隔离保护材料层118的剩余部分构成位于隔离区127上方的隔离保护层125。隔离区127至少包括位于隔离区开口112中的绝缘材料层114。
在图2P中所示的制程点，该FinFET装置可通过使用传统的制造技术完成。例如，图2Q显示在形成示例及代表性栅极结构130、栅极覆盖层132及侧间隙壁134以后的产品。当然，NMOS装置的栅极结构130的构造材料可能(或可能将会)不同于PMOS装置的栅极结构。在一个示例实施例中，示意显示的栅极结构130包括示例栅极绝缘层130A以及示例栅极电极130B。栅极绝缘层130A可由各种不同的材料组成，例如二氧化硅、所谓高k(k大于10)绝缘材料(其中，k为相对介电常数)等。类似地，栅极电极130B也可由例如多晶硅或非晶硅等材料组成，或者它可由充当栅极电极130B的一个或多个金属层组成。在完整阅读本申请以后，本领域的技术人员将意识到，附图中所示的该FinFET装置的栅极结构130(也就是栅极绝缘层130A以及栅极电极130B)意图为代表性质。也就是说，栅极结构130可由各种不同的材料组成且它可具有各种配置。栅极结构130可通过使用“先栅极(gate-first)”或“替代栅极”技术制造。在形成栅极结构130以后，还可执行其它制程活动，例如，形成掺杂环状注入区(未显示)、掺杂源/漏区(未显示)，在源/漏区中形成外延半导体材料(未显示)等。如图2Q中所示，在侧间隙壁134及隔离保护层125由相同或类似材料例如氮化硅组成的一个示例实施例中，当执行非等向性蚀刻制程以形成间隙壁134时，在隔离保护层125中形成缺口或凹槽125X，从而隔离保护层125因存在缺口125X而具有阶梯状配置。也就是说，在图2Q中所示的剖视图中(沿该装置的栅极宽度方向穿过栅极)，位于侧间隙壁134及栅极结构130下方的隔离保护层125的部分比未被间隙壁134及栅极结构130覆盖的隔离保护层125的部分较厚。如下面更详细所述，当在沿该装置的栅极长度方向穿过鳍片及栅极所作的剖面中观看时，隔离保护层125也具有此同样的阶梯状配置。重要的是，在本申请中所示的示例流程中，在移除装置隔离区127所占据的区域中的鳍片之前执行该“鳍片显露”制程(也就是凹入绝缘材料层108)。
图2R显示形成栅极以后的产品100的简单平面视图。如图所示，隔离保护层125位于构成装置隔离结构127的绝缘材料114上方。在此特定例子中，隔离保护层125可由氮化硅组成，以于在该装置上继续后续制程时保护装置隔离结构127中的下方二氧化硅绝缘材料114，从而消除或至少减轻如本申请的背景部分所讨论的隔离材料中的凹坑的形成。
图3A至3I显示本申请中所揭示的用以在包括FinFET装置的集成电路(IC)产品的隔离区上形成保护层的其它示例新颖方法。图3A显示处于与图2C中所示的制程点对应的制程点的装置，也就是在绝缘材料层108上执行上述定时、凹入蚀刻制程以凹入绝缘材料层108至沟槽105内的期望高度水平以后。
图3B显示执行数个制程操作以后的产品100。首先，执行蚀刻制程以移除图案化鳍片形成硬掩膜104。接着，执行共形沉积制程，例如ALD制程，以形成较薄的(例如2至4纳米)共形二氧化硅层138。接着，在整个衬底102上覆被沉积牺牲材料层140(例如非晶硅或多晶硅)以及牺牲材料层142(例如氮化硅)。材料140、材料142可形成至任意期望厚度。
图3C显示在执行上述掩膜及蚀刻制程以移除各种材料层及鳍片106的部分从而定义隔离区开口112(在该隔离区开口，装置隔离区127将围绕该FinFET装置形成)以后的产品100。在此例子中，通过图案化掩膜层(未显示)例如图案化光阻层执行第一蚀刻制程，以移除牺牲层142的暴露部分。如需要，在流程的此点可移除该图案化掩膜层。接着，执行另一个蚀刻制程，以移除牺牲材料层140的暴露部分，其停止于二氧化硅衬里(liner)层138上。这些蚀刻制程导致形成另一版本的图案化鳍片掩膜层111。在此示例实施例中，图案化鳍片掩膜层111包括牺牲材料层142的一部分以及牺牲材料层140的一部分。
接着，执行另一个蚀刻制程以移除二氧化硅衬里层138并暴露将要被移除的鳍片106的部分。此后一蚀刻制程停止于位于隔离区开口112内的绝缘材料108的部分上。接着，执行又一个蚀刻制程，以移除鳍片106的暴露部分。在所示例子中，移除鳍片106的暴露部分的整个垂直高度。接着，执行最终蚀刻制程，以移除绝缘材料108的暴露部分。所有这些制程操作的结果是装置隔离区127的隔离区开口112围绕该FinFET装置的周边形成并暴露衬底102的上表面102S的部分。
图3D显示在隔离区开口112中形成上述绝缘材料层114以后并在绝缘材料层114上执行CMP制程(其停止于牺牲材料层142的上表面)以后的产品100。
图3E显示执行上述定时、凹入蚀刻制程以凹入绝缘材料层114至隔离区开口112内的期望高度水平以后的产品100。
图3F显示执行上述定向沉积制程例如气体团簇离子束(GCIB)制程以在基本水平取向的表面上形成上述隔离保护材料层118(也就是在图案化鳍片掩膜层111上方形成第一部分并在二氧化硅层114上方的隔离区开口112中形成隔离保护材料118的第二部分)以后的产品100。在此实施例中，隔离区开口112中的隔离保护材料层118的部分将构成位于隔离区127上方的隔离保护层125。
图3G显示在沉积上述掩膜材料层122例如SOH、OPL等以基本填充隔离区开口112的剩余部分以后并在掩膜材料层122上执行上述定时、凹入蚀刻制程以使其具有凹入上表面122R(在一个实施例中，该凹入上表面位于高于牺牲材料层140的上表面140R的水平)以后的产品100。
图3H显示执行数个制程操作以后的产品。首先，执行蚀刻制程以移除位于鳍片106A至106C上方的图案化鳍片掩膜层111上方的隔离保护材料层118的暴露部分。接着，执行另一个蚀刻制程，以相对牺牲材料层140选择性移除牺牲材料层142。接着，执行另一个蚀刻制程，以相对共形二氧化硅层138移除牺牲材料层140。
图3I显示执行数个制程操作以后的产品。在一个实施例中，执行蚀刻制程以移除掩膜材料层122，从而暴露隔离保护层125。接着，执行另一个蚀刻制程，以移除共形二氧化硅层138，从而暴露鳍片106A至106C的上表面及侧壁。如需要，这些蚀刻制程可以任意期望顺序执行。在此点，该FinFET装置可通过使用传统的制造技术完成。例如，可形成图2Q中所示的栅极结构130、栅极覆盖层132以及侧间隙壁134。
图4A至4I显示本申请中所揭示的用以在包括FinFET装置的集成电路(IC)产品的隔离区上形成保护层的其它示例新颖方法。图4A显示处于与图2C中所示对应的制程点的装置，也就是在绝缘材料层108上执行上述定时、凹入蚀刻制程以凹入绝缘材料108至沟槽105内的期望高度水平以后。
图4B显示执行数个制程操作以后的产品100。首先，执行共形沉积制程，例如ALD制程，以围绕鳍片106及图案化鳍片形成硬掩膜104形成上述共形二氧化硅层138。接着，在整个衬底102上覆被沉积上述牺牲材料层140(例如氮化硅)。材料140可形成至任意期望厚度。
图4C显示在执行上述掩膜及蚀刻制程以移除各种材料层的部分及鳍片106的部分从而定义隔离区开口112(在该隔离区开口，装置隔离结构127将围绕该FinFET装置形成)以后的产品100。在此例子中，通过图案化掩膜层(未显示)例如图案化光阻层执行第一蚀刻制程，以移除牺牲层140的暴露部分。此制程操作导致形成图案化鳍片掩膜层111。在此示例实施例中，图案化鳍片掩膜层111包括牺牲材料层140的一部分。接着，执行另一个蚀刻制程，以移除二氧化硅衬里层138的暴露部分，从而暴露将要被移除的鳍片106的部分。然后，执行又一个蚀刻制程，以移除鳍片106的暴露部分。如前所述，在此例子中，移除鳍片106的暴露部分的整个垂直高度。接着，执行最终蚀刻制程，以移除绝缘材料108的暴露部分。所有这些制程操作的结果是围绕该FinFET装置的周边形成装置隔离区127的隔离区开口112，其暴露衬底102的上表面102S的部分。
图4D显示在隔离区开口112中形成上述绝缘材料层114以后并在绝缘材料层114上执行CMP制程(其停止于牺牲材料层140的上表面)以后的产品100。
图4E显示执行上述定时、凹入蚀刻制程以凹入绝缘材料层114至隔离区开口112内的期望高度水平以后的产品100。
图4F显示执行共形沉积制程以在图案化鳍片掩膜层111及开口112中形成共形隔离保护材料层148以后的产品。如下面更详细所述，在执行额外的制程操作以后，隔离区开口112中的共形隔离保护材料层148的部分将构成位于隔离区127上方的隔离保护层125。共形隔离保护材料148可由任意想要的材料(例如氮化硅、氮氧化硅等)组成，且它可形成至任意期望厚度，例如15至30纳米。
图4G显示沉积掩膜材料层150例如二氧化硅等以基本填充隔离区开口112的剩余部分以后并执行CMP制程以平坦化掩膜材料层150的上表面与共形隔离保护材料层148的上表面以后的产品100。
图4H显示执行定时、凹入蚀刻制程以凹入掩膜材料层150(例如二氧化硅)至隔离区开口112内的期望高度水平以后的产品100。在一个实施例中，可凹入掩膜材料层150直至在共形隔离保护材料层148上方的隔离区开口112中剩余约15至30纳米的掩膜材料层150。
图4I显示执行数个制程操作以后的产品。首先，执行蚀刻制程以移除掩膜层150的暴露部分，从而暴露图案化鳍片掩膜层111的上表面及侧壁。然后，执行另一个蚀刻制程，以相对共形二氧化硅层138选择性移除牺牲材料层140。接着，执行另一个蚀刻制程，以移除共形二氧化硅层138以及掩膜材料层150的剩余部分。共形二氧化硅层138的该移除暴露鳍片106A至106C的上表面及侧壁。如图所示，隔离区开口112中的共形隔离保护材料层148的剩余部分构成位于隔离区127上方的隔离保护层125。在此点，该FinFET装置可通过使用传统的制造技术完成。例如，可形成图2Q中所示的栅极结构130、栅极覆盖层132以及侧间隙壁134。
图5显示包括FinFET装置及隔离区127的集成电路产品100的一个示例实施例、以及本申请中所揭示的位于隔离区127上方的新颖隔离保护层125的一个示例实施例。图5是执行数个制程操作以后沿该装置的栅极长度(GL)方向穿过鳍片106B及栅极结构130所作的剖视图。例如，图5显示形成上述隔离区127(包括绝缘材料114)并在隔离区127上方形成上述新颖隔离保护层125以后的产品100。接着，在整个衬底102上以及新颖隔离保护层125上方形成多个栅极160。在一个示例中，栅极160的形成可包括在整个产品100上形成栅极结构130及栅极覆盖层132的材料并接着通过使用传统掩膜及蚀刻制程图案化这些材料。接着，通过执行共形沉积制程在整个衬底102上及新颖隔离保护层125上方形成间隙壁材料层，并接着执行非等向性蚀刻制程以移除基本水平设置的该间隙壁材料层的部分，从而可形成侧间隙壁134。如图5中所示，在侧间隙壁134与隔离保护层125由相同(或类似)的材料例如氮化硅组成的一个示例实施例中，当执行该非等向性蚀刻制程以形成侧间隙壁134时，在隔离保护层125中形成缺口或凹槽125X，从而隔离保护层125因存在缺口125X而具有阶梯状配置。也就是说，在图5中所示的剖视图中(沿该装置的栅极长度(GL)方向穿过栅极)，位于侧间隙壁134及栅极结构130下方的隔离保护层125的部分厚于不被间隙壁134及栅极结构130覆盖的隔离保护层125的部分。如上面参照图2Q所述，当在沿该装置的栅极宽度方向穿过栅极所作的剖面中观看时，隔离保护层125也具有此相同的阶梯状配置。在此特定例子中，隔离保护层125可由氮化硅组成，以于在该装置上继续后续制程时保护装置隔离结构127中的下方二氧化硅绝缘材料114，从而消除或至少减轻如本申请的背景部分所讨论的隔离材料中的凹坑的形成。
由于本发明可以本领域的技术人员借助本申请中的教导而明白的不同但等同的方式修改并实施，因此上面所揭示的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并非意图限于本申请中所示的架构或设计的细节，而是如下面的权利要求所述。因此，显然，可对上面所揭示的特定实施例进行修改或变更，且所有此类变更落入本发明的范围及精神内。要注意的是，用于说明本说明书以及所附权利要求中的各种制程或结构的“第一”、“第二”、“第三”或者“第四”等术语的使用仅被用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。如本申请中所使用的那样，当提到FET装置的结构时，出于方便目的可使用空间术语“顶部”、“底部”、“上方”、“下方”、“垂直”、“水平”等。这些术语意图以仅与附图一致的方式使用，以进行教导目的，并非意图作为FET结构的绝对参考。例如，FET可以不同于附图中所示方位的任意方式空间取向。因此，所附的权利要求规定本发明请求保护的范围。

Claims (24)

1.一种形成FinFET装置的方法，包括：
在半导体衬底中形成多个鳍片形成沟槽，以定义多个鳍片；
形成凹入绝缘材料层，该凹入绝缘材料层包括位于该鳍片形成沟槽中的第一绝缘材料，其中，该多个鳍片各者的一部分暴露于该凹入绝缘材料层的上表面上方；
在形成该凹入绝缘材料层以后，掩蔽该多个鳍片的第一鳍片的第一部分并执行至少一个第一蚀刻制程，以移除该多个鳍片的未被掩蔽的第二鳍片的至少一部分；
在执行该至少一个第一蚀刻制程以后，形成该FinFET装置的装置隔离区，其包括第二绝缘材料；以及
在该装置隔离区上方形成隔离保护层，其中，该隔离保护层包括与该装置隔离区的该第二绝缘材料不同的材料。
2.如权利要求1所述的方法，其中，该第一绝缘材料及第二绝缘材料包括二氧化硅，且该隔离保护层包括氮化硅、氮氧化硅或SiBCN的其中一种。
3.如权利要求1所述的方法，其中，在该装置隔离区上方形成该隔离保护层包括执行定向沉积制程，以在该装置隔离区上方形成该隔离保护层。
4.如权利要求1所述的方法，其中，在该装置隔离区上方形成该隔离保护层包括：
执行共形沉积制程，以在该装置隔离区上方形成共形隔离保护层；
掩蔽位于该装置隔离区上方的该共形隔离保护层的部分，而暴露该共形隔离保护层的其它部分；以及
移除该共形隔离保护层的该暴露部分。
5.如权利要求1所述的方法，其中，掩蔽该第一鳍片的该第一部分包括：
在该鳍片形成沟槽及相邻的该第一鳍片与第二鳍片中的该凹入绝缘材料层上方形成牺牲材料层；以及
移除邻近该第二鳍片的该牺牲材料层的第一部分，而将邻近该第一鳍片的该牺牲材料层的第二部分保留于原位，其中，该牺牲材料层包括该第二部分。
6.如权利要求1所述的方法，其中，掩蔽该第一鳍片的该第一部分包括形成至少部分位于该鳍片形成沟槽内的图案化鳍片掩膜层，其中，该图案化鳍片掩膜层包括至少一个材料层。
7.如权利要求1所述的方法，其中，形成该FinFET装置的该装置隔离区包括：
移除该凹入绝缘材料层的一部分，以暴露该衬底的水平的表面并定义隔离区开口；
用该第二绝缘材料填充该隔离区开口；以及
执行该第二绝缘材料的凹入蚀刻制程。
8.如权利要求1所述的方法，其中，执行该至少一个第一蚀刻制程以移除该第二鳍片的该未被掩蔽部分的整个垂直高度。
9.如权利要求1所述的方法，其中，执行该至少一个第一蚀刻制程包括执行单个蚀刻制程。
10.一种形成FinFET装置的方法，包括：
在半导体衬底中形成多个鳍片形成沟槽，以定义多个鳍片；
形成凹入绝缘材料层，该凹入绝缘材料层包括位于该鳍片形成沟槽中的第一绝缘材料，其中，该多个鳍片各者的一部分暴露于该凹入绝缘材料层的上表面上方；
在形成该凹入绝缘材料层以后，在该衬底上方形成图案化鳍片掩膜层，其覆盖该多个鳍片的第一鳍片的第一部分，暴露该第一鳍片的第二部分并暴露该多个鳍片的第二鳍片的至少一部分；
通过位于该衬底上方的该图案化鳍片掩膜层，执行至少一个第一蚀刻制程，以移除该第一鳍片及第二鳍片的该暴露部分的垂直高度的至少一部分；
在执行该至少一个第一蚀刻制程以后，形成该FinFET装置的装置隔离区，其包括第二绝缘材料；以及
在该装置隔离区上方形成隔离保护层，其中，该隔离保护层包括与该装置隔离区的该第二绝缘材料不同的材料。
11.如权利要求10所述的方法，其中，该第一绝缘材料与第二绝缘材料包括不同的绝缘材料，以及其中，该隔离保护层包括与该第一绝缘材料及第二绝缘材料不同的材料。
12.如权利要求10所述的方法，其中，在该装置隔离区上方形成该隔离保护层包括：
执行定向沉积制程，以形成位于该图案化鳍片掩膜层上方的该隔离保护层的第一部分以及位于该装置隔离区上方的该隔离保护层的第二部分；
掩蔽该隔离保护层的该第二部分；以及
移除该隔离保护层的该第一部分。
13.如权利要求10所述的方法，其中，在该装置隔离区上方形成该隔离保护层包括：
执行共形沉积制程，以在该图案化鳍片掩膜层上方及该装置隔离区上方形成共形隔离保护层；
掩蔽位于该装置隔离区上方的该共形隔离保护层的部分，而暴露该共形隔离保护层的其它部分；以及
移除该共形隔离保护层的该暴露部分。
14.如权利要求10所述的方法，其中，形成该图案化鳍片掩膜层包括：
在该鳍片形成沟槽及相邻的该第一鳍片与第二鳍片中的该凹入绝缘材料层上方形成牺牲材料层；以及
移除邻近该第二鳍片的该牺牲材料层的第一部分，而将邻近该第一鳍片的该牺牲材料层的第二部分保留于原位，其中，该牺牲材料层包括该第二部分。
15.如权利要求10所述的方法，其中，形成该图案化鳍片掩膜层包括：
在该鳍片形成沟槽及相邻的该第一鳍片与第二鳍片中的该凹入绝缘材料层上方形成第一牺牲材料层；
在该第一牺牲材料层上形成第二牺牲材料层；
自该第二鳍片上方移除该第二牺牲材料层的第一部分，而保留位于该第一鳍片上方的该第二牺牲材料层的第二部分；以及
移除邻近该第二鳍片的该第一牺牲材料层的第一部分，而将邻近该第一鳍片的该第一牺牲材料层的第二部分保留于原位，其中，该图案化鳍片掩膜层包括该第一牺牲材料层的该第二部分以及该第二牺牲材料层的该第二部分。
16.如权利要求15所述的方法，其中，该第一牺牲材料层与第二牺牲材料层包括不同的材料。
17.如权利要求10所述的方法，其中，形成该FinFET装置的该装置隔离区包括：
在执行该至少一个第一蚀刻制程以后，并通过位于该衬底上方的该图案化鳍片掩膜层，移除该凹入绝缘材料层的一部分，以暴露该衬底的水平的表面并定义隔离区开口；
用该第二绝缘材料填充该隔离区开口；以及
执行该第二绝缘材料的凹入蚀刻制程。
18.一种集成电路产品，包括：
FinFET装置，包括至少一个鳍片、栅极结构以及侧间隙壁；
装置隔离区，包括围绕该FinFET装置的周边设置的第一绝缘材料；
隔离保护层，位于该装置隔离区上方，该隔离保护层包括与该第一绝缘材料不同的材料，其中，该隔离保护层的第一部分位于该栅极结构的一部分及该侧间隙壁的一部分下方，且该隔离保护层的第二部分不位于该栅极结构下方且不位于该侧间隙壁下方，该隔离保护层的该第一部分的厚度大于该第二部分的厚度。
19.如权利要求18所述的产品，其中，该第一绝缘材料包括二氧化硅，且该隔离保护层包括氮化硅或氮氧化硅的其中一种。
20.如权利要求18所述的产品，还包括位于该栅极结构下方且邻近该至少一个鳍片的凹入第二绝缘材料层。
21.如权利要求20所述的产品，其中，该第一绝缘材料及第二绝缘材料包括二氧化硅。
22.如权利要求20所述的产品，其中，该第一绝缘材料与第二绝缘材料包括不同的绝缘材料。
23.如权利要求18所述的产品，其中，当在沿与该FinFET装置的栅极宽度方向对应的方向穿过该栅极结构及该隔离保护层所作的剖面中观看时，该隔离保护层具有阶梯状剖面轮廓。
24.如权利要求18所述的产品，其中，当在沿与该FinFET装置的栅极长度方向对应的方向穿过该栅极结构及该隔离保护层所作的剖面中观看时，该隔离保护层具有阶梯状剖面轮廓。
CN201710525080.6A 2016-06-30 2017-06-30 在包括finfet装置的ic产品的隔离区上形成保护层的方法 Active CN107564860B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/197,944 2016-06-30
US15/197,944 US9876077B1 (en) 2016-06-30 2016-06-30 Methods of forming a protection layer on an isolation region of IC products comprising FinFET devices

Publications (2)

Publication Number Publication Date
CN107564860A CN107564860A (zh) 2018-01-09
CN107564860B true CN107564860B (zh) 2020-05-15

Family

ID=60807850

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710525080.6A Active CN107564860B (zh) 2016-06-30 2017-06-30 在包括finfet装置的ic产品的隔离区上形成保护层的方法

Country Status (3)

Country Link
US (2) US9876077B1 (zh)
CN (1) CN107564860B (zh)
TW (1) TWI677029B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837405B1 (en) * 2016-08-02 2017-12-05 International Business Machines Corporation Fabrication of a vertical fin field effect transistor having a consistent channel width
KR102330087B1 (ko) * 2017-04-03 2021-11-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN109390338B (zh) * 2017-08-08 2021-06-22 联华电子股份有限公司 互补式金属氧化物半导体元件及其制作方法
CN109994384B (zh) * 2017-12-29 2022-07-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110690285B (zh) * 2018-07-05 2023-12-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11069693B2 (en) 2018-08-28 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving control gate uniformity during manufacture of processors with embedded flash memory
US10847636B2 (en) * 2018-08-30 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Methods for forming semiconductor structure
KR102453022B1 (ko) 2018-09-04 2022-10-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10903315B2 (en) * 2018-09-28 2021-01-26 International Business Machines Corporation Formation of dielectric layer as etch-stop for source and drain epitaxy disconnection
US10692775B2 (en) * 2018-11-09 2020-06-23 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US10686033B2 (en) 2018-11-09 2020-06-16 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
KR20210056778A (ko) * 2019-11-11 2021-05-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
EP3840035A1 (en) 2019-12-19 2021-06-23 Imec VZW A method for semiconductor device processing
CN113707609B (zh) * 2020-05-20 2023-07-18 长鑫存储技术有限公司 半导体结构的制备方法
CN113707608B (zh) 2020-05-20 2023-09-26 长鑫存储技术有限公司 一种半导体结构及其制备方法
KR20240013579A (ko) * 2022-07-22 2024-01-30 삼성전자주식회사 집적 회로 반도체 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103378002A (zh) * 2012-04-24 2013-10-30 格罗方德半导体公司 具有突出源极和漏极区的集成电路及形成集成电路的方法
CN103426772A (zh) * 2012-05-21 2013-12-04 格罗方德半导体公司 利用替代沟道材料形成鳍式场效应晶体管装置的方法
CN105590865A (zh) * 2014-11-07 2016-05-18 格罗方德半导体公司 在finfet器件上形成替代栅极结构的方法及其得到的器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8609480B2 (en) * 2011-12-21 2013-12-17 Globalfoundries Inc. Methods of forming isolation structures on FinFET semiconductor devices
US9385123B2 (en) * 2014-05-20 2016-07-05 International Business Machines Corporation STI region for small fin pitch in FinFET devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103378002A (zh) * 2012-04-24 2013-10-30 格罗方德半导体公司 具有突出源极和漏极区的集成电路及形成集成电路的方法
CN103426772A (zh) * 2012-05-21 2013-12-04 格罗方德半导体公司 利用替代沟道材料形成鳍式场效应晶体管装置的方法
CN105590865A (zh) * 2014-11-07 2016-05-18 格罗方德半导体公司 在finfet器件上形成替代栅极结构的方法及其得到的器件

Also Published As

Publication number Publication date
US20180006111A1 (en) 2018-01-04
US20180102409A1 (en) 2018-04-12
CN107564860A (zh) 2018-01-09
TW201812912A (zh) 2018-04-01
US10170544B2 (en) 2019-01-01
US9876077B1 (en) 2018-01-23
TWI677029B (zh) 2019-11-11

Similar Documents

Publication Publication Date Title
CN107564860B (zh) 在包括finfet装置的ic产品的隔离区上形成保护层的方法
US9653583B1 (en) Methods of forming diffusion breaks on integrated circuit products comprised of finFET devices
US11349013B2 (en) IC product comprising a novel insulating gate separation structure for transistor devices
US10424657B2 (en) Tri-gate FinFET device
US9761495B1 (en) Methods of performing concurrent fin and gate cut etch processes for FinFET semiconductor devices and the resulting devices
US9064932B1 (en) Methods of forming gate structures by a gate-cut-last process and the resulting structures
US11522068B2 (en) IC product comprising an insulating gate separation structure positioned between end surfaces of adjacent gate structures
US9780178B2 (en) Methods of forming a gate contact above an active region of a semiconductor device
US9502286B2 (en) Methods of forming self-aligned contact structures on semiconductor devices and the resulting devices
US9779960B2 (en) Hybrid fin cutting processes for FinFET semiconductor devices
US9882025B1 (en) Methods of simultaneously forming bottom and top spacers on a vertical transistor device
US10388747B1 (en) Gate contact structure positioned above an active region with air gaps positioned adjacent the gate structure
US9337050B1 (en) Methods of forming fins for finFET semiconductor devices and the selective removal of such fins
US9337101B1 (en) Methods for selectively removing a fin when forming FinFET devices
CN107845579B (zh) 在垂直晶体管器件上形成底部与顶部源极/漏极区的方法
US9269628B1 (en) Methods of removing portions of at least one fin structure so as to form isolation regions when forming FinFET semiconductor devices
US20190312117A1 (en) Finfet device with a wrap-around silicide source/drain contact structure
US10431499B2 (en) Insulating gate separation structure
US10373877B1 (en) Methods of forming source/drain contact structures on integrated circuit products
US10366930B1 (en) Self-aligned gate cut isolation
US10825741B2 (en) Methods of forming single diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US10777637B2 (en) Integrated circuit product with a multi-layer single diffusion break and methods of making such products
US9449881B1 (en) Methods of forming fins for FinFET semiconductor devices and the resulting devices
US9548249B2 (en) Methods of performing fin cut etch processes for FinFET semiconductor devices and the resulting devices
US10727133B2 (en) Method of forming gate structure with undercut region and resulting device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210222

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Patentee before: GLOBALFOUNDRIES Inc.

TR01 Transfer of patent right