TW201812912A - 在包括ｆｉｎｆｅｔ裝置的ｉｃ產品的隔離區上形成保護層的方法 - Google Patents

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Abstract

本申請所揭示的一種示例方法包括：除其它以外，在半導體基板中形成多個溝槽，以定義多個鰭片；形成凹入絕緣材料層，該凹入絕緣材料層包括位於該溝槽中的第一絕緣材料，其中，該多個鰭片各者的一部分暴露於該凹入絕緣材料層的上表面上方；以及遮蔽第一鰭片的第一部分並執行至少一個第一蝕刻製程，以移除未被遮蔽的第二鰭片的至少一部分。在此例子中，該方法還包括形成該FinFET裝置的裝置隔離區，其包括第二絕緣材料；以及在該裝置隔離區上方形成隔離保護層。

Description

在包括FINFET裝置的IC產品的隔離區上形成保護層的方法
本揭示通常關於半導體裝置的製造，尤其關於在包括FinFET裝置的積體電路(integrated circuit；IC)產品的隔離區上形成保護層的各種新穎方法。
目前，在例如微處理器、儲存裝置等積體電路中，在有限的晶片面積上設置有大量的電路元件，尤其是電晶體。電晶體具有各種形狀及形式，例如，平面電晶體、FinFET電晶體、奈米線裝置等。該些電晶體通常為NMOS(NFET)或PMOS(PFET)類型裝置，其中，該“N”及“P”標記是基於用以創建該些裝置的源/汲區(source/drain regions)的摻雜物的類型。所謂CMOS(Complementary Metal Oxide Semiconductor；互補金屬氧化物半導體)技術或產品是指通過使用NMOS及PMOS電晶體裝置製造的積體電路產品。不論電晶體裝置的物理配置，各裝置都包括源汲區以及位於該源/汲區上方及之間的閘極電極結構。在該 閘極電極上施加適當的控制電壓之後，在該汲區與該源區之間形成導電通道區。
傳統的FET(場效應電晶體)是平面裝置，其中，該裝置的整個通道區平行於半導體基板的平坦上表面並位於其略微下方。與平面FET相比，有所謂的3D裝置，例如示例FinFET裝置，其為三維結構。第1A圖顯示形成於半導體基板12上方的示例現有技術FinFET半導體裝置10的立體圖，其中，裝置10的鰭片14由基板12的材料例如矽製成。裝置10包括多個鰭片形成溝槽(fin-formation trenches)13、三個示例鰭片14、閘極結構16、側間隙壁(sidewall spacer)18以及閘極覆蓋層20。絕緣材料17在鰭片14之間提供電性隔離。閘極結構16通常由絕緣材料層(未單獨顯示)(例如高k絕緣材料層)以及充當裝置10的閘極電極的一個或多個導電材料層組成。鰭片14具有三維配置：高度H、寬度W以及軸向長度L。軸向長度L對應該裝置的閘極長度(gate length；GL)，也就是裝置10操作時在該裝置中的電流行進的方向。裝置10的閘極寬度(gate width；GW)與該閘極長度(GL)方向正交。由閘極結構16覆蓋的鰭片14的部分是FinFET裝置10的通道區。位於間隙壁18的外部的鰭片14的部分將成為裝置10的源/汲區的部分。通常，在該源/汲區中的鰭片14的該部分上形成額外的外延半導體材料(未顯示)。在所述形成該外延材料之前，在鰭片14中可形成或不形成溝槽。該外延材料可經形成以導致該源/汲區中合併或未合併的外延材料。
FET及FinFET半導體裝置兩者都具有隔離結構，例如淺溝槽隔離結構，圍繞該裝置形成於半導體基板中以將該半導體裝置與相鄰裝置電性隔離。傳統上，隔離結構一直是製造半導體裝置時形成的第一結構。通過蝕刻用於該些隔離結構的溝槽形成該些隔離結構並接著用想要的絕緣材料例如二氧化矽填充該些溝槽。在形成該些隔離結構以後，執行各種製程操作以製造該半導體裝置。若為FinFET裝置，則此關於遮蔽先前形成的隔離結構並在基板中蝕刻溝槽，其定義鰭片。當FinFET裝置已經縮小以符合持續增長的性能及尺寸要求時，鰭片14的寬度變得很小，例如6至12奈米，且鰭片間距顯著降低，例如鰭片間距可為約30至60奈米量級。
不過，隨著鰭片的尺寸變得更小，在形成鰭片之前製造隔離結構帶來問題。例如，由於基板上的各種結構之間的不均勻間距，因此在由較大隔離區隔開的區域中試圖精確地定義很小的鰭片變得困難。用於製造FinFET裝置的一種製造技術是在基板12中初始蝕刻鰭片形成溝槽13，以定義橫貫整個基板12(或將要形成FinFET裝置的基板區域)的多個“鰭片”。通過使用此類型製造方法，由於更均勻的環境(在其中執行蝕刻製程以形成鰭片形成溝槽13)而在形成很小尺寸的鰭片14時可獲得更好的精確性及可重複性。在形成鰭片形成溝槽13以後，在鰭片14之間形成隔離材料17，以使其基本填充鰭片形成溝槽13。在此點上，可移除或切割鰭片14的其中一些的某些部 分，以為將要最終形成裝置隔離區(例如STI區)創建空間或定義空間。此鰭片切割製程通常通過形成兩個不同的“鰭片切割”遮罩層並執行單個蝕刻製程來執行。在切割該些鰭片以後，在剩餘鰭片14之間以及先前由被移除的鰭片所佔據的空間中形成絕緣隔離材料17。接著，在絕緣材料17上執行定時凹入蝕刻製程，以“顯露”剩餘鰭片的期望最終鰭片高度。這些製程操作導致在鰭片14之間形成所謂的局部隔離區並圍繞該FinFET裝置形成裝置隔離區，例如STI區，以將該裝置與相鄰FinFET裝置電性隔離。重要的是，在此現有技術流程中，在執行該鰭片顯露製程之前(也就是在絕緣材料17上執行該凹入蝕刻製程之前)執行該鰭片切割製程。
第1B圖顯示沿該FinFET裝置的閘極長度方向穿過現有技術積體電路產品的鰭片14所作的剖視圖。該圖還顯示由絕緣材料17填充的隔離區28，該絕緣材料通常為二氧化矽。依據特定的應用，該隔離區的深度可與鰭片形成溝槽13的深度相同或比其深。第1B圖中還顯示多個外延半導體材料區30，它們形成於相鄰閘極之間的鰭片14中，也就是裝置的源/汲區中。在此例子中，在形成閘極以後，蝕刻溝槽進入鰭片14中並接著在鰭片14的該些溝槽中沉積外延半導體材料30。
在形成構成FinFET裝置的各種結構的過程中，在產品上執行數個酸基蝕刻或清洗製程。例如，可在不同時間執行多個濕式HF(氫氟酸)基清洗製程，以在執行 製程操作之前或之後移除不想要的材料，例如原生氧化物層。例如，此類酸基清洗製程通常在形成外延半導體材料30之前執行。不幸的是，在這些清洗製程期間，隔離結構28(通常由二氧化矽組成)也遭受攻擊。另外，即使所執行的蝕刻或清洗製程並非有目的地意圖移除二氧化矽，例如間隙壁材料為氮化矽時的間隙壁蝕刻製程，隔離結構28中的二氧化矽材料17仍受到某種程度的攻擊。因此，如第1B圖中所示，執行所有這些酸基清洗及蝕刻製程的淨結果是可能在隔離結構28中形成較大的凹坑或孔32。在一些情況下，凹坑32可能變得足夠大，從而至少在某種程度上喪失閘極的基礎支持。如圖所示，閘極意圖具有大體上的垂直取向31。但由於凹坑32的形成，閘極可能實際上自其期望的垂直取向31傾斜或“翻轉”，如線33所示。第1B圖中的閘極的其中之一以虛線顯示，以簡單表示此類“傾斜閘極”。閘極的此類傾斜(如果足夠)可導致IC產品的性能顯著退化。
本揭示關於在包括FinFET裝置的積體電路(IC)產品的隔離區上形成保護層的各種新穎方法以及所得結構，其可解決或減輕上述問題的其中一個或多個。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化形式的概念，作 為後面所討論的更詳細說明的前序。
一般來說，本揭示關於在包括FinFET裝置的積體電路(IC)產品的隔離區上形成保護層的各種新穎方法以及所得結構。本申請中所揭示的一種示例方法包括：除其它以外，在半導體基板中形成多個溝槽，以定義多個鰭片；形成凹入絕緣材料層，該凹入絕緣材料層包括位於該溝槽中的第一絕緣材料，其中，該多個鰭片各者的一部分暴露於該凹入絕緣材料層的上表面上方；以及遮蔽第一鰭片的第一部分並執行至少一個第一蝕刻製程，以移除未被遮蔽的第二鰭片的至少一部分。在此例子中，該方法還包括形成該FinFET裝置的裝置隔離區，其包括第二絕緣材料；以及在該裝置隔離區上方形成隔離保護層。
本申請中所揭示的一種IC產品的一個示例實施例包括：FinFET裝置，包括至少一個鰭片、閘極結構以及側間隙壁；以及裝置隔離區，包括圍繞該FinFET裝置的周邊設置的第一絕緣材料。該產品還包括隔離保護層，位於該裝置隔離區上方，其中，該隔離保護層包括與該第一絕緣材料不同的材料，以及其中，該隔離保護層的第一部分位於該閘極結構的一部分及該側間隙壁的一部分下方，且該隔離保護層的第二部分不位於該閘極結構下方且不位於該側間隙壁下方，該隔離保護層的該第一部分的厚度大於該第二部分的厚度。
10‧‧‧裝置、FinFET半導體裝置或FinFET裝置
12‧‧‧基板或半導體基板
13‧‧‧溝槽
14‧‧‧鰭片
16‧‧‧閘極結構
17‧‧‧絕緣材料、隔離材料或二氧化矽材料
18‧‧‧側間隙壁或間隙壁
20‧‧‧閘極覆蓋層
28‧‧‧隔離區或隔離結構
30‧‧‧外延半導體材料區或外延半導體材料
31‧‧‧垂直取向
32‧‧‧凹坑或孔
33‧‧‧線
100‧‧‧積體電路裝置、積體電路產品或產品
102‧‧‧基板
102S‧‧‧上表面
104‧‧‧蝕刻遮罩、硬遮罩或遮罩層
104S‧‧‧上表面
105‧‧‧鰭片形成溝槽或溝槽
106、106A至106G‧‧‧鰭片
108‧‧‧絕緣材料層或絕緣材料
108R‧‧‧凹入上表面
110‧‧‧犧牲材料層或材料層
110S‧‧‧上表面
111‧‧‧圖案化鰭片遮罩層
112‧‧‧隔離區開口
114‧‧‧絕緣材料層、絕緣材料或二氧化矽層
114R‧‧‧凹入上表面
114X‧‧‧虛線
116‧‧‧二氧化矽層或共形二氧化矽層
118‧‧‧隔離保護材料層或隔離保護材料
120‧‧‧共形材料層
122‧‧‧遮罩材料層
122R‧‧‧凹入上表面
125‧‧‧隔離保護層
125X‧‧‧缺口或凹槽
127‧‧‧隔離區、裝置隔離區或裝置隔離結構
130‧‧‧閘極結構
130A‧‧‧閘極絕緣層
130B‧‧‧閘極電極
132‧‧‧閘極覆蓋層
134‧‧‧側間隙壁或間隙壁
138‧‧‧共形二氧化矽層或二氧化矽襯裡層
140‧‧‧犧牲材料層
140R‧‧‧上表面
142‧‧‧犧牲材料層或犧牲層
148‧‧‧共形隔離保護材料層或共形隔離保護材料
150‧‧‧遮罩材料層或遮罩層
160‧‧‧閘極
GL‧‧‧閘極長度
GW‧‧‧閘極寬度
H‧‧‧高度
L‧‧‧軸向長度
W‧‧‧寬度
參照下面結合附圖所作的說明可理解本揭 示，該些附圖中類似的附圖標記表示類似的元件，且其中：第1A圖顯示一個示例現有技術FinFET裝置的立體圖；第1B圖顯示穿過由多個閘極組成的現有技術積體電路產品的鰭片所作的剖視圖；第2A至2R圖顯示本申請中所揭示的用以在包括FinFET裝置的積體電路(IC)產品的隔離區上形成保護層的各種示例新穎方法；第3A至3I圖顯示本申請中所揭示的用以在包括FinFET裝置的積體電路(IC)產品的隔離區上形成保護層的其它示例新穎方法；第4A至4I圖顯示本申請中所揭示的用以在包括FinFET裝置的積體電路(IC)產品的隔離區上形成保護層的其它示例新穎方法；以及第5圖顯示包括FinFET裝置及隔離區(在該隔離區上方設置有本申請中所揭示的新穎隔離保護層的一個示例實施例)的示例積體電路產品。
儘管本申請中所揭示的發明主題容許各種修改及替代形式，但本發明主題的特定實施例以示例形式顯示於附圖中並在本申請中作詳細說明。不過，應當理解，本申請中有關特定實施例的說明並非意圖將本發明限於所揭示的特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以實現開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些決定將因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域的普通技術人員借助本揭示所執行的常規程序。
現在將參照附圖來說明本發明主題。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本揭示與本領域技術人員已知的細節混淆，但仍包括該些附圖以說明並解釋本揭示的示例。本申請中所使用的詞語和詞組的意思應當被理解並解釋為與相關領域技術人員對這些詞語及詞組的理解一致。本申請中的術語或詞組的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常或慣用意思不同的定義。若術語或詞組意圖具有特別意思，亦即不同于本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或詞組的特別定義的定義方式明確表示於說明書中。在完整閱讀本申請以後，本領域的技術人員很容易瞭解，本申請中所揭示的方法可用於製造各種不同的裝置，包括但不限於邏輯裝置、存儲器裝置等，且該些裝置可為NMOS或PMOS裝置。
在完整閱讀本申請以後，本領域的技術人 員將瞭解，附圖中未顯示各種摻雜區，例如源/汲區、環狀注入區、井區等。當然，不應當認為本申請中所揭示的發明限於本申請中所示及所述的例子。本申請中所揭示的積體電路裝置100的各種組件及結構可通過使用各種不同的材料並通過執行各種已知技術例如化學氣相沉積(chemical vapor deposition；CVD)製程、原子層沉積(atomic layer deposition；ALD)製程、熱生長製程、旋塗技術等形成。這些各種材料層的厚度也可依據特定的應用而變化。現在將參照附圖詳細說明本申請中所揭示的方法及裝置的各種示例實施例。
第2A至2R圖顯示本申請中所揭示的用以在包括FinFET裝置的積體電路(IC)產品100的隔離區上形成保護層的各種示例新穎方法。在本申請中所示的例子中，積體電路產品100將形成於半導體基板102中及上方。基板102可具有各種配置，例如包括塊體半導體層、埋置絕緣層及主動半導體層的絕緣體上半導體(semiconductor-on-insulator；SOI)配置。或者，該基板可具有簡單的塊體配置。基板102可由矽製成或者它可由矽以外的材料(例如矽-鍺、III-V族化合物半導體材料等)製成。因此，術語“基板”或“半導體基板”應當被理解為涵蓋所有半導體材料以及此類材料的所有形式。
第2A圖顯示處於其中已執行數個製程操作的製造點的產品100。首先，在基板102上方形成圖案化鰭片形成蝕刻遮罩104，例如二氧化矽層(例如襯墊氧化 物-未單獨顯示)與氮化物層(例如襯墊氮化物-未單獨顯示)的組合。在一些情況下，如需要的話，可略去該襯墊氧化物層。
第2B圖顯示執行數個製程操作以後的產品100。首先，通過圖案化鰭片形成蝕刻遮罩104執行一個或多個蝕刻製程，以在基板102中定義多個鰭片形成溝槽105。這導致形成多個鰭片106(A至G)。接著，沉積絕緣材料層108，以用絕緣材料108過填充溝槽105。然後，在絕緣材料層108上執行平坦化製程，例如化學機械拋光(chemical mechanical planarization；CMP)製程，其停止於圖案化鰭片形成硬遮罩104的上表面。本申請中所揭示的示例FinFET裝置將被顯示為由三個示例主動鰭片106A、106B及106C組成。不過，在完整閱讀本申請以後，本領域的技術人員將意識到，本申請中所揭示的方法及裝置可用於製造具有任意數目鰭片的FinFET裝置。
請繼續參照第2B圖，鰭片形成溝槽105及鰭片106的總體尺寸、形狀及配置可依據特定的應用而變化。溝槽105的深度及寬度可依據特定的應用而變化。在一個示例實施例中，基於當前的技術，鰭片形成溝槽105的總體深度(相對基板102的上表面)可在約60至200奈米的範圍內變化。在附圖所示的示例中，溝槽105及鰭片106將被簡單顯示為具有大體呈矩形的部分及剖面。在實際的真實裝置中，鰭片106的側壁可能稍微向外漸窄(也就是鰭片可在鰭片的底部比在鰭片的頂部較寬)，不過在附圖中未 顯示該配置。因此，溝槽105及鰭片106的尺寸及配置以及它們的製造方式不應當被視為本發明的限制。出於揭示方便的目的，在附圖中將僅顯示具有基本呈矩形的剖面配置的基本呈矩形的溝槽105及鰭片106。
第2C圖顯示在絕緣材料層108上執行定時、凹入蝕刻製程-“鰭片顯露”蝕刻製程-以凹入絕緣材料108至溝槽105內的期望高度水平以後的產品100。如圖所示，絕緣材料層108具有凹入上表面108R，其暴露鰭片106的期望最終鰭片高度於絕緣材料108上方。
第2D圖顯示執行數個製程操作以後的產品100。首先，執行共形沉積製程，例如ALD製程，以在絕緣材料層108的凹入上表面108R上、鰭片106的側壁上以及圖案化鰭片形成硬遮罩104的特徵周圍形成較薄的(例如2至4奈米)共形二氧化矽層(未顯示)。接著，形成犧牲材料層110，以過填充溝槽105的剩餘部分，從而使其上表面110S所處水平高於圖案化鰭片形成硬遮罩104的上表面104S的水平。如需要，可在材料層110上執行CMP製程。在一個示例實施例中，材料層110應當由相對二氧化矽呈現良好蝕刻選擇性的材料(例如氮化矽、氮氧化矽、SiBCN等材料)製成。
如第2E至2G圖中所示，下一主要製程操作包括移除鰭片106的部分，以定義隔離區開口112，在該隔離區開口，裝置隔離結構將圍繞該FinFET裝置的周邊形成。首先，通過形成於犧牲材料層110上方的圖案化遮 罩層(未顯示)例如圖案化光阻層執行數個蝕刻製程。該圖案化遮罩層覆蓋鰭片106A至106C的部分(其將成為該FinFET裝置的主動鰭片)上方的區域。該圖案化遮罩層還具有開口，其位於將要移除橫向相鄰的鰭片106D至106G的部分及鰭片106A至106C的部分以定義將要圍繞該FinFET裝置的周邊形成的裝置隔離區的隔離區開口112的區域上方。例如，在一個示例流程中，通過該圖案化遮罩層執行第一蝕刻製程，以移除位於該圖案化遮罩層的該開口下方的犧牲材料層110的部分、二氧化矽襯裡層的部分(未顯示)以及圖案化鰭片形成遮罩層104的部分。該第一蝕刻製程停止於絕緣材料108上。此第一蝕刻製程導致形成圖案化鰭片遮罩層111。在此示例實施例中，圖案化鰭片遮罩層111包括犧牲材料層110的部分。圖案化鰭片遮罩層111位於將要成為該FinFET裝置的部分的鰭片106A至106C的部分上方或覆蓋該部分並包含與隔離區開口112(在該隔離區開口將形成裝置隔離區)對應的開口，也就是該圖案化遮罩層中的圖案被轉移至圖案化鰭片遮罩層111。
請繼續參照第2E至2G圖，在此點，如需要，可移除該圖案化遮罩層。接著，執行第二蝕刻製程，以移除隔離區開口112內的鰭片106的暴露部分。在所示例子中，移除鰭片106的暴露部分的整個垂直高度。接著，執行第三蝕刻製程，以移除隔離區開口112內的絕緣材料108的暴露部分。所有這些製程操作的結果是圍繞該 FinFET裝置的周邊形成裝置隔離區的隔離區開口112並暴露基板102的上表面102S的部分。第2F圖顯示鰭片106經切割及移除以後的產品100的簡單平面視圖。第2F圖未顯示基板102上方所存在的任意各種材料層，而是僅顯示鰭片106及基板102。第2G圖是產品100的簡單平面視圖，其中顯示圖案化鰭片遮罩層111(也就是犧牲材料層110的剩餘部分)，且其中以虛線顯示剩餘鰭片106。如圖所示，與鰭片106A至106C的軸向長度相比，橫向相鄰的鰭片106D至106G的較大軸向長度被移除。在完成此鰭片移除製程(其可包括執行兩個獨立的鰭片切割蝕刻製程或單個鰭片切割蝕刻製程)以後，將該FinFET裝置的示例主動鰭片106A、106B及106C切割至期望的最終軸向長度。
第2H圖顯示執行數個製程操作以後的產品100。首先，沉積絕緣材料層114，以過填充裝置隔離區的隔離區開口112。接著，在絕緣材料層114上執行平坦化製程，例如CMP製程，其停止於圖案化鰭片遮罩層111的上表面。在一個示例實施例中，絕緣材料層114可由與絕緣材料層108相同的材料組成，例如它們都可為二氧化矽，但在一些應用中，層108、層114的材料可不同。
第2I圖顯示在絕緣材料層114上執行定時、凹入蝕刻製程以凹入絕緣材料114至隔離區開口112內的期望高度水平以後的產品100。如圖所示，絕緣材料層114具有凹入上表面114R。絕緣材料層114的凹入量可依據特定的應用而變化。例如，可凹入絕緣材料層114以 使其凹入上表面114R位於由虛線114X表示的水平。
第2J圖顯示在執行共形沉積製程例如ALD製程，以在絕緣材料層114的凹入上表面114R上及圖案化鰭片遮罩層111的上表面及側面上形成較薄的(例如2至4奈米)共形二氧化矽層116以後的產品100。
第2K圖顯示執行數個製程操作以後的產品100。首先，執行定向沉積製程，例如氣體團簇離子束(gas cluster ion beam；GCIB)製程，以在基本水平取向的表面上形成隔離保護材料層118，也就是在圖案化鰭片遮罩層111上方形成隔離保護材料層118的第一部分並在二氧化矽層116上方的隔離區開口112中形成隔離保護材料118的第二部分。一般來說，在此類定向沉積製程期間，幾乎沒有沉積材料形成於基本垂直取向的表面上。隔離保護材料層118的厚度可依據特定的應用而變化，例如10至30奈米。在一個示例實施例中，隔離保護材料層118應當由相對二氧化矽呈現良好蝕刻選擇性的材料(例如氮化矽、氮氧化矽、SiBCN等材料)製成。在一個示例實施例中，隔離保護材料層118可由與犧牲材料層110的材料相同的材料組成，例如它們都由氮化矽製成，但在一些應用中，層118、層110的材料可不同。在形成隔離保護材料層118以後，執行另一個共形沉積製程，例如ALD製程，以形成較薄的(例如2至4奈米)共形材料層120。將共形材料層120顯示為虛線，以區分其與共形二氧化矽層116。共形材料層120應當由相對隔離保護材料層118及共形二氧化矽層116可 選擇性蝕刻的材料製成。在一個示例實施例中，共形材料層120可由介電常數大於約10的材料(例如氧化鉿等)組成。
第2L圖顯示執行數個製程操作以後的產品100。首先，沉積遮罩材料層122，例如SOH(旋塗硬遮罩)、OPL(有機平坦化層)等，以基本填充隔離區開口112的剩餘部分。接著，在遮罩材料層122上執行定時、凹入蝕刻製程，以使其具有凹入上表面122R。遮罩材料層122的凹入量可依據特定的應用而變化。一般來說，凹入上表面122R應當位於低於圖案化鰭片遮罩層111的上表面的水平。
第2M圖顯示執行數個製程操作以後的產品。首先，執行蝕刻製程，以移除共形材料層120的暴露部分。該蝕刻製程暴露位於圖案化鰭片遮罩層111上方及鰭片106上方的隔離保護層118的部分。然後，執行另一個蝕刻製程，以移除隔離保護材料層118的暴露第一部分。接著，執行另一個蝕刻製程，以移除共形二氧化矽層116的暴露部分。
第2N圖顯示執行蝕刻製程以移除遮罩材料層122以後的產品。
第2O圖顯示執行數個製程操作以後的產品100。首先，執行蝕刻製程以移除圖案化鰭片遮罩層111。在此點，圖案化鰭片形成遮罩層104由薄的共形二氧化矽層(未顯示)保護。若在移除圖案化鰭片遮罩層111以後，此薄的二氧化矽層保持完好，則執行簡短的蝕刻製程來移 除該共形二氧化矽層並由此暴露圖案化鰭片形成遮罩層104。接著，執行另一個蝕刻製程以移除圖案化鰭片形成遮罩層104並暴露鰭片106A至106C的上表面及側壁。
第2P圖顯示執行一個或多個蝕刻製程以移除共形二氧化矽層116及共形材料層120的暴露部分以後的產品。如圖所示，在此實施例中，隔離保護材料層118的剩餘部分構成位於隔離區127上方的隔離保護層125。隔離區127至少包括位於隔離區開口112中的絕緣材料層114。
在第2P圖中所示的製程點，該FinFET裝置可通過使用傳統的製造技術完成。例如，第2Q圖顯示在形成示例及代表性閘極結構130、閘極覆蓋層132及側間隙壁134以後的產品。當然，NMOS裝置的閘極結構130的構造材料可能(或可能將會)不同於PMOS裝置的閘極結構。在一個示例實施例中，示意顯示的閘極結構130包括示例閘極絕緣層130A以及示例閘極電極130B。閘極絕緣層130A可由各種不同的材料組成，例如二氧化矽、所謂高k(k大於10)絕緣材料(其中，k為相對介電常數)等。類似地，閘極電極130B也可由例如多晶矽或非晶矽等材料組成，或者它可由充當閘極電極130B的一個或多個金屬層組成。在完整閱讀本申請以後，本領域的技術人員將意識到，附圖中所示的該FinFET裝置的閘極結構130(也就是閘極絕緣層130A以及閘極電極130B)意圖為代表性質。也就是說，閘極結構130可由各種不同的材料組成且它可具 有各種配置。閘極結構130可通過使用“先閘極(gate-first)”或“替代閘極”技術製造。在形成閘極結構130以後，還可執行其它製程活動，例如，形成摻雜環狀注入區(未顯示)、摻雜源/汲區(未顯示)，在源/汲區中形成外延半導體材料(未顯示)等。如第2Q圖中所示，在側間隙壁134及隔離保護層125由相同或類似材料例如氮化矽組成的一個示例實施例中，當執行非等向性蝕刻製程以形成間隙壁134時，在隔離保護層125中形成缺口或凹槽125X，從而隔離保護層125因存在缺口125X而具有階梯狀配置。也就是說，在第2Q圖中所示的剖視圖中(沿該裝置的閘極寬度方向穿過閘極)，位於側間隙壁134及閘極結構130下方的隔離保護層125的部分比未被間隙壁134及閘極結構130覆蓋的隔離保護層125的部分較厚。如下面更詳細所述，當在沿該裝置的閘極長度方向穿過鰭片及閘極所作的剖面中觀看時，隔離保護層125也具有此同樣的階梯狀配置。重要的是，在本申請中所示的示例流程中，在移除裝置隔離區127所佔據的區域中的鰭片之前執行該“鰭片顯露”製程(也就是凹入絕緣材料層108)。
第2R圖顯示形成閘極以後的產品100的簡單平面視圖。如圖所示，隔離保護層125位於構成裝置隔離結構127的絕緣材料114上方。在此特定例子中，隔離保護層125可由氮化矽組成，以於在該裝置上繼續後續製程時保護裝置隔離結構127中的下方二氧化矽絕緣材料114，從而消除或至少減輕如本申請的背景部分所討論的隔 離材料中的凹坑的形成。
第3A至3I圖顯示本申請中所揭示的用以在包括FinFET裝置的積體電路(IC)產品的隔離區上形成保護層的其它示例新穎方法。第3A圖顯示處於與第2C圖中所示的製程點對應的製程點的裝置，也就是在絕緣材料層108上執行上述定時、凹入蝕刻製程以凹入絕緣材料層108至溝槽105內的期望高度水平以後。
第3B圖顯示執行數個製程操作以後的產品100。首先，執行蝕刻製程以移除圖案化鰭片形成硬遮罩104。接著，執行共形沉積製程，例如ALD製程，以形成較薄的(例如2至4奈米)共形二氧化矽層138。接著，在整個基板102上覆被沉積犧牲材料層140(例如非晶矽或多晶矽)以及犧牲材料層142(例如氮化矽)。材料140、材料142可形成至任意期望厚度。
第3C圖顯示在執行上述遮罩及蝕刻製程以移除各種材料層及鰭片106的部分從而定義隔離區開口112(在該隔離區開口，裝置隔離區127將圍繞該FinFET裝置形成)以後的產品100。在此例子中，通過圖案化遮罩層(未顯示)例如圖案化光阻層執行第一蝕刻製程，以移除犧牲層142的暴露部分。如需要，在流程的此點可移除該圖案化遮罩層。接著，執行另一個蝕刻製程，以移除犧牲材料層140的暴露部分，其停止於二氧化矽襯裡(liner)層138上。這些蝕刻製程導致形成另一版本的圖案化鰭片遮罩層111。在此示例實施例中，圖案化鰭片遮罩層111包括犧牲 材料層142的一部分以及犧牲材料層140的一部分。
接著，執行另一個蝕刻製程以移除二氧化矽襯裡層138並暴露將要被移除的鰭片106的部分。此後一蝕刻製程停止于位於隔離區開口112內的絕緣材料108的部分上。接著，執行又一個蝕刻製程，以移除鰭片106的暴露部分。在所示例子中，移除鰭片106的暴露部分的整個垂直高度。接著，執行最終蝕刻製程，以移除絕緣材料108的暴露部分。所有這些製程操作的結果是裝置隔離區127的隔離區開口112圍繞該FinFET裝置的周邊形成並暴露基板102的上表面102S的部分。
第3D圖顯示在隔離區開口112中形成上述絕緣材料層114以後並在絕緣材料層114上執行CMP製程(其停止於犧牲材料層142的上表面)以後的產品100。
第3E圖顯示執行上述定時、凹入蝕刻製程以凹入絕緣材料層114至隔離區開口112內的期望高度水平以後的產品100。
第3F圖顯示執行上述定向沉積製程例如氣體團簇離子束(GCIB)製程以在基本水平取向的表面上形成上述隔離保護材料層118(也就是在圖案化鰭片遮罩層111上方形成第一部分並在二氧化矽層114上方的隔離區開口112中形成隔離保護材料118的第二部分)以後的產品100。在此實施例中，隔離區開口112中的隔離保護材料層118的部分將構成位於隔離區127上方的隔離保護層125。
第3G圖顯示在沉積上述遮罩材料層122例 如SOH、OPL等以基本填充隔離區開口112的剩餘部分以後並在遮罩材料層122上執行上述定時、凹入蝕刻製程以使其具有凹入上表面122R(在一個實施例中，該凹入上表面位於高於犧牲材料層140的上表面140R的水平)以後的產品100。
第3H圖顯示執行數個製程操作以後的產品。首先，執行蝕刻製程以移除位於鰭片106A至106C上方的圖案化鰭片遮罩層111上方的隔離保護材料層118的暴露部分。接著，執行另一個蝕刻製程，以相對犧牲材料層140選擇性移除犧牲材料層142。接著，執行另一個蝕刻製程，以相對共形二氧化矽層138移除犧牲材料層140。
第3I圖顯示執行數個製程操作以後的產品。在一個實施例中，執行蝕刻製程以移除遮罩材料層122，從而暴露隔離保護層125。接著，執行另一個蝕刻製程，以移除共形二氧化矽層138，從而暴露鰭片106A至106C的上表面及側壁。如需要，這些蝕刻製程可以任意期望順序執行。在此點，該FinFET裝置可通過使用傳統的製造技術完成。例如，可形成第2Q圖中所示的閘極結構130、閘極覆蓋層132以及側間隙壁134。
第4A至4I圖顯示本申請中所揭示的用以在包括FinFET裝置的積體電路(IC)產品的隔離區上形成保護層的其它示例新穎方法。第4A圖顯示處於與第2C圖中所示對應的製程點的裝置，也就是在絕緣材料層108上執行上述定時、凹入蝕刻製程以凹入絕緣材料108至溝槽105 內的期望高度水平以後。
第4B圖顯示執行數個製程操作以後的產品100。首先，執行共形沉積製程，例如ALD製程，以圍繞鰭片106及圖案化鰭片形成硬遮罩104形成上述共形二氧化矽層138。接著，在整個基板102上覆被沉積上述犧牲材料層140(例如氮化矽)。材料140可形成至任意期望厚度。
第4C圖顯示在執行上述遮罩及蝕刻製程以移除各種材料層的部分及鰭片106的部分從而定義隔離區開口112(在該隔離區開口，裝置隔離結構127將圍繞該FinFET裝置形成)以後的產品100。在此例子中，通過圖案化遮罩層(未顯示)例如圖案化光阻層執行第一蝕刻製程，以移除犧牲層140的暴露部分。此製程操作導致形成圖案化鰭片遮罩層111。在此示例實施例中，圖案化鰭片遮罩層111包括犧牲材料層140的一部分。接著，執行另一個蝕刻製程，以移除二氧化矽襯裡層138的暴露部分，從而暴露將要被移除的鰭片106的部分。然後，執行又一個蝕刻製程，以移除鰭片106的暴露部分。如前所述，在此例子中，移除鰭片106的暴露部分的整個垂直高度。接著，執行最終蝕刻製程，以移除絕緣材料108的暴露部分。所有這些製程操作的結果是圍繞該FinFET裝置的周邊形成裝置隔離區127的隔離區開口112，其暴露基板102的上表面102S的部分。
第4D圖顯示在隔離區開口112中形成上述絕緣材料層114以後並在絕緣材料層114上執行CMP製程 (其停止於犧牲材料層140的上表面)以後的產品100。
第4E圖顯示執行上述定時、凹入蝕刻製程以凹入絕緣材料層114至隔離區開口112內的期望高度水平以後的產品100。
第4F圖顯示執行共形沉積製程以在圖案化鰭片遮罩層111及開口112中形成共形隔離保護材料層148以後的產品。如下面更詳細所述，在執行額外的製程操作以後，隔離區開口112中的共形隔離保護材料層148的部分將構成位於隔離區127上方的隔離保護層125。共形隔離保護材料148可由任意想要的材料(例如氮化矽、氮氧化矽等)組成，且它可形成至任意期望厚度，例如15至30奈米。
第4G圖顯示沉積遮罩材料層150例如二氧化矽等以基本填充隔離區開口112的剩餘部分以後並執行CMP製程以平坦化遮罩材料層150的上表面與共形隔離保護材料層148的上表面以後的產品100。
第4H圖顯示執行定時、凹入蝕刻製程以凹入遮罩材料層150(例如二氧化矽)至隔離區開口112內的期望高度水平以後的產品100。在一個實施例中，可凹入遮罩材料層150直至在共形隔離保護材料層148上方的隔離區開口112中剩餘約15至30奈米的遮罩材料層150。
第4I圖顯示執行數個製程操作以後的產品。首先，執行蝕刻製程以移除遮罩層150的暴露部分，從而暴露圖案化鰭片遮罩層111的上表面及側壁。然後， 執行另一個蝕刻製程，以相對共形二氧化矽層138選擇性移除犧牲材料層140。接著，執行另一個蝕刻製程，以移除共形二氧化矽層138以及遮罩材料層150的剩餘部分。共形二氧化矽層138的該移除暴露鰭片106A至106C的上表面及側壁。如圖所示，隔離區開口112中的共形隔離保護材料層148的剩餘部分構成位於隔離區127上方的隔離保護層125。在此點，該FinFET裝置可通過使用傳統的製造技術完成。例如，可形成第2Q圖中所示的閘極結構130、閘極覆蓋層132以及側間隙壁134。
第5圖顯示包括FinFET裝置及隔離區127的積體電路產品100的一個示例實施例、以及本申請中所揭示的位於隔離區127上方的新穎隔離保護層125的一個示例實施例。第5圖是執行數個製程操作以後沿該裝置的閘極長度(GL)方向穿過鰭片106B及閘極結構130所作的剖視圖。例如，第5圖顯示形成上述隔離區127(包括絕緣材料114)並在隔離區127上方形成上述新穎隔離保護層125以後的產品100。接著，在整個基板102上以及新穎隔離保護層125上方形成多個閘極160。在一個示例中，閘極160的形成可包括在整個產品100上形成閘極結構130及閘極覆蓋層132的材料並接著通過使用傳統遮罩及蝕刻製程圖案化這些材料。接著，通過執行共形沉積製程在整個基板10方上及新穎隔離保護層125上方形成間隙壁材料層，並接著執行非等向性蝕刻製程以移除基本水平設置的該間隙壁材料層的部分，從而可形成側間隙壁134。如第5 圖中所示，在側間隙壁134與隔離保護層125由相同(或類似)的材料例如氮化矽組成的一個示例實施例中，當執行該非等向性蝕刻製程以形成側間隙壁134時，在隔離保護層125中形成缺口或凹槽125X，從而隔離保護層125因存在缺口125X而具有階梯狀配置。也就是說，在第5圖中所示的剖視圖中(沿該裝置的閘極長度(GL)方向穿過閘極)，位於側間隙壁134及閘極結構130下方的隔離保護層125的部分厚於不被間隙壁134及閘極結構130覆蓋的隔離保護層125的部分。如上面參照第2Q圖所述，當在沿該裝置的閘極寬度方向穿過閘極所作的剖面中觀看時，隔離保護層125也具有此相同的階梯狀配置。在此特定例子中，隔離保護層125可由氮化矽組成，以於在該裝置上繼續後續製程時保護裝置隔離結構127中的下方二氧化矽絕緣材料114，從而消除或至少減輕如本申請的背景部分所討論的隔離材料中的凹坑的形成。
由於本發明可以本領域的技術人員借助本申請中的教導而明白的不同但等同的方式修改並實施，因此上面所揭示的特定實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明並非意圖限於本申請中所示的架構或設計的細節，而是如下面的申請專利範圍所述。因此，顯然，可對上面所揭示的特定實施例進行修改或變更，且所有此類變更落入本發明的範圍及精神內。要注意的是，用於說明本說明書以及所附申請專利範圍中的各種製程或結構的“第一”、“第二”、“第 三”或者“第四”等術語的使用僅被用作此類步驟/結構的快捷參考，並不一定意味著按排列順序執行/形成此類步驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製程的排列順序。如本申請中所使用的那樣，當提到FET裝置的結構時，出於方便目的可使用空間術語“頂部”、“底部”、“上方”、“下方”、“垂直”、“水平”等。這些術語意圖以僅與附圖一致的方式使用，以進行教導目的，並非意圖作為FET結構的絕對參考。例如，FET可以不同於附圖中所示方位的任意方式空間取向。因此，所附的申請專利範圍規定本發明請求保護的範圍。

Claims (24)

  1. 一種形成FinFET裝置的方法，包括：在半導體基板中形成多個鰭片形成溝槽，以定義多個鰭片；形成凹入絕緣材料層，該凹入絕緣材料層包括位於該鰭片形成溝槽中的第一絕緣材料，其中，該多個鰭片各者的一部分暴露於該凹入絕緣材料層的上表面上方；在形成該凹入絕緣材料層以後，遮蔽該多個鰭片的第一鰭片的第一部分並執行至少一個第一蝕刻製程，以移除該多個鰭片的未被遮蔽的第二鰭片的至少一部分；在執行該至少一個第一蝕刻製程以後，形成該FinFET裝置的裝置隔離區，其包括第二絕緣材料；以及在該裝置隔離區上方形成隔離保護層，其中，該隔離保護層包括與該裝置隔離區的該第二絕緣材料不同的材料。
  2. 如申請專利範圍第1項所述的方法，其中，該第一絕緣材料及第二絕緣材料包括二氧化矽，且該隔離保護層包括氮化矽、氮氧化矽或SiBCN的其中一種。
  3. 如申請專利範圍第1項所述的方法，其中，在該裝置隔離區上方形成該隔離保護層包括執行定向沉積製程，以在該裝置隔離區上方形成該隔離保護層。
  4. 如申請專利範圍第1項所述的方法，其中，在該裝置隔離區上方形成該隔離保護層包括：執行共形沉積製程，以在該裝置隔離區上方形成共形隔離保護層；遮蔽位於該裝置隔離區上方的該共形隔離保護層的部分，而暴露該共形隔離保護層的其它部分；以及移除該共形隔離保護層的該暴露部分。
  5. 如申請專利範圍第1項所述的方法，其中，遮蔽該第一鰭片的該第一部分包括：在該鰭片形成溝槽及相鄰的該第一鰭片與第二鰭片中的該凹入絕緣材料層上方形成犧牲材料層；以及移除鄰近該第二鰭片的該犧牲材料層的第一部分，而將鄰近該第一鰭片的該犧牲材料層的第二部分保留於原位，其中，該犧牲材料層包括該第二部分。
  6. 如申請專利範圍第1項所述的方法，其中，遮蔽該第一鰭片的該第一部分包括形成至少部分位於該鰭片形成溝槽內的圖案化鰭片遮罩層，其中，該圖案化鰭片遮罩層包括至少一個材料層。
  7. 如申請專利範圍第1項所述的方法，其中，形成該FinFE'T裝置的該裝置隔離區包括：移除該凹入絕緣材料層的一部分，以暴露該基板的基本水平的表面並定義隔離區開口；用該第二絕緣材料填充該隔離區開口；以及執行該第二絕緣材料的凹入蝕刻製程。
  8. 如申請專利範圍第1項所述的方法，其中，執行該至少一個第一蝕刻製程以移除該第二鰭片的該未被遮蔽部分的整個垂直高度。
  9. 如申請專利範圍第1項所述的方法，其中，執行該至少一個第一蝕刻製程包括執行單一蝕刻製程。
  10. 一種形成FinFET裝置的方法，包括：在半導體基板中形成多個鰭片形成溝槽，以定義多個鰭片；形成凹入絕緣材料層，該凹入絕緣材料層包括位於該鰭片形成溝槽中的第一絕緣材料，其中，該多個鰭片各者的一部分暴露於該凹入絕緣材料層的上表面上方；在形成該凹入絕緣材料層以後，在該基板上方形成圖案化鰭片遮罩層，其覆蓋該多個鰭片的第一鰭片的第一部分，暴露該第一鰭片的第二部分並暴露該多個鰭片的第二鰭片的至少一部分；通過位於該基板上方的該圖案化鰭片遮罩層，執行至少一個第一蝕刻製程，以移除該第一鰭片及第二鰭片的該暴露部分的垂直高度的至少一部分；在執行該至少一個第一蝕刻製程以後，形成該FinFET裝置的裝置隔離區，其包括第二絕緣材料；以及在該裝置隔離區上方形成隔離保護層，其中，該隔離保護層包括與該裝置隔離區的該第二絕緣材料不 同的材料。
  11. 如申請專利範圍第10項所述的方法，其中，該第一絕緣材料與第二絕緣材料包括不同的絕緣材料，以及其中，該隔離保護層包括與該第一絕緣材料及第二絕緣材料不同的材料。
  12. 如申請專利範圍第10項所述的方法，其中，在該裝置隔離區上方形成該隔離保護層包括：執行定向沉積製程，以形成位於該圖案化鰭片遮罩層上方的該隔離保護層的第一部分以及位於該裝置隔離區上方的該隔離保護層的第二部分；遮蔽該隔離保護層的該第二部分；以及移除該隔離保護層的該第一部分。
  13. 如申請專利範圍第10項所述的方法，其中，在該裝置隔離區上方形成該隔離保護層包括：執行共形沉積製程，以在該圖案化鰭片遮罩層上方及該裝置隔離區上方形成共形隔離保護層；遮蔽位於該裝置隔離區上方的該共形隔離保護層的部分，而暴露該共形隔離保護層的其它部分；以及移除該共形隔離保護層的該暴露部分。
  14. 如申請專利範圍第10項所述的方法，其中，形成該圖案化鰭片遮罩層包括：在該鰭片形成溝槽及相鄰的該第一鰭片與第二鰭片中的該凹入絕緣材料層上方形成犧牲材料層；以及移除鄰近該第二鰭片的該犧牲材料層的第一部 分，而將鄰近該第一鰭片的該犧牲材料層的第二部分保留於原位，其中，該犧牲材料層包括該第二部分。
  15. 如申請專利範圍第10項所述的方法，其中，形成該圖案化鰭片遮罩層包括：在該鰭片形成溝槽及相鄰的該第一鰭片與第二鰭片中的該凹入絕緣材料層上方形成第一犧牲材料層；在該第一犧牲材料層上形成第二犧牲材料層；自該第二鰭片上方移除該第二犧牲材料層的第一部分，而保留位於該第一鰭片上方的該第二犧牲材料層的第二部分；以及移除鄰近該第二鰭片的該第一犧牲材料層的第一部分，而將鄰近該第一鰭片的該第一犧牲材料層的第二部分保留於原位，其中，該圖案化鰭片遮罩層包括該第一犧牲材料層的該第二部分以及該第二犧牲材料層的該第二部分。
  16. 如申請專利範圍第15項所述的方法，其中，該第一犧牲材料層與第二犧牲材料層包括不同的材料。
  17. 如申請專利範圍第10項所述的方法，其中，形成該FinFET裝置的該裝置隔離區包括：在執行該至少一個第一蝕刻製程以後，並通過位於該基板上方的該圖案化鰭片遮罩層，移除該凹入絕緣材料層的一部分，以暴露該基板的基本水平的表面並定義隔離區開口；用該第二絕緣材料填充該隔離區開口；以及 執行該第二絕緣材料的凹入蝕刻製程。
  18. 一種積體電路產品，包括：FinFET裝置，包括至少一個鰭片、閘極結構以及側間隙壁；裝置隔離區，包括圍繞該FinFET裝置的周邊設置的第一絕緣材料；隔離保護層，位於該裝置隔離區上方，該隔離保護層包括與該第一絕緣材料不同的材料，其中，該隔離保護層的第一部分位於該閘極結構的一部分及該側間隙壁的一部分下方，且該隔離保護層的第二部分不位於該閘極結構下方且不位於該側間隙壁下方，該隔離保護層的該第一部分的厚度大於該第二部分的厚度。
  19. 如申請專利範圍第18項所述的產品，其中，該第一絕緣材料包括二氧化矽，且該隔離保護層包括氮化矽或氮氧化矽的其中一種。
  20. 如申請專利範圍第18項所述的產品，還包括位於該閘極結構下方且鄰近該鰭片的凹入第二絕緣材料層。
  21. 如申請專利範圍第20項所述的產品，其中，該第一絕緣材料及第二絕緣材料包括二氧化矽。
  22. 如申請專利範圍第20項所述的產品，其中，該第一絕緣材料與第二絕緣材料包括不同的絕緣材料。
  23. 如申請專利範圍第18項所述的產品，其中，當在沿與該裝置的閘極寬度方向對應的方向穿過該閘極結構及 該隔離保護層所作的剖面中觀看時，該隔離保護層具有階梯狀剖面輪廓。
  24. 如申請專利範圍第18項所述的產品，其中，當在沿與該裝置的閘極長度方向對應的方向穿過該閘極結構及該隔離保護層所作的剖面中觀看時，該隔離保護層具有階梯狀剖面輪廓。
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