TWI705564B - 具有在升高隔離結構上之閘極結構之積體電路產品及其形成方法 - Google Patents

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Abstract

揭露於本文之一例示積體電路產品包括：複數個FinFET電晶體裝置；複數個鰭片，各鰭片有上表面；以及升高隔離結構，其上表面的水平高於鰭片之上表面的水平。在此實施例中，該產品也包括第一閘極結構，它在對應至電晶體裝置之閘極寬度方向的方向有一軸向長度，其中，該第一閘極結構的軸向長度至少有一部分設置於該升高隔離結構的上表面上。

Description

具有在升高隔離結構上之閘極結構之積體電路產品及其形成方法
本揭示內容大體有關於積體電路的製造，且更特別的是，有關於在升高隔離結構上形成閘極結構的各種方法與具有此類升高隔離結構的積體電路產品。
場效電晶體(“FET”)有各種形狀及形式，例如平面電晶體、FinFET電晶體、垂直電晶體、奈米線裝置等等。有所謂的3D裝置，例如為三維結構的例示FinFET裝置。一般而言，FinFET半導體裝置包括一或多個垂直定向鰭片，其具有三維組態：垂直高度、橫向寬度及軸向長度。此一裝置也包括在沿著鰭片之軸向長度的一位置處包覆鰭片之兩個側壁及上表面的閘極結構。該(等)鰭片的軸向長度對應至裝置的閘極長度，亦即，裝置10在運作時的電流傳送方向。該(等)鰭片被閘極結構覆蓋的部分為FinFET裝置的通道區。
對於許多FET裝置而言，閘極結構初始被形成為延伸越過整個基板的連續線型結構，包括越過主動區及隔離區兩者。可使用習知閘極優先或取代閘極(或“閘極最後”)製造技術製造用於此類裝置的閘極結構。閘極結構(在閘極最後製程中的最終閘極結構或在取代閘極製程中的犧牲閘極結構)初始被形成為延伸越過整個基板的連續線型結構，包括越過主動區及隔離區兩者。隨著裝置不斷縮小，閘極結構的垂直高度一直增加，同時閘極結構的橫向寬度(亦即，閘極長度或關鍵尺寸)一直減少。結果，閘極結構的深寬比(高度/橫向寬度)一直增加。在有些情形下，由於深寬比增加，閘極結構之軸向長度的至少一部分實際上可能傾斜或“翻倒”離開所欲實質垂直定向。例如，閘極結構中不設置於一或多個鰭片上的部份，亦即，閘極結構中設置於形成於基板之裝置隔離區上的部份可能易受此類傾斜影響。閘極結構的此類傾斜，如果足夠的話，可能導致IC產品效能顯著劣化。
本揭示內容針對在升高隔離結構上形成閘極結構的各種方法與具有此類升高隔離結構的積體電路產品，這可排除或至少減少上述問題中之一或多個。
以下提出揭露具體實施例的簡化概要以提供本文所揭露專利標的之一些方面的基本理解。此概要並非本文所揭露專利標的的窮舉式總覽。它不是旨在識別本文所揭露專利標的的關鍵或重要元件或者是描繪針對本文所揭露專利標的中之任一請求項的範疇。唯一的目的是要以簡要的形式提出一些概念作為本申請案隨後將討論之更詳細說明的前言。
本揭示內容大體針對在升高隔離結構上形成閘極結構的各種方法與包括此類升高隔離結構的積體電路產品。揭露於本文之一例示積體電路產品包括：複數個FinFET電晶體裝置；複數個鰭片，各鰭片有上表面；以及升高隔離結構，其上表面的水平(level)高於鰭片之上表面的水平。在此實施例中，該產品也包括第一閘極結構，它在對應至電晶體裝置之閘極寬度方向的方向有一軸向長度，其中，該第一閘極結構之軸向長度的至少一部分設置於該升高隔離結構的上表面上。
揭露於本文之一例示方法包括：在半導體基板中形成各有上表面的複數個鰭片，在形成於半導體基板的溝槽中形成凹陷隔離結構，以及形成一層犧牲閘極電極材料於該等鰭片及該凹陷隔離結構上。在此實施例中，該方法也包括：從該凹陷隔離結構之至少一部分上移除該層犧牲閘極電極材料的一部分以至少在該層犧牲閘極電極材料中形成一開口，形成一升高隔離結構於該開口中以及於該凹陷隔離結構上，其中，該升高隔離結構的上表面的水平高於鰭片上表面之水平且低於該層犧牲閘極電極材料之上表面之水平，以及在該升高隔離結構上的該開口中形成附加犧牲閘極電極材料。
1-8‧‧‧閘極結構106的編號
100‧‧‧積體電路(IC)產品、IC產品、產品
102‧‧‧半導體基板、基板
103‧‧‧鰭片
103A-103C‧‧‧鰭片
103S‧‧‧上表面
105‧‧‧鰭片形成溝槽、溝槽
106‧‧‧閘極結構、最終閘極結構
106A、106B、106C‧‧‧垂直高度
106X‧‧‧虛線、橫向寬度
107‧‧‧絕緣材料、隔離材料
107R‧‧‧凹陷上表面
108‧‧‧共形犧牲閘極絕緣層、犧牲閘極絕 緣層
109‧‧‧裝置隔離溝槽
110‧‧‧犧牲閘極電極材料
110A‧‧‧開口
110AX‧‧‧開口
110S‧‧‧上表面
110X‧‧‧第一寬度、附加犧牲閘極電極材料
110Y‧‧‧第二寬度
111‧‧‧連續線型犧牲閘極結構、犧牲閘極結構
111X‧‧‧閘極5的犧牲閘極結構
112‧‧‧閘極帽蓋材料、犧牲閘極帽蓋材料
112A‧‧‧開口
114‧‧‧圖案化蝕刻遮罩
114A‧‧‧開口
118‧‧‧絕緣材料
118A、118B‧‧‧側面
118E‧‧‧橫向寬度
118H‧‧‧全高
118R‧‧‧凹陷上表面、上表面
118T‧‧‧升高隔離結構
118W‧‧‧寬度
118X‧‧‧升高隔離結構
120‧‧‧距離、相對間隔
122‧‧‧犧牲閘極帽蓋材料
122A-E‧‧‧犧牲閘極帽蓋
124‧‧‧高度
125、126‧‧‧高度
130‧‧‧側壁間隔件、間隔件
132‧‧‧磊晶半導體材料、磊晶材料
134‧‧‧絕緣材料
138‧‧‧最終閘極帽蓋
GL‧‧‧閘極長度
GW‧‧‧閘極寬度
參考以下結合附圖的說明可明白本揭示內容，其中，類似的元件以相同的元件符號表示，且其中：第1圖至第27圖圖示在升高隔離結構上形 成閘極結構的各種方法與具有此類升高隔離結構的積體電路產品。
儘管揭露於本文之專利標的容易做成各種修改及替代形式，然而本文仍以附圖為例圖示本發明的幾個特定具體實施例且詳述於本文。不過，應瞭解本文所描述的特定具體實施例並非旨在把本發明限定為本文所揭示的特定形式，反而是，本發明應涵蓋落在如隨附申請專利範圍所界定之本發明精神及範疇內的所有修改、等效及替代性陳述。
以下描述本發明的各種例示具體實施例。為了清楚說明，本專利說明書並未描述實際具體實作的所有特徵。當然，應瞭解，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發人員的特定目標，例如遵循與系統相關及商業有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應瞭解，此類開發即複雜又花時間，但對本技術領域中具有通常知識者而言，在閱讀本揭示內容後仍將如例行工作一般。
此時以參照附圖來描述本發明。示意圖示於附圖的各種結構、系統及裝置係僅供解釋以及避免熟諳此藝者所習知的細節混淆本發明。儘管如此，仍納入附圖以描述及解釋本揭示內容的例示實施例。應使用與相關技藝技術人員所熟悉之意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的術語或片語(亦即，與 熟諳此藝者所理解之普通慣用意思不同的定義)旨在用術語或片語的一致用法來說明。如果術語或片語旨在具有特定的意思時(亦即，不同於熟諳此藝者所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用於該術語或片語的特定定義。
本揭示內容針對在升高隔離結構上形成閘極結構的各種方法與具有此類升高隔離結構的積體電路產品。熟諳此藝者在讀完本申請案後會明白，在形成有各種不同組態的電晶體裝置時，例如垂直電晶體裝置、FinFET裝置等等，可運用本案所揭露的方法。描述及圖示於本文的例示實施例涉及揭露於本文之方法以形成由例示FinFET裝置構成的積體電路(IC)產品100。不過，本案所揭露之發明不應被視為受限於任何特定類型或形式的電晶體裝置。此外，在形成各種產品時可運用揭露於本文之方法及裝置，包括但不限於：邏輯產品、記憶體產品等等。此時參考附圖更詳細地描述揭露於本文之方法及裝置的各種例示具體實施例。
第1圖的簡化平面圖圖示形成於半導體基板102(參考第2圖)中及上的IC產品100。如第1圖所示，基板102中已形成複數個鰭片103。鰭片103的形成可使用眾所周知的“切鰭片優先(fin-cut-first)”或“切鰭片最後(fin-cut-last)”製造技術。鰭片103中之3個以元件符號103A、103B及103C標示以便參考。各個裝置可包含任意多個鰭片103。也圖示於第1圖的是用於各種FinFET電晶 體裝置的簡示的最終閘極結構106。電晶體裝置的閘極長度(GL)方向及閘極寬度(GW)方向圖示於第1圖。閘極結構106以1至8編號以便參考。在形成於基板102中以使各種電晶體裝置互相分離且電氣隔離的隔離材料(未圖示於第1圖)上形成閘極結構1及5。亦即，至少在IC產品的此區中，閘極結構1及5不設置於任何鰭片103上。在圖示於第1圖的實施例中，閘極結構106描繪成為實質連續的線型結構。在真實裝置中，可“切割”一或多個閘極結構106，如虛線106X所示，以便形成有不同軸向長度的個別閘極結構106。也圖示於第1圖(以虛線)的是會形成例示升高隔離結構118X於在閘極結構5下之產品100上的位置。
也圖示於第1圖的是繪製後續附圖之各種橫截面圖“X-X”、“Y-Y”及“Z-Z”的位置。更特別的是，視圖X-X為在裝置之閘極寬度方向沿著閘極結構5之軸向長度繪出的橫截面圖。視圖Y-Y為在裝置之閘極長度方向穿過鰭片103B及103C之中心線且越過閘極結構3-7繪出的橫截面圖。視圖Z-Z為在裝置之閘極寬度方向沿著閘極結構3之軸向長度且越過鰭片103A及103B繪出的橫截面圖。
基板102可具有各種組態，例如描繪於其中的塊狀基板組態或絕緣體上覆半導體(SOI)組態。此一SOI基板包括塊狀半導體層、位在該塊狀半導體層上的埋藏絕緣層、與位在該埋藏絕緣層上的主動半導體層，其中，揭露於本文之電晶體裝置均形成於該主動層中及該主動層 上。該主動層及/或該塊狀半導體層可由矽製成或可由除矽以外的半導體材料製成，且兩者不必由相同的半導體材料製成。因此，應瞭解用語“基板”或“半導體基板”是涵蓋所有半導體材料和此類材料的所有形式。應注意，藉由執行習知取代閘極製造技術可形成揭露於本文之電晶體裝置的最終閘極結構。另外，諸如暈圈植入區、摻雜源極/汲極區、井區之類的各種摻雜區未描繪於附圖。描繪於此的電晶體裝置可為NMOS電晶體或者是PMOS電晶體。揭露於本文之電晶體裝置的各種組件及結構可使用各種不同材料且藉由執行各種習知技術形成，例如化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、熱成長製程、旋塗技術、磊晶成長製程等等。各種材料層的厚度也可隨著特定應用而有所不同。
第2圖(視圖X-X)、第3圖(視圖Z-Z)及第4圖(視圖Y-Y)描繪在執行數個製程操作之後的IC產品100。首先，形成鰭片103於基板102中。在一例示實施例中，鰭片103的形成係藉由執行例如非等向性蝕刻製程的一或多個蝕刻製程，通過圖案化鰭片形成蝕刻遮罩(patterned fin-formation etch mask，未圖示)以在基板102中形成複數個鰭片形成溝槽(fin-formation trench)105從而界定或形成該複數個鰭片103。鰭片103的橫向寬度及垂直高度可隨著特定應用而有所不同。另外，鰭片形成溝槽105及鰭片103的整體大小、形狀及組態可隨著特定應用而有所不同。在圖示於附圖的例示實施例中，鰭片形成溝 槽105及鰭片103全部描繪成有一致的大小及形狀。不過，不要求溝槽105及鰭片103的大小及形狀有此均勻性以實施揭露於本文之本發明的至少一些方面。在附圖中，鰭片形成溝槽105描繪成為已用非等向性蝕刻製程形成而導致鰭片103有示意圖示(簡化)的大體矩形組態。在實際真實裝置中，鰭片103的側壁可有點向外呈錐形(亦即，鰭片在底部的寬度可大於在頂部的寬度)，但該組態並未圖示於附圖。因此，鰭片形成溝槽105及鰭片103的大小及組態和彼等的製作方式不應被視作本案所揭露之發明的限制。為了便於揭露，後續附圖只描繪實質矩形的溝槽105及鰭片103。
繼續參考第2圖至第4圖，在一製程流程中，在形成鰭片103後，在基板102上形成另一圖案化蝕刻遮罩(未圖示)。此圖案化蝕刻遮罩有複數個開口，對應至將形成裝置隔離結構於基板102中以使各種電晶體裝置(或裝置群組)互相電氣隔離之位置。之後，通過該圖案化蝕刻遮罩，執行一或多個蝕刻製程以在基板102中形成裝置隔離溝槽109。接下來，沉積一層絕緣材料107，例如二氧化矽，以便過填(over-fill)鰭片形成溝槽105及裝置隔離溝槽109，致使絕緣材料107設置於圖案化蝕刻遮罩中用來圖案化鰭片103的上表面上。之後，執行CMP製程以平坦化絕緣材料107沉積層的上表面以及(被用來圖案化鰭片103的)圖案化蝕刻遮罩的上表面。然後，執行凹陷蝕刻製程以使該層絕緣材料107凹陷，致使它有凹陷上表面 107R而使鰭片103(參考第3圖)的垂直高度暴露一所欲部分或數量。該層絕緣材料107的凹陷數量可隨著特定應用而有所不同。然後，執行一或多個蝕刻製程以相對於周圍材料移除用來圖案化鰭片103的圖案化蝕刻遮罩。最後，執行共形沉積製程以在產品100上形成共形犧牲閘極絕緣層108，例如二氧化矽。在某些應用中，可執行氧化製程以只在鰭片103的暴露部分上形成犧牲閘極絕緣層108。
如上述，會使用揭露於本文的取代閘極製程來製造電晶體裝置的最終閘極結構106。不過，本案所揭露之發明不應被視為受限於只執行取代閘極製程的IC產品。亦即，熟諳此藝者在讀完本申請案後會明白，揭露於本文之方法及裝置可涉及使用傳統閘極優先製造技術來形成閘極結構106。
第5圖、第6圖及第7圖描繪在執行數個製程操作之後的產品。首先，藉由執行毯覆沉積(blanket deposition)製程形成一層犧牲閘極電極材料110於產品上。之後，藉由執行另一毯覆沉積製程沉積一層閘極帽蓋材料112於該層犧牲閘極電極材料110上。然後，在產品100上形成圖案化蝕刻遮罩，例如圖案化OPL層或圖案化光阻層。圖案化蝕刻遮罩114包含例示的開口114A(參考第5圖及第6圖)，其位在高於裝置隔離溝槽109的位置，在此位置將會形成閘極結構5。開口114A大體對應至以下會更完整地描述之例示升高隔離結構118X的大小及位置。圖案化蝕刻遮罩114本質上代表著它可由一或多層的材料構成。圖示於第5圖至第7圖之各種材料層的厚度及構造材料可隨著特定應用而有所不同。在一例示具體實施例中，該層犧牲閘極電極材料110可由單一材料層構成，且它可由多晶矽、非晶矽等等構成。該層閘極帽蓋材料112也可由各種不同材料構成，例如氮化矽。
第8圖(視圖X-X)及第9圖(視圖Y-Y)描繪在執行數個製程操作之後的產品。具體而言，通過圖案化蝕刻遮罩114的開口114A，執行第一蝕刻製程，例如非等向性蝕刻製程，以便在該層閘極帽蓋材料112中形成對應開口112A。開口112A暴露該層犧牲閘極電極材料110的一部分。這時，若需要，可移除圖案化蝕刻遮罩114。之後，在有或沒有圖案化蝕刻遮罩114就定位的情形下，執行另一蝕刻製程，例如另一非等向性蝕刻製程，以便在該層犧牲閘極電極材料110中形成開口110A。此後來的蝕刻製程有效地停在隔離材料107上，因為共形犧性閘極絕緣層108很薄。開口110A的尺寸可隨著特定應用而有所不同。例如，開口110A可具有在裝置之閘極寬度(GW)方向的第一寬度114X(參考第8圖)以及在裝置之閘極長度(GL)方向的第二寬度114Y(參考第9圖)，其中，第二寬度114Y大於第一寬度114X。在其他應用中，第一及第二寬度114X、114Y可實質相同，或第一寬度114X可大於第二寬度114Y。當然，第一及第二寬度114X、114Y的實際大小及尺寸可隨著特定應用而有所不同。
第10圖(視圖X-X)及第11圖(視圖Y-Y)描繪在執行數個製程操作之後的產品。首先，如果圖案化蝕刻遮罩114先前沒有被移除，此時它會被移除。然後，執行沉積製程以用絕緣材料118(例如氮化矽)過填開口110A。之後，執行停在該層閘極帽蓋材料112之上表面上的一或多個CMP製程操作或回蝕製程操作。這些製程操作移除絕緣材料118設置於該層閘極帽蓋材料112上的多餘數量。
第12圖(視圖X-X)及第13圖(視圖Y-Y)描繪在對絕緣材料118執行凹陷蝕刻製程以便形成升高隔離結構118X於在隔離材料107上之開口110A中之後的產品。升高隔離結構118X有凹陷上表面118R。絕緣材料118的凹陷數量可隨著特定應用而有所不同。參考第13圖，在一例示具體實施例中，控制該凹陷製程，致使升高隔離結構118X之凹陷上表面118R的水平高於鰭片103之上表面103S的水平且低於該層犧牲閘極電極材料110之上表面110S的水平。在某些應用中，升高隔離結構118X之凹陷上表面118R與鰭片103之上表面103S之間的距離120可約為5至10奈米。此相對間隔120對於減少最終閘極結構5(它至少有一部分形成於升高隔離結構118X上)與任何附近鰭片103之間出現電氣短路的機會可以很有用。升高隔離結構118X的全高118H也可隨著特定應用而有所不同。
第14圖(視圖X-X)及第15圖(視圖Y-Y)描繪在執行數個製程操作之後的產品。首先，執行沉積製程以用附加犧牲閘極電極材料過填開口110A，它此時用元件符號110X表示。通常，此附加材料110X可與犧牲閘極電極材料110相同。之後，執行停在該層閘極帽蓋材料112之上表面上的一或多個CMP製程操作或回蝕製程操作。這些製程操作移除附加犧性閘極電極材料110X的多餘數量。如圖示，附加犧牲閘極電極材料110X設置於在升高隔離結構118X上的開口110A中。
第16圖(視圖X-X)及第17圖(視圖Y-Y)描繪在執行數個製程操作之後的產品。在一製程流程中，移除閘極帽蓋材料112。然後，在產品上沉積附加犧牲閘極電極材料(未圖示)。接下來，執行CMP製程以平坦化犧牲閘極電極材料的上表面。之後，在產品上沉積一層犧牲閘極帽蓋材料122，例如氮化矽。在一替代製程流程(未圖示於附圖)中，可凹陷附加犧牲閘極電極材料110X(參考第15圖)且可在現有閘極帽蓋材料112上以及在凹陷附加犧牲閘極電極材料110X上形成附加閘極帽蓋材料(未圖示)。這時，可執行CMP製程以平坦化閘極帽蓋材料的上表面。
第18圖(視圖X-X)及第19圖(視圖Y-Y)描繪在執行數個製程操作以在用於閘極結構3-7(閘極5的犧牲閘極結構已用元件符號111X標示)的基板102上面形成獨立的連續線型犧牲閘極結構111之後的產品。這可藉由在該層犧牲閘極帽蓋材料122上形成由複數個線型特徵構成的圖案化光阻蝕刻遮罩(未圖示)以及之後通過該圖案化光阻蝕刻遮罩執行一或多個蝕刻製程以移除該層犧牲閘極帽蓋材料122的暴露部分來達成。此製程操作導致形成各自用於各個閘極結構3-7的獨立的犧牲閘極帽蓋122A-E(一併用元件符號122表示)。這時，可移除該圖案化光阻蝕刻遮罩並且從該層犧牲閘極帽蓋材料122形成的閘極帽蓋122A-E可用作為蝕刻遮罩以圖案化犧牲閘極電極材料110、110X。應注意，閘極結構5之犧牲閘極結構111X的軸向長度至少有一部分設置於升高隔離結構118X上。也應注意，由於犧牲閘極結構111X形成於犧牲閘極帽蓋材料112上，故相較於沒有形成升高隔離結構118X的高度125，它有明顯較小的高度124。因此，相較於沒有形成升高隔離結構118X的類似閘極結構(未圖示)，犧牲閘極結構111X設置於升高隔離結構118X上的部分有明顯較小的深寬比。結果，犧牲閘極結構111X談不上容易受到不合意傾斜或翻倒的影響，從而有望避免或至少減少一些此類不合意傾斜或翻倒可能造成的問題。參考第19圖，也應注意，犧牲閘極結構111X設置於升高隔離結構118X上之部分的高度124小於形成於鰭片103B及103C上之犧牲閘極結構111的高度126。
第20圖描繪在執行數個製程操作之後的產品。首先，藉由傳統間隔件製造技術，亦即，沉積間隔件材料共形層且執行非等向性蝕刻製程，形成鄰接各個連續線型犧牲閘極結構111之側壁的側壁間隔件130。接下來，藉由執行磊晶軸向成長製程，形成磊晶半導體材料132於主動區(或在FinFET裝置的情形下為鰭片103)的暴露部分上，亦即，在裝置的源極/汲極區中。磊晶材料132可形成 至任何所欲厚度。不過，應瞭解，磊晶材料132不需在所有的應用中形成。其他的材料層，例如接觸蝕刻中止層及其類似者，未圖示於附圖。然後，一層絕緣材料134，例如二氧化矽，隨後沉積於產品100上且執行CMP製程以平坦化該層絕緣材料134的上表面與犧牲閘極帽蓋122A-E的上表面。
第21圖(視圖Y-Y)及第22圖(視圖X-X)描繪在執行數個製程操作以形成電晶體裝置之最終閘極結構106之後的產品。首先，執行至少一蝕刻製程以移除犧牲閘極帽蓋122與部分側壁間隔件130以便暴露犧牲閘極結構111的上表面。之後，執行另一蝕刻製程以移除犧牲閘極結構111的暴露部分以及有可能也移除犧牲閘極絕緣層設置於犧牲閘極結構下方的部分。此製程操作界定以剩餘的間隔件130為界的複數個取代閘極空腔。接下來，執行各種製程操作以在各閘極空腔中形成例示且簡示的取代或最終閘極結構106。在一例示具體實施例中，閘極結構106可包含：一或多層絕緣材料，其(全部或部分)用作電晶體裝置之閘極結構106的閘極絕緣層(未單獨圖示)，以及一或多層導電材料，例如金屬、金屬合金、多晶矽、功函數調整金屬等等，其(全部或部份)用作電晶體裝置之閘極結構106的傳導閘極(未單獨圖示)。閘極結構106的材料厚度及組合物可隨著特定應用而有所不同。在一例示實施例中，相同的閘極結構106材料可使用於N型及P型裝置的閘極結構。在其他應用中，藉由形成合適的遮罩層(未圖 示)，使用於N型及P型裝置之閘極結構106的材料可不同。在一例示具體實施例中，該層絕緣材料可由高k(k值等於10或更大)絕緣材料製成，例如氧化鉿，同時傳導閘極電極可由金屬或含金屬材料(例如，用作功函數調整層的氮化鈦)以及導電材料塊狀層(例如，金屬、金屬合金、鎢或摻雜多晶矽)製成。熟諳此藝者在讀完本申請案後應瞭解，閘極結構106旨在代表使用任何製造技術及任何各種不同材料可形成的任何一種閘極結構。
在一製程流程中，在形成用於閘極結構106的材料後，可執行CMP製程以移除設置於該層絕緣材料134上的多餘材料。這時，可執行一或多個凹陷蝕刻製程以移除閘極結構106材料在閘極空腔內的部分或使其凹陷以騰出空間給最終閘極帽蓋138。最終閘極帽蓋138(例如，氮化矽)的形成可藉由沉積一層閘極帽蓋材料以便過填閘極空腔且之後執行CMP製程以移除多餘材料。
關於第21圖，應注意，觀看沿著對應至電晶體裝置之閘極長度方向的方向穿過閘極5之閘極結構106繪出的橫截面圖，閘極5之閘極結構106的一部分設置於升高隔離結構118X的上表面118R上面且與其接合。也應注意，升高隔離結構118X的橫向寬度118E(在電晶體裝置的閘極長度方向)大於閘極5之閘極結構106之橫向寬度106X(在電晶體裝置的閘極長度方向)。繼續參考第21圖，相較於沒有形成升高隔離結構118X的垂直高度106B，閘極5之閘極結構106設置於升高隔離結構118X 上的部分有明顯較小的垂直高度106A。因此，相較於缺少升高隔離結構118X的類似閘極結構(未圖示)，閘極5之閘極結構106設置於升高隔離結構118X上的部分有明顯較小的深寬比。結果，閘極5的閘極結構106談不上容易受到不合意傾斜或翻倒的影響，從而有望避免或至少減少一些此類不合意傾斜或翻倒可能造成的問題。參考第21圖，也應注意，閘極5之閘極結構106設置於升高隔離結構118X上之部分的垂直高度106A小於形成於鰭片103B及103C上之閘極結構106的垂直高度106C。參考第22圖，應注意，觀看沿著對應至電晶體裝置之閘極寬度方向的方向穿過閘極5之閘極結構106繪出的橫截面圖，閘極5之閘極結構106環繞升高隔離結構118X。更特別的是，閘極5之閘極結構106接合上表面118R以及升高隔離結構118X的側面118A、118B。
第23圖的簡化平面圖圖示例示升高隔離結構118X在閘極5之閘極結構106之軸向長度的一部分下的位置。
當然，熟諳此藝者在讀完本申請案後應瞭解，揭露於本文的升高隔離結構118X可形成至任何所欲長度以及在IC產品上的任何所欲位置。例如，第24圖的簡化平面圖圖示例示升高隔離結構118X位在閘極5之閘極結構106之實質一部分軸向長度或實質所有軸向長度下的具體實施例。第24圖也圖示只位在閘極1之閘極結構106之軸向長度之一部分下的另一例示升高隔離結構 118X。
第25圖(視圖Y-Y)、第26圖(視圖Y-Y)及第27圖(視圖X-X)描繪另一例示製程流程與揭露於本文的升高隔離結構。參考第25圖，在此例示具體實施例中，犧牲閘極電極材料110經圖案化成有一開口110AX，其在裝置之閘極長度方向的大小大於前述開口110A。亦即，在此具體實施例中，升高隔離結構118T有大於前述升高隔離結構118X之對應寬度的寬度118W(在裝置的閘極長度方向)。另外，在此具體實施例中，在初始形成升高隔離結構118T後，它不像以上所述那樣凹陷(參考第12圖及第13圖)。第26圖及第27圖描述在形成上述閘極結構106之後的產品。應注意，附圖並未按比例繪製。在第27圖清楚可見，在此具體實施例中，升高隔離結構118T為分離在升高隔離結構118T相對兩側上之傳導閘極結構的有效電介質插塞。具體而言，閘極結構106的一部分鄰接升高隔離結構118T的側面118A，同時閘極結構106的另一部分鄰接升高隔離結構118T的另一側面118B。也應注意，在此具體實施例中，閘極5的閘極結構106不設置於升高隔離結構118T的上表面上。
以上所揭露的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益於本文的教導後顯然可以不同但等效的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下申請專利範圍中有提及，不希望本發明受限於本文所示之構造 或設計的細節。因此，顯然可改變或修改以上所揭露的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。應注意，在本專利說明書及隨附申請專利範圍中為了描述各種製程或結構而使用的例如“第一”、“第二”、“第三”或“第四”用語只是用來作為該等步驟/結構的簡寫參考且不一定暗示該等步驟/結構的執行/形成按照該有序序列。當然，取決於確切的申請專利範圍語言，可能需要或不需要該等製程的有序序列。因此，本文提出以下的申請專利範圍尋求保護。
3-7‧‧‧閘極結構106的編號
102‧‧‧半導體基板、基板
103B、103C‧‧‧鰭片
103S‧‧‧上表面
107‧‧‧絕緣材料、隔離材料
107R‧‧‧凹陷上表面
108‧‧‧共形犧牲閘極絕緣層、犧牲閘極絕緣層
109‧‧‧裝置隔離溝槽
110‧‧‧犧牲閘極電極材料
110X‧‧‧第一寬度、附加犧牲閘極電極材料
111‧‧‧連續線型犧牲閘極結構、犧牲閘極結構
111X‧‧‧閘極5的犧牲閘極結構
112A‧‧‧開口
118H‧‧‧全高
118R‧‧‧凹陷上表面、上表面
118X‧‧‧升高隔離結構
122A-E‧‧‧犧牲閘極帽蓋
124、125、126‧‧‧高度

Claims (24)

  1. 一種積體電路產品，包含：複數個FinFET電晶體裝置，該等FinFET電晶體裝置中之各者有一閘極寬度方向與一閘極長度方向；複數個鰭片，該複數個鰭片中之各者有一第一上表面，該第一上表面設置於第一水平；升高隔離結構，有第一及第二相對側面及一第二上表面，該第二上表面設置於高於該複數個鰭片中之各者之該第一上表面的該第一水平之第二水平；以及第一閘極結構，在對應至該等電晶體裝置之該閘極寬度方向的方向有一軸向長度，其中，該第一閘極結構之該軸向長度的一部分設置於該升高隔離結構的該第二上表面上，並且其中，當沿著對應至該等電晶體裝置之該閘極寬度方向的方向繪出的橫截面圖觀看時，該第一閘極結構物理接合該升高隔離結構的該第二上表面且物理接合該升高隔離結構的該第一及第二相對側面。
  2. 如申請專利範圍第1項所述之積體電路產品，其中，該第一閘極結構為取代閘極結構，該取代閘極結構包括一閘極絕緣層及一導電閘極電極，該閘極絕緣層包括一高K絕緣材料，且該導電閘極電極包括至少一功函數調整層及一層導電材料。
  3. 如申請專利範圍第1項所述之積體電路產品，其中，該第一閘極結構之該軸向長度的該部分有一底面，該底 面在對應至該等電晶體裝置之該閘極長度方向的方向有一第一橫向寬度，以及該升高隔離結構在對應至該等電晶體裝置之該閘極長度方向的方向有一第二橫向寬度，該第一橫向寬度小於該第二橫向寬度。
  4. 如申請專利範圍第1項所述之積體電路產品，其中，當沿著對應至該等電晶體裝置之該閘極長度方向的方向且穿過至少兩個鰭片繪出的橫截面圖觀看時，該升高隔離結構的至少一部分設置於在該至少兩個鰭片之間的一空間中。
  5. 如申請專利範圍第1項所述之積體電路產品，其中，該升高隔離結構設置於位在形成於半導體基板之溝槽中的隔離材料上。
  6. 如申請專利範圍第1項所述之積體電路產品，其中，該升高隔離結構之該第二上表面的該第二水平高於該複數個鰭片中之各者之該第一上表面的該第一水平至少5奈米。
  7. 如申請專利範圍第5項所述之積體電路產品，其中，該隔離材料橫向環繞該複數個鰭片中之各者的一部分，且該隔離材料有一第三上表面，該第三上表面設置在低於該複數個鰭片中之各者的該第一上表面之該第一水平的一第三水平處。
  8. 如申請專利範圍第1項所述之積體電路產品，進一步包含第二閘極結構，該第二閘極結構的至少一部分設置於該複數個鰭片之其中一者之第一鰭片的該第一上 表面上，其中，該第一閘極結構設置於該升高隔離結構上的該至少一部分有第一垂直高度，且其中，該第二閘極結構設置於該第一鰭片之該第一上表面上的該至少一部分有第二垂直高度，該第一垂直高度小於該第二垂直高度。
  9. 如申請專利範圍第8項所述之積體電路產品，其中，該第一閘極結構之一上表面設置於與該第二閘極結構之一上表面實質相同的水平處。
  10. 一種積體電路產品，包含：複數個FinFET電晶體裝置，該等FinFET電晶體裝置中之各者有一閘極寬度方向與一閘極長度方向；複數個鰭片，該複數個鰭片中之各者有第一上表面，該第一上表面設置於第一水平上；溝槽，形成於半導體基板中，該溝槽有設置於該溝槽中的隔離材料；升高隔離結構，設置於在該溝槽中之該隔離材料上，其中，該升高隔離結構有第一及第二相對側面、一第二上表面以及一第一橫向寬度，該第二上表面設置於高於該複數個鰭片中之各者之該第一上表面之該第一水平上，而該第一橫向寬度在對應至該等電晶體裝置之該閘極長度方向的方向；以及第一閘極結構，在對應至該等電晶體裝置之該閘極寬度方向的方向有一軸向長度，其中，該第一閘極結構之該軸向長度的一部分設置於該升高隔離結構的該 第二上表面上，其中，當沿著對應至該等電晶體裝置之該閘極寬度方向的方向繪出的橫截面圖觀看時，該第一閘極結構物理接合該升高隔離結構的該第二上表面且物理接合該升高隔離結構之該第一及第二相對側面，且其中，該第一閘極結構之該軸向長度的該部分有一底面，該底面在對應至該等電晶體裝置之該閘極長度方向的方向有一第二橫向寬度，該第一橫向寬度大於該第二橫向寬度。
  11. 如申請專利範圍第10項所述之積體電路產品，其中，該升高隔離結構的該第二上表面的該第二水平設置於高於該複數個鰭片中之各者之該第一上表面之該第一水平至少5奈米處。
  12. 如申請專利範圍第10項所述之積體電路產品，其中，當沿著對應至該等電晶體裝置之該閘極長度方向的一方向且穿過至少兩個鰭片繪出的橫截面圖觀看時，該升高隔離結構的至少一部分設置於在該至少兩個鰭片之間的一空間中。
  13. 如申請專利範圍第10項所述之積體電路產品，其中，該隔離材料橫向環繞該複數個鰭片中之各者之一部分，且該隔離材料有一第三上表面，該第三上表面設置在低於該複數個鰭片中之各者的該第一上表面之該第一水平的一第三水平處。
  14. 如申請專利範圍第10項所述之積體電路產品，進一步包含第二閘極結構，該第二閘極結構的至少一部分設 置於該複數個鰭片之其中一者之第一鰭片的該第一上表面上，其中，該第一閘極結構設置於該升高隔離結構上的該至少一部分有一第一垂直高度，且其中，該第二閘極結構設置於該第一鰭片之該第一上表面上的該至少一部分有一第二垂直高度，該第一垂直高度小於該第二垂直高度。
  15. 如申請專利範圍第14項所述之積體電路產品，其中，該第一閘極結構之一上表面設置於與該第二閘極結構之一上表面實質相同的水平處。
  16. 如申請專利範圍第10項所述之積體電路產品，其中，該第一閘極結構為取代閘極結構，該取代閘極結構包含一閘極絕緣層及一導電閘極電極，該閘極絕緣層包含一高K絕緣材料，且該導電閘極電極包含至少一功函數調整層及一層導電材料。
  17. 一種用於在半導體基板上形成積體電路的方法，包含：在一半導體基板中形成複數個鰭片，該複數個鰭片中之各者有一上表面；在形成於該半導體基板中的一溝槽中形成一凹陷隔離結構；形成一層犧牲閘極電極材料於該複數個鰭片及該凹陷隔離結構上；從該凹陷隔離結構的至少一部分上移除該層犧牲閘極電極材料的一部分以至少在該層犧牲閘極電極材料中形成一開口； 形成一升高隔離結構於該開口中以及於該凹陷隔離結構上，其中，該升高隔離結構有一上表面，該升高隔離結構之該上表面的水平高於該複數個鰭片之該上表面的水平且低於該層犧牲閘極電極材料之上表面的水平；以及在該升高隔離結構上的該開口中形成附加犧牲閘極電極材料。
  18. 如申請專利範圍第17項所述之方法，其中，該層犧牲閘極電極材料與該附加犧牲閘極電極材料包含相同的材料。
  19. 如申請專利範圍第17項所述之方法，其中，形成該升高隔離結構於該開口中以及於該凹陷隔離結構上包含：在該開口中形成用於該升高隔離結構的絕緣材料，該絕緣材料實質填滿該開口；以及執行一凹陷蝕刻製程以移除一些該絕緣材料，藉此形成該升高隔離結構，其中，該升高隔離結構之該上表面的水平高於該複數個鰭片之該上表面的水平。
  20. 如申請專利範圍第17項所述之方法，其中，形成用於複數個FinFET裝置的該複數個鰭片，該等FinFET裝置中之各者有一閘極寬度方向與一閘極長度方向，且其中，該升高隔離結構經形成為當沿著對應至該等FinFET裝置之該閘極長度方向的方向且穿過至少兩個鰭片繪出的橫截面圖觀看時，該升高隔離結構的至少 一部分設置於在該至少兩個鰭片之間的一空間中。
  21. 如申請專利範圍第17項所述之方法，進一步包含：至少圖案化該層犧牲閘極電極材料及該附加犧牲閘極電極材料以形成複數個犧牲閘極結構，其中，該等犧牲閘極結構中之第一個的至少一部分設置於該升高隔離結構上，且該等犧牲閘極結構中之第二個的至少一部分設置於該複數個鰭片中之至少一者的上表面上。
  22. 如申請專利範圍第21項所述之方法，進一步包含：用複數個最終閘極結構取代該複數個犧牲閘極結構，其中，該等最終閘極結構中之第一個的至少一部分設置於該升高隔離結構上，且該等最終閘極結構中之第二個的至少一部分設置於該複數個鰭片中之至少一者的上表面上。
  23. 如申請專利範圍第21項所述之方法，其中，該等犧牲閘極結構的該第一個包含該層犧性閘極電極材料的一部分與該附加犧牲閘極電極材料的一部分。
  24. 一種積體電路產品，包含：複數個FinFET電晶體裝置，該等FinFET電晶體裝置中之各者有一閘極寬度方向與一閘極長度方向；第一及第二鰭片，該第一及第二鰭片中之各者有一第一上表面，該第一上表面設置於第一水平；一溝槽，該溝槽形成於一半導體基板中，其中，該溝槽設置於該第一及第二鰭片之間；隔離材料，設置於該溝槽中，且橫向環繞該第一及 第二鰭片中之各者，該隔離材料有一第二上表面，該第二上表面設置於低於該第一及該第二鰭片中之各者之該第一上表面之第一水平之第二水平處；一升高隔離結構，設置於該隔離材料之該第二上表面上，其中，該升高隔離結構有第一及第二相對側面以及第三上表面，該第三上表面位於高於該第一及第二鰭片中之各者之該第一上表面之第三水平處；一第一閘極結構，在對應至該等電晶體裝置之該閘極寬度方向的方向有一軸向長度，且有設置於一第四水平的第四上表面，其中，該第一閘極結構之該軸向長度的一部分設置於該升高隔離結構的該第三上表面上，且其中，當沿著對應至該等電晶體裝置之該閘極寬度方向的方向繪出的橫截面圖觀看時，該第一閘極結構接合該升高隔離結構的該第三上表面及該第一及第二相對側面；以及一第二閘極結構，該第二閘極結構至少部份地設置於該第一及第二鰭片之其中一者之該第一上表面上，該第二閘極結構有一第五上表面，該第五上表面設置於與該第一閘極結構之該第四上表面之該第四水平實質相同之第五水平處。
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