KR101370716B1 - 반도체 소자와 그 제조 및 설계 방법 - Google Patents

반도체 소자와 그 제조 및 설계 방법 Download PDF

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Abstract

반도체 소자 및 반도체 소자의 제조 방법과 설계 방법이 개시된다. 일 실시예에 있어서, 반도체 소자는 제1 반도체 물질을 포함한 워크피스 위에 배치된 활성 FinFET를 포함하고, 활성 FinFET는 제1 핀을 포함한다. 전기적으로 비활성인 FinFET 구조물은 활성 FinFET 부근의 워크피스 위에 배치되고, 전기적으로 비활성인 FinFET는 제2 핀을 포함한다. 제2 반도체 물질은 제1 핀과 제2 핀 사이에 배치된다.

Description

반도체 소자와 그 제조 및 설계 방법{SEMICONDUCTOR DEVICES AND MANUFACTURING AND DESIGN METHODS THEREOF}
본 발명은 반도체 소자와 그 제조 및 설계 방법에 대한 것이다.
반도체 소자는 예를 들면 퍼스널 컴퓨터, 셀폰, 디지털 카메라 및 기타의 전자 장비와 같은 다양한 전자 응용에 사용된다. 반도체 소자는 전형적으로 반도체 기판 위에 절연 층 또는 유전체 층, 도전 층, 및 반도체 물질 층을 순차적으로 증착하고, 반도체 기판 위에서 회로 컴포넌트 및 요소들을 형성하도록 리소그래피를 이용하여 각종 물질층을 패터닝함으로써 제조된다.
다중 게이트 전계 효과 트랜지스터(MuGFET)는 최근에 개발된 반도체 기술이고, 전형적으로 단일 소자에 하나 이상의 게이트를 통합시킨 금속 산화물 반도체 FET(MOSFET)이다. 복수의 게이트는 하나의 게이트 전극으로 제어될 수 있고, 이때 복수의 게이트 표면들은 전기적으로 단일 게이트로서, 또는 독립 게이트 전극에 의해 동작한다. 한가지 유형의 MuGFET는 FinFET라고 부르는 것이 있으며, 이것은 집적회로의 반도체 표면 외부로 수직으로 상승하는 핀(fin)형 반도체 채널을 가진 트랜지스터 구조물이다.
FinFET는 반도체 소자 분야에서 비교적 신기술이다. FinFET를 포함하는 반도체 소자의 개량된 설계 방법, 제조 방법 및 구조물이 관련 기술에서 필요하다.
본 발명은 제1 반도체 물질을 포함하는 워크피스(workpiece) 위에 배치되고 제1 핀을 구비한 활성 핀 전계 효과 트랜지스터(FinFET: fin field effect transistor)와; 활성 FinFET 부근의 워크피스 위에 배치되고 제2 핀을 구비한 전기적으로 비활성인 FinFET 구조물과; 제1 핀과 제2 핀 사이에 배치된 제2 반도체 물질을 포함한 반도체 소자를 제공한다.
또한, 본 발명은 제1 반도체 물질을 포함한 워크피스를 제공하는 단계와;
제1 핀을 각각 구비한 복수의 활성 핀 전계 효과 트랜지스터(FinFET)를 워크피스 위에 형성하는 단계와; 제2 핀을 각각 구비한 복수의 전기적으로 비활성인 FinFET 구조물을 복수의 활성 FinFET 부근의 워크피스 위에 형성하는 단계와; 인접하는 제1 핀과 제2 핀 사이, 인접하는 제1 핀들 쌍의 사이, 또는 인접하는 제2 핀들 쌍의 사이에 있는 공간을 제2 반도체 물질로 부분적으로 채우는 단계를 포함한 반도체 소자 제조 방법을 제공한다.
또한, 본 발명은 복수의 활성 핀 전계 효과 트랜지스터(FinFET)의 레이아웃을 결정하는 단계와; 복수의 활성 FinFET 사이의 거리를 결정하는 단계와; 복수의 활성 FinFET 사이에서 결정된 거리의 값을 구하는 단계와; 값이 구해진 거리 및 복수의 활성 FinFET의 핀들 부근에 형성되는 것이 바람직한 반도체 물질의 양에 기초해서, 복수의 활성 FinFET 중의 2개의 활성 FinFET 사이에 전기적으로 비활성인 FinFET 구조물을 포함하도록 레이아웃을 수정하는 단계를 포함한 반도체 소자 설계 방법을 제공한다.
본 발명 및 그 장점에 대한 더욱 완전한 이해를 위해, 이제 첨부 도면과 함께하는 이하의 설명을 참조하기로 한다.
도 1은 본 발명의 실시예에 따른, 복수의 활성 FinFET 및 적어도 하나의 전기적으로 비활성인 FinFET 구조물을 포함한 반도체 소자의 일부의 횡단면도이다.
도 2는 복수의 활성 FinFET를 포함한 반도체 소자의 초기 레이아웃을 보인 횡단면도이다.
도 3은 도 2에 도시된 초기 레이아웃의 상면도(top view)이다.
도 4는 본 발명의 실시예에 따라서 복수의 더미 FinFET 즉 전기적으로 비활성인 FinFET 구조물이 활성 FinFET 사이에 배치된 반도체 소자의 레이아웃을 보인 횡단면도이다.
도 5는 활성 FinFET의 핀과 비활성 FinFET 구조물의 핀 사이에 반도체 물질이 형성된 후에, 도 4에 도시된 반도체 소자의 횡단면도이다.
도 6은 도 5에 도시된 실시예의 상면도이다.
도 7은 활성 FinFET에 접점이 형성된 후에, 도 5 및 도 6에 도시된 실시예의 횡단면도이다.
도 8은 여기에서 설명하는 신규 반도체 소자를 구현하는 회로의 개략도이다.
도 9는 접점들이 더미 FinFET들 사이에 포함된 실시예의 상면도이다.
도 10 및 도 11은 도 9에 도시된 실시예의 각 부분에 대한 횡단면도이다.
도 12는 비활성 FinFET 구조물이 단편화되고 비활성 FinFET가 반도체 소자의 미리 정해진 영역에만 배치된, 본 발명의 다른 실시예의 상면도이다.
도 13은 본 발명의 실시예에 따른 반도체 소자의 설계 방법을 보인 흐름도이다.
도면 전체에 걸쳐서 대응하는 번호 및 기호는 다르게 지시되지 않는 한 일반적으로 대응하는 부분을 나타낸다. 도면들은 실시예의 관련 양태를 명확히 설명하기 위해 작도된 것이고 반드시 정확한 축척으로 작도된 것이 아니다.
본 발명의 실시예를 제작하고 이용하는 것에 대하여 이하에서 구체적으로 설명된다. 그러나, 본 발명은 매우 다양한 특수 관계로 구체화될 수 있는 많은 응용가능한 발명적 개념을 제공한다는 것을 이해하여야 한다. 여기에서 설명하는 특정 실시예는 본 발명을 제작하고 사용하는 특정 방법을 단순히 예시하는 것이고, 발명의 범위를 제한하는 것이 아니다.
본 발명의 실시예들은 FinFET와 같은 다중 게이트 반도체 소자에 관한 것이다. 활성 및 비활성 FinFET를 포함한 신규의 반도체 소자, 그 제조 방법, 및 그 설계 방법이 본원에서 설명될 것이다.
먼저, 도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자(100)의 일부에 대한 횡단면도가 도시되어 있다. 반도체 소자(100)는 복수의 활성 FinFET(104)와 적어도 하나의 전기적으로 비활성인 FinFET 구조물(106)을 포함한다. 활성 FinFET(104)는 전기적으로 활성인 FinFET 즉 기능하는 FinFET를 포함한다. "활성 FinFET"라는 용어를 사용한다고 해서, 이 용어는 구조물이 예시된 제조 단계에서 전원이 공급되거나 전기적 기능을 수행하는 것을 암시하는 의미가 아니다. 그보다, "활성 FinFET"(104)는 적절히 구성되고 전원이 공급된 때, 완성된 반도체 소자(100)에서 전기적으로 기능하도록 적응된다. 활성 FinFET(104)는 반도체 물질로 이루어진 핀(107), 핀(107) 위에 배치된 절연 물질로 이루어진 게이트 유전체(108), 및 게이트 유전체(108) 위에 배치된, 반도체 물질, 도전성 물질, 또는 이들의 조합 또는 이들의 복수의 층으로 이루어진 게이트(110)를 각각 포함한다. 활성 FinFET(104)의 핀(107)은 여기에서 제1 핀이라고도 부른다.
전기적으로 비활성인 FinFET 구조물(106)은 여기에서 예를 들면 비활성 FinFET 구조물, 비활성 FinFET 및/또는 더미 FinFET라고도 부른다. 전기적으로 비활성인 FinFET 구조물(106)은 활성 FinFET(104)를 형성한 것과 동일한 물질 및 동일한 물질 층으로 구성되지만, 완성된 반도체 소자(100)에서 전기적으로 기능하도록 적응되지 않는다. 비활성 FinFET 구조물(106)은 예를 들면 활성 FinFET 구조물(104)을 구성한 것과 동일한 물질을 포함하는 핀(107'), 게이트 유전체(108) 및 게이트(110)를 각각 포함한다. 비활성 FinFET 구조물(106)의 핀(107')은 여기에서 제2 핀(107')이라고도 부른다. 본 발명의 일부 실시예에 따라서, 비활성 FinFET(106)는 반도체 소자(100)의 외부와 전기적 접촉을 구성하기 위한 외부 접점에 접속 또는 결합되지 않는다.
신규의 반도체 소자(100)는 2개의 활성 FinFET(104) 사이에 배치된 적어도 하나의 비활성 FinFET(106)를 포함한다. 도 1에 도시된 예에서는 2개의 비활성 FinFET(106)가 2개의 활성 FinFET(104) 사이에 배치되어 있다. 대안적으로, 반도체 소자(100)의 설계 및 레이아웃에 따라서, 단지 하나의 비활성 FinFET(106), 또는 3개 이상의 비활성 FinFET(106)가 2개의 활성 FinFET(104) 사이에 배치될 수 있다.
일부 실시예에서, 반도체 물질(128)(도 1에서 점선으로 표시됨)은 활성 FinFET(104)의 핀(107)과 비활성 FinFET(106)의 핀(107') 사이에, 인접하는 활성 FinFET(104)의 핀(107)들의 쌍 사이에, 및 인접하는 비활성 FinFET(106)의 핀(107')들의 쌍 사이에 형성될 수 있다. 반도체 물질(128)은 여기에서 제2 반도체 물질이라고도 부른다. 제2 반도체 물질(128)은 워크피스(102)의 제1 반도체 물질과 동일 유형의 물질을 포함할 수 있고, 또는 대안적으로, 제2 반도체 물질(128)은 워크피스(102)의 제1 반도체 물질과 다른 유형의 반도체 물질을 포함할 수도 있다.
일부 응용에서, 핀(107 및/또는 107')들은 반도체 물질(128)을 이용하여 병합하는 것이 바람직할 수 있다. 반도체 물질(128)은 핀(107 및/또는 107')들을 병합하기 위해, 예를 들면, "병합-에피"(merged-epi) 공정에서 에피택셜 성장 공정을 이용하여 형성될 수 있다. 신규의 비활성 FinFET(106)의 존재는 반도체 물질(128)의 에피택셜 성장을 개선하는 장점이 있고, 핀(107 및/또는 107')들 사이의 공간을 워크피스(102)의 상부 표면까지, 예를 들면, 일부 실시예에서 핀(107 및/또는 107')들의 적어도 상부 표면까지 완전히 채우는 것을 보장한다. 일부 실시예에서, 제2 반도체 물질(128)을 에피택셜적 성장시키는 단계는 예를 들면 기저의 토포그래피(underlying topography) 위에서 복합된 제2 반도체 물질(128)을 워크피스(102) 위에 형성하는 단계를 포함한다.
비활성 FinFET(106)는 먼저 활성 FinFET(104)의 레이아웃을 설계함으로써 반도체 소자(100)의 설계시에 구현될 수 있다. 도 2는 예로서 복수의 활성 FinFET(106)를 포함하는 초기 레이아웃의 횡단면도이다. 도 3은 도 2에 도시된 반도체 소자(100)의 초기 레이아웃의 상면도이다. 도 2는 도 3에 도시된 상면도의 횡단면도이다. 도 2 및 도 3에 도시된 구조물은 실제로 일부 실시예에 따라서 제조되지 않을 수 있지만, 레이아웃에 비활성 FinFET(106)를 포함시키기 전의 초기 설계 레이아웃을 설명하기 위해 도시한 것이다. 도시된 반도체 소자(100) 레이아웃은 단순히 예일 뿐이고, 다른 레이아웃 및 설계가 또한 사용될 수 있다. 블록 105에서 하나 이상의 활성 FinFET(104)가 형성될 수 있고, 예를 들면 일부 실시예에서 이러한 구성이 워크피스(102)의 전체 표면에서 복수 회(예를 들면, 수십 회 또는 수백 회) 반복된다. 블록 105는 예를 들면 복수의 PFET 또는 복수의 NFET를 포함한 회로 블록일 수 있고, 일부 실시예에서, PFET는 NFET와 결합되지 않고 NFET는 PFET와 결합되지 않는다.
반도체 소자(100)는 예를 들면 P형 기판을 포함한 워크피스(102)를 포함하고, 또는 대안적으로 워크피스(102)는 N형 기판을 포함할 수 있다. N형 웰(또는 대안적으로 P형 웰)을 포함하는 웰(120)은 도시된 것처럼 워크피스(102)의 상부에 인접하여 형성될 수 있다. 활성 FinFET(104)는 웰(120) 물질로 형성된 핀(107), 게이트(110) 위에 배치된 절연 물질을 포함한 하드 마스크 물질(124), 및 게이트 유전체(108), 게이트(110) 및 하드 마스크(124)의 측벽상에 형성된 역시 절연 물질을 포함한 측벽 스페이서(126)를 구비한다. 얕은 트렌치 격리(STI) 산화물을 포함할 수 있는 격리 영역(122) 또는 다른 절연 영역이 워크피스(102) 내의 각종 위치에 형성될 수 있다. 활성 FinFET(104)는 p-채널 금속 산화물 반도체(PMOS) 소자 또는 n-채널 금속 산화물 반도체(NMOS) 소자를 포함할 수 있고, 또는 예로서 다이오드 응용에 구현될 수 있다.
영역(112)은 일부 실시예에서 PMOS 소자를 포함한 활성 FinFET(104)를 포함한다. 반도체 소자(100)는 예를 들면 NMOS 소자를 포함한 활성 FinFET를 포함한 다른 영역(도시 생략됨)을 구비할 수 있다. 대안적으로, 반도체 소자(100)의 영역(112) 및 다른 영역은 동일 유형의 소자 또는 다른 유형의 소자를 포함할 수 있다.
도 3에 도시된 반도체 소자(100) 레이아웃의 상면도는 활성 FinFET(104)가 도면의 모습에서 수직의 방향으로 워크피스(102)의 표면에서 길게 연장된 것을 보여주고 있다. 일부 설계에서, 반도체 물질(128)은 활성 FinFET(104)의 소스 및 드레인 영역을 형성하는 나중의 제조 공정 단계에서 형성될 것이다. 접점(130)은 비아(132)에 의해 반도체 물질(128)에 접속하도록 나중에 형성되고, 접점(136)은 활성 FinFET(104)의 게이트에 접속하도록 역시 나중에 형성될 것이다. 접점(130, 136)은 예를 들면 반도체 소자(100)의 상호접속부로서 또한 기능하는 슬롯 접점을 포함할 수 있다.
다시 도 2를 참조하면, 활성 FinFET(104)의 레이아웃이 결정된 후에, 활성 FinFET(104)들 간의 거리를 포함한 치수(d1a, d1b)가 분석된다. 인접하는 활성 FinFET(104)들 간의 일부 거리는 다른 것들보다 더 길 수 있다. 도 2 및 도 3에 도시된 예에서, 치수 d1a는 예컨대 치수 d1b보다 더 크다.
비활성 FinFET(106)의 배치는 본 발명의 실시예에 따라서 활성 FinFET(104)들 간의 거리에 기초하여 결정된다. 복수의 활성 FinFET(104)들 사이에 형성되는 것이 바람직한 반도체 물질(128)의 양은 일부 실시예에서 비활성 FinFET(106)를 배치할 때 또한 고려될 수 있다. 반도체 소자(100)의 레이아웃은 그 다음에 설계에 비활성 FinFET(106)를 포함시키도록 변경된다. 비활성 FinFET(106)의 존재는 균일한 구조물, 예를 들면 일부 실시예에서 개량된 더 균질한 토포그래피(topography)를 제공함으로써 후속 제조 공정 단계의 결과를 개선한다. 예를 들어서, 만일 반도체 물질(128)이 도 2 및 도 3에 도시된 설계에서 에피택셜 성장 공정을 이용하여 활성 FinFET(104)들 사이에 형성되면, 예를 들어서 치수 d1a와 같이 거리가 큰 활성 FinFET(104)들 사이에 불충분한 양의 반도체 물질(128)이 형성될 수 있다. 이 경우 일부 응용에서 반도체 소자(100) 성능에 악영향을 줄 수 있다. 예를 들면, 활성 FinFET(104)의 핀(107)의 상부 표면에 완전하게 도달하지 않는 불충분한 양의 반도체 물질(128)은 활성 FinFET(104)의 드레인으로부터 워크피스(102)까지 높은 누설 전류(예를 들면, P-N 접합 누설)를 야기할 수 있다.
도 4는 본 발명의 실시예에 따라서 활성 FinFET(104) 사이에 배치되는 복수의 전기적으로 비활성인 FinFET(106)를 포함시킨 후에 도 2 및 도 3에 도시된 반도체 소자(100)의 레이아웃을 보인 횡단면도이다. 활성 FinFET(104) 사이에 포함된 비활성 FinFET(106)의 수는 활성 FinFET(104) 간의 거리를 포함한 치수(d1a, d1b)의 함수이다. 예로서, 치수 d1a인 활성 FinFET(104) 사이에는 3개의 비활성 FinFET(106)가 배치되고, 치수가 d1b인 활성 FinFET(104) 사이에는 비활성 FinFET(106)가 배치되지 않는다. 대안적으로, 하나 이상의 비활성 FinFET(106)가 설계에 포함될 수 있다.
일부 실시예에서, 반도체 소자(100)의 레이아웃은 인접하는 활성 FinFET(104)들 및/또는 비활성 FinFET(106)들 사이, 및 인접하는 활성 FinFET(104)들의 쌍과 인접하는 비활성 FinFET(106)들의 쌍 사이의 거리인 치수 d2가 도 4에 도시된 것처럼 실질적으로 동일하게 되도록 설계될 수 있다. 치수 d2는 예를 들면 약 0.04 ㎛ 내지 약 3 ㎛일 수 있고, 대안적으로, 치수 d2는 다른 치수로 될 수도 있다. 치수 d2는 예를 들면 코어 게이트 길이 및/또는 입력/출력(I/O) 게이트 길이에 따른 설계에서 달라질 수 있다. 치수 d2는 일부 실시예에서, 예를 들면, 2개의 활성 FinFET(104) 간의 최소 거리인 치수(d1b)와 실질적으로 동일하게 되도록 선택될 수 있다. 대안적으로, 인접하는 활성 FinFET(104)들 및/또는 비활성 FinFET(106)들 사이, 및 인접하는 활성 FinFET(104)들의 쌍과 인접하는 비활성 FinFET(106)들의 쌍 사이의 거리인 치수 d2는 다르게 될 수 있다.
반도체 소자(100)를 제조하기 위해, 활성 FinFET(104)의 게이트(110)와 핀(107)을 패터닝하기 위해 사용되는 리소그래피 마스크를 수정하는 대신에, 비활성 FinFET(106)가 포함되지 않을 때 하는 것처럼 제조 공정 흐름이 수행된다. 예를 들면, 먼저 도 4에 도시된 것처럼 워크피스(102)가 제공된다. 워크피스(102)는 실리콘 또는 다른 반도체 물질을 포함한 반도체 기판을 포함할 수 있고, 예를 들면 절연층에 의해 덮여질 수 있다. 워크피스(102)는 예를 들면 단결정 실리콘 위에 실리콘 산화물을 포함할 수 있다. 워크피스(102)는 다른 도전성 층 또는 다른 반도체 요소, 예를 들면 트랜지스터, 다이오드 등을 포함할 수 있다. 예컨대 GaAs, InP, Si/Ge, 또는 SiC와 같은 합성 반도체가 실리콘 대신에 사용될 수 있다. 워크피스(102)는 예를 들면, 실리콘 온 인슐레이터(SOI) 또는 게르마늄 온 인슐레이터(GOI) 기판을 포함할 수 있다. 워크피스(102)는 여기에서 설명하는 일부 실시예에서 제1의 반도체 물질을 포함할 수 있다.
격리 영역(122)은 워크피스(102)를 패터닝하고 그 패턴들을 절연 물질로 채움으로써 워크피스(102)에 형성될 수 있다. 격리 영역(122)은 예컨대 실리콘 산화물 또는 다른 절연 물질을 포함할 수 있다. 웰(120)은 주입 공정을 이용하여 워크피스(102)에 형성되고, 핀(107, 107')은 리소그래피 또는 다른 방법을 이용하여 웰(120)에 형성된다. 게이트 유전체(108), 게이트(110), 하드 마스크(124) 및 측벽 스페이서(126)는 핀(107, 107')을 형성한 후에 핀(107, 107') 위에 형성될 수 있다.
다른 예시적인 공정에 있어서, 산화물 층(도시 생략됨)이 패터닝되지 않은 워크피스의 표면상에 형성되고, 산화물 층이 그 다음에 일련의 트렌치를 형성하도록 패터닝될 수 있다. 트렌치는 순차적으로 형성되는 활성 FinFET(104) 및 비활성 FinFET(106)의 크기 및 위치에 대응한다. 공지의 에피택셜 성장 공정을 이용해서, 활성 FinFET(104)의 핀(107)과 비활성 FinFET(106)의 핀(107')은 트렌치 내의 워크피스(102)의 노출된 표면으로부터 에피택셜적 성장될 수 있고, 이렇게 해서 핀(107, 107')이 형성될 수 있다.
핀(107, 107') 형성 공정과 상관없이, 게이트 유전체 물질(108)은 핀(107, 107')이 형성된 후에 워크피스(102) 위에 형성될 수 있고, 실리콘 또는 다른 반도체 물질과 같은 반도체 물질을 포함하는 게이트 물질(110)이 유전체 물질 층(108) 위에 형성된다. 하드 마스크(124)가 증착 및 패터닝되고, 이 하드 마스크(124) 및 선택사양인 포토레지스트 층(도시 생략됨)은 그 다음에 게이트 물질(110) 및 게이트 유전체 물질(108)을 패터닝하는 동안 마스크로서 사용된다. 그 다음에, 측벽 스페이서(126)가 게이트 유전체(108), 게이트(110) 및 하드 마스크(124)의 측면에 형성된다. 측벽 스페이서(126)는 예를 들면 증착 및 등방성 에칭 공정에 의해 형성된 실리콘 질화물, 실리콘 산화물, 기타 절연체, 또는 이들의 조합 또는 이들의 복수의 층을 포함할 수 있다. 대안적으로, 측벽 스페이서(126)는 다른 물질을 포함할 수 있고, 다른 방법으로 형성될 수 있다.
워크피스(102)가 SOI 기판을 포함하는 실시예에서, SOI 기판은 예를 들면 워크피스(102) 물질, 게이트 유전체 물질 층(108), 및 게이트 물질(110)을 포함할 수 있다. 하드 마스크(124)는 게이트 물질(110) 위에 증착되어 패터닝된다. 하드 마스크(124) 및 선택사양인 포토레지스트 층(도시 생략됨)은 그 다음에 게이트 물질(110), 게이트 유전체 물질(108), 및 워크피스(102)의 웰(120)을 패터닝하는 동안 마스크로서 사용되어, 활성 및 비활성 FinFET(104, 106)의 게이트(110), 게이트 유전체(108) 및 핀(107, 107')을 형성한다.
유리하게도, 비활성 FinFET(106)는 일부 실시예에서 활성 FinFET(104)를 패터닝할 때 사용된 것과 동일한 리소그래피 마스크를 사용하여 패터닝되고, 이로 인해 추가의 리소그래피 마스크를 사용할 필요가 없게 된다.
활성 및 비활성 FinFET(104, 106)의 핀(107, 107')들은 약 0.2 ㎛ 내지 약 50 ㎛만큼 세로로(예를 들면, 도 4의 지면의 안쪽 및 바깥쪽으로) 연장할 수 있고, 예를 들면 약 50 nm의 폭을 가질 수 있다. 대안적으로, 핀(107, 107')들은 예를 들면, 응용에 따라서 다른 치수를 가질 수 있다.
도 5는 반도체 물질(128)이 인접하는 활성 FinFET(104)와 비활성 FinFET(106)의 핀(107, 107')들 사이에, 인접하는 활성 FinFET(104)들의 쌍 사이에, 및 인접하는 비활성 FinFET(106)들의 쌍 사이에 형성된 후, 도 4에 도시된 반도체 소자(100)의 횡단면도를 보인 것이다. 반도체 물질(128)의 형성은 에피택셜 성장법으로 형성될 수도 있고, 대안적으로 반도체 물질(128)은 다른 방법으로 형성될 수도 있다. 하드 마스크(124) 물질 및 측벽 스페이서(126) 물질은 에피택셜 성장 공정 중에 반도체 물질(128)이 활성 및 비활성 FinFET(104, 106)의 상부 표면상에, 및 활성 및 비활성 FinFET(104, 106)의 게이트(110)와 게이트 유전체(108)의 측벽상에 각각 형성되는 것을 방지한다. 반도체 물질(128)은 활성 및 비활성 FinFET(104, 106)의 핀(107, 107')들 부근에 각각 성장된다. 반도체 물질(128)은 예를 들면, Si, SiGe 또는 SiC를 포함할 수 있고, 대안적으로 반도체 물질(128)은 다른 물질을 포함할 수 있다. 반도체 물질(128)은 다른 예로서, NFET 소자의 경우 SiP, SiCP, SiCN 또는 SiGeP를 포함할 수 있다.
일부 실시예에서, 반도체 물질(128)은 활성 FinFET(104)와 비활성 FinFET(106)의 인접하는 핀(107, 107')들 사이, 활성 FinFET(104)의 인접하는 핀(107)들의 쌍 사이, 및/또는 비활성 FinFET(106)의 인접하는 핀(107')들의 쌍 사이의 공간을 적어도 부분적으로 채운다. 다른 실시예에서, 반도체 물질(128)은, 반도체 물질(128)의 상부 표면이 일부 실시예에서 활성 및 비활성 FinFET(104, 106)의 핀(107, 107')들의 상부 표면과 실질적으로 동일 평면이 되도록 형성될 수 있다. 다른 실시예에서, 반도체 물질(128)은 핀(107, 107')들의 상부 표면 위로 예를 들면 약 45 nm 이하만큼 상승된 상부 표면, 및 일부 실시예에서 게이트 높이보다 더 낮은 상부 표면을 가질 수 있다. 대안적으로, 핀(107 및/또는 107')들의 상부 표면은 예를 들면 다른 상대적인 치수를 가질 수 있다.
일부 실시예에서, 반도체 물질(128)의 에피택셜 성장은, 예를 들면, 한가지 유형의 반도체 물질이 워크피스(102)의 다른 영역(도시 생략됨)에서 에피택셜적 성장되는 동안 워크피스(102)의 제1 영역(112)이 마스크되고, 다른 유형의 반도체 물질이 워크피스(102)의 제1 영역(112)에서 에피택셜적 성장되는 동안 워크피스(102)의 다른 영역(112)이 마스크되는 "듀얼 에피택셜"법을 이용할 수 있다. 다른 유형의 반도체 물질(128)은 예를 들면 일부 응용에서 NMOS 및 PMOS 소자용으로 형성될 수 있다. 일부 응용에서, Si를 포함한 반도체 물질(128)은 NFET 소자용으로 사용되고, SiGe를 포함한 반도체 물질(128)은 PFET 소자용으로 사용될 수 있다. 대안적으로, 다른 유형의 반도체 물질을 반도체 물질(128)용으로 사용하여도 좋다.
전기적으로 비활성인 FinFET(106)의 존재는 전기적으로 비활성인 FinFET 구조물(106) 부근에서 성장되는 반도체 물질(128)의 양을 증가시키고, 따라서 비활성 FinFET 구조물(106)에 가까운 활성 FinFET(104) 부근에서 성장되는 반도체 물질(128)을 증가시킨다. 유리하게도, 비활성 FinFET(106)의 존재는 일부 실시예에서 활성 및 비활성 FinFET(104, 106)의 핀(107)들 간의 공간을 완전하게 채워서 활성 FinFET(104)에서의 누설 전류를 금지 또는 감소시킨다.
도 6은 도 5에 도시된 실시예의 상면도이다. 도 6의 하나의 횡단면도가 도 5에 도시되어 있고, 도 6의 다른 하나의 횡단면도는 도 7에 도시되어 있다. 전기적으로 비활성인 FinFET(106)는 전기적으로 활성인 FinFET(104) 부근의 워크피스(102) 위에 배치된다. 비활성 FinFET(106)는 활성 FinFET(104)의 길이를 따라 연장하고, 상면도에서 보았을 때 활성 FinFET(104)의 길이를 따라 활성 FinFET(104)에 실질적으로 평행하다. 비활성 FinFET(106)는 도 6에 도시된 실시예에서 연속적이다. 접점(136)은 활성 FinFET(104) 위에서 반도체 소자(100)의 상부 물질층에 형성된다. 접점(136)은 본 발명의 실시예에 따라서 복수의 활성 FinFET(104) 중의 적어도 일부와 결합된다. 일부 실시예에서, 전기적으로 비활성인 비활성 FinFET(106)위에는 접점이 형성되지 않는다. 접점(132)과 비아(130)는 일부 실시예에서 활성 FinFET(104)의 소스 영역과 드레인 영역을 형성하는 반도체 물질(128)에 대한 전기 접촉을 제공한다.
도 7은 접점(136)이 활성 FinFET(104) 위에 형성된 후에 도 5 및 도 6에 도시된 실시예의 영역(112)의 횡단면도이다. 접점(136)을 형성하기 전에 하드 마스크(124)가 제거되고, 활성 FinFET(104) 위에 접점(136)을 형성하기 전에 활성 및 비활성 FinFET(104, 106)의 게이트(110) 위에 선택사양인 도전성 또는 반도체 물질(138)이 형성된다. 물질(138)은 실리사이드화 공정을 이용하여 형성되는 실리사이드, 또는 에피택셜 성장 공정을 이용하여 형성된 반도체 물질을 포함할 수 있다. 대안적으로, 물질(138)은 다른 방법을 이용하여 형성된 다른 유형의 물질을 포함할 수 있다. 일부 실시예에서, 물질(138)은 다른 예로서 NiSix를 포함할 수 있다. 물질(138)은 대안적으로 다른 실리사이드 물질을 포함할 수 있다.
접점(130, 136)과 비아(132)는 싱글 다마신 공정을 이용해서 또는 듀얼 다마신 공정을 이용해서, 예를 들면, 활성 및 비활성 FinFET(104, 106) 위의 반도체 소자(100) 위에 절연 물질(140)을 증착하고, 절연 물질(140)을 패터닝하고, 절연 물질(140)의 패턴들을 도전성 물질로 채움으로써 형성될 수 있다. 접점(130, 136)과 비아(132)는 대안적으로 도전성 물질의 공제 에칭(subtractive etch) 공정을 이용하고 그 다음에 절연 물질(140)을 접점(130, 136)과 비아(132) 사이에 증착함으로써 형성될 수 있다.
도 8은 여기에서 설명하는 신규 반도체 소자(100)를 구현하는 회로(150)를 개략적으로 나타낸 것이다. 도 8에 도시된 회로(150)는 예를 들면 논리 소자, 아날로그 소자, 메모리 소자(예컨대, 정적 랜덤 액세스 메모리(SRAM) 소자, 다른 유형의 메모리 소자), 또는 입력/출력(I/O) 회로용의 ESD 회로로서 구현될 수 있다. 대안적으로, 회로(150)는 다른 응용에 사용될 수 있다. 일부 실시예에 있어서, 넓게 이격된 활성 FinFET(104) 부근의 비활성 FinFET(106)와 함께 제조된, 여기에서 설명하는 활성 FinFET(104)는 ESD 회로 응용에서 종래의 평면 소자(planar device)의 대용으로서 회로(150)에서 구현될 수 있다. 회로(150)는 예를 들면 여기에서 설명하는 더미 FinFET(106)를 포함한 I/O ESD 다이오드 또는 다른 다이오드 응용을 포함할 수 있다.
도 9는 접점(130)이 더미 FinFET(106) 사이에 포함된 실시예의 상면도이다. 도 10과 도 11은 도 9에 도시된 실시예의 일부의 횡단면도이다. 슬롯 접점 및 비아(132)을 포함한 접점(130)은 도시된 것처럼, 일부 실시예에서, 공통 드레인을 포함한 각각의 더미 FinFET(106) 사이에 형성될 수 있다. 반도체 소자(100)를 제조하는 방법은, 예를 들면, 인접하는 활성 FinFET(104)의 핀(107)과 비활성 FinFET 구조물(106)의 핀(107') 사이, 인접하는 비활성 FinFET 구조물(106) 쌍의 핀(107')들 사이, 또는 인접하는 활성 FinFET(104) 쌍의 핀(107)들 사이에 있는 제2 반도체 물질(128)에 접점(130)을 결합하는 단계를 포함할 수 있다.
도 10은 신규 반도체 소자(100)에 대하여 구성될 수 있는 전기 접속을 보인 도이다. 각 더미 FinFET(106) 사이 및 인접하는 활성 FinFET(104)와 더미 FinFET(106) 사이의 반도체 물질(128)은 Vin 접점에 전기적으로 결합될 수 있다. 활성 FinFET(104)의 게이트(G) 및 워크피스(102)의 일부(예를 들면, N+ 부분)와 같은 반도체 소자(100)의 다른 부분은 도시된 것처럼 Vdd 접점에 결합될 수 있다. 도 11은 도 10에 도시된 모습에 수직한 방향의 모습을 보인 것으로서, 병합된 에피택셜적 성장된 반도체 물질(128)과 이 반도체 물질(128) 위에 형성된 실리사이드(129)의 형상을 보인 것이다.
도 12는 본 발명의 다른 실시예의 상면도이고, 이 도면에서 비활성 FinFET(106)는 단편화(fragmented)되어 있고, 비활성 FinFET(106)는 반도체 소자(100)의 미리 정해진 영역에만 배치된다. 비활성 FinFET(106)는 도 6에 도시된 실시예에서 연속적이었지만, 도 12에서의 비활성 FinFET(106)는 불연속적, 즉 복수의 세그멘트(106a, 106b, 106c)로 구성된다. 세그멘트(106a, 106b, 106c)는 연속적 비활성 FinFET(106), 즉 핀(107'), 게이트 유전체(108) 및 게이트(110)에 대하여 위에서 설명한 물질들을 포함한다. 활성 FinFET(104)와 인접 비활성 FinFET(106)의 사이 및 인접하는 비활성 FinFET(106) 세그멘트 쌍들 사이의 거리인 치수 d2는 도 4의 치수 d2에 대하여 위에서 설명한 것과 유사한 치수를 가질 수 있다. 교호적인 활성 및 비활성 FinFET(104, 106) 사이의 거리인 치수 d3는 치수 d2의 2배수에 활성 또는 비활성 FinFET(104, 106)의 핀(107 또는 107')의 폭을 더한 값일 수 있다. 또한, 일부 실시예에 따라서, 치수 d2 및 d3보다 더 큰 영역이고 비활성 FinFET(106)를 포함하지 않는 치수 d4가 도시되어 있다. 비활성 FinFET(106)는 비활성 FinFET(106)가 반도체 소자(100)에서 유리한 용도를 갖는 레이아웃의 일부 영역에 배치될 수 있고, 다른 영역에서는 생략될 수 있다.
도 5, 7, 10 및 11에 도시된 횡단면도에 있어서, 반도체 물질(128)의 병합된 에피택셜 성장은 활성 및 비활성 FinFET(104, 106)의 핀(107 및/또는 107')들 사이에 도시되어 있고, 이 경우 반도체 물질(128)은 핀(107 및/또는 107')들 사이의 공간을 완전하게 채운다. 대안적으로, 반도체 물질(128)의 에피택셜 성장은 핀(107, 107')들이 그들의 형상을 토포그래피하게 유지하도록 제어 및 최적화될 수 있다. 즉, 반도체 물질(128)의 에피택셜 성장은 반도체 물질(128)이 일부 실시예에서 핀(107 및/또는 107')들 사이의 공간을 부분적으로 채우도록 병합되지 않을 수 있다(도면에는 나타나있지 않음). 다른 실시예에 있어서, 반도체 물질(128)의 에피택셜 성장은 도 5, 7 및 10에 도시된 것처럼 핀(107 및/또는 107')들 사이의 공간을 선택사양으로서 과잉 충전(overfill)할 수 있다.
도 13은 본 발명의 실시예에 따라 반도체 소자(100)를 설계하는 방법을 보인 흐름도(160)이다. 이 방법은 도 2 및 도 3에 도시된 것처럼 활성 FinFET(104)의 레이아웃을 결정하는 단계를 포함한다(단계 162). 활성 FinFET(104)들 사이의 거리(예를 들면, 도 2의 치수 d1a 및 d1b)가 결정되고(단계 164), 활성 FinFET(104)들 사이에서 결정된 거리의 값이 구해진다(단계 166). 이 방법은 값이 구해진 거리 및 복수의 활성 FinFET(104)의 핀(107)들 사이에 형성되는 것이 바람직한 반도체 물질(128)의 양에 기초하여, 활성 FinFET(104) 사이에 전기적으로 비활성인 FinFET 구조물(106)을 포함시키도록 레이아웃을 수정하는 단계를 포함한다(단계 168). 그 다음에, 리소그래피 마스크가 수정된 레이아웃용으로 제조된다(단계 170). 이 리소그래피 마스크는 그 다음에 반도체 소자(100)를 제조하기 위해 사용된다(단계 172). 활성 FinFET(104)의 게이트(110) 패턴 정의를 위해 사용되는 리소그래피 마스크의 레이아웃은 예를 들면 여기에서 설명하는 신규의 더미 FinFET(106)의 패턴 정의를 포함하도록 변경될 수 있다.
본 발명의 실시예들은 활성 및 비활성 FinFET(104, 106)를 포함한 반도체 소자(100) 및 그 제조 방법을 포함한다. 본 발명의 실시예들은 여기에서 설명한 신규의 활성 및 비활성 FinFET(104, 106)를 둘 다 포함하는 반도체 소자(100)의 설계 방법을 포함한다.
본 발명의 실시예의 장점은 활성 및 비활성 FinFET(104, 106) 구조물을 둘 다 포함하는 신규의 반도체 소자(100)를 제공하는 것을 포함한다. 비활성 FinFET(106)는 활성 FinFET(104)의 핀(107)들 사이 및 그 부근에서 에피택셜 성장 공정을 개선함으로써 반도체 소자(100) 성능을 개선한다. 넓게 이격된 활성 FinFET(104)들 사이에 더미 FinFET(106)를 삽입함으로써, 일부 실시예에서 활성 FinFET(104)의 핀(107)들 사이에 형성될 수 있는 반도체 물질(128)의 에피택셜 성장의 장전 효과(loading effect) 문제를 해결한다. 반도체 물질(128)의 개선된 더 균일한 병합 에피택셜 성장은 예를 들면 접점(136) 형성 중에 접점 에치쓰루(etch-through)를 방지하고 활성 FinFET(104)의 누설 전류를 금지 또는 감소시킨다. 개선된 균일한 에피택셜 성장을 가진 반도체 물질(128)은 접점(136)의 형성 전에 반도체 물질(128) 위에 형성될 수 있는 NiSix와 같은 실리사이드(129)의 형성을 개선한다. 개선된 실리사이드(129) 형성은 예를 들면 접점(136) 에치쓰루에 의해 야기되는 높은 접합 누설을 방지할 수 있다. 신규의 더미 FinFET(106)를 포함시킴으로써 제공되는 개선된 에피택셜 성장 창(window)은 넓게 이격된 활성 FinFET(104) 영역에서 에피택셜 병합 문제를 회피한다.
더 나아가, 더미 FinFET(106)는 주사형 전자 현미경(SEM) 영상, 투과 전자 현미경(TEM) 영상, 또는 에너지 분산형 X-선(EDX) 분석을 이용하여, 그 구조물을 시험하고 표면 요소를 분석하기 위해 쉽게 테스트될 수 있다. 비활성 FinFET(106)를 제조하기 위해 추가의 리소그래피 마스크 및 추가의 제조 공정 단계가 요구되지 않는다. 여기에서 설명한 신규의 더미 FinFET(106) 및 설계는 반도체 소자(100)의 제조 공정 흐름에서 쉽게 구현될 수 있다.
본 발명의 일 실시예에 따르면, 반도체 소자는 제1 반도체 물질을 포함하는 워크피스 위에 배치된 활성 FinFET를 포함하고, 활성 FinFET는 제1 핀을 포함한다. 전기적으로 비활성인 FinFET 구조물은 활성 FinFET 부근의 워크피스 위에 배치되고, 전기적으로 비활성인 FinFET는 제2 핀을 포함한다. 제2 반도체 물질은 제1 핀과 제2 핀 사이에 배치된다.
다른 실시예에 따르면, 반도체 소자를 제조하는 방법은 제1 반도체 물질을 포함하는 워크피스를 제공하는 단계와, 제1 핀을 각각 포함한 복수의 활성 FinFET를 워크피스 위에 형성하는 단계를 포함한다. 이 방법은 제2 핀을 각각 포함한 복수의 전기적으로 비활성인 FinFET 구조물을 복수의 활성 FinFET 부근의 워크피스 위에 형성하는 단계와, 인접하는 제1 핀과 제2 핀 사이, 인접하는 제1 핀들 쌍의 사이, 또는 인접하는 제2 핀들 쌍의 사이에 있는 공간을 제2 반도체 물질로 부분적으로 채우는 단계를 포함한다.
또 다른 실시예에 따르면, 반도체 소자를 설계하는 방법은 복수의 활성 FinFET의 레이아웃을 결정하는 단계와, 복수의 활성 FinFET 사이의 거리를 결정하는 단계와, 복수의 활성 FinFET 사이에서 결정된 거리의 값을 구하는 단계를 포함한다. 레이아웃은, 값이 구해진 거리 및 복수의 활성 FinFET의 핀들 부근에 형성되는 것이 바람직한 반도체 물질의 양에 기초해서, 복수의 활성 FinFET 중의 2개의 활성 FinFET 사이에 전기적으로 비활성인 FinFET 구조물을 포함시키도록 수정된다.
지금까지 본 발명의 실시예 및 그들의 장점을 자세히 설명하였지만, 첨부된 청구범위에 의해 규정되는 본 발명의 정신 및 범위로부터 벗어나지 않고 각종의 변경, 치환 및 수정이 가능하다는 것을 이해하여야 한다. 예를 들어서, 이 기술에 숙련된 자라면 여기에서 설명한 여러 가지 특징, 기능, 공정 및 물질들이 본 발명의 범위 내에서 변경될 수 있다는 것을 쉽게 이해할 것이다. 더욱이, 본 발명의 범위는 명세서에서 설명한 특정 실시예의 공정, 장치, 제조, 조성물, 수단, 방법 및 단계들로 제한되는 것으로 의도되지 않는다. 이 기술에 통상의 지식을 가진 자라면, 본원 명세서를 읽음으로써, 여기에서 설명한 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 나중에 개발될 공정, 장치, 제조, 조성물, 수단, 방법 또는 단계들이 본 발명에 따라서 활용될 수 있다는 것을 쉽게 이해할 것이다. 따라서, 첨부된 특허 청구범위는 그러한 공정, 장치, 제조, 조성물, 수단, 방법 또는 단계들을 청구범위에 포함시키는 것으로 의도된다.

Claims (10)

  1. 반도체 소자에 있어서,
    제1 반도체 물질을 포함하는 워크피스(workpiece) 위에 배치되고 제1 핀을 구비한 활성 핀 전계 효과 트랜지스터(FinFET: fin field effect transistor);
    상기 활성 FinFET 부근의 워크피스 위에 배치되고 제2 핀을 구비한 전기적으로 비활성인 FinFET 구조물; 및
    상기 제1 핀과 상기 제2 핀 사이에서 상기 워크피스 위에 배치된 제2 반도체 물질을
    포함하고,
    상기 제2 반도체 물질은 소스 영역과 드레인 영역을 형성하는 것인, 반도체 소자.
  2. 제1항에 있어서, 상기 전기적으로 비활성인 FinFET 구조물은 상기 워크피스의 상면도로 보았을 때 상기 활성 FinFET의 장축(longitudinal axis)에 평행한 것인, 반도체 소자.
  3. 제2항에 있어서, 상기 전기적으로 비활성인 FinFET 구조물은 상기 워크피스의 상면도로 보았을 때 단일 게이트 전극을 갖는 것인, 반도체 소자.
  4. 제2항에 있어서, 상기 전기적으로 비활성인 FinFET 구조물은 상기 워크피스의 상면도로 보았을 때 다중 게이트 전극들을 갖는 것인, 반도체 소자.
  5. 반도체 소자를 제조하는 방법에 있어서,
    제1 반도체 물질을 포함한 워크피스를 제공하는 단계;
    제1 핀을 각각 구비한 복수의 활성 핀 전계 효과 트랜지스터(FinFET)를 상기 워크피스 위에 형성하는 단계;
    제2 핀을 각각 구비한 복수의 전기적으로 비활성인 FinFET 구조물을 상기 복수의 활성 FinFET 부근의 상기 워크피스 위에 형성하는 단계; 및
    인접하는 제1 핀과 제2 핀 사이, 인접하는 제1 핀들 쌍의 사이, 또는 인접하는 제2 핀들 쌍의 사이에서 상기 워크피스 위의 공간을 제2 반도체 물질로 부분적으로 채우는 단계를
    포함하고,
    상기 제2 반도체 물질은 소스 영역 및 드레인 영역을 형성하는 것인, 반도체 소자 제조 방법.
  6. 제5항에 있어서, 인접하는 제1 핀과 제2 핀 사이, 인접하는 제1 핀들 쌍의 사이, 또는 인접하는 제2 핀들 쌍의 사이에서 상기 워크피스 위의 공간을 제2 반도체 물질로 부분적으로 채우는 단계는 상기 제2 반도체 물질을 에피택셜적(epitaxially) 성장시키는 단계를 포함한 것인, 반도체 소자 제조 방법.
  7. 제6항에 있어서, 제2 반도체 물질을 에피택셜적 성장시키는 단계는 기저의 토포그래피(underlying topography) 위에서 병합된 제2 반도체 물질을 상기 워크피스 위에 형성하는 단계를 포함한 것인, 반도체 소자 제조 방법.
  8. 제6항에 있어서, 제2 반도체 물질을 에피택셜적 성장시키는 단계는 본질적으로 SiGe, SiC, Si, SiP, SiCP, SiCN, 또는 SiGeP, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 물질을 에피택셜적 성장시키는 단계를 포함한 것인, 반도체 소자 제조 방법.
  9. 반도체 소자를 설계하는 방법에 있어서,
    복수의 활성 핀 전계 효과 트랜지스터(FinFET)의 레이아웃을 결정하는 단계;
    복수의 활성 FinFET 사이의 거리를 결정하는 단계;
    상기 복수의 활성 FinFET 사이에서 결정된 거리의 값을 구하는 단계;
    값이 구해진 상기 거리, 및 상기 복수의 활성 FinFET의 핀들 부근에 형성될 반도체 물질의 미리 결정된 양에 기초해서, 상기 복수의 활성 FinFET 중의 2개의 활성 FinFET 사이에 전기적으로 비활성인 FinFET 구조물을 포함하도록 상기 레이아웃을 수정하는 단계를
    포함한, 반도체 소자 설계 방법.
  10. 제9항에 있어서, 전기적으로 비활성인 FinFET 구조물을 포함하도록 레이아웃을 수정하는 단계는 상기 전기적으로 비활성인 FinFET 구조물 부근에 형성되는 반도체 물질의 양을 증가시키고, 상기 전기적으로 비활성인 FinFET 구조물 부근에서 반도체 물질의 증가된 양은 상기 복수의 활성 FinFET 중 하나의 활성 FinFET의 누설 전류를 감소시키거나 금지시키는 것인, 반도체 소자 설계 방법.
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