CN107293589B - 半导体结构及其形成方法和检测方法 - Google Patents

半导体结构及其形成方法和检测方法 Download PDF

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Abstract

本发明提供一种半导体结构及其形成方法和检测方法，其中，所述半导体结构包括：基底，所述基底包括邻近的器件区和测试区；位于所述器件区的半导体器件；位于所述测试区基底表面的测试栅极结构，所述测试栅极结构包括：位于所述测试区基底表面的导热栅介质层；位于所述导热栅介质层上的测试栅极。其中，通过测量测试栅极结构的电阻率得出测试栅极的温度，进而得出半导体器件的温度，实现对半导体器件热效应的检测。对半导体器件热效应的检测能够对半导体器件进行监控，防止温度过高使半导体器件性能不稳定。

Description

半导体结构及其形成方法和检测方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法和检测方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。
鳍式场效应晶体管(FinFET)的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于电路的两侧控制电路的接通与断开，能够大幅改善电路控制，减少漏电流。此外，FinFET这种3D架构能够提高FinFET的集成度。然而，由于FinFET的鳍部宽度较窄，也使得FinFET的散热成为一个巨大挑战。这就引起FinFET的自加热问题，容易导致FinFET的性能不稳定。
然而，现有的鳍式场效应晶体管的自加热效应很难检测，半导体器件容易出现性能不稳定的问题。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法和检测方法，能够对半导体结构的热效应进行检测。
为解决上述问题，本发明提供一种半导体结构，包括：基底，所述基底包括邻近的器件区和测试区；位于所述器件区的半导体器件；位于所述测试区基底表面的测试栅极结构，所述测试栅极结构包括：位于所述测试区基底表面的导热栅介质层；位于所述导热栅介质层上的测试栅极。
可选的，所述导热栅介质层的材料为高k介质材料。
可选的，所述导热栅介质层的材料为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
可选的，所述测试栅极为金属栅极。
可选的，所述器件区包括位于测试区一侧的第一器件区；所述半导体器件包括位于所述第一器件区的第一器件；所述第一器件包括：位于第一器件区表面的第一栅极结构，所述第一栅极结构包括：位于第一器件区基底表面的第一栅介质层和位于所述第一栅介质层上的第一栅极；所述测试栅极的材料与所述第一栅极的材料相同，所述导热栅介质层的材料与所述第一栅介质层的材料相同。
可选的，所述器件区包括分别位于测试区两侧的第一器件区和第二器件区；所述半导体器件包括：位于所述第一器件区的第一器件；位于所述第二器件区的第二器件；所述第一器件包括：位于所述第一器件区基底上的第一栅极结构；位于所述第一栅极结构和测试栅极结构之间基底中的第一源区；所述第二器件包括：位于所述第二器件区基底上的第二栅极结构；位于所述第二栅极结构和测试栅极结构之间基底中的第二源区；所述第一源区、第二源区和测试栅极结构形成第三器件。
可选的，所述第一栅极结构包括：位于所述第一器件区基底上的第一栅介质层；位于所述第一栅介质层上的第一功函数层；位于所述第一功函数层上的第一栅极；所述第二栅极结构包括：位于所述第二器件区基底上的第二栅介质层；位于所述第二栅介质层上的第二功函数层；位于所述第二功函数层上的第二栅极；所述第一功函数层与第二功函数层的类型相同；所述测试栅极结构还包括：位于所述导热栅介质层上的测试功函数层，测试功函数层与所述第一功函数层和第二功函数层的类型不同。
可选的，所述第一器件为NMOS晶体管，所述第二器件为NMOS晶体管；所述第一功函数层和第二功函数层的材料为钛铝合金；所述测试功函数层的材料为氮化钛或氮氧化钛。
可选的，所述第一器件和第二器件的阈值电压在0.1V～0.4V的范围内；所述第三器件的阈值电压在0.8V～1.5V的范围内。
相应的，本发明还提供一种半导体结构的检测方法，包括：提供半导体结构，所述半导体结构包括：基底，所述基底包括邻近的器件区和测试区；位于所述器件区的半导体器件；位于所述测试区基底表面的测试栅极结构，所述测试栅极结构包括：位于所述测试区基底表面的导热栅介质层；位于所述导热栅介质层上的测试栅极，所述测试栅极包括相对的第一端部和第二端部；使所述半导体器件工作；对所述测试栅极第一端部和第二端部施加不同的电平；检测所述测试栅极的电阻率；通过测试栅极的电阻率，获取测试栅极的温度。
可选的，所述器件区还包括分别位于测试区两侧的第一器件区和第二器件区；所述半导体器件包括：位于所述第一器件区的第一器件；位于所述第二器件区的第二器件；所述第一器件包括：位于所述第一器件区基底上的第一栅极结构；位于所述第一栅极结构和测试栅极结构之间基底中的第一源区；所述第二器件包括：位于所述第二器件区基底上的第二栅极结构；位于所述第二栅极结构和测试栅极结构之间基底中的第二源区；所述第一源区、第二源区和测试栅极结构形成第三器件；对所述测试栅极的第一端部和第二端部施加不同的电平的步骤中，使测试栅极第一端部与第一源区和第二源区的电势差均小于第三器件的阈值电压；使测试栅极第二端部与第一源区和第二源区的电势差均小于第三器件的阈值电压。
可选的，对所述测试栅极第一端部和第二端部施加不同的电平的步骤中，使测试栅极第一端部与第一源区和第二源区的电势差均小于0.8V；使测试栅极第二端部与第一源区和第二源区的电势差均小于0.8V。
可选的，所述第一源区所加电平为0.65V～1V；所述第二源区所加电平为0.65V～1V；所述测试栅极第一端与第二端之间所加电势差为0.65V～1V。
可选的，使所述半导体器件正常工作的步骤包括：使所述第一源区和第二源区接相同的电平。
可选的，检测所述测试栅极的电阻率的步骤包括：检测测试栅极第一端部和第二端部之间的电势差；检测通过所述测试栅极的电流。
此外，本发明还提供一种半导体结构的形成方法，包括：形成基底，所述基底包括邻近的器件区和测试区；在所述器件区形成半导体器件；在所述测试区基底表面形成测试栅极结构，形成所述测试栅极结构的步骤包括：在所述测试区基底表面形成导热栅介质层；在所述导热栅介质层上形成测试栅极。
可选的，所述测试栅极的材料为金属。
可选的，所述导热栅介质层的材料为高k介质材料。
可选的，所述器件区包括分别位于测试区两侧的第一器件区和第二器件区；所述半导体器件包括：位于所述第一器件区的第一器件和位于第二器件区的第二器件；所述第一器件包括第一功函数层，所述第二器件包括第二功函数层；所述测试栅结构还包括：位于所述导热栅介质层上的测试功函数层；所述第一功函数层与第二功函数层的类型相同；所述测试功函数层与第一功函数层和第二功函数层的类型不同。
可选的，形成所述半导体器件和形成所述测试栅极结构的步骤包括：在所述基底表面形成栅介质层；在所述栅介质层上形成初始功函数材料层；去除测试区栅介质层上的初始功函数材料层，保留第一器件区和第二器件区栅介质层上的初始功函数材料层，形成初始功函数层；在测试区栅介质层和所述初始功函数层上形成测试功函数材料层；去除所述初始功函数层上的测试功函数材料层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构中，所述半导体结构包括位于测试区基底上的测试栅极结构，所述测试区邻近所述器件区。所述半导体器件在工作时，会产生热量，半导体器件产生的热量会传递到所述测试区基底，进一步传递到测试栅极结构。所述测试栅极结构包括导热栅介质层和测试栅极结构，所述导热栅介质层为导热材料，从而所述半导体器件产生的热量能够传递到测试栅极，使测试栅极的温度升高。测试栅极的电阻率会随着测试栅极温度的变化而变化。此外，当热传递达到平衡状态时，测试栅极的温度与所述器件区半导体器件的温度相等。从而可以通过测量测试栅极结构的电阻率得出测试栅极的温度，进而得出半导体器件的温度，实现对半导体器件热效应的检测。对半导体器件热效应的检测能够对半导体器件进行监控，防止温度过高使半导体器件性能不稳定。
本发明的半导体结构的检测方法中，能够通过对所述测试栅极的第一端部和第二端部施加不同的电压，使所述测试栅极内产生电流，从而对测试栅极的电阻率进行测量，进而可以通过测量测试栅极结构的电阻率得出测试栅极的温度，进而得出半导体器件的温度，实现对半导体器件热效应的检测，防止温度过高使半导体器件性能不稳定。
本发明的半导体结构的形成方法中，在所述测试区基底表面形成测试栅极结构，所述测试栅极结构包括导热栅介质层和测试栅极。所述半导体器件在正常工作时，会产生热量，半导体器件产生的热量会传递到所述测试栅极。所述测试栅极的电阻率随温度的变化而变化，可以通过测量所述测试栅极的电阻率，得到测试栅极的温度，进而得出半导体器件的温度，实现对半导体器件热效应的检测，防止温度过高使半导体器件性能不稳定。
附图说明
图1和图2本发明半导体结构一实施例的结构示意图；
图3至图7是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
现有的半导体结构存在诸多问题，例如：半导体器件在工作时容易产生性能不稳定的问题。
现结合一种半导体结构，分析所述半导体结构的热效应难以检测的原因：
所述半导体结构由多个FinFET形成。FinFET的沟道凸出衬底表面，形成鳍部。3D架构的所述FinFET的鳍部宽度很小，产生的热量很难扩散。然而FinFET之间没有对FinFET温度进行检测的结构，因此，很难对半导体结构的热效应进行检控，因此，容易使半导体器件性能不稳定。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：
基底，所述基底包括邻近的器件区和测试区；位于所述器件区的半导体器件；位于所述测试区基底表面的测试栅极结构，所述测试栅极结构包括：位于所述测试区基底表面的导热栅介质层，所述导热栅介质层为导热材料；位于所述导热栅介质层上的测试栅极，所述测试栅极为导体。
其中，所述半导体结构包括位于测试区基底上的测试栅极结构，所述测试区邻近所述器件区。所述半导体器件在工作时，会产生热量，半导体器件产生的热量会传递到所述测试区基底，进一步传递到测试栅极结构。所述测试栅极结构包括导热栅介质层和测试栅极结构，所述导热栅介质层为导热材料，从而所述半导体器件产生的热量能够传递到测试栅极，使测试栅极的温度升高。测试栅极的电阻率会随着测试栅极温度的变化而变化。此外，当热传递达到平衡状态时，测试栅极的温度与所述器件区半导体器件的温度相等。从而可以通过测量测试栅极结构的电阻率得出测试栅极的温度，进而得出半导体器件的温度，实现对半导体器件热效应的检测。对半导体器件热效应的检测能够对半导体器件进行监控，防止温度过高使半导体器件性能不稳定。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1和图2是本发明半导体结构的结构示意图，图2是图1的俯视图，图1是图2沿1-1’方向的剖面结构示意图。
所述半导体结构包括：基底，所述基底包括邻近的器件区和测试区A；位于所述器件区的半导体器件；位于所述测试区A基底表面的测试栅极结构，所述测试栅极结构包括：位于所述测试区A基底表面的导热栅介质层110，；位于所述导热栅介质层110上的测试栅极130。
需要说明的是，FinFET的沟道凸出衬底表面，形成鳍部。3D架构的FinFET的鳍部宽度很小，产生的热量很难扩散，容易使FinFET的温度升高，增加FinFET内晶格震动，从而引起FinFET性能的不稳定性。因此，本实施例以检测FinFET产生的热效应为例进行说明。但是，本发明的半导体结构还可以用于检测平面晶体管的热效应。
以下结合附图1和2对本发明的半导体结构做详细说明。
本实施例中，所述基底包括：衬底101；位于衬底101上的多个鳍部102，所述鳍部102用于形成晶体管沟道；位于所述衬底101表面的隔离结构103，所述隔离结构103覆盖所述鳍部102部分侧壁，所述隔离结构102用于实现相邻鳍部102之间的电绝缘。在其他实施例中，所述基底还可以包括：位于所述衬底表面的氧化层。
本实施例中，多个鳍部102平行排列。
本实施例中，所述衬底101和所述鳍部102的材料相同。具体的，所述衬底和所述鳍部的材料为硅。
本实施例中，所述隔离结构103的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅。
本实施例中，所述器件区包括分别位于测试区A两侧的第一器件区B1和第二器件区B2。在其他实施例中，所述器件区还可以只包括位于所述测试区一侧的第一器件区或第二器件区。
本实施例中，所述半导体器件包括：位于所述第一器件区B1的第一器件和位于第二器件区B2的第二器件。
本实施例中。所述第一器件和第二器件相同。在其他实施例中，所述第一器件和第二器件还可以不相同。
本实施例中，所述第一器件和第二器件均为MOS管，且均为NMOS晶体管。在其他实施例中，所述第一器件和第二器件还可以为PMOS晶体管或二极管。
本实施例中，所述第一器件包括：位于基底表面的第一栅极结构；位于所述第一栅极结构邻近所述测试区A的第一源区141；位于所述第一栅极结构远离所述第一源区141一侧的第一漏区151。
本实施例中，所述第一器件为NMOS晶体管，所述第一源区141和第一漏区151中具有N型掺杂离子。具体的，所述N掺杂离子为磷离子。在其他实施例中，所述第一器件也可以为PMOS管，所述第一源区和第一漏区的掺杂离子为B离子。
本实施例中，为减小沟道漏电流，所述第一源区141和第一漏区151为外延的硅锗层。在其他实施例中，所述第一源区和第一漏区还可以为位于基底内的硅层。
本实施例中，所述第一栅极结构包括：位于鳍部102表面的第一栅介质层111；位于所述第一栅介质层上的第一栅极131。
所述第一栅介质层111用于实现第一栅极131与鳍部102之间的电绝缘，减少漏电。所述第一栅极131用于控制第一栅极131下方的沟道。
本实施例中，所述第一栅极结构横跨多个所述鳍部102，形成沿垂直于鳍部102排列的多个第一晶体管。
本实施例中，所述第一栅介质层111的材料为高k介质材料，高k介质材料的介电常数大于3.9，能够提高晶体管的集成度。具体的，第一栅介质层111的材料为氮化钛或氮化钽。
本实施例中，所述第一栅极131为金属栅极，具体的，所述第一栅极131的材料为铜。
需要说明的是，本实施例中，为了控制所述第一器件的阈值电压，所述第一栅极结构还包括：位于第一栅介质层111表面的第一功函数层121。
本实施例中，所述第一器件为NMOS晶体管，所述第一功函数层121为N型功函数层。具体的，所述第一功函数层121的材料为钛铝合金。
本实施例中，所述第一器件的阈值电压在0.1V～0.4V的范围内。
所述第二器件包括：位于基底表面的第二栅极结构；位于所述第二栅极结构邻近所述测试区A的第二源区142；位于所述第二栅极结构远离所述第二源区142一侧的第二漏区152。
本实施例中，所述第二栅极结构横跨多个所述鳍部102，形成沿垂直于鳍部102排列的多个第二晶体管。
本实施例中，所述第二器件为NMOS晶体管，所述第二源区142和第二漏区152中具有N型掺杂离子。具体的，所述N掺杂离子为磷离子。其他实施例中，所述第二器件还可以为PMOS管，所述第二源区和第二漏区的掺杂离子为硼离子。
本实施例中，所述第一器件和第二器件为NMOS晶体管，为减小沟道漏电流，所述第二源区142和第二漏区152为外延的硅锗层。在其他实施例中，所述第一器件和第二器件为PMOS晶体管，所述第二源区和第二漏区可以为外延的碳硅层；此外，所述第二源区和第二漏区还可以为位于基底内的硅层。
需要说明的是，晶体管源区是晶体管工作时产生热量的热源，因此，本实施例中，所述测试区A位于所述第一源区141和第二源区151之间。
本实施例中，所述第二栅极结构包括：位于鳍部102表面的第二栅介质层112；位于所述第二栅介质层112上的第二栅极132。
所述第二栅介质层112用于实现第二栅极132与鳍部102之间的电绝缘，减少漏电。所述第二栅极132用于控制第二栅极132下方的沟道。
本实施例中，所述第二栅介质层112的材料为高k介质材料，高k介质材料的介电常数大于3.9，能够提高晶体管的集成度。具体的，第二栅介质层112的材料为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。在其他实施例中，所述第二栅介质层的材料还可以为氧化硅。
本实施例中，所述第二栅极132为金属栅极，具体的，所述第二栅极132的材料为铜、钨、铝或银。
需要说明的是，本实施例中，为了控制所述第二器件的阈值电压，所述第二栅极结构还包括：位于第二栅介质层112表面的第二功函数层122。
本实施例中，所述第二器件为NMOS晶体管，所述第二功函数层122为N型功函数层。具体的，所述第二功函数层122的材料为钛铝合金。
本实施例中，所述第二器件的阈值电压在0.1V～0.4V的范围内。
本实施例中，所述测试栅极结构包括：位于所述测试区A基底表面的导热栅介质层110；位于所述导热栅介质层110上的测试栅极130。
所述导热栅介质层110用于实现所述测试栅极130与鳍部102之间的电绝缘，防止所述测试栅极130与鳍部102之间形成导电通路，提高检测的精确度。
所述测试栅极110用于对所述半导体器件的热效应进行测量。
本实施例中，所述导热栅介质层110的材料与第一栅介质层111和第二栅介质层112的材料相同。所述导热栅介质层110的材料为高k介质材料。具体的，所述热栅介质层110的材料为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。高k介质材料具有优良的导热性能，对半导体器件的损耗小，能够使所述测试栅极130与半导体器件的温度更接近，从而使测试更精确。此外，与第一栅介质层111和第二栅介质层112具有相同材料的导热栅介质层110能够与形成第一栅介质层111和第二栅介质层112的制程匹配，从而简化制备工艺。在其他实施例中，所述导热栅介质层的材料还可以为氧化硅。
本实施例中，所述测试栅极110的材料与第一栅极131和第二栅极132的材料相同，所述测试栅极110为金属栅极。金属栅极具有很好的导电和导热性能，且金属栅极的电阻率与温度变化的规律比较简单，有利于进行测量和温度计算，此外，还能够与形成第一栅极131和第二栅极132的制程匹配，从而简化制备工艺。具体的，所述测试栅极110的材料为铜。
需要说明的是，本实施例中，所述测试栅极130的电阻率随温度的升高而增加，因此，可以通过测量所述测试栅极130的电阻率得到测试栅极130的温度，从而得到所述半导体器件的温度。
还需要说明的是，本实施例中，所述测试栅极结构130位于第一源区141和第二源区142之间，因此，所述第一源区141、第二源区142和所述测试栅极结构130形成第三器件。所述第三器件是由第一器件的第一源区141和第二器件的第二源区142形成的，因此，所述第三器件的类型与第一器件和第二器件相同，具体的，所述第三器件为NMOS管。
当在所述测试栅极结构130上施加电压时，容易导致所述测试栅极130下方鳍部102中的沟道导通，影响所述半导体器件的正常工作。因此，为使所述第三器件不容易导通，则需要提高第三器件的阈值电压。
具体的，本实施例中，所述第三器件的阈值电压在0.8V～1.5V的范围内。
本实施例中，为提高所述第三器件的阈值电压，所述测试栅极结构还包括：位于所述导热栅介质层110上的测试功函数层120，所述测试功函数层120的类型与所述第一功函数层121和第二功函数层122的类型不同。与所述第一功函数层121和第二功函数层122不同类型的测试功函数层120能够提高第三器件的阈值电压，降低所述第三器件导通的几率，从而提高测试结果的精确度。
本实施例中，所述第一功函数层121和第二功函数层122为N型功函数层，所述测试功函数层120为P型功函数层。具体的，所述测试功函数层120的材料为氮化钛，氮化钛具有优良的导热性，能够提高测试的精确度。
综上，本发明的半导体结构中，所述半导体结构包括位于测试区基底上的测试栅极结构，所述测试区邻近所述器件区。所述半导体器件在工作时，会产生热量，半导体器件产生的热量会传递到所述测试区基底，进一步传递到测试栅极结构。所述测试栅极结构包括导热栅介质层和测试栅极结构，所述导热栅介质层为导热材料，从而所述半导体器件产生的热量能够传递到测试栅极，使测试栅极的温度升高。测试栅极的电阻率会随着测试栅极温度的变化而变化。此外，当热传递达到平衡状态时，测试栅极的温度与所述器件区半导体器件的温度相等。从而可以通过测量测试栅极结构的电阻率得出测试栅极的温度，进而得出半导体器件的温度，实现对半导体器件热效应的检测。对半导体器件热效应的检测能够对半导体器件进行监控，防止温度过高使半导体器件性能不稳定。
相应的，本发明还提供一种半导体结构的检测方法的实施例，包括：
步骤S1，提供上述实施例所述的半导体结构，所述半导体结构包括：基底，所述基底包括邻近的器件区和测试区；位于所述器件区的半导体器件；位于所述测试区基底表面的测试栅极结构，所述测试栅极结构包括：位于所述测试区基底表面的导热栅介质层；位于所述导热栅介质层上的测试栅极，所述测试栅极包括相对的第一端部和第二端部；
步骤S2，使所述半导体器件工作；
步骤S3，对所述测试栅极的第一端部和第二端部施加不同的电平；
步骤S4，检测所述测试栅极的电阻率；
步骤S5，通过测试栅极的电阻率，获取测试栅极的温度。
本实施例中，所述半导体结构与上一实施例的半导体结构相同，在此不多做赘述。
以下结合附图对所述检测方法做详细说明。
请继续参考图2，执行步骤S1，提供上述实施例所述的半导体结构，所述半导体结构包括：基底，所述基底包括邻近的器件区和测试区；位于所述器件区的半导体器件；位于所述测试区基底表面的测试栅极结构，所述测试栅极结构包括：位于所述测试区基底表面的导热栅介质层；位于所述导热栅介质层上的测试栅极130，所述测试栅极130包括相对的第一端部1和第二端部2。
所述第一端部1和第二端部2用于接不同的电平，从而使所述测试栅极130中产生电流。本实施例中，所述第一端部1和第二端部2的连线垂直于所述鳍部102。
本实施例中，所述器件区还包括分别位于测试区两侧的第一器件区和第二器件区；所述半导体器件包括：位于所述第一器件区的第一器件；位于所述第二器件区的第二器件；所述第一器件包括：位于所述第一器件区基底上的第一栅极结构；位于所述第一栅极结构和测试栅极结构之间基底中的第一源区141；所述第二器件包括：位于所述第二器件区基底上的第二栅极结构；位于所述第二栅极结构和测试栅极结构之间基底中的第二源区142；所述第一源区141、第二源区142和测试栅极结构形成第三器件。
本实施例中，所述第一器件还包括位于所述第一栅极结构远离第一源区141一侧基底中的第一漏区151；所述第二器件还包括位于所述第二栅极结构远离第二源区142一侧基底中的第二漏区152。
本实施例中，所述半导体器件包括分别位于所述测试栅极130两侧的第一器件和第二器件。且所述第一器件和第二器件均为N型半导体。
执行步骤S2，使所述半导体器件工作。本实施例中，所述第一器件和第二器件相同，因此所述第一器件和第二器件所接电压相同。在其他实施中，所述第一器件和第二器件还可以根据应用的需要接不同的电压。
具体的，所述第一栅极131与所述第二栅极132相连，接相同栅极电压Vg；所述第一源区141和第二源区142相连，接相同的源极电压Vs；所述第一漏区151和第二漏区152相连，接相同漏极电压Vd。
需要说明的是，使所述第一源区141和第二源区142电压相同，即使在所述测试栅极下方沟道开启的情况下，也可以使测试栅极下方不产生电流，从而不容易对所述半导体器件产生影响，同时不容易影响测试结果。
为了使第一晶体管和第二晶体管导通，则第一栅极131与第一源区141之间以及第二栅极132和第二源区142之间的电势差大于阈值电压。本实施例中，所述第一器件和第二器件的阈值电压在0.1V～0.4V的范围内。所述第一栅极131与第一源区141之间以及第二栅极132和第二源区142之间的电势差在0.5V～0.8V的范围内。
具体的，所述第一源区141和所述第二源区142所加的源极电压Vs为0.65V～1V。
本实施例中，所述第一栅极131和第二栅极132所加电压相同，具体的，所述第一栅极131和第二栅极132所加栅极电压Vg为1.1V～1.4V。
执行步骤S3，对所述测试栅极130第一端部1和第二端部2施加不同的电平。
本实施例中，所述第一源区141、第二源区142和所述测试栅极130构成第三晶体管。所述第三晶体管的阈值电压在0.8V～1.5V的范围内。
需要说明的是，如果所述测试栅极130与所述第一源区141或第二源区142的电势差过大，容易使所述测试栅极130下方的沟道开启，从而容易影响所述第一器件和第二器件的正常工作。因此，所述测试栅极130与所述第一源区141或第二源区142的电势差必须小于所述第三器件的阈值电压；如果所述测试栅极130与所述第一源区141或第二源区142的电势差过小，所述测试结构中的电流过小，容易降低测试精度。
因此，本实施例中，使测试栅极130第一端部1与第一源区141和第二源区142的电势差均小于第三器件的阈值电压，且使测试栅极130第二端部2与第一源区141和第二源区142的电势差均小于第三器件的阈值电压。具体的，使测试栅极130第一端部1与第一源区141和第二源区142的电势差均小于0.8V，且使测试栅极130第二端部2与第一源区141和第二源区142的电势差均小于0.8V。
具体的，本实施例中，所述第一端部2用于接第一电平V1，所述第二端部2用于第二电平V2，所述第一电平V1大于第二电平V2。具体的，所述第一电平V1与所述第一源区141和第二源区142的电势差在0.4V～0.8V的范围内。所述第二电平V2与第一源区141和第二源区的电势差小于0.8V。
本实施例中，所述测试栅极的第一端部1所加第一电平V1与第二端部2所加第二电平V2之差为0.65V～1V；具体的，所述第一电平V1为0.85～1.2V；所述第二电平V2为0.2V～0.6V。
需要说明的是，本实施例中，所述测试栅极130为金属栅极。金属的电阻率随温度的升高而降低，因此可以通过测量所述金属栅极130的电阻率得到所述测试栅极130的温度值，从而可以得到所述半导体器件的温度。
执行步骤S4，检测所述测试栅极130的电阻率。
本实施例中，检测所述测试栅极130电阻率的步骤包括：检测测试栅极130的第一端部1和第二端部2之间的电势差；检测通过所述测试栅极130的电流；通过计算得到所述测试栅极130的电阻率。
步骤S5，通过测试栅极130的电阻率，获取测试栅极130的温度。
本实施例中，所述测试栅极130的电阻率随温度的升高而增加，因此，可以通过测量所述测试栅极130的电阻率，根据测试栅极130的电阻率与温度的关系，能够得到测试栅极130的温度，从而能够得到所述半导体器件的温度。
综上，本发明的半导体结构的检测方法中，能够通过对所述测试栅极第一端部和第二端部施加不同的电压，使所述测试栅极内产生电流，从而对测试栅极的电阻率进行测量，进而可以通过测量测试栅极结构的电阻率得出测试栅极的温度，进而得出半导体器件的温度，实现对半导体器件热效应的检测，防止温度过高使半导体器件性能不稳定。
图3至图7是本发明半导体结构形成方法一实施例的结构示意图。
所述半导体结构的形成方法，包括：形成基底，所述基底包括邻近的器件区和测试区M；在所述器件区形成半导体器件；在所述测试区M基底表面形成测试栅极结构，形成所述测试栅极结构的步骤包括：在所述测试区M基底表面形成导热栅介质层；在所述导热栅介质层上形成测试栅极。
以下结合附图对所述半导体结构的形成方法做详细说明。
本实施例中，以所述半导体器件为FinFET为例，对本发明的半导体结构的形成方法做详细说明。在其他本发明的半导体结构形成方法还可以用于平面晶体管中。
请参考图3，形成基底，所述基底包括邻近的器件区和测试区M。
本实施例中，形成基底的步骤包括：提供初始衬底；图形化所述初始衬底，形成衬底201和位于衬底上的多个鳍部202，所述鳍部202用于形成晶体管沟道；在所述衬底201上形成隔离结构203，所述隔离结构203覆盖所述鳍部202部分表面。
本实施例中，所述衬底201和所述鳍部202的材料相同。具体的，所述衬底和所述鳍部的材料为硅。
本实施例中，所述隔离结构203的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅。
后续在所述器件区形成半导体器件，并在所述测试区基底表面形成测试栅极结构。
本实施例中，所述器件区包括分别位于测试区M两侧的第一器件区N1和第二器件区N2。
本实施例中，所述半导体器件包括：位于第一器件区N1的第一器件和位于第二器件区N2的第二器件。
本实施例中。所述第一器件和第二器件相同。在其他实施例中，所述第一器件和第二器件还可以不相同。
本实施例中，所述第一器件和第二器件均为MOS管，且均为NMOS晶体管。在其他实施例中，所述第一器件和第二器件还可以为PMOS晶体管或二极管。
本实施例中，所述第一器件包括第一栅极结构；所述第二器件包括第二栅极结构。
本实施例中，所述测试栅极结构与所述第一栅极结构和第二栅极结构在同一工艺中形成。
具体的，本实施例中，形成所述半导体器件和所述测试栅极结构的步骤如图4和图5所示。
请参考图4，在所述第一器件区N1基底表面形成第一伪栅结构331，在第二器件区基底表面形成第二伪栅结构332，在测试区基底表面形成第三伪栅结构332。
所述第一伪栅结构331包括位于所述基底表面的第一伪栅介质层和位于所述第一栅介质层表面的第一伪栅极；所述第二伪栅结构332包括位于所述基底表面的第二伪栅介质层和位于所述第二伪栅介质层表面的第二伪栅极；所述第三伪栅结构330包括位于所述基底表面的第三伪栅介质层和位于所述第三伪栅介质层表面的第三伪栅极。
继续参考图4，在所述第一伪栅结构331两侧基底中形成第一源区241和第一漏区251，在所述第二伪栅结构332两侧基底中形成第二源区242和第二漏区252。
本实施例中，所述第一源区241、第一漏区251、第二源区242和第二漏区252的形成方法包括：在所述第一伪栅结构331和第二伪栅结构332两侧的基底中形成凹槽；通过外延生长工艺在所述凹槽中形成所述第一源区241、第一漏区251、第二源区242和第二漏区252，并在外延生长的过程中进行原位掺杂。
本实施例中，所述第一器件和第二器件为NMOS晶体管，所述第一源区241、第一漏区251、第二源区242和第二漏区252的材料为硅锗晶体。在其它实施例中，所述第一器件和第二器件为PMOS晶体管，所述第一源区、第一漏区、第二源区和第二漏区可以为碳硅层。所述第一源区、第一漏区、第二源区和第二漏区还可以为位于所述基底中的硅层。
本实施例中，所述第一器件和第二器件NMOS晶体管，所述第一源区241、第一漏区251、第二源区242和第二漏区252中的掺杂离子为磷。在其他实施例中，所述第一器件和第二器件为PMOS晶体管，所述第一源区、第一漏区、第二源区和第二漏区的掺杂离子还可以为硼。
请参考图5，在所述基底上形成介质层250。
继续参考图5，去除所述第一伪栅结构331、第二伪栅结构332和第三伪栅结构330，形成凹槽251。
继续参考图5，在所述凹槽251表面形成栅介质层213。
所述第一器件区N1鳍部201表面的栅介质层213后续用于形成第一栅介质层；所述第二器件区N2鳍部201表面的栅介质层213后续用于形成第二栅介质层；所述测试区M鳍部201表面的栅介质层213后续用于形成导热栅介质层。
本实施例中，所述栅介质层213的材料为高k介质材料，高k介质材料的介电常数大于3.9，能够提供晶体管的集成度。具体的，栅介质层213的材料为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。在其他实施例中，所述栅介质层的材料还可以为氧化硅。
本实施例中，通过化学气相沉积工艺形成所述栅介质层213。
本实施例中，形成所述栅介质层213之后，还包括在所述器件区栅介质层213表面形成初始功函数层223；在所述测试区M栅介质层213表面形成初始测试功函数层223。
具体的，本实施例中，形成所述初始功函数层223的步骤包括：在所述栅介质层213表面形成初始功函数材料层；去除测试区M栅介质层213表面的初始功函数材料层，形成初始功函数层。
本实施例中，形成所述初始测试功函数层223的步骤包括：在所述初始功函数层223表面和测试区M栅介质层213表面形成测试功函数材料层；刻蚀去除器件区栅介质层213表面的测试功函数材料层，形成初始测试功函数层。
本实施例中，通过化学气相沉积工艺形成所述初始功函数材料层和所述测试功函数材料层。
本实施例中，所述器件区用于形成NMOS晶体管，所述初始功函数层223为N型功函数层，所述初始功函数层223的材料为钛铝合金。
本实施例中，所述初始测试功函数层224为P型功函数层，所述初始测试功函数层224的材料为氮化钛。在其他实施中，所述初始测试功函数层的材料为氮化钽。
请参考图6，在第一器件区N1所述凹槽251(如图6所示)中形成第一栅极231，在所述第二器件区N2凹槽251中形成第二栅极232，在所述测试区M凹槽251中形成测试栅极230。
所述测试栅极110用于对所述半导体器件的热效应进行测量。
所述测试栅极110的材料与第一栅极131和第二栅极132的材料相同为金属栅极。金属栅极具有很好地导电和导热性能，且金属栅极的电阻率与温度变化的规律简单，有利于进行测量和计算温度，此外，还能够与形成所述第一栅极131和第二栅极132的制程匹配，从而简化制备工艺。具体的，所述测试栅极110的材料为铜。
具体的，所述第一栅极231、第二栅极232和测试栅极230的材料为铜。
本实施例中，形成所述第一栅极231、第二栅极232和测试栅极230的步骤包括：在所述凹槽251内和所述初始功函数层223和所述初始测试功函数层224上形成金属层。
请参考图7，去除所述介质层250上的金属层，形成所述第一栅极231、第二栅极232和测试栅极230。
本实施例中，通过化学机械抛光去除所述介质层250上的金属层。
本实施例中，所述测试栅极230、第一源区241、第二源区242形成第三器件。所述第一器件和所述第二器件均为NMOS晶体管，则所述第三器件也为NMOS晶体管。
本实施例中，去除所述介质层250上的金属层的步骤还包括：去除所述介质层250上的初始功函数层223，形成第一功函数层和第二功函数层；去除所述介质层250上的初始测试功函数层224，形成测试功函数层；去除所述介质层250表面的栅介质层213，形成第一栅介质层、第二栅介质层和导热栅介质层。
本实施例中，所述测试功函数层的类型与所述第一功函数层和第二功函数层的类型不同。具体的，所述第一功函层和第二功函数层为N型功函数层，所述测试功函数层为P型功函数层。与所述第一功函数层和第二功函数层具有不同类型的测试功函数层能够增加所述第三晶体管的阈值电压，降低第三晶体管导通的几率，从而增加测试的精确度。
综上，本发明的半导体结构的形成方法中，在所述测试区基底表面形成测试栅极结构，所述测试栅极结构包括导热栅介质层和测试栅极。所述半导体器件在正常工作时，会产生热量，半导体器件产生的热量会传递到所述测试栅极。所述测试栅极的电阻率随温度的变化而变化，可以通过测量所述测试栅极的电阻率，得到测试栅极的温度，进而得出半导体器件的温度，实现对半导体器件热效应的检测，防止温度过高使半导体器件性能不稳定。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括邻近的器件区和测试区；
位于所述器件区的半导体器件，所述器件区包括分别位于测试区两侧的第一器件区和第二器件区；所述半导体器件包括：位于所述第一器件区的第一器件；位于所述第二器件区的第二器件；
所述第一器件包括：位于所述第一器件区基底上的第一栅极结构；位于所述第一栅极结构和测试栅极结构之间基底中的第一源区，其中，所述第一栅极结构包括：位于所述第一器件区基底上的第一栅介质层；位于所述第一栅介质层上的第一功函数层；位于所述第一功函数层上的第一栅极；
所述第二器件包括：位于所述第二器件区基底上的第二栅极结构；位于所述第二栅极结构和测试栅极结构之间基底中的第二源区，其中，所述第二栅极结构包括：位于所述第二器件区基底上的第二栅介质层；位于所述第二栅介质层上的第二功函数层；位于所述第二功函数层上的第二栅极；
位于所述测试区基底表面的测试栅极结构，所述测试栅极结构包括：位于所述测试区基底表面的导热栅介质层；位于所述导热栅介质层上的测试功函数层，位于所述测试功函数层上的测试栅极；
所述第一源区、第二源区和测试栅极结构形成第三器件；
所述第一功函数层与第二功函数层的类型相同，所述测试功函数层与所述第一功函数层和第二功函数层的类型不同。
2.如权利要求1所述的半导体结构，其特征在于，所述导热栅介质层的材料为高k介质材料。
3.如权利要求2所述的半导体结构，其特征在于，所述导热栅介质层的材料为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
4.如权利要求1所述的半导体结构，其特征在于，所述测试栅极为金属栅极。
5.如权利要求1所述的半导体结构，其特征在于，所述第一器件为NMOS晶体管，所述第二器件为NMOS晶体管；
所述第一功函数层和第二功函数层的材料为钛铝合金；
所述测试功函数层的材料为氮化钛或氮氧化钛。
6.如权利要求1所述的半导体结构，其特征在于，所述第一器件和第二器件的阈值电压在0.1V～0.4V的范围内；
所述第三器件的阈值电压在0.8V～1.5V的范围内。
7.一种半导体结构的检测方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：
基底，所述基底包括邻近的器件区和测试区；
位于所述器件区的半导体器件，其中，所述器件区包括分别位于测试区两侧的第一器件区和第二器件区；
所述半导体器件包括：位于所述第一器件区的第一器件；位于所述第二器件区的第二器件；
所述第一器件包括：位于所述第一器件区基底上的第一栅极结构；位于所述第一栅极结构和测试栅极结构之间基底中的第一源区，其中，所述第一栅极结构包括：位于所述第一器件区基底上的第一栅介质层；位于所述第一栅介质层上的第一功函数层；位于所述第一功函数层上的第一栅极；
所述第二器件包括：位于所述第二器件区基底上的第二栅极结构；位于所述第二栅极结构和测试栅极结构之间基底中的第二源区，其中，所述第二栅极结构包括：位于所述第二器件区基底上的第二栅介质层；位于所述第二栅介质层上的第二功函数层；位于所述第二功函数层上的第二栅极；
所述第一源区、第二源区和测试栅极结构形成第三器件；
所述第一功函数层与第二功函数层的类型相同，所述测试功函数层与所述第一功函数层和第二功函数层的类型不同；
位于所述测试区基底表面的测试栅极结构，所述测试栅极结构包括：位于所述测试区基底表面的导热栅介质层；位于所述导热栅介质层上的测试栅极，所述测试栅极包括相对的第一端部和第二端部；
使所述半导体器件工作；
对所述测试栅极第一端部和第二端部施加不同的电平，使测试栅极第一端部与第一源区和第二源区的电势差均小于第三器件的阈值电压；
使测试栅极第二端部与第一源区和第二源区的电势差均小于第三器件的阈值电压；使测试栅极第二端部与第一源区和第二源区的电势差均小于第三器件的阈值电压；
检测所述测试栅极的电阻率；
通过测试栅极的电阻率，获取测试栅极的温度。
8.如权利要求7所述的半导体结构的检测方法，其特征在于，对所述测试栅极第一端部和第二端部施加不同的电平的步骤中，使测试栅极第一端部与第一源区和第二源区的电势差均小于0.8V；使测试栅极第二端部与第一源区和第二源区的电势差均小于0.8V。
9.如权利要求7所述的半导体结构的检测方法，其特征在于，所述第一源区所加电平为0.65V～1V；所述第二源区所加电平为0.65V～1V；
所述测试栅极第一端与第二端之间所加电势差为0.65V～1V。
10.如权利要求7所述的半导体结构的检测方法，其特征在于，使所述半导体器件正常工作的步骤包括：使所述第一源区和第二源区接相同的电平。
11.如权利要求7所述的半导体结构的检测方法，其特征在于，检测所述测试栅极的电阻率的步骤包括：检测测试栅极第一端部和第二端部之间的电势差；检测通过所述测试栅极的电流。
12.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括邻近的器件区和测试区；
在所述器件区形成半导体器件，所述器件区包括分别位于测试区两侧的第一器件区和第二器件区；所述半导体器件包括：位于所述第一器件区的第一器件和位于第二器件区的第二器件；所述第一器件包括第一功函数层，所述第二器件包括第二功函数层；
在所述测试区基底表面形成测试栅极结构，形成所述测试栅极结构的步骤包括：在所述测试区基底表面形成导热栅介质层；在所述导热栅介质层上形成测试功函数层，在所述测试功函数层上形成测试栅极；
所述第一功函数层与第二功函数层的类型相同；所述测试功函数层与第一功函数层和第二功函数层的类型不同。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述测试栅极的材料为金属。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述导热栅介质层的材料为高k介质材料。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述半导体器件和形成所述测试栅极结构的步骤包括：
在所述基底表面形成栅介质层；
在所述栅介质层上形成初始功函数材料层；
去除测试区栅介质层上的初始功函数材料层，保留第一器件区和第二器件区栅介质层上的初始功函数材料层，形成初始功函数层；
在测试区栅介质层和所述初始功函数层上形成测试功函数材料层；
去除所述初始功函数层上的测试功函数材料层。
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