JP5489992B2 - 電界効果トランジスタ・デバイスの製造方法 - Google Patents

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Description

本発明は、集積回路に関し、特に、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスおよびその製造方法に関する。
その高速スイッチング時間および大電流密度のためには、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスは望ましいデバイス・アーキテクチャである。その基本的形において、ＦｉｎＦＥＴデバイスはソースと、ドレインと、このソースおよびドレインの間の１つまたはそれ以上のフィン状のチャネルとを含む。そのフィン(１つまたは複数)上のゲート電極はソースおよびドレイン間の電子の流れを調整する。
しかし、ＦｉｎＦＥＴデバイスのアーキテクチャは、顕著な製造上の問題を提起する。例えば、デバイスの構造体サイズがますます小さくなってゆく時(現行の技術に比例して)、正確にかつむら無くソースおよびドレインにコンタクトを形成することは問題となる。ＦｉｎＦＥＴの先行する幾つかの実物はシングル・フィン、絶縁されたデバイス、あるいは大幅に緩やかなピッチで作られたデバイスの上にあった。これらの構造体は、ソースおよびドレインにコンタクトを形成するという問題を回避することを可能にする。
フィンとコンタクトをとるためにはソース／ドレイン・ランディング・パッドが使用され、それは、処理中に機械的安定性を提供し、デバイス・コンタクト形成方式を簡単化し、外部抵抗を減少させる。しかし、ランディング・パッドは、（最小限のゲート・ピッチを使用するロジック・レイアウトの場合)実際的なゲート・ピッチを達成すると共に外部抵抗および寄生容量を最小にするために、ゲートと正確に整合させられなければならない。ランディング・パッドをゲートと適切にかつ一貫して整合させることは困難である。その結果、ランディング・パッドを用いない代替コンタクト形成方式が提案されている。しかし、ランディング・パッドが無ければ、個々のフィンとコンタクトを取らなければならず、それは、例えば、最小フィン・ピッチとコンタクト・バイアについての最小ピッチとの間の不整合に起因して困難であり得る。
エピタキシャル成長で統合されたフィン、あるいは複数のフィンと接触するコンタクト・バーの使用などの解決策も提案されている。例えば、直列抵抗を減少させると共にコンタクト形成方式を簡単化するためにエピタキシャル隆起したソース領域およびドレイン領域が提案されている。例えば、Ｋａｎｅｋｏ ｅｔ ａｌ．、Ｓｉｄｅｗａｌｌ ｔｒａｎｓｆｅｒ ｐｒｏｃｅｓｓ ａｎｄ ｓｅｌｅｃｔｉｖｅ ｇａｔｅ ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ ｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−１５ｎｍ ｆｉｎｆｅｔ ｗｉｔｈ ｅｌｅｖａｔｅｄ ｓｏｕｒｃｅ／ｄｒａｉｎ ｅｘｔｅｎｓｉｏｎ、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐ．８４４−８４７(２００５)、Ｋａｖａｌｉｅｒｏｓ ｅｔ ａｌ．、Ｔｒｉ−Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ ｗｉｔｈ Ｈｉｇｈ−ｋ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃｓ， Ｍｅｔａｌ Ｇａｔｅｓ ａｎｄ Ｓｔｒａｉｎ Ｅｎｇｉｎｅｅｒｉｎｇ、Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２００６、ｐ．５０−５１(２００６)、およびＳｈａｎｇ ｅｔ ａｌ．、Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ＦｉｎＦＥＴ Ｄｅｖｉｃｅｓ ｆｏｒ ３２ｎｍ Ｔｅｃｈｎｏｌｏｇｉｅｓ ａｎｄ Ｂｅｙｏｎｄ、Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２００６、ｐ．５４−５５（２００６）を参照されたい。
しかし、エピタキシャル・プロセスは、界面化学、結晶方位、および成長条件に極めて敏感であるために欠点を有する。例えば、エピタキシャル成長プロセスに関しては、ゲート上での寄生成長は阻止されなければならず、デバイス構造の残りの部分は攻撃的なエピタキシャル前の清掃から守られなければならず、また、寄生容量および抵抗の両方を最小化すると共に別にドープされたソース表面およびドレイン表面での同様の成長を達成するためにエピタキシャル成長のファセット形成および方向が制御されなければならない。
シュルツ(Ｓｃｈｌｕｚ）により出願された米国特許出願第２００６／０１８９０４３号(以降、“シュルツ”）は、基板上のマスク層を使用し、マスク層にトレンチを形成し、トレンチの中で基板にフィンを形成し、その後にフィン上でトレンチ内にプレーナ型化されたゲート電極を形成することを含むフィンＦＥＴデバイス製造方法を記述している。しかし、シュルツの教示は、特に比例縮小技術と関連して、製造に必要とされる精度および一貫性でのフィンの形成に配慮していない。
米国特許出願第２００６／０１８９０４３号
Ｋａｎｅｋｏ ｅｔ ａｌ．、Ｓｉｄｅｗａｌｌ ｔｒａｎｓｆｅｒ ｐｒｏｃｅｓｓ ａｎｄ ｓｅｌｅｃｔｉｖｅ ｇａｔｅ ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ ｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−１５ｎｍ ｆｉｎｆｅｔ ｗｉｔｈ ｅｌｅｖａｔｅｄ ｓｏｕｒｃｅ／ｄｒａｉｎ ｅｘｔｅｎｓｉｏｎ、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐ．８４４−８４７(２００５) Ｋａｖａｌｉｅｒｏｓ ｅｔ ａｌ．、Ｔｒｉ−Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ ｗｉｔｈ Ｈｉｇｈ−ｋ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃｓ， Ｍｅｔａｌ Ｇａｔｅｓ ａｎｄ Ｓｔｒａｉｎ Ｅｎｇｉｎｅｅｒｉｎｇ、Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２００６、ｐ．５０−５１(２００６) Ｓｈａｎｇ ｅｔ ａｌ．、Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ＦｉｎＦＥＴ Ｄｅｖｉｃｅｓ ｆｏｒ ３２ｎｍ Ｔｅｃｈｎｏｌｏｇｉｅｓ ａｎｄ Ｂｅｙｏｎｄ、Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２００６、ｐ．５４−５５（２００６）
従って、デバイス・コンタクト形成方式とデバイスのスケーラビリティとを改善するＦｉｎＦＥＴデバイスおよびその製造法が望ましいであろう。
本発明は、改良されたフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスと、その製造方法とを提供する。本発明の１つの側面において、電界効果トランジスタ・デバイスを製造するための方法が提供される。この方法は次のステップを含む。その上にシリコン層を有する基板が準備される。そのシリコン層においてフィン・リソグラフィー・ハードマスクがパターニングされる。フィン・リソグラフィー・ハードマスクの中央部分の上にダミー・ゲート構造が配置される。ダミー・ゲート構造の周りにフィラー層が堆積させられる。フィン・リソグラフィー・ハードマスクの中央部分の上を中心として、フィラー層にトレンチを形成するためにダミー・ゲート構造が除去され、それはデバイスのフィン領域をデバイスのソース領域およびドレイン領域から区別する。フィン領域内のフィン・リソグラフィー・ハードマスクは、シリコン層に複数のフィンをエッチングするために使用される。フィンの上にゲート・スタックを形成するためにトレンチはゲート材料で充填される。デバイスのソース領域およびドレイン領域を形成するためにフィラー層が除去され、ソース領域およびドレイン領域は無傷であってゲート・スタックと自己整合させられている。
本発明の他の１つの側面において、電界効果トランジスタ・デバイスが提供される。その電界効果トランジスタ・デバイスは、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域を結合させ、約４０ナノメートルと約２００ナノメートルの間のピッチを有し、かつ約１０ナノメートルと約４０ナノメートルの間の幅をそれぞれ有する複数のフィンと、フィンの少なくとも一部分の上のゲート・スタックとを含み、ソース領域およびドレイン領域はゲート・スタックと自己整合させられている。
本発明の別の１つの側面において、半導体デバイスが提供される。その半導体デバイスは、複数の電界効果トランジスタ・デバイスをその上に有するチップを含み、その複数の電界効果トランジスタは少なくとも１つのプレーナ型電界効果トランジスタと少なくとも１つのフィン型電界効果トランジスタとを含み、その少なくとも１つのフィン型電界効果トランジスタは、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域を結合させ、約４０ナノメートルと約２００ナノメートルの間のピッチを有し、かつ約１０ナノメートルと約４０ナノメートルの間の幅をそれぞれ有する複数のフィンと、フィンの少なくとも一部分の上のゲート・スタックとを含み、ソース領域およびドレイン領域はゲート・スタックと自己整合させられている。
本発明と、本発明のさらなる特徴および利点とについてのより完全な理解は、次の詳細な説明と図面とを参照することにより得られるであろう。
次に、添付図面を参照して、単なる例示として、本発明の実施態様が説明される。
本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従うフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造する代表的方法を示す図である。 本発明の実施態様に従う自己整合させられているソース／ドレイン領域を有する代表的ＦｉｎＦＥＴデバイスを示す図である。 （Ａ）は、本発明の実施態様に従う図１６のＦｉｎＦＥＴデバイスのいろいろな横断面図を示す図である。（Ｂ）は、本発明の実施態様に従う図１６のＦｉｎＦＥＴデバイスのいろいろな横断面図を示す図である。（Ｃ）は、本発明の実施態様に従う図１６のＦｉｎＦＥＴデバイスのいろいろな横断面図を示す図である。（Ｄ）は、本発明の実施態様に従う図１６のＦｉｎＦＥＴデバイスのいろいろな横断面図を示す図である。 本発明の実施態様に従うフリンジおよびゲート・キャパシタンスを示す代表的ＦｉｎＦＥＴデバイスの上から見た平面図である。 本発明の実施態様に従うフィン高さの変動を示すフィンの横断面図を示す図である。 本発明の実施態様に従う単一のチップ上に統合されたＦｉｎＦＥＴデバイスとプレーナ型ＦＥＴデバイスとを示す図である。 （Ａ）は、本発明に従う代表的ＦｉｎＦＥＴデバイスの伝導経路に沿う横断面図を示す画像である。（Ｂ）は、本発明の実施態様に従うゲートに埋め込まれたフィンを示す図２１Ａの代表的ＦｉｎＦＥＴデバイスの横断面図を示す画像である。 （Ａ）は、本発明の実施態様に従うフィンおよびスペーサ画定後のゲート・トレンチの上から見た画像である。（Ｂ）は、本発明の実施態様に従うダミー・ゲート長さと置換ゲート長さとの間の相関を示すグラフである。 （Ａ）は本発明の実施態様に従う代表的ＦｉｎＦＥＴデバイスの電流−電圧特性を示すグラフである。（Ｂ）は本発明の実施態様に従う代表的ＦｉｎＦＥＴデバイスの電流−電圧特性を示すグラフである。 本発明の実施態様に従うオン電流のオフ電流に対する相関を示すグラフである。 本発明の実施態様に従う代表的ＦｉｎＦＥＴデバイスのショート・チャネル挙動を示すグラフである。 本発明の実施態様に従う代表的ＦｉｎＦＥＴデバイスのショート・チャネル挙動を示すグラフである。 本発明の実施態様に従う代表的ＦｉｎＦＥＴデバイスのショート・チャネル挙動を示すグラフである。 本発明の実施態様に従う代表的ＦｉｎＦＥＴデバイスのショート・チャネル挙動を示すグラフである。 本発明の実施態様に従う外部抵抗抽出を示すグラフである。 （Ａ）は本発明の実施態様に従うネガティブ・チャネル電界効果トランジスタ・キャパシタンス測定値を示すグラフである。（Ｂ）は本発明の実施態様に従うネガティブ・チャネル電界効果トランジスタ・キャパシタンス測定値を示すグラフである。（Ｃ）は本発明の実施態様に従うネガティブ・チャネル電界効果トランジスタ・キャパシタンス測定値を示すグラフである。
図１−図１５は、フィン型電界効果トランジスタ(ＦｉｎＦＥＴ)デバイスを製造するための代表的方法１００を示す図である。以下で詳述されるように、本技術は、ゲートと自己整合したソース／ドレイン領域を構築するためにダマシン・ゲート・プロセスを使用する。
ステップ１０２で、シリコン・オン・インシュレータ（ＳＯＩ）基板においてシリコン・アクティブ・エリアを画定するために浅いトレンチ分離（ＳＴＩ）が使用される。すなわち、基板、すなわち基板１４０、が準備される。基板は、二酸化シリコン（ＳｉＯ２）などの誘電体材料を含むけれどもそれに限定されない任意の適切な絶縁体材料を含み得る。代表的実施態様に従って、基板１４０は、その上に窒化物層、すなわち窒化物層１４４、を有する。窒化物層１４４にトレンチがエッチングされ、そのトレンチにシリコンが堆積させられてシリコン層１４２を形成する。化学的機械的平坦化（ＣＭＰ）などの平坦化技術を用いて余剰シリコンがシリコン層１４２から除去され得る。代表的実施態様に従って、シリコン層１４２は約３０ナノメートル（ｎｍ)から約４０ｎｍまでの間の、例えば約３６ｎｍの、厚さを有するように構成される。走査電子顕微鏡（ＳＥＭ）画像１０２ａは、基板１４０上のシリコン・アクティブ・エリアのＳＴＩ形成のトップ・ダウン図（上からに見た平面図）を示す。基板１４０は本書では埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ）（ＢＯＸ））層とも称され得る。
ＳＴＩは、一般に、ｎｍオーダー範囲の構造体サイズのプロセス技術に使用される。以下で詳述されるように、本技術は、ゲート長さが３０ｎｍを下回る、例えばゲート長さが最低で約２２ｎｍの、ＦｉｎＦＥＴを作るために適切である。
あるいは、本書において提示されるＦｉｎＦＥＴデバイスは、ＳＯＩ基板よりはむしろバルク・シリコン基板を用いて製造され得る。その場合、バルク・シリコン基板において絶縁を達成するために深いウェル・インプラントが使用され得る。
ダマシン・ゲート・プロセスの前に、フィン・リソグラフィー・ハードマスクが形成される。ステップ１０４で、シリコン層１４２の上に酸化物層１４６が形成される。代表的実施態様に従って、酸化物層１４６はＳｉＯ２を含み、熱的酸化を用いて形成される。すなわち、酸化物層１４６を成長させるために酸素などの酸化剤が摂氏約７００度(７００℃)と約１，１００℃との間の温度でシリコン層１４２中に拡散される。酸化プロセスの結果として、シリコン層１４２の一部が消費され、シリコン層１４２の厚さを約２０ｎｍと約３０ｎｍとの間まで、例えば約２６ｎｍまで、減少させる。酸化物層１４６は約１５ｎｍと約２５ｎｍとの間の、例えば約２０ｎｍの厚さを有することができる。
第２の窒化物層、すなわち窒化物層１４８、が窒化物層１４４／酸化物層１４６の上に堆積させられる。代表的実施態様に従って、窒化物層１４８は、低圧化学蒸着（ＬＰＣＶＤ)を用いて約１５ｎｍと約２０ｎｍとの間の、例えば約２０ｎｍの厚さまで堆積させられる。従って、窒化物層１４８は酸化物層１４６と同じ厚さを有することができる。
約１５ｎｍと約２５ｎｍとの間の、例えば約２０ｎｍの厚さを有するレジスト膜が窒化物層１４８上に堆積させられ、マスクされ、その後にパターニングされてフィン・レジスト・スタック１５０となる。
代表的実施態様に従って、例えば窒化物層１４８において(下記のステップ１０６についての記述を参照されたい)、フィン・ハードマスクを形成するために反応イオン・エッチング（ＲＩＥ）が使用されるであろう。従って、フィン・レジスト・スタック１５０を形成するために使用されるレジスト膜は、電子ビーム（ｅ−ビーム)リソグラフィーを用いてパターニングされて炭素ベースのレジストに転写されたハイドロジェンシルセスキオキサン（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ（ＨＳＱ））などの適切なレジスト材料スタックを含むべきである。
フィン・レジスト・スタック１５０の位置決めは、完成したＦｉｎＦＥＴデバイスにおけるフィンの位置決めを最終的に決定するであろう。代表的実施態様に従って、フィン・レジスト・スタック１５０は、約４０ｎｍと約２００ｎｍの間の、例えば約４０ｎｍと約８０ｎｍの間のピッチ、すなわち各々の隣り合うフィン・レジスト・スタックの間の距離(矢１５２により示される)、と約１０ｎｍと約４０ｎｍとの間の、例えば約１０ｎｍと約２０ｎｍの間の幅Ｄｆｉｎ（矢１５４ａ及び１５４ｂにより示される)とを有するように構成される。このようなものとして、得られるフィンも約４０ｎｍと約２００ｎｍの間の、例えば約４０ｎｍと約８０ｎｍの間のピッチ、すなわち隣り合うフィン間の距離、と約１０ｎｍと約４０ｎｍの間の、例えば約１０ｎｍと約２０ｎｍの間の幅とを有するであろう。フィン高さ寸法は、例えば、以下で、図１９の記述と関連して記述されるであろう。ＳＥＭ画像１０４ａは、窒化物層１４８上のフィン・レジスト・スタック１５０のトップ・ダウン図を示す。
一連のＲＩＥステップを用いて実行されるハードマスク開口段階がステップ１０６に示されている。代表的実施態様に従って、窒化物層１４８の、フィン・レジスト・スタック１５０の下の部分以外の全てを除去し、フィン・ハードマスク層１５６を形成するために、マスクとしてフィン・レジスト・スタック１５０（図示されていない）を用いる窒化物選択的ＲＩＥが始めに用いられる。酸化物層１４６は、窒化物選択的ＲＩＥのためのエッチ・ストップとして作用する。窒化物選択的ＲＩＥは、同時に、窒化物層１４４をエッチングすることもでき、シリコン層１４２がエッチ・ストップとして作用する(ステップ１０６において示されているように）。その結果として、窒化物層１４４もその時約２０ｎｍと約３０ｎｍの間の、例えば約２６ｎｍの、厚さを有することになる。
次に、フィン・ハードマスク層１５６をマスクとして用いて、酸化物層１４６の、フィン・ハードマスク層１５６の下の部分以外の全てを除去し、フィン・ハードマスク層１５８を形成するために、酸化物選択的ＲＩＥが用いられる。シリコン層１４２は、酸化物選択的ＲＩＥのためのエッチ・ストップとして作用する。窒化物層１４８および酸化物層１４６と同様に、フィン・ハードマスク層１５６および１５８は、約１５ｎｍと約２０ｎｍの間の、例えば約２０ｎｍの、厚さを各々有する。
フィン・ハードマスク層１５６および１５８は、二重フィン・ハードマスク構造を形成する。ＳＥＭ画像１０６ａは、シリコン層１４２上の該二重フィン・ハードマスク構造のトップ・ダウン図を示す。二重フィン・ハードマスク構造の使用は、より正確で均一なフィンをシリコン層において形成することを可能にする(以下で記述される、フィン形成ステップ１１６を参照されたい)。すなわち、該二重フィン・ハードマスク構造では、フィン・ハードマスク層１５６(窒化物層)はダミー・ゲート画定(以下で記述されるステップ１１０を参照されたい)の間フィン・ハードマスク層１５８(酸化物層)の完全性を保護し、フィン・ハードマスク層１５８(酸化物層)はスペーサ(窒化物選択的)エッチング (以下で記述されるステップ１１８を参照されたい) の間フィンを保護する。フィン・ハードマスクの良好な完全性を維持することは、フィン高さおよび幅の変動を最小にするために重要である。フィン高さの変動は、例えば、以下で図１９の記述と関連して、記述される。ＦｉｎＦＥＴデバイスのサイズがますます小さくなるにつれて、フィン厚さの変動などの、フィン寸法の望まれていない変動の効果がより目立ってくる。フィン寸法の変動は、デバイスの閾値に影響を及ぼすことがあるので、望ましくない。
ステップ１０８で、酸化物ストップ層、すなわち酸化物層１６０、がシリコン層１４２上に形成される。代表的実施態様に従って、酸化物層１６０を最高約４ｎｍに、例えば最高約２ｎｍに、成長させるために熱的酸化が用いられる。上述されたように、シリコン層１４２の一部分が熱的酸化プロセス中に消費される。従って、シリコン層１４２の厚さはさらに約２５ｎｍと約２６ｎｍの間まで減ぜられる。
ステップ１１０で、ダマシン・ゲート・プロセスを始めるために、ダミー・ゲート構造１６２が形成される。ダミー・ゲート構造は多結晶シリコン(ポリシリコン)を含む。代表的実施態様に従って、ダミー・ゲート構造１６２は、始めにポリシリコン層を酸化物層１６０／フィン・ハードマスク層１５６および１５８の上にＬＰＣＶＤを用いて約１００ｎｍと約１５０ｎｍの間の、例えば約１４０ｎｍの厚さまで堆積させることによって、形成される。ポリシリコン層の厚さはダミー・ゲートの高さを決めるので、所望の厚さ／高さを達成するために、堆積後にＣＭＰが使用され得る。その後、レジストがポリシリコン層上に堆積させられ、マスクされて、ダミー・ゲート占有領域（フットプリント）でパターニングされる。その後ポリシリコン選択的ＲＩＥが、フィン・ハードマスク層１５６および１５８の上の中央に位置するポリシリコン層の中央部分以外の全てを除去するために用いられ、ダミー・ゲート１６２が形成される。代表的実施態様に従って、ダミー・ゲート１６２は、約１００ｎｍと約１５０ｎｍの間の、例えば約１４０ｎｍの、高さ１６３と、約３０ｎｍと約５０ｎｍの間の、例えば約４５ｎｍの、長さ１６４とを有する。ＳＥＭ画像１１０ａは、二重フィン・ハードマスク構造の上の中央に位置するダミー・ゲート１６２のトップ・ダウン図を示す。
ステップ１１２において、フィラー層１６６がダミー・ゲート１６２の周りに堆積させられる。フィラー層１６６は、ＳｉＯ２などの誘電体を含む任意の適切なフィラー材料を含むことができる。代表的実施態様に従って、フィラー層１６６は、高密度プラズマ（ＨＤＰ)を用いてダミー・ゲート１６２の周りに堆積させられる。その後、ダミー・ゲートをエッチ・ストップとして用いて、フィラー材料を平坦化するためにＣＭＰが用いられる。従って、フィラー層１６６は、例えば約１００ｎｍと約１５０ｎｍの間の、例えば約１４０ｎｍの、ダミー・ゲートの高さと同等の厚さを有することになろう。ＳＥＭ画像１１２ａは、フィラー層１６６およびダミー・ゲート１６２の横断面図を示す。
ステップ１１４において、ダミー・ゲート１６２が除去されてフィラー層１６６にゲート・トレンチ１６８を形成する。トレンチ１６８はダミー・ゲート１６２のネガティブ・パターンであるから、トレンチ１６８もフィン・ハードマスク層１５６および１５８の上の中央に位置する。ＳＥＭ画像１１４ａは、トレンチ１６８のトップ・ダウン図を示す。代表的実施態様に従って、トレンチ１６８はＦｉｎＦＥＴデバイスのフィン領域をデバイスのソース領域およびドレイン領域から区別する。
ダミー・ゲート１６２は、ウェット化学エッチングあるいはドライ・エッチングを用いて除去され得る。代表的実施態様に従って、ダミー・ゲート１６２を除去するためにウェット化学エッチングが使用される。該エッチングは、フィラー層にも影響を及ぼしてその一部分を除去することがある。例えば、ダミー・ゲート１６２を除去するエッチング・プロセスの後、フィラー層１６６は約１１５ｎｍと約１２５ｎｍの間の、例えば約１２０ｎｍの、厚さまで縮小されていることがあり得る。
ダミー・ゲートの使用は、本技術の重要な側面である。すなわち、ダミー・ゲートが除去される時、露出されるフィン・ハードマスク層がトレンチの中に既に存在しているように、ダミー・ゲートは、フィラー層を形成する前にフィン・ハードマスク層が置かれることを可能にする。フィン・ハードマスク層は、より正確で均一なフィンをフィン領域に形成するために重要である。既存のフィン・ハードマスク層無しでトレンチ内に真っ直ぐな側壁を有する輪郭のはっきりしたフィンをパターニングすることは、トレンチ内の形状に起因して、可能であるとしても、極めて困難であろう。上記のように、フィン寸法の変動を最小化することが望ましい。変動は、デバイス閾値を変化させることがあるからである。
ステップ１１６において、フィンがシリコン層１４２に形成される。すなわち、二重フィン・ハードマスク構造によってマスクされていないトレンチ１６８内のシリコン層１４２の部分、すなわち、部分１７０、を除去するためにシリコン選択的ＲＩＥが使用される。基板１４０はエッチ・ストップとして作用する。ＳＥＭ画像１１６ａは、トレンチ１６８にエッチングされたフィン／二重フィン・ハードマスク構造１６７のトップ・ダウン図を示す。画像１１６ａに示されているように、フィン／二重フィン・ハードマスク構造は鮮明な、輪郭のはっきりしたエッジを有する。上記のように、これは、フィンをパターニングするために二重ハードマスク構造を使用することの結果である。
本教示の１つの利点は、デバイスのソース／ドレイン領域をフィラー層１６６の下に無傷のまま残しておいてフィンがトレンチ１６８の中だけでエッチングされることである。さらに、このようにして作られるソース／ドレイン領域は、トレンチ１６８と、従ってトレンチ１６８に形成されるデバイス・ゲート(下記のステップ１２０)と自己整合させられるであろう。
上記のように、本技術は、約４０ｎｍと約２００ｎｍの間の、例えば約４０ｎｍと約８０ｎｍの間のピッチすなわち隣り合うフィン間の距離と、約１０ｎｍと約４０ｎｍの間の、例えば約１０ｎｍと約２０ｎｍの間の幅とを有するフィンを形成するために使用され得る。さらに、フィンの各々は約２０ｎｍと約１００ｎｍの間の、例えば約２５ｎｍの高さを有することができる。フィン高さは、例えば、以下で図１９についての記述と関連して記述される。
ステップ１１８において、トレンチ１６８内にスペーサ１７２が形成される。このステップは任意選択である。デバイスのソース／ドレイン領域になるものとデバイス・ゲート(トレンチ１６８に形成される。ステップ１２０を参照されたい)との間にスペーサを置くことは、完成したデバイスの寄生容量を最小化するのに役立つであろうが、隆起ソース／ドレイン（ｒａｉｓｅｄ ｓｏｕｒｃｅ／ｄｒａｉｎ（ＲＳＤ））エピタキシャル成長あるいはシリサイド化（すなわち、ＦｉｎＦＥＴにおいる代表的なフロー）中でのゲートとソース／ドレインとの間の短絡を阻止するためには必要でない。完成したデバイスにおいては除去されて酸化物スペーサと置換されているスペーサ１７２は、主としてこの段階でゲートをソース／ドレイン領域から一定距離オフセットさせるのに役立つ。
代表的実施態様に従って、スペーサ１７２は、始めに窒化物層をトレンチ１６８の中に堆積させることにより形成される。その後、レジスト膜がその窒化物層上に堆積させられ、マスクされ、スペーサ占有領域（フットプリント）でパターニングされる。その後、該窒化物層においてスペーサ１７２を画定するために窒化物選択的ＲＩＥが使用される。スペーサがトレンチの側壁に沿ってのみ存在してフィン上には存在しないように、フィン／二重フィン・ハードマスク構造の側壁を除去するために大時限オーバー・エッチング（ｌａｒｇｅ ｔｉｍｅｄ ｏｖｅｒｅｔｃｈ)が必要である。従って、スペーサ１７２の最小プルダウンはフィンおよび残っているフィン・ハードマスク層の高さである。例えば、オーバー・エッチングの量は、窒化物層全体を除去するのに必要とされるエッチング時間の約５０パーセント(％)と約８０％との間である。このエッチングの間に、フィン・ハードマスク層１５６も除去される。スペーサは、約５ｎｍと約２５ｎｍとの間の長さ１７１を有することができる。スペーサの最大高さは、トレンチ１６８の高さ１６７からスペーサ・プルダウンの高さ１６９を引いたもの、すなわち、高さ１７３、に等しい。スペーサの最小高さは、ソース／ドレイン領域の高さ１６５(以下で記述されるステップ１２４を参照されたい）、例えば約２５ｎｍ、である。ＳＥＭ画像１１８ａは、中にスペーサ１７２を有するトレンチ１６８のトップ・ダウン図を示す。
ステップ１２０において、トレンチ１６８をゲート材料で充填することによってフィン上に置換ゲート、すなわちゲート・スタック１７４、が形成される。ゲート材料がトレンチ１６８の中に充填されると、フィラー層１６６をエッチ・ストップとしてゲートを平坦化するためにＣＭＰが使用される。適切なゲート材料は、それらに限定はされないが、ポリシリコン、堆積させられた金属(単数または複数)、および、金属ポリシリコンなどの複数の材料のハイブリッド・スタックのうちの１つまたはそれ以上を含む。
任意選択により、トレンチをポリシリコン材料で充填する前にフィン上に残っているフィン・ハードマスク層のいずれもが除去され得る。しかし、フィン・ハードマスク層を除去することは必要ではない。さらに、代表的実施態様に従って、トレンチをゲート材料で満たす前に、トレンチ１６８において例えばＳｉＯ２または酸窒化物などの犠牲酸化物層を成長させるために熱的酸化プロセスが使用され得、あるいは高ｋ誘電体材料層がトレンチ１６８の中に堆積させられ得る。これらの熱酸化物層あるいは高ｋ誘電体層は、ゲートとフィンとの間のゲート誘電体として役立つことができる。
ステップ１２０において示されているように、ゲート・スタック１７４はフレア（張り出し）形の上部１７４ａを有することができ、それは、スペーサ１７２によるトレンチ１６８の変化した幅の結果である。例えば以下でステップ１２２についての記述と関連して記述されるように、ゲート・スタックのこのフレア形上部は任意選択により除去され得る。ＳＥＭ画像１２０ａは、ゲート・スタック１７４の横断側面図を示す。
ステップ１２２において、フレア形上部１７４ａがゲート・スタック１７４から除去される。上記のように、このステップは任意選択である。例えば、方法１００の残りのステップは、フレア形上部１７４ａをゲート・スタック１７４から除去すること無く、実行され得る(例えば、ステップ１２６を参照されたい)。フレア形上部を除去することはよりコンパクトなレイアウトのための備えであり、例えば、ソース／ドレイン領域に達するコンタクト・スタッドを、ゲートへの短絡を引き起こさずに、ゲートにより近づけることを可能にする。代表的実施態様に従って、スペーサ１７２をエッチ・ストップとしてＣＭＰを用いてフレア形上部１７４ａが除去される。
上記のように、フレア形上部１７４ａがゲート・スタック１７４から除去されても除去されなくても(それぞれ、ステップ１２４および１２６)同じ処理ステップが実行され得る。すなわち、両方のステップ１２４および１２６において、ゲート・スタック１７４および基板１４０がドープされ、フィラー層１６６が除去される(ソース／ドレイン領域１７６およびソース／ドレイン領域１７８を現わす）。すなわち、代表的実施態様に従って、ゲート・スタック１７４は始めにホウ素（ｐ型）またはリン（ｎ型）などのドーピング材を注入される。その後、フィラー層１６６を除去するためにウェット・エッチングが用いられる。その後、ホウ素、リンあるいはヒ素などのドーピング材が最高約７度の傾斜角で基板１４０に注入される。
ゲートのフレア形上部が除去される場合、代わりのドーピング方式が実行され得る。フィラー層１６６の除去の後に、スペーサ１７２も除去され、フィン延長領域１７７を露出させる。ＳＥＭ１２４ａは、露出したフィン延長領域１７７を有する構造のトップ・ダウン図を示す。その後、ホウ素、リンおよびヒ素のうちの１つまたはそれ以上などのドーピング材が約２０度および約４５度の間の傾斜角で基板１４０に注入される。
ＳＥＭ画像１２６ａは、ゲート・スタックすなわちゲート・スタック１７４の中に埋め込まれたフィン形状の横断側面図を示す。ＳＥＭ画像１２６ｂは、ゲート・スタック１７４の横断側面図を示す。
ステップ１２８において、置換スペーサすなわちデバイス・スペーサ１８０が付加され、ソース／ドレイン領域１７６および１７８がドープされる。上で強調されたように、スペーサの使用は任意選択である。例えば、デバイス・スペーサを持たないＦｉｎＦＥＴデバイスが示されている図１６を参照されたい。すなわち、代表的実施態様に従って、デバイス・スペーサ１８０は、始めに、ソース／ドレイン領域１７６および１７８とゲート・スタック１７４との間を含めて、ゲート・スタック１７４の周りに酸化物（ＳｉＯ２）層を堆積させることにより形成される。その酸化物層上にレジスト層が堆積させられ、マスクされてパターニングされる。その後、デバイス・スペーサ１８０を形成するために酸化物選択的ＲＩＥが使用される。ステップ１２８において示されているように、デバイス・スペーサ１８０は、好ましくは、ソース／ドレイン領域１７６および１７８の上で約１０ｎｍと約４０ｎｍの間の距離１８２にわたって延びるように構成される。ＳＥＭ画像１２８ａは、その両側にデバイス・スペーサ１８０を有するゲート１７４のトップ・ダウン図を示す。
上で強調されたように、スペーサ１８０の使用は任意選択であり、ソース／ドレイン領域とゲートとの間にギャップを提供するけれどもそのギャップ内にスペーサを含まない実施態様が本書で記述される。例えば、以下で記述される図１６および図１７を参照されたい。
その後、ソース／ドレイン領域１７６および１７８は、トップ・ダウン・ディープ・インプラント（ｔｏｐ−ｄｏｗｎ ｄｅｅｐ ｉｍｐｌａｎｔｓ)を用いてドーピング材でドープされる。適切なドーピング材は、ホウ素およびリンを含むが、これらに限定はされない。
ステップ１３０において、ソース／ドレイン領域１７６および１７８上にシリサイド領域１８４が形成される。シリサイド領域１８４は、ソース／ドレイン領域１７６および１７８のディープ・インプラントの中に延びる。代表的実施態様に従って、シリサイド領域１８４は、始めにニッケル−白金（ＮｉＰｔ）などの非遷移金属をソース／ドレイン領域１７６および１７８上に堆積させ、その後にアニールしてシリサイドを形成することによって形成される。シリサイド形成後、中間工程（ｍｉｄｄｌｅ−ｏｆ−ｔｈｅ−ｌｉｎｅ）誘電体堆積、コンタクト・スタッド・パターニング、金属パターニングおよびメタライゼーションを含む任意の標準的中間工程の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスが実行され得る。
図１６は、代表的なＦｉｎＦＥＴデバイス２００を示す図である。ＦｉｎＦＥＴデバイス２００は、基板２０２と、ゲート・スタック２０４と、ソース／ドレイン領域２０６と、ソース／ドレイン領域２０７と、ソース／ドレイン領域２０６およびソース／ドレイン領域２０７の間のフィン(チャネル)２０８とを含む。ＦｉｎＦＥＴデバイス２００は、例えば、上の図１−図１５の記述と関連して記述された方法１００に従って製造される。従って、ソース／ドレイン領域２０６および２０７はゲート・スタック２０４と自己整合させられている。平面Ａ〜Ｄを通るＦｉｎＦＥＴデバイス２００の横断面図が図１７の（Ａ）〜（Ｄ）にそれぞれ示されている。
ＦｉｎＦＥＴデバイスがＣＭＯＳ技術で実現可能であるためには、１つの重要な因子は、競争力のあるゲート・ピッチおよびフィン・ピッチでのこれらのデバイスの実証である。マイクロエレクトロニクス産業における一般的方法は、各々のノードついて約７０％と約８０％との間の縮みで、６５ｎｍ技術ノードのためには約２５０ｎｍ、４５ｎｍ技術ノードのためには約１９０ｎｍのゲート・ピッチを使用することであった。従って、４５ｎｍ技術ノードを超えるノードでＦｉｎＦＥＴデバイスが使用されるためには、競争力のあるゲート・ピッチは、精々１９０ｎｍであろう。
フィン・ピッチは、プレーナ・レイアウト密度との同等性を達成するために、精々フィン高さの２倍でなければならない。上記のように、約４０ｎｍと約２００ｎｍの間、例えば約４０ｎｍと約８０ｎｍの間、のフィン・ピッチと、約２０ｎｍと約１００ｎｍの間、例えば約２５ｎｍ、のフィン高さとが、本技術を用いて達成可能である。
複数のＦｉｎＦＥＴデバイスが同じウェーハ上で互いに隣接して置かれ(図２０)、かつ、あるいは幾つかのゲート“フィンガー”が同じウェーハ上の複数のＦｉｎＦＥＴデバイスを制御する場合には、ゲート・ピッチすなわち隣接するデバイスのゲート間の距離は、挿入時において現在の技術のノードとコンパチブルでなければならない。２００ｎｍ未満の、例えば約１８０ｎｍと約２００ｎｍの間の、ゲート・ピッチが本技術を用いて達成可能である。
図１７の（Ａ）〜（Ｄ）は、例えば、上の図１６についての記述と関連して記述されたＦｉｎＦＥＴデバイス２００の異なる横断面図を示す図である。すなわち、図１７の（Ａ）は、４つのフィンの各々を二分する平面Ａを通るＦｉｎＦＥＴデバイス２００の横断面図を示す図である。図１７の（Ａ）に示されているように、ゲート・スタック２０４とフィン２０８との間にゲート誘電体２１０が存在する。
図１７の（Ｂ）は、ソース／ドレイン領域２０７を二分する平面Ｂを通るＦｉｎＦＥＴデバイス２００の横断面図を示す図である。図１７の（Ｃ）は、ゲート・スタック２０４およびフィン２０８／ソース／ドレイン領域２０６および２０７を二分する平面Ｃを通るＦｉｎＦＥＴデバイス２００の横断面図を示す図である。図１７の（Ｃ）に示されているように、ゲート・スタック２０４とフィン２０８との間にゲート誘電体２１０が存在する。単に説明を目的として、フィン２０８をソース／ドレイン領域２０６および２０７から区別すると共に、上記のようにフィン２０８がゲート２０４の下だけでパターニングされていることを示すために、点線が使用されている。しかし、フィン２０８とソース／ドレイン領域２０６および２０７とが１つの連続した構造を形成することが理解されるべきである。
図１７の（Ｄ）は、ゲート・スタック２０４とソース／ドレイン領域２０６および２０７とを二分する平面Ｄを通るＦｉｎＦＥＴデバイス２００の横断面図を示す図である。図１７の（Ｄ）に示されているように、ゲート・スタック２０４とソース／ドレイン領域２０６および２０７との間にギャップ２１２が存在する。上記のように、これらのギャップは任意選択によりデバイス・スペーサで充填され得る。さらに、以下で図１８についての記述と関連して記述されるように、そのデバイス・スペーサとゲート誘電体２１０とは、デバイスにおいて所望の差分フリンジ／ゲート・キャパシタンス（ｄｉｆｆｅｒｅｎｔｉａｌ ｆｒｉｎｇｅ／ｇａｔｅ ｃａｐａｃｉｔａｎｃｅ)を達成するように構成され得る。
図１８は、フリンジおよびゲート・キャパシタンスを示す代表的ＦｉｎＦＥＴデバイス４００のトップ・ダウン図を示す図である。描写を容易にするために、デバイスにおけるフリンジおよびゲート・キャパシタンスを説明するために必要なコンポーネントだけが示されている。ＦｉｎＦＥＴデバイス４００は、ゲート・スタック４０２と、ソース／ドレイン領域４０４と、ソース／ドレイン領域４０５と、ソース／ドレイン領域４０４および４０５の間のフィン４０６とを含む。
ＦｉｎＦＥＴデバイスの３次元性は、ゲートとソース／ドレイン領域の側壁との間に(すなわち、セクション４０８に沿う）寄生フリンジ・キャパシタンスを導入する。このフリンジ・キャパシタンスは、ゲート・キャパシタンスより遥かに小さな、例えば半分未満の、値に保たれるべきである。
この差分キャパシタンスは幾つかの仕方で達成され得る。単なる例として、スペーサが領域４０８に沿ってだけ形成され得、領域４１０に上には形成されない。この方法は、図１−図１５のステップ１１８についての記述と関連して記述された。ゲート誘電体成長中、チャネル表面、すなわちセクション４１０に沿ってと比べて、寄生表面に沿って、すなわちセクション４０８に沿って誘電体の成長が促進される差分誘電体成長は、差分キャパシタンスを達成するための他の１つの仕方である。差分誘電体成長は、種々の結晶学的平面の差別的酸化速度を利用することにより、かつ、あるいは、傾斜注入を通して寄生表面(ソース／ドレイン領域側壁表面)だけを改変することによって、達成され得る。これらの差分誘電体成長アプローチのいずれも、図１−図１５のステップ１１８の代わりに実行され得る。
図１９は、フィン高さｈの変動を示すフィンの横断面図を示す図である。この横断面図は、例えば、図１７（Ａ）(上に記載された)に示されている本ＦｉｎＦＥＴデバイスの同じ平面を通る図であるが、単一のフィン５０２だけを示すために拡大されている。上記のように、フィン高さを含むフィン寸法の変動を最小にすることが望ましい。図１９に示されているように、フィン高さは各フィンの基部から頂部まで測られる。フィンをマスクしエッチングするためにどんなプロセスが使用されるかに関わらず、フィンの頂部における丸め（角取り）に起因してフィン高さの或る量の変動Δｈが存在することになろう。図１９に示されているように、Δｈはフィン全体おけるｈの最高値（ｈ１）と最低値(ｈ２)との差として測られる。代表的実施態様に従って、Δｈは約５ｎｍ以下であり、例えば約３ｎｍ以下である。
図２０は、単一のチップすなわちチップ６０６上に統合されたＦｉｎＦＥＴデバイス６０２とプレーナ型電界効果トランジスタ(ＦＥＴ)デバイス６０４とを示す図である。チップ６０６はハイブリッドＣＭＯＳ技術の例である。
例えば上記で図１６についての記述と関連して記述されたＦｉｎＦＥＴデバイス２００と同様に、ＦｉｎＦＥＴデバイス６０２の各々は基板と、ゲート・スタックと、ソース／ドレイン領域と、ソース／ドレイン領域間のフィンとを含む。プレーナ型ＦＥＴデバイス６０４の各々は、間にチャネルを有するソース／ドレイン領域と、ゲート酸化物層によりチャネルから分離されたゲート・スタックとを含む。代表的なプレーナ型ＦＥＴデバイスの構造は当業者に良く知られており、本明細書ではさらに説明はされない。
本ＦｉｎＦＥＴ製造プロセス(例えば、上記の図１−図１５を参照されたい)は、本ＦｉｎＦＥＴデバイスをプレーナ型ＦＥＴデバイスと共に同じウェーハ上に製造することを容易に可能にする。すなわち、以下で詳細に記述されるように、ＦｉｎＦＥＴデバイスおよびプレーナ型ＦＥＴデバイスのゲート・パターニング、ゲート誘電体形成およびゲート・スタック形成は同時に起こり得る。
例えば、アナログＦＥＴデバイス、電源デバイスおよび異なる閾値電圧を有するＦＥＴデバイスなどの一定のデバイスはプレーナ型ＦＥＴデバイスにおいて遥かに容易に製造され得るから、そのようなハイブリッド構成は有利である。ＦｉｎＦＥＴ装置は、ロジックＦＥＴデバイスおよびスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）ＦＥＴデバイスなどの特定の用途のために最適化され得る。
在来のＦｉｎＦＥＴ製造プロセスは、プレーナ型ＦＥＴデバイスとは非常に調和させにくい。例えば、ＦｉｎＦＥＴデバイスでは、ゲートまたはスペーサあるいはその両方のＲＩＥの間フィンを保護するためにハードマスクが必要とされる。しかし、プレーナ型ＦＥＴデバイスでは、チャネルの上にゲート・酸化物層が必要とされる。在来の製造プロセスを用いれば、ハードマスクは、フィン上に堆積させられ、その後にゲート・酸化物層を堆積させるために各プレーナ型ＦＥＴデバイスから別々に除去されなければならないであろう。このプロセスは時間を消費し、実際的でない。しかし、本技術では、ゲートはスペーサのＲＩＥの後に置かれ、このことは、スペーサＲＩＥの間ハードマスクが所定位置に存在することを意味し、それはその後にゲートを付ける前に除去される(上の、図１−図１５についての記述を参照されたい)。従って、プレーナ型ＦＥＴデバイス上にゲート・酸化物層を堆積させることはより容易である。
さらに、ＦｉｎＦＥＴデバイスに関しては、フィンのトポロジーを覆うためにより高さの高い(プレーナ型ＦＥＴデバイスに比べて)ゲートが必要とされる。その後、ゲートの頂部を平坦化するために、殆どの場合にその後のＣＭＰが必要とされる。ソース／ドレイン領域を拡張するためにエピタキシャル・シリコン成長が使用されるならば、エピタキシャル・シリコンがゲートに接触することを防止するためにハードマスクがゲート上に必要とされる。ゲートのＲＩＥは、フィン側壁を、それがシリコンにぶつかったら直ぐに単に止める代わりに、きれいにしなければならない。プレーナ型ＦＥＴデバイスのためには、これらのプロセスのいずれも不要である。しかし、本技術では、ダミー・ゲートの使用(上の、図１−図１５についての記述を参照されたい)は、ＦｉｎＦＥＴデバイスとプレーナ型ＦＥＴデバイスとのトポロジー差を無くし、これら２つのプロセス技術の統合をより容易にする。
また、ＦｉｎＦＥＴデバイスに関して、スペーサを形成することは非常に複雑なプロセスとなることがある、すなわち、フィン側壁をきれいにするために長いオーバー・エッチングを必要とすることがある。その結果として、複数のスペーサを作ることは一般的には実行不能である。対照的に、プレーナ型ＦＥＴデバイスでは、複数のスペーサがしばしば使用される。しかし、本技術では、フィンはゲートの下にだけ作られる(上の、図１−図１５についての記述を参照されたい)。いったんフィンがゲートで覆われれば、デバイスはプレーナ型ＦＥＴデバイスと同様であり、例えばスペーサを付け加えるなど、プレーナ型ＦＥＴデバイスと同様に処理され得る。
図２１（Ａ）は、代表的ＦｉｎＦＥＴデバイス７００の伝導経路に沿う横断面図を示す画像である。ＦｉｎＦＥＴデバイス７００は、上記の図１−図１５についての記述と関連して記述された方法１００に従って製造された。図２１（Ａ）〜（Ｂ）に示されているように、ＦｉｎＦＥＴデバイス７００はゲート７０２と、ソース／ドレイン領域７０４と、スペーサ７０６とを含む。この図で、デバイスのフィンはゲートによって隠されている。図２１（Ｂ）は、ゲート７０２に埋め込まれたフィン７０８を示す代表的ＦｉｎＦＥＴデバイス７００の横断面図を示す画像である。
図２２（Ａ）は、本ＦｉｎＦＥＴ製造技術を用いるフィン８０４およびスペーサ８０６画定後のゲート・トレンチ８０２のトップ・ダウン図を示す画像である。図２２（Ａ）に示されているように、ゲート長さは、ダミー・ゲート長さ８０３とスペーサ長さ８０５との両方によって決定される。図２２（Ｂ）は、本ＦｉｎＦＥＴデバイスについて、ダミー・ゲートの長さと置換ゲートすなわちデバイス・ゲートの長さとの相関を示すグラフ８０８である。グラフ８０８のためのデータは、図２２（Ａ）に使用されているもののような、スペーサ画定後のゲート・トレンチのトップ・ダウン画像から集められた。
図２３（Ａ）〜（Ｂ）は、本技術に従って製造された代表的ＦｉｎＦＥＴデバイスの電流電圧(Ｉ−Ｖ)特性を示すグラフである。図２３（Ａ）において、ゲート−ソース電圧（Ｖｇｓ）（ボルト（Ｖ）単位で測られる）が１Ｖのドレイン−ソース電圧（ＶＤＳ）と５０ミリボルト（ｍＶ）のＶＤＳとの両方についてドレイン−ソース電流（Ｉｄｓ）(１マイクロメートルあたりのアンペア数（Ａ／μｍ)で測られる)の関数としてプロットされている。
図２３（Ｂ）は、約２８ｎｍのゲート長さをそれぞれ有するネガティブ型チャネル電界効果トランジスタ(ＮＦＥＴ）とポジティブ型チャネル電界効果トランジスタ（ＰＦＥＴ）とについて出力特性を示すグラフである。このＮＦＥＴはヒ素でドープされ、ＰＦＥＴは二フッ化ホウ素（ＢＦ２）でドープされている。図２３（Ｂ）において、ドレイン−ソース電圧（Ｖｄｓ）がドレイン−ソース電流（Ｉｄｓ）の関数としてプロットされている。
図２４は、本ＦｉｎＦＥＴデバイスについてオフ電流（Ｉｏｆｆ）（１μｍあたりのマイクロアンペア(μＡ）数(μＡ／μｍ）で測られる）に対するオン電流（Ｉｏｎ）（Ａ／μｍで測られる)の相関（Ｉｏｎ／Ｉｏｆｆ）を示すグラフである。ＰＦＥＴデータはゼロ・ボルトから１ボルトまでのウィンドウ（供給電圧）でのドレイン−ドレイン電圧（Ｖｄｄ）について与えられている。ＮＦＥＴデータは−０．１５ボルトから０．８５ボルトまでのＶｄｄウィンドウについて与えられている。
図２５−図２８は、本技術に従って製造された代表的ＦｉｎＦＥＴデバイスの短チャネル効果の挙動を示すグラフである。図２５および図２６において、それぞれＰＦＥＴおよびＮＦＥＴの閾値電圧（Ｖｔ）が、線形領域（ＶｔＬＩＮ）および飽和領域（ＶｔＳＡＴ）の両方について推定されたＬｐｏｌｙ（ｎｍ単位で測られる)すなわちゲート長さの関数としてプロットされている。図２７および図２８においては、それぞれ、ドレイン誘起障壁低下（ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ（ＤＩＢＬ））（ミリボルト単位で測られる）およびサブスレッショルドの傾き（１ディケードあたりのミリボルト数（ｍＶ／ｄｅｃ）で測られる)が推定されたＬｐｏｌｙの関数としてプロットされている。ＶＴは、１マイクロメートル当たり１０ナノアンペア（１０ｎＡ／μｍ)の一定電流で抽出されている。サブスレッショルドの傾きは、ＰＦＥＴについてはゼロ・ボルトで、ＮＦＥＴについては−０．１５ボルトで抽出されている。ドープされていないチャネルとポリシリコン・ゲートとに起因してＦｉｎＦＥＴデバイスは中央に置かれていないということに留意されたい。Ｌｐｏｌｙが減ぜられる時ＶＴロールオフが観察され、それはドープされていないチャネルと矛盾しない。
図２９は、本ＦｉｎＦＥＴデバイスについて外部抵抗（Ｒｅｘｔ）抽出を示すグラフである。図２９において、オン抵抗（Ｒｏｎ）、すなわちデバイス抵抗、（オーム−μｍ（Ω−μｍ)単位で測られる)が、推定されたＬｐｏｌｙ（ｎｍ単位で測られる)の関数としてプロットされている。Ｒｏｎは、ＶＧＳ＝ＶＴ＋０．９Ｖ、ＶＤＳ＝５０ｍＶで計算される。外挿ｙ切片は、ＮＦＥＴについては約７５０Ω−μｍの、ＰＦＥＴについては９５０Ω−μｍのＲｅｘｔを与える。
図３０（Ａ）〜（Ｃ）は、本ＦｉｎＦＥＴデバイスについてのネガティブ型チャネル電界効果トランジスタＮＦＥＴキャパシタンス測定値を示すグラフである。図３０（Ａ）において、フィンあたりのゲート−ドレイン・キャパシタンス（Ｃｇｄ）（アトファラド（ａＦ）単位で測られる）が、いろいろなゲート長さ（Ｌｐｏｌｙ）およびフィン・ピッチについてゲート電圧（Ｖｇ）の関数としてプロットされている。
図３０（Ｂ）において、フィンあたりの反転キャパシタンス（Ｃｉｎｖ）（ａＦ単位で測られる）が、約１８オングストローム（Ａ)の反転層厚さおよび約２６Ａの反転層厚さについてゲート長さ(Ｌｐｏｌｙ）（ｎｍ単位で測られる)の関数としてプロットされている。図３０（Ｂ）は、Ｃｉｎｖが約１８Ａと約２６Ａの間の反転層厚さと矛盾しないことを示している。
図３０（Ｃ）において、フィンあたりのフリンジ・キャパシタンス（Ｃｆｒｉｎｇｅ）（ａＦと、マイクロメートルあたりのフェムトファラド数（ｆＦ／μｍ）との両方で測られる）がフィン・ピッチ(ｎｍ単位で測られる)の関数としてプロットされている。図３０（Ｃ）は、Ｃｆｒｉｎｇｅのフィン・ピッチに対する依存を示す。
従って、ＦｉｎＦＥＴにより提供されるより良好な短チャネル効果は、より短いゲートと減ぜられたＣｉｎｖとを可能にするかもしれないが、Ｃｉｎｖ減少からのゲインはＦｉｎＦＥＴにおける増大した寄生フリンジ・キャパシタンスにより相殺され得る。実際、図３０（Ａ）のキャパシタンス−電圧（Ｃ−Ｖ）カーブは、高いオフ状態キャパシタンス値を示している。このオフ状態キャパシタンスは、ダイレクト・オーバーラップ・キャパシタンスと、フリンジ・キャパシタンスと、ゲートおよびコンタクト・スタッド間のキャパシタンスとを含む。これらの種々のコンポーネントのうち、フリンジ・キャパシタンスだけがフィン・ピッチとスケールすると期待されるので、オフ状態キャパシタンスのフィン・ピッチに対する依存(図３０（Ｃ）)はフリンジ・キャパシタンスを推定することを可能にする。
本発明の実例実施態様が本書に記載されたけれども、本発明はこれらの実施態様そのものに限定されないこと、また本発明の範囲から逸脱せずに当業者によって他の種々の変更および改変が行われ得ることが理解されるべきである。

Claims (13)

  1. 電界効果トランジスタ・デバイスを製造する方法であって、
    基板上にシリコン層を形成するステップと、
    前記シリコン層上で複数のフィンを形成するためのフィン・リソグラフィー・ハードマスクをパターニングするステップと、
    前記フィン・リソグラフィー・ハードマスクの中央部分の上面及び側面を覆うダミー・ゲート構造を配置するステップと、
    前記ダミー・ゲート構造の周りにフィラー層を堆積させるステップと、
    前記ダミー・ゲート構造を除去して、前記デバイスのソース領域およびドレイン領域から前記デバイスのフィン領域を区別する、前記フィン・リソグラフィー・ハードマスクの前記中央部分の上を中心とするトレンチを、前記フィラー層に形成するステップと、
    前記フィン領域内の前記フィン・リソグラフィー・ハードマスクを使用して、前記シリコン層をエッチングして複数のフィンを形成するステップと、
    前記トレンチをゲート材料で充填して、前記フィンの上にゲート・スタックを形成するステップと、
    前記フィラー層を除去して、前記デバイスの前記ソース領域および前記ドレイン領域を露出するステップとを順次実行することを含み、
    前記ソース領域および前記ドレイン領域は無傷であって前記ゲート・スタックと自己整合させられている、方法。
  2. 前記トレンチを前記ゲート材料で充填して前記ゲート・スタックを形成するステップの前に、前記フィン領域から前記フィン・リソグラフィー・ハードマスクを除去するステップをさらに含む、請求項１に記載の方法。
  3. 前記トレンチの１つまたはそれ以上の側壁と前記フィンの１つまたはそれ以上の表面との少なくとも一部分の上で前記トレンチ内に窒化物スペーサ材料を堆積させるステップと、
    ５０パーセントと８０パーセントとの間の時限オーバー・エッチングを伴う、反応イオン・エッチングを使用して、前記フィンの前記表面から前記スペーサ材料を選択的に除去するステップと、をさらに含む、請求項１または２に記載の方法。
  4. 前記フィンの表面と比べて前記トレンチの側壁の上により多くのゲート誘電体材料を設けるために差分誘電体成長を用いて前記トレンチの前記側壁のうちの１つまたはそれ以上と前記フィンの１つまたはそれ以上の前記表面との少なくとも一部分の上に前記ゲート誘電体材料を設けるステップをさらに含む、請求項１乃至３のいずれかに記載の方法。
  5. 前記ゲート・スタックはフレア形部分を有し、
    前記ゲートから前記フレア形部分を除去するステップをさらに含む、請求項１乃至４のいずれかに記載の方法。
  6. 前記ダミー・ゲート構造は多結晶シリコンを含み、
    １００ナノメートルと１５０ナノメートルの間の高さと、３０ナノメートルと５０ナノメートルの間の長さとを有する、請求項１乃至５のいずれかに記載の方法。
  7. 前記ゲート・スタックは多結晶シリコン、金属および金属／多結晶シリコン・ハイブリッドのうちの１つまたはそれ以上を含む、請求項１乃至６のいずれかに記載の方法。
  8. 前記フィン・リソグラフィー・ハードマスクは、窒化物フィン・ハードマスク層と酸化物フィン・ハードマスク層とを含む二重ハードマスク構造である、請求項１乃至７のいずれかに記載の方法。
  9. 前記フィンはシリコン選択的反応イオン・エッチングを用いてエッチングされる、請求項１乃至８のいずれかに記載の方法。
  10. 前記ゲート・スタックはダマシン・プロセスを用いて前記トレンチ内に形成される、請求項１乃至９のいずれかに記載の方法。
  11. 前記フィン・リソグラフィー・ハードマスクをパターニングする前記ステップは、
    電子線リソグラフィーを用いてレジスト材料スタックをパターニングするステップと、
    前記レジスト材料スタックのパターンを炭素ベースのレジストに転写するステップと、
    反応イオン・エッチングによって前記転写後の炭素ベースのレジストを用いて前記フィン・リソグラフィー・ハードマスクをパターニングするステップと、をさらに含む、請求項１乃至１０のいずれかに記載の方法。
  12. ホウ素およびリンのうちの１つまたはそれ以上を含むドーピング材で前記ゲート・スタックをドープするステップをさらに含む、請求項１乃至１１のいずれかに記載の方法。
  13. 前記ソース領域および前記ドレイン領域のうちの１つまたはそれ以上の上にシリサイド領域を形成するステップをさらに含む、請求項１乃至１２のいずれかに記載の方法。
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