CN110047752B - 利用硬掩模层的纳米线晶体管制造 - Google Patents

利用硬掩模层的纳米线晶体管制造 Download PDF

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Abstract

本说明的纳米线器件可以用以下方法产生：在至少一个纳米线晶体管的制造期间并入至少一个硬掩模以帮助保护最上层沟道纳米线使其免受可能由诸如置换栅极工艺和/或纳米线释放工艺中使用的那些工艺等的制造工艺所产生的损害。至少一个硬掩模的使用可以在多层堆叠的纳米线晶体管中产生大体上无损害的最上层沟道纳米线，这可以提高沟道纳米线的均匀性和整个多层堆叠的纳米线晶体管的可靠性。

Description

利用硬掩模层的纳米线晶体管制造
本申请是申请日为2013年3月15日、申请号为201380073111.9、发明名称为“利用硬掩模层的纳米线晶体管制造”的专利申请的分案申请。
技术领域
本说明的实施例总体上涉及纳米线微电子器件的领域，并且更具体地涉及使用至少一个硬掩模形成的纳米线结构，所述硬掩模用以在制造期间防止纳米线沟道的退化。
背景技术
更高的性能、更低的成本、集成电路部件的增长的小型化、以及集成电路的更大的封装密度是微电子产业针对微电子器件的制造的不间断的目标。由于实现了这些目标，微电子器件得以缩放，即变得更小，这增加了对每个集成电路部件的最优性能的需求。
在微电子器件尺寸缩小至经过15纳米(nm)节点时保持流动性提高和短沟道控制在微电子器件制造中提供了挑战。纳米线可以用于制造提供改进的短沟道控制的微电子器件。例如，硅锗(SixGe1-x)纳米线沟道结构(其中，x<0.5)在相当大的Eg处提供了流动性增强，这适用于利用较高电压操作的许多常规产品中。此外，硅锗(SixGe1-x)纳米线沟道(其中，x>0.5)提供了在较低的Eg处增强的流动性(例如，适合于移动/手持领域中的低电压产品)。
已经尝试了许多不同的技术来制造基于纳米线的器件并改变其大小。然而，在制造均匀的纳米线沟道的领域中仍然需要改进。
附图说明
在说明书的结论部分中特别指出并明确地要求保护本公开内容的主题内容。结合附图并根据以下说明和所附权利要求，本公开内容的前述和其它特征将变得更显而易见。应理解，附图仅描绘了根据本公开内容的几个实施例，并且因此不应被认为是其范围的限制。将通过使用附图来利用附加的特征和细节描述本公开内容，以使本公开内容的优点能够更容易被确定，在附图中：
图1-14是根据本说明的实施例的形成纳米线晶体管的工艺的斜视图和截面图。
图15和图16是根据本说明的另一个实施例的形成纳米线晶体管的工艺的斜视图。
图17是根据本说明的实施例的制造微电子器件的工艺的流程图。
图18示出了根据本说明的一种实施方式的计算设备。
具体实施方式
在以下具体实施方式中，参考附图，其通过说明的方式示出可以实践所要求保护的主题内容的特定实施例。足够详细地描述了这些实施例以使本领域技术人员能够实践主题内容。应理解，各种实施例虽然是不同的，但不一定是互斥的。例如，本文中结合一个实施例所描述的特定特征、结构或特性在不脱离所要求保护的主题内容的精神和范围的情况下，可以实施在其它实施例内。在该说明书中对“一个实施例”或“实施例”的提及意指结合实施例所描述的特定特征、结构或特性包括在本说明内包含的至少一种实施方式中。因此，短语“一个实施例”或“在实施例中”的使用不一定指代同一实施例。另外，要理解，在每个所公开的实施例内的个体元件的位置或布置在不脱离所要求保护的主题内容的精神和范围的情况下可以被修改。因此以下具体实施方式不应被理解为限制性意义，并且主题内容的范围仅由被适当解释的所附权利要求、以及为所附权利要求赋予权利的等同物的整个范围来限定。在附图中，在几个附图中相似的附图标记指代相同或相似的元件或功能，并且其中描绘的元件不一定彼此按比例排列，相反，个体元件可以被放大或减小，以便更容易在本说明的上下文中理解这些元件。
在纳米线晶体管的生产中，可以利用置换栅极工艺，所述工艺需要去除在鳍状物结构之上形成的牺牲栅极电极材料，所述鳍状物结构包括牺牲材料的层和沟道栅极材料层。去除牺牲栅极电极之后可以从沟道栅极材料层之间去除牺牲材料以形成多个堆叠的沟道纳米线，这被称为“纳米线释放工艺”。可以用诸如干法蚀刻、湿法蚀刻、氧化与湿法蚀刻的组合等的蚀刻工艺来实现在置换栅极工艺或纳米线释放工艺中去除牺牲材料。关于干法蚀刻，由于最上层沟道纳米线更多地暴露于离子轰击，所以最上层沟道纳米线受到离子轰击的损害比其它沟道纳米线多(等离子体或无等离子体(plasmaless)工艺)。关于湿法蚀刻和氧化与湿法蚀刻工艺的组合，由于最上层沟道纳米线暴露于氧化和/或蚀刻化学试剂的时间最长，所以最上层沟道纳米线受到的损害比其它沟道纳米线多。因此，去除工艺可能产生不如晶体管中的其它沟道纳米线均匀、可靠的最上层沟道纳米线。
本说明的实施例包括在至少一个纳米线晶体管的制造期间并入至少一个硬掩模，以帮助保护最上层沟道纳米线使其免受由诸如置换栅极工艺和/或纳米线释放工艺中所使用的那些工艺等的制造工艺产生的损害。至少一个硬掩模的使用可能产生多层堆叠的纳米线晶体管中的大体上无损害的最上层沟道纳米线，这可以提高沟道纳米线的均匀性和整个多层堆叠的纳米线晶体管的可靠性。
图1-14示出了形成纳米线晶体管的方法。为力求简洁和清晰，将示出单个纳米线晶体管的形成。如图1中所示，可以由任何适合的材料提供或形成微电子衬底110。在一个实施例中，微电子衬底110可以是由可以包括但不限于硅、锗、硅锗或Ⅲ-Ⅴ化合物半导体材料的材料的单晶体组成的体衬底。在其它实施例中，微电子衬底110可以包括设置在体衬底上的绝缘体上硅衬底(SOI)，其中，上层绝缘体层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成。替代地，微电子衬底110可以由体衬底直接形成，并且局部氧化用于形成电绝缘部分来替代上述上层绝缘体层。
如图1中进一步所示，多个牺牲材料层(如元件1221、1222、和1223所示)与多个沟道材料层(如元件1241、1242、和1243所示)的交替可以通过任何已知技术(例如，通过外延生长)而形成在微电子衬底110上，以形成分层的堆叠体126。在一个实施例中，牺牲材料层1221、1222、和1223可以是硅层，并且沟道材料层1241、1242、和1243可以是硅锗层。在另一个实施例中，牺牲材料层1221、1222、和1223，可以是硅锗层，并且沟道材料层1241、1242、和1243可以是硅层。尽管已知三个牺牲材料层和三个沟道材料层，但是应该理解，可以使用任何适当数量的牺牲材料层和沟道材料层。
如图2中所示，硬掩模层130可以形成在最上层沟道材料层1243的顶表面125上。最上层沟道材料层1243可以被定义为距离微电子衬底110最远的沟道材料层。硬掩模层130可以是任何适当的硬掩模材料，包括但不限于硅、多孔硅、非晶硅、氮化硅、氮氧化硅、氧化硅、二氧化硅、碳氧化硅、碳化硅、氧化铝、氧化铪、氧化锆、硅酸钽、氧化镧、聚合物材料等等。硬掩模层130可以由本领域中已知的任何技术形成，所述技术包括但不限于物理气相沉积(PVD)、原子层沉积(ALD)、以及诸如大气压CVD(APCVD)、低压CVD(LPCVD)、和等离子体增强CVD(PECVD)等的化学气相沉积(CVD)的各种实施方式。
如图3中所示，可以使用常规图案化/蚀刻技术来对分层的堆叠体126(见图2)和硬掩模层130进行图案化，以形成至少一个鳍状物结构128。例如，可以在沟槽蚀刻工艺期间，例如在浅沟槽隔离(STI)工艺期间对分层的堆叠体126(见图2)和硬掩模130进行蚀刻，其中，沟槽144可以在形成鳍状物结构128时形成在微电子衬底110中，并且其中，沟槽144可以形成在鳍状物结构128的相对侧上。如本领域的技术人员将理解的，总体上同时地形成多个大体上平行的鳍状物结构128。
如图4中所示，诸如二氧化硅等的电介质材料结构146可以形成或沉积在靠近微电子衬底110的沟槽144内，以将鳍状物结构128电分离。如本领域技术人员将理解的，形成电介质材料结构146的工艺可以包含多种工艺，包括但不限于对电介质材料进行沉积、对电介质材料进行抛光/平面化、以及对电介质材料进行深蚀刻。
如图5中所示，间隔体160可以形成在鳍状物结构128和硬掩模层130上并且跨鳍状物结构128和硬掩模层130，并且间隔体160可以相对于鳍状物结构128大体上正交地设置。在实施例中，如将要论述的，间隔体160可以包括在随后的对鳍状物结构128材料和硬掩模层130的处理期间可能有选择性的任何材料。如图5中进一步所示，牺牲栅极电极材料152可以形成在间隔体160内/之间，并且可以形成在鳍状物结构128的位于间隔体160之间的部分周围。在实施例中，牺牲栅极电极材料152可以形成在鳍状物结构128和硬掩模层130的部分周围，并且间隔体160可以在牺牲栅极电极材料152的任一边上。牺牲栅极电极材料152可以包括任何适当的牺牲材料，包括但不限于多晶硅。如图6中所示，可以去除每个鳍状物结构128和硬掩模层130的一部分(牺牲栅极电极材料152和间隔体160的外部)，以暴露微电子衬底110的部分112。可以通过本领域中已知的包括但不限于干法蚀刻工艺的任何工艺来去除每个鳍状物结构128和硬掩模层130的部分。
如图7中所示，源极结构170和漏极结构180可以例如通过硅或硅锗的外延生长而形成在微电子衬底部分112(见图6)上的鳍状物结构128的相对端上，并且源极结构170和漏极结构180可以耦合至鳍状物结构128的设置在间隔体160之间的部分。在实施例中，根据用于特定应用的器件类型，源极结构170或漏极结构180对于NMOS器件而言可以是n掺杂的硅，或者对于PMOS器件而言可以是p掺杂的硅/硅锗。可以通过注入、等离子体掺杂、固体源掺杂、或本领域中已知的其它方法来在外延工艺中引入掺杂。
如图8中所示，层间电介质层190可以形成在微电子衬底110上的源极结构170、漏极结构180、牺牲栅极电极材料152、以及间隔体160之上，其中，可以例如通过化学机械抛光来对层间电介质层190进行平面化，以暴露牺牲栅极电极材料152。如图9中所示，然后可以例如通过包括但不限于湿法蚀刻、湿法蚀刻与氧化的组合、或者干法蚀刻(等离子体或无等离子体)的蚀刻工艺来从间隔体材料160之间去除牺牲栅极电极材料152。
如图10中所示，可以从沟道材料层1241、1242和1243(见图9)之间的鳍状物结构128(见图9)选择性地去除牺牲材料层1221、1222和1223(见图9)，以形成在源极结构170(见图7)与栅极结构180之间延伸的沟道纳米线(如元件1201、1202和1203所示，并且在此可以被统称为“沟道纳米线120n”)，其中，可以使沟道纳米线120n竖直对齐(例如，z轴)并且相互间隔开。在实施例中，可以利用选择性地去除牺牲材料层1221、1222和1223而不蚀刻沟道材料层1241、1242和1243的湿法蚀刻、湿法蚀刻与氧化的组合、或者干法蚀刻(等离子体或无等离子体)来对牺牲材料层1221、1222和1223进行蚀刻。在一个实施例中，其中，牺牲材料层1221、1222和1223为硅，并且沟道材料层1241、1242和1243为硅锗，湿法蚀刻可以包括但不限于氢氧化物水溶液化学试剂，其包括氢氧化铵和氢氧化钾。在另一个实施例中，其中，牺牲材料层1221、1222和1223为硅锗，并且沟道材料层1241、1242和1243为硅，湿法蚀刻可以包括但不限于羧酸/硝酸/氢氟酸的溶液、以及柠檬酸/硝酸/氢氟酸的溶液。应该理解，硬掩模层130可以在该工艺期间保护最上层沟道材料层1243。
在实施例中，硅和硅锗沟道纳米线120n二者可以存在于同一晶片上、同一管芯中、或同一电路上，例如作为反相器结构中的NMOS Si和PMOS SiGe。在实施例中，在NMOS Si和PMOS SiGe位于同一电路中的情况下，可以相互选择Si沟道厚度(SiGe夹层)和SiGe沟道厚度(Si夹层)，以增强电路性能和/或电路最小操作电压。在实施例中，可以通过蚀刻工艺来改变同一电路中的不同器件上的纳米线的数量，以增强电路性能和/或最小操作电压。
如图11中所示，可以从间隔体160之间去除硬掩模层130。在一个示例中，其中，硬掩模层130包括氮化硅，可以使用磷酸溶液来去除硬掩模层130。还应该理解，可以在去除牺牲材料层1221、1222和1223期间去除硬掩模层130，但是硬掩模层130可以保持足够长的时间以在大部分工艺期间保护最上层沟道材料层1243。
如图12中所示(沿着图11的线12-12的截面)，可以形成栅极电介质材料192以包围间隔体160之间的沟道纳米线1201、1202和1203。在实施例中，栅极电介质材料192可以包括高k栅极电介质材料，其中，介电常数可以包括大于大约4的值。高k栅极电介质材料的示例可以包括但不限于氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钛、氧化钽、钛酸锶钡、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪氧化物、以及铌酸锌铅。在一个实施例中，栅极电介质材料192可以大体上共形地形成在沟道纳米线1201、1202和1203周围，并且栅极电介质材料192可以在间隔体160上形成大体上共形的层。可以使用本领域中已知的任何方法来沉积栅极电介质材料192，以产生共形层，所述方法例如但不限于原子层沉积(ALD)、以及诸如大气压CVD(APCVD)、低压CVD(LPCVD)、和等离子体增强CVD(PECVD)等的化学气相沉积(CVD)的各种实施方式。
如图13和14中所示，然后栅极电极材料154可以形成在沟道纳米线1201、1202和1203周围，以形成栅极电极150并且由此形成了多层堆叠的纳米线晶体管100。栅极电极材料154可以包括任何适当的导电材料，包括但不限于钛、钨、钽、铝、铜、钌、钴、铬、铁、钯、钼、锰、钒、金、银、和铌的纯金属和合金。还可以使用较低导电性的金属碳化物，例如碳化钛、碳化锆、碳化钽、碳化钨、以及碳化钨。栅极电极材料还可以由诸如氮化钛和氮化钽等的金属氮化物、或诸如氧化钌等的导电金属氧化物制成。栅极电极材料还可以包括具有诸如铽和镝等的稀土或诸如铂等的贵金属的合金。
如图14中所示，纳米线晶体管100可以包括分别靠近最上层沟道纳米线1203的相对端(第一端162和第二端164)设置的间隔体160(被示出为第一间隔体1601和第二间隔体1602)并且每个间隔体160都与最上层沟道纳米线1203的顶表面165邻接(即，最上层沟道材料层顶表面125变成制造沟道纳米线120n时的最上层沟道纳米线顶表面165)。硬掩模层130的第一部分1301可以位于第一间隔体1601与最上层沟道材料层顶表面125之间，并且硬掩模层130的第二部分1302可以位于第二间隔体1602与最上层沟道材料层顶表面125之间。栅极电介质材料192可以与硬掩模层第一部分1301与硬掩模层第二部分1302之间的最上层沟道纳米线顶表面165邻接。此外，栅极电极150可以与栅极电介质材料192邻接。
应该理解，可以执行进一步的处理(未示出)，例如形成至源极结构170和漏极结构180的沟槽接触部等。
应该理解，可以使用多个硬掩模。例如，从具有形成于其上的硬掩模层130的分层的堆叠体126(见图2)开始，至少一个附加的硬掩模层132可以形成在硬掩模层130上。如图15中所示，可以使用常规图案化/蚀刻技术来对分层的堆叠体126(见图2)、硬掩模层130、以及至少一个附加的硬掩模132进行图案化，以形成至少一个鳍状物结构128。例如，可以在沟槽蚀刻工艺期间，例如在浅沟槽隔离(STI)工艺期间对分层的堆叠体126(见图2)、硬掩模层130、以及至少一个附加的硬掩模层132进行蚀刻，其中，在鳍状物结构128的形成中，沟槽144可以形成到微电子衬底110中。
如图16中所示，诸如二氧化硅等的电介质材料结构146可以形成或沉积在靠近微电子衬底110的沟槽144内，以使鳍状物结构128电分离。如前所述，形成电介质材料结构146的工艺可以包含多种工艺，包括但不限于对电介质材料进行沉积、对电介质材料进行抛光/平面化、以及对电介质材料进行深蚀刻，以形成电介质材料结构146。如图17中所示，可以在这些工艺期间腐蚀、融化或去除图16的至少一个附加的硬掩模层132，或者可以在此后通过单独的工艺来去除硬掩模层132。然后处理在图5继续进行，如上所述。应该理解，当利用多于一个硬掩模层时，可以选择至少一个附加的硬掩模层132以特别地抵抗关于电介质材料结构146和硬掩模层130的形成的工艺，并且，可以选择硬掩模层130以特别地抵抗关于牺牲材料层1221、1222和1223的去除的工艺。
图17是根据本说明的实施例的制造纳米线晶体管结构的工艺200的流程图。如方框202中所述，可以形成微电子衬底。可以在微电子衬底上形成包括至少一个牺牲材料层和至少一个沟道材料层的堆叠层，如方框204所述。如方框206所述，可以在沟道材料层的距离微电子衬底最远的顶表面上形成硬掩模层。可以由分层的堆叠体和硬掩模层形成至少一个鳍状物结构，如方框208所述。如方框210所述，可以跨鳍状物结构形成至少两个间隔体。可以在至少两个间隔体之间形成牺牲栅极电极材料，如方框212所述。如方框214所述，可以去除鳍状物结构的位于牺牲栅极电极材料和间隔体外部的部分以暴露部分微电子衬底。可以在微电子衬底上的鳍状物结构的相对端上形成源极结构和漏极结构，如方框216所述。如方框218所述，可以在源极结构和栅极结构之上形成层间电介质层。可以从间隔体之间去除牺牲栅极电极材料，如方框220所述。如方框222所述，可以从沟道材料层之间选择性地去除牺牲材料层以形成至少一个沟道纳米线。可以从间隔体之间去除硬掩模层以留下硬掩模层的位于间隔体与距离微电子衬底最远的沟道纳米线顶表面之间的部分，如方框224所述。如方框226所述，可以形成栅极电介质材料以包围间隔体之间的沟道纳米线。可以在栅极电介质材料上形成栅极电极材料，如方框228所述。
图18示出了根据本说明的一种实施方式的计算设备300。计算设备300容纳板302。板302可以包括许多部件，这些部件包括但不限于处理器304和至少一个通信芯片306。处理器304物理和电耦合到板302。在一些实施方式中，至少一个通信芯片306也物理和电耦合至板302。在其它实施方式中，通信芯片306是处理器304的部分。
根据其应用，计算设备300可以包括可以或可以不物理和电耦合到板302的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片306可以实现用于往返于计算设备300的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经由非固体介质的经调制的电磁辐射来传递数据的电路、设备、系统、方法、技术、通信信道等。术语并不暗示相关联的设备不包含任何线路，虽然在一些实施例中它们可以不包含线路。通信芯片306可以实施多种无线标准或协议中的任一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备300可以包括多个通信芯片306。例如，第一通信芯片306可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片306可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备300的处理器304包括封装在处理器304内的集成电路管芯。在本说明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本说明的实施方式构建的纳米线晶体管。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将所述电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
通信芯片306还可以包括封装在通信芯片306内的集成电路管芯。根据本说明的另一种实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本说明的实施方式构建的纳米线晶体管。
在其它实施方式中，容纳在计算设备300内的另一个部件可以包含集成电路管芯，其包括一个或多个器件，例如根据本说明的实施方式构建的纳米线晶体管。
在各种实施方式中，计算设备300可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。在其它实施方式中，计算设备300可以是处理数据的任何其它电子设备。
应理解，本说明的主题内容不一定限于图1-18中所示的特定应用。主题内容可以应用于本领域技术人员将理解的其它微电子器件和组件应用、以及任何适当的晶体管应用。
以下示例属于进一步的实施例，其中，示例1是纳米线晶体管，其包括：至少一个纳米线沟道，其具有第一端、相对的第二端、以及顶表面；靠近至少一个纳米线沟道的第一端设置的第一间隔体、以及靠近纳米线沟道的相对的第二端设置的第二间隔体；第一硬掩模部分，其与第一间隔体和纳米线沟道顶表面邻接；以及第二硬掩模部分，其与第二间隔体和纳米线沟道顶表面邻接。
在示例2中，示例1的主题内容可以任选地包括栅极电介质材料，其与第一硬掩模部分和第二硬掩模部分之间的纳米线沟道顶表面邻接。
在示例3中，示例2的主题内容可以任选地包括与栅极电介质材料邻接的栅极电极材料。
在示例4中，示例1到3中的任一个的主题内容可以任选地包括至少一个纳米线沟道，其包括形成在微电子衬底上方的多个纳米线沟道，其中，纳米线沟道彼此间隔开；并且其中，第一硬掩模部分和第二硬掩模部分与多个纳米线沟道中的距离微电子衬底最远的纳米线沟道的顶表面邻接。
在示例5中，形成微电子结构的方法可以包括：在微电子衬底上形成鳍状物结构，其中，鳍状物结构包括与至少一个沟道材料层交替的至少一个牺牲材料层、以及距离微电子衬底最远的沟道材料层的顶表面上的硬掩模层；跨鳍状物结构形成至少两个间隔体；选择性地去除沟道材料层之间的牺牲材料层以形成至少一个沟道纳米线；以及从间隔体之间去除硬掩模层以留下硬掩模层的位于间隔体与距离微电子衬底最远的沟道纳米线顶表面之间的部分。
在示例6中，示例5的主题内容可以任选地包括：在微电子衬底上形成鳍状物结构包括以下步骤，其中，鳍状物结构包括与至少一个沟道材料层交替的至少一个牺牲材料层、以及距离微电子衬底最远的沟道材料层的顶表面上的硬掩模层：形成微电子衬底；形成包括与至少一个沟道材料层交替的至少一个牺牲材料层的堆叠层；在距离微电子衬底最远的沟道材料层的顶表面上形成硬掩模层；以及由分层的堆叠体和硬掩模形成至少一个鳍状物结构。
在示例7中，示例5到6中的任一个的主题内容可以任选地包括：在至少两个间隔体之间形成牺牲栅极电极材料；去除位于牺牲栅极电极材料和间隔体外部的部分鳍状物结构以暴露微电子衬底的部分；以及在衬底部分上、在鳍状物结构的相对端上形成源极结构和漏极结构。
在示例8中，示例5到7中的任一个的主题内容可以任选地包括：在源极结构和漏极结构之上形成层间电介质层；以及在选择性地去除沟道材料层之间的牺牲材料层之前从间隔体之间去除牺牲栅极电极材料，以形成至少一个沟道纳米线。
在示例9中，示例5到8中的任一个的主题内容可以任选地包括：形成栅极电介质材料以包围间隔体之间的沟道纳米线；以及在栅极电介质材料上形成栅极电极材料。
在示例10中，示例5到9中的任一个的主题内容可以任选地包括由从包括以下材料的组中选择的材料来形成硬掩模层：硅、多孔硅、非晶硅、氮化硅、氮氧化硅、氧化硅、二氧化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、硅酸钽、氧化镧、以及聚合物材料。
在示例11中，形成微电子结构的方法可以包括：形成微电子衬底；形成堆叠层，其包括与至少一个沟道材料层交替的至少一个牺牲材料层；在距离微电子衬底最远的沟道材料层的顶表面上形成第一硬掩模层；在第一硬掩模层上形成第二硬掩模层；由分层的堆叠体、第一硬掩模和第二硬掩模形成至少一个鳍状物结构；去除第二硬掩模层；跨鳍状物结构形成至少两个间隔体；选择性地去除沟道材料层之间的牺牲材料层以形成至少一个沟道纳米线；以及从间隔体之间去除第一硬掩模层以留下第一硬掩模层的位于间隔体与距离微电子衬底最远的沟道纳米线顶表面之间的部分。
在示例12中，示例11的主题内容可以任选地包括：在至少两个间隔体之间形成牺牲栅极电极材料；去除位于牺牲栅极电极材料和间隔体外部的部分鳍状物结构以暴露微电子衬底的部分；以及在衬底部分上、在鳍状物结构的相对端上形成源极结构和漏极结构。
在示例13中，示例11到12中的任一个的主题内容可以任选地包括：在源极结构和漏极结构之上形成层间电介质层；并且在选择性地去除沟道材料层之间的牺牲材料层之前从间隔体之间去除牺牲栅极电极材料，以形成至少一个沟道纳米线。
在示例14中，示例11到13中的任一个的主题内容可以任选地包括：形成栅极电介质材料以包围间隔体之间的沟道纳米线；以及在栅极电介质材料上形成栅极电极材料。
在示例15中，示例11到14中的任一个的主题内容可以任选地包括由从包括以下材料的组中选择的材料来形成硬掩模层：硅、多孔硅、非晶硅、氮化硅、氮氧化硅、氧化硅、二氧化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、硅酸钽、氧化镧、以及聚合物材料。
在示例16中，示例11到15中的任一个的主题内容可以任选地包括由从包括以下材料的组中选择的材料来形成第二硬掩模层：硅、多孔硅、非晶硅、氮化硅、氮氧化硅、氧化硅、二氧化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、硅酸钽、氧化镧、以及聚合物材料。
在示例17中，计算设备可以包括：包括至少一个部件的板；其中，至少一个部件包括至少一个微电子结构，所述微电子结构包括至少一个纳米线晶体管，所述纳米线晶体管包括：至少一个纳米线沟道，其具有第一端、相对的第二端和顶表面；靠近至少一个纳米线沟道的第一端设置的第一间隔体、以及靠近纳米线沟道的相对的第二端设置的第二间隔体；第一硬掩模部分，其与第一间隔体和纳米线沟道顶表面邻接；以及第二硬掩模部分，其与第二间隔体和纳米线沟道顶表面邻接。
在示例18中，示例17的主题内容可以任选地包括：栅极电介质材料，其与第一硬掩模部分和第二硬掩模部分之间的纳米线沟道顶表面邻接。
在示例19中，示例18的主题内容可以任选地包括：与栅极电介质材料邻接的栅极电极材料。
在示例20中，示例17到19中的任一个的主题内容可以任选地包括至少一个纳米线沟道，其包括形成在微电子衬底上方的多个纳米线沟道，其中，纳米线沟道彼此间隔开；并且其中，第一硬掩模部分和第二硬掩模部分与多个纳米线沟道中的距离微电子衬底最远的纳米线沟道的顶表面邻接。
在这样详细地描述了本说明的实施例后，应理解，由所附权利要求限定的本说明并不由在以上说明中所阐述的特定细节来限制，因为在不脱离本说明的精神或范围的情况下，本说明的很多明显的变型都是可能的。

Claims (20)

1.一种形成微电子结构的方法，包括：
在微电子衬底上形成鳍状物结构，其中，所述鳍状物结构包括与至少一个沟道材料层交替的至少一个牺牲材料层、以及距离所述微电子衬底最远的沟道材料层的顶表面上的硬掩模层；
跨所述鳍状物结构形成至少两个间隔体；
去除所述鳍状物结构在所述间隔体的外部的部分；
在衬底部分上、在所述鳍状物结构的相对端上形成源极结构和漏极结构；
选择性地去除所述沟道材料层之间的所述牺牲材料层，以形成至少一个沟道纳米线；
从所述间隔体之间去除所述硬掩模层以留下所述硬掩模层的位于所述间隔体与距离所述微电子衬底最远的沟道纳米线顶表面之间的部分。
2.根据权利要求1所述的方法，其中，在所述微电子衬底上形成所述鳍状物结构包括以下步骤，其中，所述鳍状物结构包括与至少一个沟道材料层交替的至少一个牺牲材料层、以及距离所述微电子衬底最远的所述沟道材料层的所述顶表面上的硬掩模层：
形成微电子衬底；
形成堆叠层，所述堆叠层包括与至少一个沟道材料层交替的至少一个牺牲材料层；
在距离所述微电子衬底最远的所述沟道材料层的顶表面上形成硬掩模层；以及
由分层的堆叠体和所述硬掩模层形成至少一个鳍状物结构。
3.根据权利要求1所述的方法，还包括：
在所述至少两个间隔体之间形成牺牲栅极电极材料；以及
去除位于所述牺牲栅极电极材料和所述间隔体的外部的部分鳍状物结构，以暴露所述微电子衬底的部分。
4.根据权利要求3所述的方法，还包括：
在所述源极结构和所述漏极结构之上形成层间电介质层；以及
在选择性地去除所述沟道材料层之间的所述牺牲材料层之前从所述间隔体之间去除所述牺牲栅极电极材料，以形成所述至少一个沟道纳米线。
5.根据权利要求4所述的方法，还包括：
形成栅极电介质材料，以包围所述间隔体之间的所述沟道纳米线；以及
在所述栅极电介质材料上形成栅极电极材料。
6.根据权利要求1所述的方法，其中，在距离所述微电子衬底最远的沟道材料层的顶表面上形成硬掩模层包括：
由从包括以下材料的组中选择的材料来形成硬掩模层：硅、多孔硅、非晶硅、氮化硅、氮氧化硅、氧化硅、二氧化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、硅酸钽、氧化镧、以及聚合物材料。
7.一种形成微电子结构的方法，包括：
形成微电子衬底；
形成堆叠层，所述堆叠层包括与至少一个沟道材料层交替的至少一个牺牲材料层；
在距离所述微电子衬底最远的沟道材料层的顶表面上形成第一硬掩模层；
在所述第一硬掩模层上形成第二硬掩模层；
由分层的堆叠体、所述第一硬掩模层和所述第二硬掩模层形成至少一个鳍状物结构；
去除所述第二硬掩模层；
跨所述鳍状物结构形成至少两个间隔体；
去除所述鳍状物结构在所述间隔体的外部的部分；
在衬底部分上、在所述鳍状物结构的相对端上形成源极结构和漏极结构；
选择性地去除所述沟道材料层之间的牺牲材料层，以形成至少一个沟道纳米线；
从所述间隔体之间去除所述第一硬掩模层，以留下所述第一硬掩模层的位于所述间隔体与距离所述微电子衬底最远的沟道纳米线顶表面之间的部分。
8.根据权利要求7所述的方法，还包括：
在所述至少两个间隔体之间形成牺牲栅极电极材料；以及
去除位于所述牺牲栅极电极材料和所述间隔体的外部的部分鳍状物结构，以暴露所述微电子衬底的部分。
9.根据权利要求8所述的方法，还包括：
在所述源极结构和所述漏极结构之上形成层间电介质层；以及
在选择性地去除所述沟道材料层之间的所述牺牲材料层之前从所述间隔体之间去除所述牺牲栅极电极材料，以形成所述至少一个沟道纳米线。
10.根据权利要求7所述的方法，还包括：
形成栅极电介质材料，以包围所述间隔体之间的所述沟道纳米线；以及
在所述栅极电介质材料上形成栅极电极材料。
11.根据权利要求7所述的方法，其中，在距离所述微电子衬底最远的沟道材料层的顶表面上形成所述第一硬掩模层包括：
由从包括以下材料的组中选择的材料来形成所述硬掩模层：硅、多孔硅、非晶硅、氮化硅、氮氧化硅、氧化硅、二氧化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、硅酸钽、氧化镧、以及聚合物材料。
12.根据权利要求7所述的方法，其中，在第一硬掩模层上形成所述第二硬掩模层包括：
由从包括以下材料的组中选择的材料来形成所述第二硬掩模层：硅、多孔硅、非晶硅、氮化硅、氮氧化硅、氧化硅、二氧化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、硅酸钽、氧化镧、以及聚合物材料。
13.一种形成纳米线晶体管的方法，包括：
在微电子衬底上方形成多个纳米线沟道，其中，所述多个纳米线沟道中的每个纳米线沟道彼此间隔开，以及其中，所述多个纳米线沟道中的一个纳米线沟道被设置为比所述多个纳米线沟道中的剩余纳米线沟道更加远离所述微电子衬底；
形成源极，所述源极与所述多个纳米线沟道中的每个纳米线沟道的第一端邻接；
形成漏极，所述漏极与所述多个纳米线沟道中的每个纳米线沟道的第二端邻接；
形成第一间隔体并形成第二间隔体，所述第一间隔体被设置为靠近所述多个纳米线沟道中的每个纳米线沟道的第一端，以及所述第二间隔体被设置为靠近所述多个纳米线沟道中的每个纳米线沟道的第二端，其中，所述第一间隔体与所述多个纳米线沟道中的每个纳米线沟道物理接触，以及其中，所述第二间隔体与所述多个纳米线沟道中的每个纳米线沟道物理接触；
形成硬掩模层，所述硬掩模层包括第一硬掩模部分和第二硬掩模部分，其中，所述硬掩模层的整体被形成在比所述多个纳米线沟道中的剩余纳米线沟道更加远离所述微电子衬底的所述一个纳米线沟道上方，其中，所述硬掩模层的硬掩模材料与所述第一间隔体和所述第二间隔体的间隔体材料不同，并且所述硬掩模层的硬掩模材料与所述第一间隔体和所述第二间隔体的间隔体材料相对于彼此是可选择性去除的；
去除所述硬掩模层在所述间隔体的外部的部分；以及
形成栅极电介质材料，所述栅极电介质材料与所述多个纳米线沟道中的比所述多个纳米线沟道中的剩余纳米线沟道更加远离所述微电子衬底的所述一个纳米线沟道的顶表面邻接，其中，所述栅极电介质材料被设置在所述第一硬掩模部分和所述第二硬掩模部分之间；
其中，所述第一硬掩模部分邻接所述第一间隔体，邻接所述源极，邻接所述栅极电介质材料，以及邻接所述多个纳米线沟道中的比所述多个纳米线沟道中的剩余纳米线沟道更加远离所述微电子衬底的所述一个纳米线沟道的顶表面，使得所述第一硬掩模部分覆盖所述源极和所述栅极电介质材料之间的、所述多个纳米线沟道中的比所述多个纳米线沟道中的剩余纳米线沟道更加远离所述微电子衬底的所述一个纳米线沟道的顶表面的一部分，使得所述第一硬掩模部分在所述栅极电介质材料和所述多个纳米线沟道中的比所述多个纳米线沟道中的剩余纳米线沟道更加远离所述微电子衬底的所述一个纳米线沟道的所述第一端之间延伸，并且将所述第一间隔体与所述多个纳米线沟道中的比所述多个纳米线沟道中的剩余纳米线沟道更加远离所述微电子衬底的所述一个纳米线沟道的所述顶表面分隔开，以及
其中，所述第二硬掩模部分邻接所述第二间隔体，邻接所述漏极，邻接所述栅极电介质材料，以及邻接所述多个纳米线沟道中的比所述多个纳米线沟道中的剩余纳米线沟道更加远离所述微电子衬底的所述一个纳米线沟道的顶表面，使得所述第二硬掩模部分覆盖所述漏极和所述栅极电介质材料之间的、所述多个纳米线沟道中的比所述多个纳米线沟道中的剩余纳米线沟道更加远离所述微电子衬底的所述一个纳米线沟道的顶表面的另一部分，使得所述第二硬掩模部分在所述栅极电介质材料和所述多个纳米线沟道中的比所述多个纳米线沟道中的剩余纳米线沟道更加远离所述微电子衬底的所述一个纳米线沟道的所述第二端之间延伸，并且将所述第二间隔体与所述多个纳米线沟道中的比所述多个纳米线沟道中的剩余纳米线沟道更加远离所述微电子衬底的所述一个纳米线沟道的所述顶表面分隔开。
14.根据权利要求13所述的方法，还包括：
形成与所述栅极电介质材料邻接的栅极电极材料。
15.根据权利要求13所述的方法，其中，所述第一硬掩模部分和所述第二硬掩模部分包括从包括以下材料的组中选择的材料：硅、多孔硅、非晶硅、氮化硅、氮氧化硅、氧化硅、二氧化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、硅酸钽、氧化镧、以及聚合物材料。
16.根据权利要求13所述的方法，其中，所述多个纳米线沟道中的每个纳米线沟道包括硅锗。
17.根据权利要求13所述的方法，其中，所述多个纳米线沟道中的每个纳米线沟道包括硅。
18.根据权利要求13所述的方法，其中，所述源极和所述漏极包括n掺杂的硅。
19.根据权利要求13所述的方法，其中，所述源极和所述漏极包括p掺杂的硅。
20.根据权利要求13所述的方法，其中，所述源极和所述漏极包括p掺杂的硅锗。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102031709B1 (ko) 2013-03-15 2019-10-14 인텔 코포레이션 하드마스크 층들을 이용한 나노 와이어 트랜지스터 제조
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US9136332B2 (en) * 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US9893161B2 (en) 2015-04-22 2018-02-13 Tokyo Electron Limited Parasitic capacitance reduction structure for nanowire transistors and method of manufacturing
CN106531632B (zh) * 2015-09-10 2020-01-03 中国科学院微电子研究所 堆叠纳米线mos晶体管制作方法
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
FR3051970B1 (fr) * 2016-05-25 2020-06-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'une structure de canal formee d'une pluralite de barreaux semi-conducteurs contraints
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US10546942B2 (en) * 2017-07-25 2020-01-28 International Business Machines Corporation Nanosheet transistor with optimized junction and cladding defectivity control
KR102353931B1 (ko) 2017-09-13 2022-01-21 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN108493112A (zh) * 2018-03-12 2018-09-04 浙江大学 一种叠层式多晶硅场效应晶体管器件的制造方法
US10461194B2 (en) * 2018-03-23 2019-10-29 International Business Machines Corporation Threshold voltage control using channel digital etch
US11227932B2 (en) * 2018-05-16 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with a fin top hardmask
CN110970369B (zh) * 2018-09-30 2022-08-02 中芯国际集成电路制造(上海)有限公司 Cmos反相器结构及其形成方法
FR3087046B1 (fr) * 2018-10-05 2020-12-25 Commissariat Energie Atomique Structure a barreaux semi-conducteurs superposes ayant une enveloppe semi-conductrice uniforme
US11532719B2 (en) * 2018-12-17 2022-12-20 Intel Corporation Transistors on heterogeneous bonding layers
US20220285497A1 (en) * 2019-12-30 2022-09-08 Unist(Ulsan National Institute Of Science And Technology) Transistor, ternary inverter comprising same, and transistor manufacturing method
CN111613676B (zh) * 2020-04-11 2021-06-04 复旦大学 一种具有层叠结构的多栅指数晶体管及其制备方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
KR100487566B1 (ko) * 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
US7696946B2 (en) 2004-08-18 2010-04-13 Ruckus Wireless, Inc. Reducing stray capacitance in antenna element switching
KR100585157B1 (ko) 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
KR100699839B1 (ko) * 2005-04-21 2007-03-27 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
US7629603B2 (en) * 2006-06-09 2009-12-08 Intel Corporation Strain-inducing semiconductor regions
US7999251B2 (en) * 2006-09-11 2011-08-16 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
KR100801063B1 (ko) * 2006-10-02 2008-02-04 삼성전자주식회사 게이트 올 어라운드형 반도체 장치 및 그 제조 방법
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US7935599B2 (en) * 2007-04-04 2011-05-03 Sharp Laboratories Of America, Inc. Nanowire transistor and method for forming same
CN101060135A (zh) * 2007-06-05 2007-10-24 北京大学 一种双硅纳米线围栅场效应晶体管及其制备方法
US7923337B2 (en) 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
US7534675B2 (en) * 2007-09-05 2009-05-19 International Business Machiens Corporation Techniques for fabricating nanowire field-effect transistors
FR2921757B1 (fr) 2007-09-28 2009-12-18 Commissariat Energie Atomique Structure de transistor double-grille dotee d'un canal a plusieurs branches.
US20110012090A1 (en) * 2007-12-07 2011-01-20 Agency For Science, Technology And Research Silicon-germanium nanowire structure and a method of forming the same
FR2928029B1 (fr) * 2008-02-27 2011-04-08 St Microelectronics Crolles 2 Procede de fabrication d'un dispositif semi-conducteur a grille enterree et circuit integre correspondant.
JP4575471B2 (ja) * 2008-03-28 2010-11-04 株式会社東芝 半導体装置および半導体装置の製造方法
US8847313B2 (en) * 2008-11-24 2014-09-30 University Of Southern California Transparent electronics based on transfer printed carbon nanotubes on rigid and flexible substrates
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US8080456B2 (en) * 2009-05-20 2011-12-20 International Business Machines Corporation Robust top-down silicon nanowire structure using a conformal nitride
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
JP5073014B2 (ja) * 2010-06-11 2012-11-14 株式会社東芝 半導体装置およびその製造方法
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8551833B2 (en) 2011-06-15 2013-10-08 International Businesss Machines Corporation Double gate planar field effect transistors
US8679902B1 (en) * 2012-09-27 2014-03-25 International Business Machines Corporation Stacked nanowire field effect transistor
US20140151639A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors
US8900959B2 (en) * 2013-03-12 2014-12-02 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with pad regions
KR102031709B1 (ko) 2013-03-15 2019-10-14 인텔 코포레이션 하드마스크 층들을 이용한 나노 와이어 트랜지스터 제조

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