KR20150130270A - 하드마스크 층들을 이용한 나노 와이어 트랜지스터 제조 - Google Patents

하드마스크 층들을 이용한 나노 와이어 트랜지스터 제조 Download PDF

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KR20150130270A
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세연 김
켈린 쿤
윌리 라츠매디
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Abstract

본 기술의 나노 와이어 소자는 교체 금속 게이트 공정 및/또는 나노 와이어 릴리즈 공정에 사용된 것들과 같은 제조 공정들로부터 유래할 수 있는 손상으로부터 최상부 채널 나노 와이어를 보호하는 데에 조력하기 위해 적어도 하나의 나노 와이어 트랜지스터의 제조 동안 적어도 하나의 하드마스크의 통합에 의해 제조될 수 있다. 적어도 하나의 하드마스크의 사용은 다중 적층 나노 와이어 트랜지스터에서 실질적으로 손상 없는 최상부 채널 나노 와이어를 낳을 수 있고, 이는 채널 나노 와이어들의 균일성 및 전체적 다중 적층 나노 와이어 트랜지스터의 신뢰성을 향상시킬 수 있다.

Description

하드마스크 층들을 이용한 나노 와이어 트랜지스터 제조{NANOWIRE TRANSISTOR FABRICATION WITH HARDMASK LAYERS}
본 설명의 실시예들은 일반적으로 나노 와이어 미세전자 소자(nanowire microelectronic device) 분야에 관한 것인데, 보다 상세하게는 제조 동안 나노 와이어 채널들의 열화를 방지하기 위해 적어도 하나의 하드마스크를 이용하여 형성되는 나노 와이어 구조와 관련된다.
집적 회로 컴포넌트들의 보다 높은 성능, 보다 낮은 비용, 향상된 소형화, 및 집적 회로의 보다 큰 패키징 밀도는 미세전자 소자들의 제조를 위한 미세전자 산업계의 현재 진행형 목표이다. 이들 목적들이 달성됨에 따라, 미세전자 소자들은 규모가 축소되는데, 즉 더 소형화되는데, 이는 각각의 집적 회로 컴포넌트들로부터의 최적 성능에 대한 필요를 증대시킨다.
미세전자 소자 치수들이 15 나노미터(nm) 노드를 넘어서 규모 축소됨에 따라 이동도 향상(mobility improvement) 및 단 채널 제어(short channel control)를 유지하는 것은 미세전자 소자 제조에 있어서 도전 과제가 된다. 나노 와이어들이 향상된 단 채널 제어를 제공하는 미세전자 소자들을 제조하는데 사용될 수 있다. 예를 들어, 실리콘 게르마늄(SixGe1 -x) 나노 와이어 채널 구조들(여기서 x<0.5)은 상당히 큰 Eg에서 이동도 향상을 제공하고, 이는 더 높은 전압 동작을 활용하는 대다수의 기존 제품들에서 사용하기에 적합하다. 더욱이, 실리콘 게르마늄(SixGe1 -x) 나노 와이어 채널들(x>0.5)은 (예를 들어, 모바일/핸드헬드 영역에서의 저 전압 제품들에 적합한) 더 낮은 Eg들에서 향상된 이동도를 제공한다.
나노 와이어 기반 소자를 제조하고 그 크기를 정하기 위해 복수의 상이한 기법이 시도되어 왔다. 그러나, 여전히 균일한 나노 와이어 채널들을 제조하는 분야에서 개선들이 필요할 수 있다.
본 개시의 청구 대상은 명세서의 결론부에서 특별히 적시되고 구별되게 주장된다. 본 개시의 상기 및 다른 특징들은, 첨부된 도면과 함께 취해지는 하기 설명 및 첨부된 청구 범위로부터 더 충분히 명백해질 것이다. 첨부 도면들이 본 개시에 따라서 단지 몇 개의 실시예들을 묘사하며, 따라서 그 범위를 제한하는 것은 고려하고 있지 않다는 것을 이해해야 한다. 본 개시는 첨부 도면들을 사용하여 추가로 구체적이고 상세하게 설명될 것이어서, 본 발명의 장점들이 더욱 쉽게 확인될 수 있다:
도 1-14는 본 설명의 실시예에 따라 나노 와이어 트랜지스터를 형성하는 공정의 사시 단면도들이다.
도 15 및 도 16은 본 설명의 또 다른 실시예에 따라 나노 와이어 트랜지스터를 형성하는 공정의 사시도들이다.
도 17은 본 기술의 실시예에 따라 미세전자 소자를 제조하는 공정의 흐름도이다.
도 18은 본 설명의 일 구현에 따른 컴퓨팅 디바이스를 도해한다.
하기 상세한 설명에서는, 청구 대상이 실시될 수 있는 특정 실시예들을 도해로서 보여주는 첨부 도면들에 대한 참조가 이루어진다. 이들 실시예들은 통상의 기술자가 청구 대상을 실시하는 것을 가능하게 할 정도로 충분히 상세히 설명된다. 각종 실시예들이 비록 상이하기는 하지만 반드시 상호 배타적일 필요는 없음을 이해해야 한다. 예를 들어, 일 실시예와 연계하여 본 명세서에 설명되는 특정의 특징, 구조, 또는 특성은 청구된 대상의 사상 및 범위로부터 벗어나지 않고 기타 실시예들 내에서 구현될 수 있다. 본 명세서에서 "일 실시예" 또는 "실시예"에 대한 참조들은 이 실시예와 연계하여 설명되는 특정의 특징, 구조, 또는 특성이 본 설명 내에 포괄되는 적어도 하나의 구현에 포함된다는 것을 의미한다. 따라서, 구문 "일 실시예" 또는 "일 실시예에서"의 사용은 반드시 동일 실시예를 참조하지는 않는다. 덧붙여, 각각의 개시된 실시예 내의 개개의 요소들의 로케이션 또는 배치는 청구 대상의 사상 및 범위로부터 벗어나지 않고 수정될 수 있음을 이해해야 한다. 따라서, 하기 상세한 설명은 제한하는 의미로 취해서는 안되며, 청구 대상의 범위는 적절히 해석될 때 첨부된 청구항에 부여되는 균등물의 전체 범위와 함께 청구범위에 의해서만 정의된다. 도면들에서, 유사한 번호는 수 개의 뷰에 걸쳐서 동일하거나 비슷한 요소들 또는 기능성을 가리키며, 그 안에 묘사된 해당 요소들은 반드시 서로 비례에 맞추어 그려질 필요는 없으며, 오히려 개개의 요소들은 본 설명의 맥락에 따라 이 요소들을 더 용이하게 파악하기 위해 확대 또는 축소될 수 있다.
나노 와이어 트랜지스터들의 생산에 있어서, 교체 게이트 공정(replacement gate process)이 이용될 수 있는데, 이것은 희생용 물질들과 채널 게이트 물질 층들로 된 층들을 포함하는 핀 구조에 걸쳐서 형성되는 희생용 게이트 전극 물질의 제거를 요구한다. 희생용 게이트 전극의 제거는 "나노 와이어 릴리즈 공정"으로 알려진, 복수의 적층 채널 나노 와이어를 형성하기 위해 채널 게이트 물질 층들 사이로부터 희생용 물질들의 제거가 이어질 수 있다. 교체 게이트 공정 또는 나노 와이어 릴리즈 공정의 어느 것에서든 희생용 물질들의 제거는 건식 에칭, 습식 에칭, 산화와 습식 에칭의 조합, 및 그와 유사한 것과 같은 에칭 공정들에 의해서 달성될 수 있다. 건식 에칭에 관해서, 최상부 채널 나노 와이어는, 이온 충돌에 대한 노출이 최상부 채널 나노 와이어상에서 더 크므로, 다른 채널 나노 와이어들(플라즈마 있는 또는 플라즈마 없는 공정들 중 어느 하나에 의한 것)보다 이온 충격에 의해 더 손상될 수 있다. 습식 에칭 및 산화와 습식 에칭 공정들의 조합에 관해서, 최상부 채널 나노 와이어는, 최상부 채널 나노 와이어가 산화 및/또는 에칭 화학 물질들에 대한 가장 긴 노출 시간을 가질 것이므로, 다른 채널 나노 와이어들보다 더 손상될 수 있다. 그러므로, 제거 공정들은 트랜지스터에서 다른 채널 나노 와이어들보다 덜 균일하고 덜 신뢰할만한 최상부 채널 나노 와이어를 초래할 수 있다.
본 설명의 실시예들은 교체 금속 게이트 공정 및/또는 나노 와이어 릴리즈 공정에 사용된 것들과 같은 제조 공정들로부터 유래할 수 있는 손상으로부터 최상부 채널 나노 와이어를 보호하는 것을 조력하기 위해 적어도 하나의 나노 와이어 트랜지스터의 제조 동안 적어도 하나의 하드마스크의 통합을 포함한다. 적어도 하나의 하드마스크의 사용은 다중 적층 나노 와이어 트랜지스터에서 실질적으로 손상이 없는 최상부 채널 나노 와이어를 낳을 수 있고, 이는 채널 나노 와이어들의 균일성과 전체적 다중 적층 나노 와이어 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1-14는 나노 와이어 트랜지스터를 형성하는 방법들을 도해한다. 간결성과 명료성을 위하여, 단일 나노 와이어 트랜지스터의 형성이 예시될 것이다. 도 1에 도해된 것과 같이, 미세전자 기판(110)은 임의의 적절한 물질로부터 제공되거나 그로부터 형성될 수 있다. 일 실시예에서, 미세전자 기판(110)은, 이것들에만 한정되는 것은 아니지만, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는 물질의 단 결정으로 구성되는 벌크 기판일 수 있다. 기타 실시예들에서, 미세전자 기판(110)은 SOI(silicon-on-insulator) 기판을 포함할 수 있으며, 여기서 상부 절연체 층은 이것들에만 한정되는 것은 아니지만, 벌크 기판상에 배치되는 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있는 물질로 구성된다. 대안으로서, 미세전자 구조(110)는 벌크 기판으로부터 직접 형성될 수 있고, 전술한 상부 절연체 층 대신에 전기 절연성 부분들을 형성하기 위해 국부적 산화가 이용된다.
추가로 도 1에 도시된 것처럼, 복수의 채널 물질 층(요소들 1241, 1242, 및 1243으로서 예시됨)과 교호하는 복수의 희생용 물질 층(요소들 1221, 1222, 및 1223 으로서 예시됨)이 층을 이룬 적층(126)을 형성하기 위해 미세전자 기판(110)상에서 에피택셜 성장에 의해서 하는 것처럼 임의의 알려진 기술에 의해 형성될 수 있다. 일 실시예에서, 희생용 물질 층들(1221, 1222, 및 1223)은 실리콘 층들일 수 있고 채널 물질 층들(1241, 1242, 및 1243)은 실리콘 게르마늄 층들일 수 있다. 또 다른 실시예에서, 희생용 물질 층들(1221, 1222, 및 1223)은 실리콘 게르마늄 층들일 수 있고 채널 물질 층들(1241, 1242, 및 1243)은 실리콘 층일 수 있다. 3개의 희생용 물질 층과 3개의 채널 물질 층이 보여지기는 하였지만, 희생용 물질 층들과 채널 물질 층들의 임의의 적절한 수가 이용될 수 있다는 것이 이해된다.
도 2에 도시된 바와 같이, 하드마스크 층(130)이 최상부 채널 물질 층(1243)의 상부 표면(125)상에 형성될 수 있다. 최상부 채널 물질 층(1243)은 미세전자 기판(110)으로부터 가장 멀리 떨어져 있는 채널 물질 층인 것으로 정의될 수 있다. 하드마스크 층(130)은, 이것들에만 한정되지는 않지만, 실리콘, 다공성 실리콘, 비정질 실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 이산화물, 실리콘 탄질화물(silicon carbonitride), 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈 규산염, 란타늄 산화물, 폴리머 물질들, 및 그와 유사한 것을 포함하는 임의의 적절한 하드마스크 물질일 수 있다. 하드마스크 층(130)은, 이것들에만 한정되지는 않지만, PVD(physical vapor deposition), ALD(atomic layer deposition), 및 APCVD(atmospheric pressure CVD), LPCVD(atmospheric pressure CVD)와 PECVD(plasma enhanced CVD)와 같은 CVD(chemical vapor deposition)의 다양한 구현들을 포함하는 본 분야에 알려진 임의의 기술에 의해 형성될 수 있다.
층을 이룬 적층(126)(도 2 참조) 및 하드마스크 층(130)은 도 3에 도시된 바와 같이, 적어도 하나의 핀 구조(128)를 형성하기 위해 종래의 패터닝/에칭 기법을 이용하여 패터닝될 수 있다. 예를 들어, 층을 이룬 적층(126)(도 2 참조) 및 하드마스크 층(130)은 STI(Shallow Trench Isolation) 공정과 같은 트렌치 에칭 공정 동안 에칭될 수 있으며, 여기서 트렌치들(144)이 핀 구조(128)의 형성 시에 미세전자 기판(110)에 형성될 수 있고, 트렌치들(144)은 핀 구조들(128)의 대향 측들상에 형성될 수 있다. 통상의 기술자에 의해 이해되는 것처럼 복수의 실질적으로 평행한 핀 구조(128)가 동시에 일반적으로 형성된다.
도 4에 도시된 바와 같이, 실리콘 이산화물과 같은 유전체 물질 구조들(146)은 전기적으로 핀 구조들(128)을 절연하기 위해 미세전자 기판(110)에 인접한 트렌치들(144) 내에 형성되거나 피착될 수 있다. 통상의 기술자에게 이해되는 것처럼, 유전체 물질 구조들(146)을 형성하는 공정은 유전체 물질을 피착하고, 유전체 물질을 연마하고/평탄화하고, 및 유전체 물질을 에칭 백하는 것을 포함하지만, 이것들에만 한정되지는 않는 다양한 공정을 수반할 수 있다.
도 5에 도시된 바와 같이, 스페이서들(160)이 핀 구조(128) 및 하드마스크 층(130)상에 및 이들을 가로질러 형성될 수 있고, 핀 구조(128)와 실질적으로 직교하도록 배치될 수 있다. 실시예에서, 스페이서들(160)은 논의되는 바와 같이 구조(128) 물질들 및 하드마스크 층(130)에 대한 후속 공정 동안 선택적일 수 있는 임의의 물질을 포함할 수 있다. 추가로 도 5에 도시된 것처럼, 희생용 게이트 전극 물질(152)은 스페이서들(160) 내에/그 사이에 형성될 수 있고, 스페이서들(160) 사이에 자리 잡은 핀 구조들(128)의 부분들 주위에 형성될 수 있다. 실시예에서, 희생용 게이트 전극 물질(152)은 핀 구조(128) 및 하드마스크 층(130)의 부분들 주위에 형성될 수 있고, 스페이서들(160)은 희생용 게이트 전극 물질(152)의 양 측상에 있을 수 있다. 희생용 게이트 전극 물질(152)은 폴리실리콘을 포함하지만 이것에만 한정되지는 않는 임의의 적절한 희생용 물질을 포함할 수 있다. 도 6에 도시된 바와 같이, (희생용 게이트 전극 물질(152)과 스페이서들(160) 외부에 있는) 각각의 핀 구조(128) 및 하드마스크 층(130)의 부분은 미세전자 기판(110)의 부분들(112)을 노출시키기 위해 제거될 수 있다. 각각의 핀 구조(128) 및 하드마스크 층(130)의 부분들은 건식 에칭 공정을 포함하지만 이것에만 한정되지는 않는 본 분야에 알려진 임의의 공정에 의해 제거될 수 있다.
도 7에 도시된 바와 같이, 소스 구조(170) 및 드레인 구조(180)가 실리콘 또는 실리콘 게르마늄의 에피택셜 성장에 의해서 그런 것처럼, 핀 구조(128)의 대향 단부들상에서 미세전자 기판 부분들(112)(도 6 참조)상에 형성될 수 있고, 스페이서들(160) 사이에 배치되는 핀 구조들(128)의 부분들에 결합될 수 있다. 실시예에서, 소스 구조들(170) 또는 드레인 구조들(180)은 특정 응용을 위한 소자 유형에 의존하여, NMOS 소자의 경우에 n 도핑된 실리콘일 수 있고, PMOS 소자의 경우에 p 도핑된 실리콘/실리콘 게르마늄일 수 있다. 도핑은 주입(implant)에 의해서, 플라즈마 도핑에 의해서, 솔리드 소스 도핑(solid source doping)에 의해서, 또는 본 분야에 공지된 다른 방법들에 의해서 에피택셜 공정에 도입될 수 있다.
도 8에 도시된 바와 같이, 층간 유전체 층(190)은 소스 구조들(170), 드레인 구조들(180), 희생용 게이트 전극 물질(152), 및 스페이서들(160)에 걸쳐서 미세전자 기판(110)상에 형성될 수 있으며, 여기서 층간 유전체 층(190)은 희생용 게이트 전극 물질(152)을 노출시키기 위해 CMP(chemical mechanical polishing)에 의해서 그런 것처럼 평탄화될 수 있다. 도 9에 도시된 바와 같이, 희생용 게이트 전극 물질(152)은, 습식 에칭, 습식 에칭과 산화의 조합, 또는 건식 에칭(플라즈마 있음 또는 플라즈마 없음)을 포함하지만 이것들에만 한정되지는 않는 에칭 공정에 의해서 그런 것처럼, 스페이서 물질들(160) 사이로부터 이후 제거될 수 있다.
도 10에 도시된 바와 같이, 희생용 물질 층들(1221, 1222, 및 1223)(도 9 참조)은 소스 구조(170)(도 7 참조)와 드레인 구조(180) 사이에서 연장하는 채널 나노 와이어들(요소들 1201, 1202, 및 1203으로서 예시되고, "채널 나노 와이어들 120n"으로서 집합적으로 본 명세서에서 참조될 수 있음)을 형성하기 위해 채널 물질 층들(1241, 1242, 및 1243) 사이에서 핀 구조(128)(도 9 참조)로부터 선택적으로 제거될 수 있는데, 여기서 채널 나노 와이어들(120n)은 서로 수직으로(예를 들어, z-방향으로) 및 이격되어 정렬될 수 있다. 실시예에서, 희생용 물질 층들(1221, 1222, 및 1223)은 채널 물질 층들(1241, 1242, 및 1243)은 에칭하지 않으면서 선택적으로 희생용 물질 층들(1221, 1222, 및 1223)을 제거하는, 습식 에칭, 습식 에칭과 산화의 조합, 또는 건식 에칭(플라즈마 있음 또는 플라즈마 없음)으로 에칭될 수 있다. 희생용 물질 층들(1221, 1222, 및 1223)은 실리콘이고 채널 물질 층들(1241, 1242, 및 1243)은 실리콘 게르마늄인 일 실시예에서, 습식 에칭은 수산화암모늄(ammonium hydroxide) 또는 수산화칼륨(potassium hydroxide)을 포함하는 수성 수산화물 화학 물질들(aqueous hydroxide chemistries)을 포함할 수 있지만, 이것들에만 한정되지는 않는다. 희생용 물질 층들(1221, 1222, 및 1223)이 실리콘 게르마늄이고 채널 물질 층들(1241, 1242, 및 1243)이 실리콘인 또 다른 실시예에서, 습식 에칭은 카르복실 산/질산/플루오린화 수소산 용액들, 및 시트르산/질산/플루오린화 수소산 용액들을 포함할 수 있지만, 이것들에만 한정되지는 않는다. 하드마스크 층(130)이 이 공정 동안 최상부 채널 물질 층(1243)을 보호할 수 있다는 것이 이해된다.
실시예에서, 실리콘 및 실리콘 게르마늄 채널 나노 와이어들(120n) 모두는 예를 들어 인버터 구조에서의 NMOS Si과 PMOS SiGe과 같이 동일 웨이퍼상에, 동일 다이에, 또는 동일 회로상에 존재할 수 있다. 동일 회로 내의 NMOS Si 및 PMOS SiGe를 가진 실시예에서, Si 채널 두께(SiGe 중간층) 및 SiGe 채널 두께(Si 중간층)는 회로 성능 및/또는 회로의 최소 동작 전압을 향상시키기 위해 상호 간에 선택될 수 있다. 실시예에서, 동일 회로 내의 상이한 장치들상의 나노 와이어들의 수는 회로 성능 및/또는 회로의 최소 동작 전압을 향상시키기 위해 에칭 공정을 통해서 변경될 수 있다.
도 11에 도시된 바와 같이, 하드마스크 층(130)은 스페이서들(160) 사이로부터 제거될 수 있다. 하드마스크 층(130)이 실리콘 질화물을 포함하는 일 예에서, 인산 용액이 하드마스크 층(130)의 제거를 위해 사용될 수 있다. 하드마스크 층(130)이 희생용 물질 층들(1221, 1222, 및 1223)의 제거 동안 제거될 수 있지만, 공정의 대부분 동안에 최상부 채널 물질 층(1243)을 보호하는 데에 충분할 만큼 오래 남아 있을 수 있다는 것이 또한 이해된다.
도 12에 도시된 대로(도 11의 라인 12-12를 따른 단면), 게이트 유전체 물질(192)은 스페이서들(160) 사이의 채널 나노 와이어들(1201, 1202, 및 1203)을 둘러싸도록 형성될 수 있다. 실시예에서, 게이트 유전체 물질(192)은 하이 k 게이트 유전체 물질(high k gate dielectric material)을 포함할 수 있고, 여기서 유전율은 약 4보다 큰 값을 포함할 수 있다. 하이 k 게이트 유전체 물질들의 예는 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 티타늄 산화물(titanium oxide), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 산화물(lead scandium oxide), 및 납 아연 니오브산염(lead zinc niobate)을 포함하지만, 이것들에만 한정되지는 않는다. 일 실시예에서, 게이트 유전체 물질(192)은 채널 나노 와이어들(1201, 1202, 및 1203) 주위에서 실질적으로 컨포멀하게 형성될 수 있고, 스페이서들(160)상에 실질적인 컨포멀 층을 형성할 수 있다. 게이트 유전체 물질(192)은 ALD, 및 APCVD, LPCVD 및 PECVD와 같은 CVD의 다양한 구현들과 같은, 컨포멀 층을 산출하기 위한 본 분야에 공지된 임의의 방법을 이용하여 피착될 수 있는데, 이것들에만 한정되지는 않는다.
도 13 및 도 14에 도시된 바와 같이, 게이트 전극 물질(154)이 게이트 전극(150)을 형성하기 위해 채널 나노 와이어들(1201, 1202, 및 1203) 주위에 형성될 수 있고 그에 의해 다중 적층 나노 와이어 트랜지스터(100)를 형성한다. 게이트 전극 물질(154)은 티타늄, 텅스텐, 탄탈, 알루미늄, 구리, 루테늄, 코발트, 크롬, 철, 팔라듐, 몰리브덴, 망간, 바나듐, 금, 은 및 니오븀의 순 금속과 합금들을 포함하는 임의의 적절한 도전성 물질을 포함할 수 있지만, 이것들에만 한정되는 것은 아니다. 티타늄 탄화물, 지르코늄 탄화물, 탄탈 탄화물, 텅스텐 탄화물, 및 텅스텐 탄화물과 같은 도전성이 덜한 금속 탄화물들이 또한 이용될 수 있다. 게이트 전극 물질은 또한 티타늄 질화물 및 탄탈 질화물과 같은 금속 질화물, 또는 루테늄 산화물과 같은 도전성 금속 산화물로부터 만들어질 수 있다. 게이트 전극 물질은 또한 터븀(terbium)과 디스프로슘(dysprosium)과 같은 희토류들과의 합금들, 또는 백금과 같은 귀금속들을 포함할 수 있다.
도 14에 도시된 바와 같이, 나노 와이어 트랜지스터(100)는 최상부 채널 나노 와이어(1203)의 제각기 대향 단부들인 제1 단부(162) 및 제2 단부(164)에 인접하여 배치되고 또한 각각이 최상부 채널 나노 와이어(1203)의 상부 표면(165)과 접하는 (즉, 최상부 채널 물질 층 상부 표면(125)은 채널 나노 와이어들(120n)의 제조 시에 최상부 채널 나노 와이어 상부 표면(165)이 됨) 스페이서들(160)(제1 스페이서(1601) 및 제2 스페이서(1602)로서 예시됨)을 포함할 수 있다. 하드마스크 층(130)의 제1 부분(1301)은 제1 스페이서(1601)와 최상부 채널 물질 층 상부 표면(125) 사이에 상주(reside)할 수 있고, 하드마스크 층(130)의 제2 부분(1302)은 제2 스페이서(1602)와 최상부 채널 물질 층 상부 표면(125) 사이에 상주할 수 있다. 게이트 유전체 물질(192)은 하드마스크 층 제1 부분(1301)과 하드마스크 층 제2 부분(1302) 사이의 최상부 채널 나노 와이어 상부 표면(165)과 접할 수 있다. 또한, 게이트 전극(150)은 게이트 유전체 물질(192)과 접할 수 있다.
소스 구조(170) 및 드레인 구조(180)에의 트렌치 콘택트들을 형성하는 것, 및 그와 유사한 것과 같은 도시되지 않은 추가적 처리가 수행될 수 있다는 것이 이해된다.
복수의 하드마스크가 이용될 수 있다는 것이 이해된다. 예를 들어, 그 상에 형성된 하드마스크 층(130)을 가진 층을 이룬 적층(126)(도 2 참조)으로 시작하여, 적어도 하나의 추가적 하드마스크 층(132)이 하드마스크 층(130)상에 형성될 수 있다. 층을 이룬 적층(126)(도 2 참조), 하드마스크 층(130), 및 적어도 하나의 추가적 하드마스크(132)가 도 15에 도시된 바와 같이 적어도 하나의 핀 구조(128)를 형성하기 위한 종래의 패터닝/에칭 기법을 이용하여 패터닝될 수 있다. 예를 들어, 층을 이룬 적층(126)(도 2 참조), 하드마스크 층(130), 및 적어도 하나의 추가적 하드마스크 층(132)이 STI 공정과 같은 트렌치 에치 공정 동안 에칭될 수 있으며, 여기서 트렌치들(144)이 핀 구조(128)의 형성에 있어서 미세전자 기판(110) 내에 형성될 수 있다.
도 16에 도시된 바와 같이, 실리콘 이산화물과 같은 유전체 물질 구조들(146)이 전기적으로 핀 구조들(128)을 절연하기 위해 미세전자 기판(110)에 인접하여 트렌치들(144) 내에 형성되거나 피착될 수 있다. 이전에 논의된 것처럼, 유전체 물질 구조들(146)을 형성하는 공정은 유전체 물질 구조들(146)을 형성하기 위해 유전체 물질을 피착하고, 유전체 물질을 연마하고/평탄화하고, 및 유전체 물질을 에칭 백하는 것을 포함하지만, 이것들에만 한정되지는 않는 다양한 공정을 수반할 수 있다. 도 17에 도시된 바와 같이, 도 16의 적어도 하나의 추가적 하드마크 층(132)은 이들 공정들 동안 침식(erode)되거나, 용발(ablate)되거나, 또는 제거될 수 있거나, 또는 이후의 개별 공정에 의해 제거될 수 있다. 전술한 바와 같이, 공정은 이후 도 5에서 계속된다. 2개 이상의 하드마스크 층이 활용될 때, 적어도 하나의 추가적 하드마스크 층(132)이 유전체 물질 구조들(146)의 형성에 관한 공정을 특히 견뎌내기 위해 선택될 수 있고 또한 하드마스크 층(130)이 희생용 물질 층들(1221, 1222, 및 1223)의 제거에 관한 공정을 특히 견뎌내기 위해 선택될 수 있다는 것이 이해된다.
도 17은 본 설명의 실시예에 따라 나노 와이어 트랜지스터 구조를 제조하는 공정(200)의 흐름도이다. 블록 202에 제시된 바와 같이, 미세전자 기판이 형성될 수 있다. 적어도 하나의 희생용 물질 층과 적어도 하나의 채널 물질 층을 포함하는 적층이 블록 204에 제시된 바와 같이 미세전자 기판상에 형성될 수 있다. 블록 206에 제시된 바와 같이, 하드마스크 층이 미세전자 기판으로부터 가장 멀리 떨어져 있는 채널 물질 층의 상부 표면상에 형성될 수 있다. 적어도 하나의 핀 구조가 블록 208에 제시된 바와 같이, 층을 이룬 적층과 하드마스크 층으로부터 형성될 수 있다. 블록 210에 제시된 바와 같이, 적어도 2개의 스페이서가 핀 구조를 가로질러 형성될 수 있다. 희생용 게이트 전극 물질이 블록 212에 제시된 바와 같이, 적어도 2개의 스페이서 사이에 형성될 수 있다. 블록 214에 제시된 바와 같이, 희생용 게이트 전극 물질과 스페이서들 외부에 있는 핀 구조의 부분은 미세전자 기판의 부분들을 노출시키기 위해 제거될 수 있다. 소스 구조 및 드레인 구조가 블록 216에 제시된 바와 같이, 핀 구조의 대향 단부들상의 미세전자 기판 부분들상에 형성될 수 있다. 블록 218에 제시된 바와 같이, 층간 유전체 층이 소스 구조와 드레인 구조 위에 형성될 수 있다. 희생용 게이트 전극 물질이 블록 220에 제시된 바와 같이, 스페이서들 사이로부터 제거될 수 있다. 블록 222에 제시된 바와 같이, 희생용 물질 층들은 적어도 하나의 채널 나노 와이어를 형성하기 위해 채널 물질 층 사이로부터 제거될 수 있다. 하드마스크 층은 블록 224에 제시된 바와 같이, 스페이서들과 미세전자 기판으로부터 가장 멀리 떨어져 있는 채널 나노 와이어 상부 표면 사이에 하드마스크 층의 부분을 남기도록 스페이서들 사이로부터 제거될 수 있다. 블록 226에 제시된 바와 같이, 게이트 유전체 물질은 스페이서들 사이의 채널 나노 와이어를 둘러싸기 위해 형성될 수 있다. 게이트 전극 물질은 블록 228에 제시된 바와 같이, 게이트 유전체 물질상에 형성될 수 있다.
도 18은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(300)을 도해한다. 컴퓨팅 디바이스(300)는 보드(302)를 수용한다. 보드(302)는 프로세서(304) 및 적어도 하나의 통신 칩(306)을 포함하지만 이것들에만 한정되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(304)는 보드(302)에 물리적으로 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(306)은 또한 보드(302)에 물리적으로 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(306)은 프로세서(304)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(300)는 보드(302)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 기타 컴포넌트들을 포함할 수 있다. 이들 기타 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 처리기, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라, (하드 디스크 드라이브, CD, DVD, 및 등등과 같은) 대용량 저장 장치를 포함할 수 있지만, 이것들에만 한정되는 것은 아니다.
통신 칩(306)은 컴퓨팅 디바이스(300)에게의 및 이것으로부터의 데이터의 전송을 위한 무선 통신을 가능케 한다. 용어 "무선(wireless)" 및 그 파생어들은 비 고체 매체를 통하여 변조된 전자기 복사(electromagnetic radiation)를 이용하는 것에 의해 데이터를 통신할 수 있는, 회로, 장치, 시스템, 방법, 기술, 통신 채널, 기타 등등을 기술하는데 이용될 수 있다. 이 용어는 연관된 장치들이 어떤 유선도 포함하지 않는 것을 함의하지는 않는데, 일부 실시예들에서는 그렇게 함의할 수도 있다. 통신 칩(306)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스와 이것들의 파생뿐만 아니라, 3G, 4G, 5G 및 이를 넘어서 지정되는 임의의 기타 무선 프로토콜들을 포함하지만 이것들에만 한정되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(300)는 복수의 통신 칩(306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(306)은 Wi-Fi 및 블루투스와 같은 단거리의 무선 통신에 전용될 수 있고, 제2 통신 칩(306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타 등등과 같은 장거리의 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(300)의 프로세서(304)는 프로세서(304) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 나노 와이어 트랜지스터들과 같은 하나 이상의 소자들을 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 해당 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환시키는 임의의 디바이스 또는 디바이스 부분을 지칭할 수 있다.
통신 칩(306)은 또한 통신 칩(306) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 또 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 나노 와이어 트랜지스터들과 같은 하나 이상의 소자들을 포함한다.
추가적 구현들에서, 컴퓨팅 디바이스(300) 내에 수용되는 또 다른 컴포넌트는 본 발명의 구현들에 따라서 구축되는 나노 와이어 트랜지스터들과 같은 하나 이상의 소자들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(300)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(300)는 데이터를 처리하는 임의의 다른 전자적 디바이스일 수 있다.
본 설명의 청구 대상은 도 1-18에 예시된 특정 응용들에 반드시 한정되지는 않는다는 것이 이해된다. 청구 대상은 통상의 기술자가 알 수 있는 바와 같이, 다른 미세전자 소자 및 조립 응용뿐만 아니라 임의의 적합한 트랜지스터 응용에 적용될 수 있다.
하기 예들은 추가 실시예들과 관련되는데, 여기서 예 1은 제1 단부, 대향 제2 단부, 및 상부 표면을 갖는 적어도 하나의 나노 와이어 채널; 적어도 하나의 나노 와이어 채널 제1 단부에 인접하여 배치되는 제1 스페이서 및 나노 와이어 채널 대향 제2 단부에 인접하여 배치되는 제2 스페이서; 제1 스페이서 및 나노 와이어 채널 상부 표면과 접하는 제1 하드마스크 부분; 및 제2 스페이서 및 나노 와이어 채널 상부 표면과 접하는 제2 하드마스크 부분을 포함하는 나노 와이어 트랜지스터이다.
예 2에서, 예 1의 청구 대상은 제1 하드마스크 부분과 제2 하드마스크 부분 사이의 나노 와이어 채널 상부 표면과 접하는 게이트 유전체 물질을 선택 사항으로 포함할 수 있다.
예 3에서, 예 2의 청구 대상은 게이트 유전체 물질과 접하는 게이트 전극 물질을 선택 사항으로 포함할 수 있다.
예 4에서, 예들 1 내지 3의 청구 대상은 미세전자 기판 위에 형성되는 복수의 나노 와이어 채널을 포함하는 적어도 하나의 나노 와이어 채널을 선택 사항으로 포함하는데, 여기서 나노 와이어 채널은 서로 이격되고; 및 여기서 제1 하드마스크 부분 및 제2 하드마스크 부분은 미세전자 기판으로부터 가장 멀리 떨어져 있는 복수의 나노 와이어 채널 중의 한 나노 와이어 채널의 상부 표면과 접한다.
예 5에서, 미세전자 구조를 형성하는 방법은 미세전자 기판상에 핀 구조를 형성하는 단계 - 여기서 핀 구조는 적어도 하나의 채널 물질 층과 교호하는 적어도 하나의 희생용 물질 층, 및 미세전자 기판으로부터 가장 멀리 떨어져 있는 채널 물질 층의 상부 표면상의 하드마스크 층을 포함함-; 핀 구조를 가로질러 적어도 2개의 스페이서를 형성하는 단계; 적어도 하나의 채널 나노 와이어를 형성하기 위해 채널 물질 층들 사이의 희생용 물질 층들을 선택적으로 제거하는 단계; 및 미세전자 기판으로부터 가장 멀리 떨어져 있는 채널 나노 와이어 상부 표면과 스페이서들 사이에 하드마스크 층의 부분을 남기도록 스페이서들 간으로부터 하드마스크 층을 제거하는 단계를 포함할 수 있다.
예 6에서, 예 5의 청구 대상은 미세전자 기판상에 핀 구조를 형성하는 단계를 선택 사항으로 포함할 수 있고, 여기서 핀 구조는 적어도 하나의 채널 물질 층과 교호하는 적어도 하나의 희생용 물질 층, 및 미세전자 기판으로부터 가장 멀리 떨어져 있는 채널 물질 층의 상부 표면상의 하드마스크 층을 포함하고, 미세전자 기판상에 핀 구조를 형성하는 단계는: 미세전자 기판을 형성하는 단계; 적어도 하나의 채널 물질 층과 교호하는 적어도 하나의 희생용 물질 층을 포함하는 적층을 형성하는 단계; 미세전자 기판으로부터 가장 멀리 떨어져 있는 채널 물질 층의 상부 표면상에 하드마스크 층을 형성하는 단계; 및 층을 이룬 적층 및 하드마스크 층으로부터 적어도 하나의 핀 구조를 형성하는 단계를 포함한다.
예 7에서, 예들 5 또는 6 의 청구 대상은 적어도 2개의 스페이서 사이에 희생용 게이트 전극 물질을 형성하는 단계; 미세전자 기판의 부분들을 노출시키기 위해 희생용 게이트 전극 물질 및 스페이서들의 외부에 있는 부분 핀 구조를 제거하는 단계; 및 핀 구조의 대향 단부들상의 기판 부분들상에 소스 구조 및 드레인 구조를 형성하는 단계를 선택 사항으로 포함할 수 있다.
예 8에서, 예들 5 내지 7 중 임의의 것의 청구 대상은 소스 구조 및 드레인 구조 위에 층간 유전체 층을 형성하는 단계; 및 적어도 하나의 채널 나노 와이어를 형성하기 위해 채널 물질 층들 사이의 희생용 물질 층들을 선택적으로 제거하기 전에 스페이서들 사이로부터 희생용 게이트 전극 물질을 제거하는 단계를 선택 사항으로 포함할 수 있다.
예 9에서, 예들 5 내지 8 중 임의의 것의 청구 대상은 스페이서들 사이의 채널 나노 와이어를 둘러싸기 위해 게이트 유전체 물질을 형성하는 단계; 및 게이트 유전체 물질상에 게이트 전극 물질을 형성하는 단계를 선택 사항으로 포함할 수 있다.
예 10에서, 예들 5 내지 9 중 임의의 것의 청구 대상은 실리콘, 다공성 실리콘, 비정질 실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 이산화물, 실리콘 탄질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈 규산염, 란타늄 산화물, 및 폴리머 물질들을 포함하는 그룹에서 선택된 물질로부터 하드마스크 층을 형성하는 단계를 선택 사항으로 포함할 수 있다.
예 11에서, 미세전자 구조를 형성하는 방법은 미세전자 기판을 형성하는 단계; 적어도 하나의 채널 물질 층과 교호하는 적어도 하나의 희생용 물질 층을 포함하는 적층을 형성하는 단계; 미세전자 기판으로부터 가장 멀리 떨어져 있는 채널 물질 층의 상부 표면상에 제1 하드마스크 층을 형성하는 단계; 제1 하드마스크 층상에 제2 하드마스크 층을 형성하는 단계; 층을 이룬 적층, 제1 하드마스크 층, 및 제2 하드마스크 층으로부터 적어도 하나의 핀 구조를 형성하는 단계; 제2 하드마스크 층을 제거하는 단계; 핀 구조를 가로질러 적어도 2개의 스페이서를 형성하는 단계; 적어도 하나의 채널 나노 와이어를 형성하기 위해 채널 물질 층들 사이의 희생용 물질 층들을 선택적으로 제거하는 단계; 및 미세전자 기판으로부터 가장 멀리 떨어져 있는 채널 나노 와이어 상부 표면과 스페이서들 사이에 제1 하드마스크 층의 부분을 남기도록 스페이서들 사이로부터 제1 하드마스크 층을 제거하는 단계를 포함할 수 있다.
예 12에서, 예 11의 청구 대상은 적어도 2개의 스페이서 사이에 희생용 게이트 전극 물질을 형성하는 단계; 미세전자 기판의 부분들을 노출시키기 위해 희생용 게이트 전극 물질 및 스페이서들의 외부에 있는 부분 핀 구조를 제거하는 단계; 및 핀 구조의 대향 단부들상의 기판 부분들상에 소스 구조 및 드레인 구조를 형성하는 단계를 선택 사항으로 포함할 수 있다.
예 13에서, 예들 11 또는 12의 청구 대상은 소스 구조와 드레인 구조 위에 층간 유전체 층을 형성하는 단계; 및 적어도 하나의 채널 나노 와이어를 형성하기 위해 채널 물질 층들 사이의 희생용 물질 층들을 선택적으로 제거하기 전에 스페이서들 사이로부터 희생용 게이트 전극 물질을 제거하는 단계를 선택 사항으로 포함할 수 있다.
예 14에서, 예들 11 내지 13 중 임의의 것의 청구 대상은 스페이서들 사이의 채널 나노 와이어를 둘러싸기 위해 게이트 유전체 물질을 형성하는 단계; 및 게이트 유전체 물질상에 게이트 전극 물질을 형성하는 단계를 선택 사항으로 포함할 수 있다.
예 15에서, 예들 11 내지 14 중 임의의 것의 청구 대상은 실리콘, 다공성 실리콘, 비정질 실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 이산화물, 실리콘 탄질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈 규산염, 란타늄 산화물, 및 폴리머 물질들을 포함하는 그룹에서 선택된 물질로부터 하드마스크 층을 형성하는 단계를 선택 사항으로 포함할 수 있다.
예 16에서, 예들 11 내지 15 중 임의의 것의 청구 대상은 실리콘, 다공성 실리콘, 비정질 실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 이산화물, 실리콘 탄질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈 규산염, 란타늄 산화물, 및 폴리머 물질들을 포함하는 그룹에서 선택된 물질로부터 제2 하드마스크 층을 형성하는 단계를 선택 사항으로 포함할 수 있다.
예 17에서, 컴퓨팅 디바이스는 적어도 하나의 컴포넌트를 포함하는 보드를 포함할 수 있고, 여기서 적어도 하나의 컴포넌트는 적어도 하나의 나노 와이어 트랜지스터를 포함하는 적어도 하나의 미세전자 구조를 포함하고, 적어도 하나의 나노 와이어 트랜지스터는 제1 단부, 대향 제2 단부, 및 상부 표면을 갖는 적어도 하나의 나노 와이어 채널; 적어도 하나의 나노 와이어 채널의 제1 단부에 인접하여 배치되는 제1 스페이서 및 나노 와이어 채널의 대향 제2 단부에 인접하여 배치되는 제2 스페이서; 제1 스페이서 및 나노 와이어 채널 상부 표면과 접하는 제1 하드마스크 부분; 및 제2 스페이서 및 나노 와이어 채널 상부 표면과 접하는 제2 하드마스크 부분을 포함한다.
예 18에서, 예 17의 청구 대상은 제1 하드마스크 부분과 제2 하드마스크 부분 사이의 나노 와이어 채널 상부 표면과 접하는 게이트 유전체 물질을 선택 사항으로 포함할 수 있다.
예 19에서, 예 18의 청구 대상은 게이트 유전체 물질과 접하는 게이트 전극 물질을 선택 사항으로 포함할 수 있다.
예 20에서, 예들 17 내지 19의 청구 대상은 미세전자 기판 위에 형성되는 복수의 나노 와이어 채널을 포함하는 적어도 하나의 나노 와이어 채널을 선택 사항으로 포함할 수 있고, 여기서 나노 와이어 채널은 서로 이격되고, 제1 하드마스크 부분 및 제2 하드마스크 부분은 미세전자 기판으로부터 가장 멀리 떨어져 있는 복수의 나노 와이어 채널 중 한 나노 와이어 채널의 상부 표면과 접한다.
이와 같이 본 설명의 상세한 실시예들이 설명되었지만, 첨부된 청구 범위에 의해 정의되는 본 설명은, 이것에 대한 많은 분명한 변형들이 본 발명의 사상 또는 범위를 벗어나지 않고서 가능하므로, 상기 설명에 기재된 특정 상세 사항으로 한정되는 것이 아니라는 것을 알 수 있다.

Claims (20)

  1. 나노 와이어 트랜지스터로서,
    제1 단부, 대향 제2 단부, 및 상부 표면을 갖는 적어도 하나의 나노 와이어 채널;
    상기 적어도 하나의 나노 와이어 채널의 제1 단부에 인접하여 배치되는 제1 스페이서 및 상기 나노 와이어 채널의 대향 제2 단부에 인접하여 배치되는 제2 스페이서;
    상기 제1 스페이서 및 상기 나노 와이어 채널의 상부 표면과 접하는 제1 하드마스크 부분; 및
    상기 제2 스페이서 및 상기 나노 와이어 채널의 상부 표면과 접하는 제2 하드마스크 부분
    을 포함하는 나노 와이어 트랜지스터.
  2. 제1항에 있어서, 상기 제1 하드마스크 부분과 상기 제2 하드마스크 부분 사이의 상기 나노 와이어 채널의 상부 표면과 접하는 게이트 유전체 물질을 더 포함하는 나노 와이어 트랜지스터.
  3. 제2항에 있어서, 상기 게이트 유전체 물질과 접하는 게이트 전극 물질을 더 포함하는 나노 와이어 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 적어도 하나의 나노 와이어 채널은 미세전자 기판 위에 형성되는 복수의 나노 와이어 채널을 포함하고, 상기 나노 와이어 채널들은 서로 이격되고, 상기 제1 하드마스크 부분 및 상기 제2 하드마스크 부분은 상기 미세전자 기판으로부터 가장 멀리 떨어져 있는 상기 복수의 나노 와이어 채널 중 하나의 나노 와이어 채널의 상부 표면과 접하는 나노 와이어 트랜지스터.
  5. 미세전자 구조를 형성하는 방법으로서,
    상기 미세전자 기판상에 핀 구조를 형성하는 단계 - 상기 핀 구조는 적어도 하나의 채널 물질 층과 교호하는 적어도 하나의 희생용 물질 층, 및 상기 미세전자 기판으로부터 가장 멀리 떨어져 있는 상기 채널 물질 층의 상부 표면상의 하드마스크 층을 포함함 -;
    상기 핀 구조를 가로질러 적어도 2개의 스페이서를 형성하는 단계;
    적어도 하나의 채널 나노 와이어를 형성하기 위해 상기 채널 물질 층들 사이의 상기 희생용 물질 층들을 선택적으로 제거하는 단계; 및
    상기 미세전자 기판으로부터 가장 멀리 떨어져 있는 채널 나노 와이어 상부 표면과 상기 스페이서들 사이에 상기 하드마스크 층의 부분을 남기도록 상기 스페이서들 사이로부터 상기 하드마스크 층을 제거하는 단계
    를 포함하는 미세전자 구조 형성 방법.
  6. 제5항에 있어서, 상기 미세전자 기판상에 상기 핀 구조를 형성하는 단계는 - 상기 핀 구조는 적어도 하나의 채널 물질 층과 교호하는 적어도 하나의 희생용 물질 층, 및 상기 미세전자 기판으로부터 가장 멀리 떨어져 있는 상기 채널 물질 층의 상기 상부 표면상의 하드마스크 층을 포함함 -,
    미세전자 기판을 형성하는 단계;
    적어도 하나의 채널 물질 층과 교호하는 적어도 하나의 희생용 물질 층을 포함하는 적층을 형성하는 단계;
    상기 미세전자 기판으로부터 가장 멀리 떨어져 있는 상기 채널 물질 층의 상부 표면상에 하드마스크 층을 형성하는 단계; 및
    상기 층을 이룬 적층 및 상기 하드마스크 층으로부터 적어도 하나의 핀 구조를 형성하는 단계
    를 포함하는 미세전자 구조 형성 방법.
  7. 제5항에 있어서,
    상기 적어도 2개의 스페이서 사이에 희생용 게이트 전극 물질을 형성하는 단계;
    상기 미세전자 기판의 부분들을 노출시키기 위해 상기 희생용 게이트 전극 물질 및 상기 스페이서들의 외부에 있는 핀 구조 부분을 제거하는 단계; 및
    상기 핀 구조의 대향 단부들상의 상기 기판 부분들상에 소스 구조 및 드레인 구조를 형성하는 단계
    를 더 포함하는 미세전자 구조 형성 방법.
  8. 제7항에 있어서,
    상기 소스 구조 및 상기 드레인 구조 위에 층간 유전체 층을 형성하는 단계; 및
    상기 적어도 하나의 채널 나노 와이어를 형성하기 위해 상기 채널 물질 층들 사이의 상기 희생용 물질 층들을 선택적으로 제거하기 전에 상기 스페이서들 사이로부터 상기 희생용 게이트 전극 물질을 제거하는 단계
    를 더 포함하는 미세전자 구조 형성 방법.
  9. 제5항에 있어서,
    상기 스페이서들 사이의 상기 채널 나노 와이어를 둘러싸기 위해 게이트 유전체 물질을 형성하는 단계; 및
    상기 게이트 유전체 물질상에 게이트 전극 물질을 형성하는 단계
    를 더 포함하는 미세전자 구조 방법.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서, 상기 미세전자 기판으로부터 가장 멀리 떨어져 있는 상기 채널 물질 층의 상부 표면상에 하드마스크 층을 형성하는 단계는 실리콘, 다공성 실리콘, 비정질 실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 이산화물, 실리콘 탄질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈 규산염, 란타늄 산화물, 및 폴리머 물질들을 포함하는 그룹에서 선택되는 물질로부터 하드마스크 층을 형성하는 단계를 포함하는 미세전자 구조 형성 방법.
  11. 미세전자 구조를 형성하는 방법으로서,
    미세전자 기판을 형성하는 단계;
    적어도 하나의 채널 물질 층과 교호하는 적어도 하나의 희생용 물질 층을 포함하는 적층을 형성하는 단계;
    상기 미세전자 기판으로부터 가장 멀리 떨어져 있는 상기 채널 물질 층의 상부 표면상에 제1 하드마스크 층을 형성하는 단계;
    상기 제1 하드마스크 층상에 제2 하드마스크 층을 형성하는 단계;
    상기 층을 이룬 적층, 상기 제1 하드마스크 층, 및 상기 제2 하드마스크 층으로부터 적어도 하나의 핀 구조를 형성하는 단계;
    상기 제2 하드마스크 층을 제거하는 단계;
    상기 핀 구조를 가로질러 적어도 2개의 스페이서를 형성하는 단계;
    적어도 하나의 채널 나노 와이어를 형성하기 위해 상기 채널 물질 층들 사이의 상기 희생용 물질 층들을 선택적으로 제거하는 단계; 및
    상기 미세전자 기판으로부터 가장 멀리 떨어져 있는 채널 나노 와이어 상부 표면과 상기 스페이서들 사이에 상기 제1 하드마스크 층의 부분을 남기도록 상기 스페이서들 사이로부터 상기 제1 하드마스크 층을 제거하는 단계
    를 포함하는 미세전자 구조 형성 방법.
  12. 제11항에 있어서,
    상기 적어도 2개의 스페이서 사이에 희생용 게이트 전극 물질을 형성하는 단계;
    상기 미세전자 기판의 부분들을 노출시키기 위해 상기 희생용 게이트 전극 물질 및 상기 스페이서들의 외부에 있는 핀 구조 부분을 제거하는 단계; 및
    상기 핀 구조의 대향 단부들상의 상기 기판 부분들상에 소스 구조 및 드레인 구조를 형성하는 단계
    를 더 포함하는 미세전자 구조 형성 방법.
  13. 제12항에 있어서,
    상기 소스 구조 및 상기 드레인 구조 위에 층간 유전체 층을 형성하는 단계; 및
    상기 적어도 하나의 채널 나노 와이어를 형성하기 위해 상기 채널 물질 층들 사이의 상기 희생용 물질 층들을 선택적으로 제거하기 전에 상기 스페이서들 사이로부터 상기 희생용 게이트 전극 물질을 제거하는 단계
    를 더 포함하는 미세전자 구조 형성 방법.
  14. 제11항에 있어서,
    상기 스페이서들 사이의 상기 채널 나노 와이어를 둘러싸기 위해 게이트 유전체 물질을 형성하는 단계; 및
    상기 게이트 유전체 물질상에 게이트 전극 물질을 형성하는 단계
    를 더 포함하는 미세전자 구조 형성 방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 미세전자 기판으로부터 가장 멀리 떨어져 있는 상기 채널 물질 층의 상부 표면상에 상기 제1 하드마스크 층을 형성하는 단계는, 실리콘, 다공성 실리콘, 비정질 실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 이산화물, 실리콘 탄질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈 규산염, 란타늄 산화물, 및 폴리머 물질들을 포함하는 그룹에서 선택된 물질로부터 상기 하드마스크 층을 형성하는 단계를 포함하는 미세전자 구조 형성 방법.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서, 제1 하드마스크 층상에 상기 제2 하드마스크 층을 형성하는 단계는, 실리콘, 다공성 실리콘, 비정질 실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 이산화물, 실리콘 탄질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈 규산염, 란타늄 산화물, 및 폴리머 물질들을 포함하는 그룹에서 선택된 물질로부터 상기 제2 하드마스크 층을 형성하는 단계를 포함하는 미세전자 구조 형성 방법.
  17. 컴퓨팅 디바이스로서,
    적어도 하나의 컴포넌트를 포함하는 보드
    를 포함하고,
    상기 적어도 하나의 컴포넌트는 적어도 하나의 나노 와이어 트랜지스터를 포함하는 적어도 하나의 미세전자 구조를 포함하고, 상기 적어도 하나의 나노 와이어 트랜지스터는, 제1 단부, 대향 제2 단부, 및 상부 표면을 갖는 적어도 하나의 나노 와이어 채널; 상기 적어도 하나의 나노 와이어 채널의 제1 단부에 인접하여 배치되는 제1 스페이서 및 상기 나노 와이어 채널의 대향 제2 단부들에 인접하여 배치되는 제2 스페이서; 상기 제1 스페이서 및 상기 나노 와이어 채널의 상부 표면과 접하는 제1 하드마스크 부분; 및 상기 제2 스페이서 및 상기 나노 와이어 채널의 상부 표면과 접하는 제2 하드마스크 부분을 포함하는 컴퓨팅 디바이스.
  18. 제17항에 있어서, 상기 제1 하드마스크 부분과 상기 제2 하드마스크 부분 사이의 상기 나노 와이어 채널의 상부 표면과 접하는 게이트 유전체 물질을 더 포함하는 컴퓨팅 디바이스.
  19. 제18항에 있어서, 상기 게이트 유전체 물질과 접하는 게이트 전극 물질을 더 포함하는 컴퓨팅 디바이스.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서, 상기 적어도 하나의 나노 와이어 채널은 미세전자 기판 위에 형성되는 복수의 나노 와이어 채널을 포함하고, 상기 나노 와이어 채널은 서로 이격되고, 상기 제1 하드마스크 부분 및 상기 제2 하드마스크 부분은 상기 미세전자 기판으로부터 가장 멀리 떨어져 있는 상기 복수의 나노 와이어 채널 중 하나의 나노 와이어 채널의 상부 표면과 접하는 컴퓨팅 디바이스.
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