KR20100029738A - 자기 정렬된 소스 및 드레인 영역들을 갖는 핀 전계 효과 트랜지스터 소자들 - Google Patents

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Abstract

개선된 핀 전계 효과 트랜지스터(FinFET) 소자들 및 그에 따른 제조 방법들이 제공된다. 본 발명의 목적은 하기의 단계들을 포함하는 핀 전계 효과 트랜지스터(FinFET) 소자들을 제조하는 방법이다. 그 위에 실리콘막을 갖는 기판을 제공한다. 상기 실리콘막 상에 핀 리소그래피 하드 마스크를 패터닝 한다. 상기 핀 리소그래피 하드 마스크의 중심 부분 상에 더미 게이트 구조체를 배치한다. 상기 더미 게이트 구조체 주위에 충진막을 증착한다. 상기 더미 게이트 구조체를 제거하여 상기 핀 리소그래피 하드 마스크의 중심 부분 상에 중앙에 있는 상기 충진막에 트렌치를 드러나게 하여, 상기 소자의 핀 영역을 상기 소자의 소스 및 드레인 영역들과 구분시킨다. 상기 핀 영역 내의 핀 리소그래피 하드 마스크를 사용하여 상기 실리콘막 내의 복수의 핀들을 식각한다. 상기 트렌치를 게이트 물질로 채워 상기 핀들 상에 게이트 스택을 형성한다. 상기 충진막을 제거하여 상기 소자의 소스 및 드레인 영역들을 드러나게 하되, 상기 소스 및 드레인 영역들은 원형을 유지하며(intact) 상기 게이트 스택과 자기 정렬된다.
핀 전계 효과 트랜지스터, 기판, 실리콘막

Description

자기 정렬된 소스 및 드레인 영역들을 갖는 핀 전계 효과 트랜지스터 소자들 {FIN FIELD EFFECT TRANSISTOR DEVICES WITH SELF-ALIGNED SOURCE AND DRAIN REGIONS}
본 발명은 집적회로들에 관한 것으로, 특히 핀 전계 효과 트랜지스터(FinFET) 소자들 및 그 제조방법들에 관한 것이다.
빠른 스위칭 시간들 및 높은 전류 밀도들로 인하여, 핀 전계 효과 트랜지스터(FinFET) 소자들은 바람직한 소자 구조이다. 그 기본적 형태로, 핀 전계 효과 트랜지스터(FinFET) 소자는 소스, 드레인 및 상기 소스 및 드레인 사이의 하나 이상의 핀 모양의 채널들을 포함한다. 상기 핀(들)상의 게이트 전극은 상기 소스 및 드레인 사이의 전자의 흐름을 조절한다.
그러나, 핀 전계 효과 트랜지스터(FinFET) 소자의 구조는 주목할만한 제조의 문제들 보인다. 예를 들어, 소자들의 최소 배선폭(feature size)이 점점 줄어듦에 따라(현재 기술과 대등하도록), 정확하고 항상 접촉하는 상기 소스 및 드레인은 문제가 된다. 핀 전계 효과 트랜지스터(FinFET) 소자들에 대한 몇몇 이전의 설명들은 싱글 핀들, 분리된 소자들 또는 크게 완화된 피치에 구축된 소자들에 관한 것이었다. 이러한 특성들은 접촉하는 상기 소스 및 드레인의 문제점을 비켜가도록 한다.
소스/드레인 랜딩 패드들은 때때로 상기 핀들을 접촉시키는데 사용되며, 이것은 공정 시 기계적 안정성을 제공하며, 상기 소자 접촉 방법을 단순화 시키며, 외부 저항을 줄인다. 그러나, 상기 랜딩 패드들이 실질적인 게이트 피치(로직 설계의 경우 최소 게이트 피치를 사용)를 이루고 외부 저항 및 기생 커패시턴스의 변화를 최소화하기 위해서는 상기 게이트와 정확하게 정렬되어야 한다. 상기 랜딩 패드를 상기 게이트와 정확하고 일치되게 정렬시키는 것은 어렵다. 결과적으로, 랜딩 패드를 사용하지 않는 다른 접촉 방법들이 제안되었다. 그러나, 랜딩 패드들이 없으면, 접촉은 개별적인 핀들과 이루어져야 하는데, 이것은 더욱 어려울 수 있으며, 즉, 그것은 최소한의 핀 피치와 최소한의 컨택 비아들용 피치 사이의 부정합 때문이다. 에피택셜 방법으로 병합된 핀들 또는 다중 핀들을 접촉시키기 위한 컨택 바들의 사용과 같은 방안들이 제안되고 있다. 예를 들어, 에피택셜 상승 소스 및 드레인 영역들은 연속 저항을 감소시키고 상기 접촉하는 방법을 간소화하기 위하여 제안되어 왔다. 그 예로, Kaneko et al., Sidewall transfer process and selective gate sidewall spacer formation technology for sub-15nm finfet with elevated source/drain extension, IEDM Technical Digest, pgs. 844-847 (2005), Kavalieros et al., Tri-Gate Transistor Architecture with High-k Gate Dielectrics, Metal Gates and Strain Engineering, Symposium on VLSI Technology 2006, pgs. 50-51 (2006) and Shang et al., Investigation of FinFET Devices for 32nm Technologies and Beyond, Symposium on VLSI Technology 2006, pgs. 54-55 (2006)을 참조하라.
그러나, 에피택셜 공정들은 표면의 화학적 성질, 결정 방향성 및 성장 조건들에 대한 극도의 민감성을 갖는 단점이 있다. 예를 들어, 에피택셜 성장 공정을 이용하는 경우, 상기 게이트상의 기생 성장이 없어야 하며, 상기 소자 구조의 나머지 부분이 지나친 프리-에피택셜 세정으로부터 보호될 수 있어야 하며, 에피택셜 성장의 방향이 조절될 수 있어서 기생 커패시턴스 및 저항 모두를 최소화하며 다르게 도핑된 소스 및 드레인 표면들 상에 유사한 성장을 달성할 수 있도록 한다.
슐츠(Schulz)에 의해 출원된 미국 특허 출원 제2006/0189043호(이하 "슐츠" 라 함)는 기판상에 마스크막을 사용하고, 상기 마스크막 내에 트렌치를 형성하고, 상기 기판 내에 핀들을 형성한 후, 상기 핀들 상의 상기 트렌치 내에 평탄화된 게이트 전극을 형성하는 것을 포함하는 핀 전계 효과 트랜지스터 소자 제조 방법을 기재하고 있다. 그러나, 상기 슐츠의 발명은 특히 스케일 공정 기술(scaled process technology)과 관련해서 제조에 필요한 정확성과 일치성을 갖는 핀들의 형성에 대하여 기재하지 않고 있다.
따라서, 상기 소자 접촉 방식 및 상기 소자들의 확장성을 향상시키는 핀 전계 효과 트랜지스터 소자들 및 그에 따른 제조 방법들은 바람직할 것이다.
본 발명은 개선된 핀 전계 효과 트랜지스터(FinFET) 소자들 및 그 제조 방법들을 제공한다.
본 발명의 일 양태에 따라, 전계 효과 트랜지스터 소자를 제조하는 방법을 제공한다. 상기 방법은 하기의 단계들을 포함한다. 그 위에 실리콘막을 갖는 기판을 제공한다. 실리콘막 상에 핀 리소그래피 하드 마스크를 패터닝 한다. 핀 리소그래피 하드 마스크의 중심 부분 상에 더미 게이트 구조체를 배치한다. 상기 더미 게이트 구조체 주위에 충진막을 증착한다. 상기 더미 게이트 구조체를 제거하여 핀 리소그래피 하드 마스크의 중심 부분 상에 중앙에 있는 상기 충진막에 트렌치를 드러나게 하여, 상기 소자의 핀 영역을 상기 소자의 소스 및 드레인 영역들과 구분시킨다. 핀 영역 내의 핀 리소그래피 하드 마스크를 사용하여 실리콘막 내의 복수의 핀들을 식각한다. 상기 트렌치를 게이트 물질로 채워 핀들 상에 게이트 스택을 형성한다. 상기 충진막을 제거하여 상기 소자의 소스 및 드레인 영역들을 드러나게 하되, 상기 소스 및 드레인 영역들은 원형을 유지하며 상기 게이트 스택과 자기 정렬된다.
본 발명의 다른 양태에 따라, 전계 효과 트랜지스터 소자를 제공한다. 상기 전계 효과 트랜지스터 소자는 소스 영역; 드레인 영역; 상기 소스 영역 및 상기 드레인 영역을 연결하는 복수 개의 핀들을 포함하되, 각각의 핀들은 약 40나노미터 및 약 200나노미터 사이의 피치 및 약 10나노미터 및 약 40나노미터 사이의 폭을 갖고; 및 상기 핀들의 적어도 한 부분 상에 게이트 스택을 포함하되, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 스택과 자기 정렬한다.
본 발명의 또 다른 양태에 따라, 반도체 소자를 제공한다. 상기 반도체 소자는 상부에 복수 개의 전계 효과 트랜지스터 소자들을 갖는 칩을 포함하는 반도체 소자에 있어서, 상기 복수개의 전계 효과 트랜지스터 소자들은 적어도 하나의 평판 전계 효과 트랜지스터 및 적어도 하나의 핀 전계 효과 트랜지스터를 포함하되, 상기 적어도 하나의 핀 전계 효과 트랜지스터는: 소스 영역; 드레인 영역; 상기 소스 및 드레인 영역들을 연결하는 복수 개의 핀들을 포함하되, 상기 핀들은 약 40나노미터 및 약 200나노미터 사이의 피치를 가지고 있으며, 각각의 핀은 약 10나노미터 및 약 40나노미터 사이의 폭을 갖고; 및 상기 핀들의 적어도 한 부분에 게이트 스택을 포함하되, 상기 소스 영역 및 드레인 영역은 상기 게이트 스택과 자기 정렬된다.
본 발명의 이해 그리고 그 밖의 특징들과 장점은 다음의 상세한 설명 및 도면들을 참조하여 더욱 명확해질 것이다.
본 발명의 실시예들은 예시의 방법으로 첨부된 도면을 참조하여 설명되는데, 첨부된 도면은 다음과 같다.
도 1A 내지 도 1O는 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터(FinFET) 소자의 제조를 위한 예시적인 방법을 나타내는 도면들이다.
도 2는 본 발명의 일 실시예에 따른 소스/드레인 영역들과 자기 정렬된 예시적인 핀 전계 효과 트랜지스터(FinFET) 소자를 나타내는 도면이다.
도 3A 내지 도 3D는 본 발명의 일실시예에 따른 도 2의 핀 전계 효과 트랜지스터(FinFET) 소자의 다른 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 프린지 및 게이트 커패시턴스를 보여주는 예시적인 핀 전계 효과 트랜지스터(FinFET) 소자의 조감도를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 핀 높이의 변화를 보여주는 핀의 단면도를 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 따른 단일 칩 상에 집적된 핀 전계 효과 트랜지스터(FinFET) 소자 및 평판 전계효과 트랜지스터(FET) 소자들을 나타내는 도면이다.
도 7A는 본 발명의 일 실시예에 따른 예시적인 핀 전계 효과 트랜지스터(FinFET) 소자의 전도 경로를 따른 단면도를 나타내는 이미지이다
도 7B는 본 발명의 일 실시예에 따른 게이트 내에 묻힌 핀들을 나타내는 도 7A의 예시적인 핀 전계 효과 트랜지스터(FinFET) 소자의 단면도를 나타내는 이미지이다.
도 8A는 본 발명의 일 실시예에 따른 핀 및 스페이서 한정 이후 게이트 트렌치의 조감도를 나타내는 이미지이다.
도 8B는 본 발명의 일 실시예에 따른 더미 게이트 길이 및 대체 게이트 길이 사이의 상관관계를 나타내는 그래프이다.
도 9A 및 도 9B는 본 발명의 일 실시예에 따른 예시적인 핀 전계 효과 트랜지스터(FinFET) 소자들의 전류-전압 특성을 나타내는 그래프들이다.
도 10은 본 발명의 일 실시예에 따른 온-전류 대 오프-전류의 상관관계를 나타내는 그래프이다.
도 11A 내지 도 11D는 본 발명의 일 실시예에 따른 예시적인 핀 전계 효과 트랜지스터(FinFET) 소자들의 단락 채널 상태를 나타내는 그래프들이다.
도 12는 본 발명의 일 실시예에 따른 외부 저항(Rext) 추출을 나타내는 그래프이다.
도 13A 내지 도 13C는 본 발명의 일 실시예에 따른 N-채널 전계 효과 트랜지스터 커패시턴스 측정치들을 나타내는 그래프들이다.
도 1A 내지 도 1O는 핀 전계 효과 트랜지스터(FinFET) 소자의 제조 방법의 실시예를 나타내는 도면들이다. 아래와 같이 상세히 설명된 바와 같이, 본 기술들은 다마신 게이트 공정을 이용하여 상시 게이트와 자기 정렬된 소스/드레인 영역들을 구성한다.
단계 102에서는, 소자 분리 공정(shallow trench isolation: STI)을 이용하여 SOI 기판 내의 실리콘 활성영역을 한정한다. 즉, 기판, 다시 말해, 기판(140) 이 제공된다. 기판은 실리콘 다이옥사이드(SiO2)와 같은 유전물질들을 포함하는 모든 적합한 절연물질을 포함할 수 있으니 이에 한정되지는 않는다. 일 실시예에 따르면, 기판(140)은 질화막, 즉 상부에 질화막(144)를 갖는다. 트렌치는 질화막(144) 내에서 식각되며, 실리콘은 트렌치 내에 증착되어 실리콘막(142)을 형성한다. 남는 실리콘은 화학 기계적 평탄화(CMP)와 같은 평탄화 기술을 이용하여 실리콘막(142)으로 부터 제거할 수 있다. 일 실시예에 따라서, 실리콘막(142)은 약 30나노미터 내지 약 40나노미터 사이의, 예를 들어 약 36나노미터의 두께를 갖도록 구성된다. 주사전자현미경(SEM) 이미지(102a)는 기판(140) 위의 실리콘 활성 영역 의 STI 형성의 조감도를 나타내고 있다. 또한, 기판(140)은 매립 산화막이라 일컬어 질 수 있다.
STI는 일반적으로 나노미터 최소 배선폭 범위에서의 공정 기술과 함께 사용된다. 후술되는 바와 같이, 본 기술들은 게이트 길이가 30나노미터 미만인, 예를 들어 22나노미터 미만인 게이트 길이를 가진 핀 전계 효과 트랜지스터(FinFET) 소자들을 생산하기에 적합하다.
다른 방법으로, 여기 나타나 있는 핀 전계 효과 트랜지스터(FinFET) 소자는 SOI 기판이 아닌 벌크 실리콘 기판을 이용하여 제조될 수도 있다. 이 경우, 벌크 실리콘 기판의 분리를 달성하기 위하여 딥 웰 임플란트 공정(deep well implant)이 이용될 수 있다.
다마신 게이트 공정 이전에, 핀 리소그패피 하드마스크를 제작한다. 단계 104에서, 산화막(146)은 실리콘막(142) 상에 형성된다. 일 실시예에 따라서, 산화막(146)은 SiO2를 포함하며, 열산화반응을 이용하여 형성된다. 즉, 산소와 같은 산화제가 약 700℃ 및 약 1,100℃의 온도에서 실리콘막(142)으로 확산되어 산화막(146)을 성장시킨다. 산화 공정의 결과, 실리콘막(142)의 일부가 소비되어, 실리콘막(142)의 두께가 약 20nm 및 약 30nm 사이로 감소된다. 산화막(146)은 약 15nm 및 약 25nm 사이의 즉, 약 20nm의 두께를 가질 수 있다.
제2 질화막인 질화막(148)은 질화막(144)/산화막(146) 상에 증착된다. 일 실시예에 따르면, 질화막(148)은 저압 화학 기상 증착(LPCVD)을 이용하여 약 15nm 및 약 20nm 사이인 약 20nm의 두께로 증착될 수 있다. 따라서, 질화막(148)은 산화막(146)과 같은 두께를 가질 수 있다.
약 15nm 및 약 25nm 사이인 약 20nm의 두께를 가진 레지스트 막이 질화막(148) 상에 증착되고, 마스킹 된 후, 핀 레지스트 스택들(150)로 패터닝된다.
일 실시예에 따르면, 반응 이온 식각(reactive ion etching: RIE) 종정이 사용되어 핀 하드 마스크들을, 예들 들어, 질화막(148) 내에 (아래의 단계 106에 대한 설명 참고) 형성한다. 따라서, 핀 레지스트 스택들(150)을 형성하기 위하여 이용된 레지스트 필름은 수소 실세스퀴옥산(HSQ)과 같이 전자빔(e-beam) 리소그래피를 이용하여 패터닝되고 탄소계 레지스트로 변형된 적합한 레지스트 물질 스택을 포함해야 한다.
핀 레지스트 스택들(150)의 위치는 완성된 핀 전계 효과 트랜지스터(FinFET) 소자 내의 핀들의 위치를 최종적으로 결정하게 된다. 일 실시예이 따르면, 핀 레지스트 스택들(150)은 각각의 인접한 핀 레지스트 스택의 거리인(화살표 152로 나타나 있듯이) 약 40nm 및 약 200nm 사이, 예를 들어, 약 40nm 및 약 80nm 사이의 피치를 가지고 있으며, 약 10nm 및 약 40nm 사이인 10nm 및 약 20nm 사이의 폭 Df1n (화살표 154a 및 154b로 표시되어 있듯이)을 가지고 있다. 이와 같이, 결과물인 핀들은 또한 인접한 핀들 사이의 거리인 약 40nm 및 약 200nm 사이인 약 40nm 및 약 80nm 사이의 피치를 가질 것이며, 약 10nm 및 약 40nm 사이, 예를 들어, 약 10nm 및 약 20nm 사이의 폭을 갖게 될 것이다. 핀 높이 치수들은 아래의 도 5를 예를 들 어 함께 설명할 것이다. 주사전자현미경(SEM) 이미지(104a)는 질화막(148) 상의 핀 레지스트 스택들(150)의 조감도를 나타낸다.
일련의 반응 이온 식각 단계들을 이용하여 수행되는 하드마스크 오픈 단계는 단계 106에서 보여진다. 일 실시예에 따르면, 핀 레지스트 스택들(150)을 마스크로 이용한 질소 선택적 반응 이온 식각은 우선 핀 레지스트 스택들(150) 아래의 질화막(148)의 부분들을 제외한 보든 부분을 제거하기 위하여 이용되어 핀 하드마스크막(156)을 형성한다. 산화막(146)은 질소 선택적 반응 이온 식각의 식각 방지막으로 역할을 한다. 또한, 질소 선택적 반응 이온 식각은 식각 방지막으로 작용하는(단계 106에 보이듯이) 실리콘막(142)과 함께 질화막(144)을 동시에 식각할 수 있다. 그 결과, 또한 질화막(144)은 약 20nm 및 약 30nm 사이, 예를 들어, 약 26nm의 두께를 갖게 될 것이다.
그런 다음에, 핀 하드마스크막(156)을 마스크로 이용하여, 산소 선택적 반응 이온 식각을 이용한 핀 하드마스크막(156) 아래의 산화막(146) 부분들을 제외한 모두를 제거하여 핀 하드마스크막(158)을 형성한다. 실리콘막(142)은 산소 선택적 반응 이온 식각에서 식각 방지막으로 작용한다. 질화막(148) 및 산화막(146)과 함께, 핀 하드마스크막들(156, 158) 각각은 약 15nm 및 약 20nm 사이, 예를 들어, 약 20nm의 두께를 갖는다.
핀 하드마스크막들(156, 158)은 이중 핀 하드마스크 구조를 형성한다. 주사전자현미경(SEM) 이미지(106a)는 실리콘막(142) 상의 이중 핀 하드마스크 구조의 조감도를 나타낸다. 이중 핀 하드마스크 구조의 사용은 더 정확하고 일정한 핀들이 실리콘막 내에 형성되도록 한다(아래 기재된 핀 형성 단계 116 참조). 다시 말해서, 이중 핀 하드마스크 구조로는 더미 게이트 한정 시(아래에 기재된 단계 110 참조) 핀 하드마스크막(156)(질소막)이 핀 하드마스크막(158)(산화막)의 무결성(integrity)을 보호하며, 스페이서(질소 선택적) 식각 시(아래에 기재된 단계 118 참조), 핀 하드마스크막(158)(산화막)이 핀들을 보호한다. 핀 하드마스크들이 양호한 무결성을 유지하도록 하는 것은 핀 높이 및 폭의 변화를 최소화하는 데 있어서 중요하다. 핀 높이의 변화는, 예를 들어, 도 5의 설명들과 함께 다음에 설명된다. 핀 전계 효과 트랜지스터(FinFET) 소자들의 크기가 점차 줄어들자, 핀 치수에 바람직하지 못한 변화의 영향인 핀 두께의 변화가 더욱 명확해졌다. 핀 치수의 변화가 소자 임계치에 영향을 주기 때문에 핀 치수의 변화는 바람직하지 못하다.
단계 108에서, 산화 방지막인 산화막(160)은 실리콘막(142) 상에 형성된다. 일 실시예에 따르면, 열 산화를 이용하여 산화막(160)을 약 4nm까지, 예를 들어, 약 2nm까지의 두께로 성장시킬 수 있다. 상기와 같이, 실리콘막(142)의 일부는 열산화 공정 동안 소실된다. 따라서, 실리콘막(142)의 두께는 약 25nm 및 약 26nm 사이로 더 감소된다.
단계 110에서는, 다마신 게이트 공정을 실시하기 위하여, 더미 게이트 구조체(162)가 형성된다. 더미 게이트 구조체는 다결정실리콘(polysilicon)을 포함한다. 일 실시예에 따르면, 더미 게이트 구조체(162)는 우선 다결정 실리콘막을 LPCVD를 이용하여 산화막(160) 및 핀 하드마스크막들(156, 158) 상에 약 100nm 및 약 150nm 사이인, 예를 들어 약 140nm 두께로 증착한다. 다결정 실리콘막의 두께는 더미 게이트의 높이를 결정하기 때문에, 원하는 두께/높이를 이루기 위해서는 증착 이후에 CMP를 이용하는 것이 바람직하다. 그 이후, 레지스트를 다결정 실리콘막 상에 증착하고, 마스킹 한 후, 더미 게이트 풋프린트로 패터닝 한다. 그런 후, 다결정 실리콘 선택적 반응 이온 식각을 이용하여 핀 하드마스크막들(156, 158) 상의 중앙에 위치하는 더미 게이트(162)인 다결정 실리콘막의 중심 부분을 제외한 모든 부분을 제거한다. 일 실시예에 따르면, 더미 게이트(162)는 약 100nm 및 약 150nm 사이의, 예를 들어, 약 140nm의 높이(163) 및 약 30nm 및 약 50nm 사이의, 예를 들어, 약 45nm 의 길이를 가진다. 주사전자현미경(SEM) 이미지(110a)는 이중 핀 하드마스크 구조체 상의 중앙에 위치하는 더미 게이트(162)의 조감도를 나타내고 있다.
단계 112에서, 충진막(166)은 더미 게이트(162) 주위에 증착된다. 충진막(166)은 SiO2와 같은 유전체를 포함하는 모든 적합한 충진물질을 포함할 수 있다. 일 실시예에 따르면, 충진막(166)은 고밀도 플라스마(HDP)를 이용하여 더미 게이트(162) 주위에 증착된다. 그 이후, 더미 게이트를 식각 방지막으로 이용하여 CMP공정을 이용하여 충진 물질을 평탄화한다. 따라서, 충진막(166)은 더미 게이트의 높이와 동등한 예를 들어, 약 100nm 및 약 150nm 사이의, 예를 들어, 약 140nm의 두께를 갖게 된다. 주사전자현미경(SEM) 이미지(112a)는 충진막(166) 및 더미 게이트(162)의 단면도를 나타낸다.
단계 114에서, 더미 게이트(162)는 게이트 트렌치(168)를 충진막(166) 내에 형성함으로써 제거한다. 트렌치(168)는 더미 게이트(162)의 네거티브 패턴이기 때 문에, 트렌치(168) 또한 핀 하드마스크막들(156, 158) 상의 중심에 위치하게 된다. 주사전자현미경(SEM) 이미지(114a)는 트렌치(168)의 조감도를 나타내고 있다. 일 실시예에 따르면, 트렌치(168)는 핀 전계 효과 트랜지스터(FinFET) 소자의 핀 영역을 소자의 소스 및 드레인 영역들과 구분시킨다.
더미 게이트(162)는 습식 화학 식각 또는 건식 식각을 이용하여 제거할 수 있다. 일 실시예에 따르면, 습식 화학 식각은 더미 게이트(162)를 제거하기 위하여 이용된다. 식각은 또한 충진막에도 영향을 주어 그 일부를 제거할 수도 있다. 예를 들어, 식각 공정 후 더미 게이트(162)를 제거하기 위하여, 충진막(166)은 약 115nm 및 약 125nm 사이, 예를 들어, 약 120nm의 두께로 감소될 수도 있다.
더미 게이트의 사용은 본 기술의 중요한 면이다. 다시 말해서, 더미 게이트는 충진막이 형성되기 전에 핀 하드 마스크막들이 배치되도록 하여, 더미 게이트가 제거되었을 때, 드러난 핀 하드 마스크막들이 이미 트렌치 내에 나타날 수 있도록 한다. 핀 하드 마스크막들은 핀 영역 내에 더욱 정확하고 일정한 핀들이 형성되도록 하는데 중요하다. 잘 한정된 핀들을 이미 나타나 있는 핀 하드 마스크막들 없이 트렌치 내부의 수직 측벽들을 가지고 패터닝하는 것은, 가능하다고 할지라도, 트렌치 내부의 구조로 인하여 매우 어렵다. 상기와 같이, 변화는 소자 임계치를 변화시킬 수 있기 때문에 핀 치수들에 있어서 변화를 최소화하는 것은 바람직하다.
단계 116에 있어서, 핀들은 실리콘막(142)에 형성된다. 즉, 실리콘 선택적 반응 이온 식각은 이중 핀 하드마스크 구조체에 의해서 마스킹 되지 않은 트렌치(168)의 실리콘막(142)의 부분들인 부분들(170)을 제거하는 데 이용된다. 구조 체(140)는 식각 방지막으로써 역할을 한다. 주사전자현미경(SEM) 이미지(116a)는 트렌치(168)의 식각된 핀/이중 핀 하드 마스크 구조체들(167)의 조감도를 나타낸다. 이미지(116a)에 나타나 있듯이, 핀/하드 마스크 구조체들은 날카롭고 잘 한정된 가장자리들을 가지고 있다. 상기와 같이, 이는 핀들을 패터닝하기 위하여 이중 하드 마스크 구조체을 이용한 결과이다.
본 발명의 장점은 핀들이 트렌치(168) 내에서만 식각되어서 충진막(166) 아래에서 소자의 소스/드레인 영역들을 원래대로 남겨둔다. 아울러, 이런 방식으로 제조된 소스/드레인 영역들은 트렌치(168)와 자기 정렬하게 되고 따라서, 트렌치(168) 내에 형성될 소자 게이트와 자기 정렬하게 될 것이다(아래에 기재된 단계 120 참조).
상기와 같이, 본 기술들은 각각의 인접한 핀 레지스트 스택의 거리인 약 40nm 및 약 200nm 사이, 예를 들어, 약 40nm 및 약 80nm 사이의 피치 및 약 10nm 및 약 40nm 사이인 10nm 및 약 20nm 사이의 폭을 갖도록 형성하는데 이용될 수 있다. 아울러, 핀들 각각은 약 20nm 및 약 100nm 사이, 예를 들어, 25nm의 높이를 가질 수 있다. 핀 높이는, 예를 들어, 아래의 도 5 와 함께 설명된다.
단계 118에서, 트렌치(168) 내에 스페이서들(172)이 형성된다. 이 단계는 선택적이다. 소자의 소스/드레인 영역들이 될 것과 소자 게이트(트렌치(168) 내에 형성될 것임, 단계 120 참조) 사이에 스페이서들을 배치하는 것은 완성된 소자 내의 기생 커패시턴스를 최소화하는데 도움이 되지만, 상승된 소스/드레인(RSD) 에피택셜 성장 또는 실리사이드 동안, 즉 전형적인 핀 전계 효과 트랜지스터 플로우에서, 게이트-소스/드레인 쇼트를 방지할 필요는 없다. 이 단계에서, 완성된 소자에서 제거될 것이며 산화막과 대체될 스페이서들(172)은 주로 게이트를 소스/드레인 영역들로부터 일정 거리 오프셋 되도록 하게 하는 작용을 한다.
일 실시예에 따르면, 스페이서들(172)은 우선 트렌치(168) 내에 질화막을 증착하여 형성된다. 그런 후, 레지시트막이 질화막 상에 증착되고, 마스킹 된 후, 스페이서 풋 프린트들을 가지고 패터닝된다. 질소-선택적 반응 이온 식각을 이용하여 질화막 내의 스페이서들(172)을 한정한다. 시한(時限) 오버에치는 핀/이중 핀 하드마스크 구조체의 측벽들을 명확하게 해서 스페이서들이 핀들 상이 아닌 트렌치의 측벽들을 따라서만 나타나도록 하기 위해서 필요하다. 따라서, 스페이서들(172)의 최소 풀다운(pulldown)은 핀들 및 나머지 핀 하드마스크막들의 높이이다. 예를 들어, 오버에치(overetch)의 양이 질화막 전체를 제거하기 위해 필요한 식각 시간의 약 50% 및 80% 사이이다. 식각 동안, 핀 하드마스크막(156) 역시 제거된다. 스페이서들(172)은 약 5nm 및 약 25nm 사이의 길이(171)를 가질 수 있다. 스페이서들(172)의 최대 높이는 트렌치(168)의 높이(167)와는 같고 스페이서 풀다운의 높이(168) 미만인, 즉 높이(173)이다. 스페이서들의 최소 높이는 소스/드레인 영역들의 높이(165)(아래에 기재된 단계 124 참조), 즉 약 25nm이다. 주사전자현미경(SEM) 이미지(118a)는 그 안에 스페이서들(172)을 갖는 트렌치(168)의 조감도를 나타낸다.
단계 120에서, 대체 게이트, 즉 게이트 스택(174)은 트렌치(168)를 게이트 물질로 채움으로써 핀들 상에 형성한다. 일단 게이트 물질로 트렌치(168)를 채우게 되면, CMP를 이용하여 충진막(166)을 식각 방지막으로 하여 게이트를 평탄화한다. 적합한 게이트 물질들로는, 이에 한정되지는 않으나, 다결정 실리콘, 증착된 금속(들) 및 금속 다결정 실리콘과 같은 다중 재료들의 합성 스택 중 하나 이상을 포함한다.
선택적으로, 핀들 상에 남아 있는 핀 하드마스크 막들은 다결정 물질로 트렌치를 채우기 전에 제거될 수 있다. 그러나, 핀 하드마스크 막들을 제거하는 것이 필요한 것은 아니다. 아울러, 일 실시예에 따르면, 트렌치를 게이트 물질로 채우기 전에, 열 산화 공정을 이용하여 희생 산화막, 예를 들어, SiO2 또는 질화 산화막을 트렌치(168) 내에 성장시킬 수 있으며, 또는 트렌치(168) 내에 고유전 물질막을 증착시킬 수 있다. 이러한 열 산화 또는 고유전막들은 게이트 및 핀들 사이에서 게이트 유전체로 역할을 할 수 있다.
단계 120에서 보여지듯이, 게이트 스택(174)은 스페이서들(172)에 의해 트렌치(168)의 폭이 가변된 결과로서, 나팔 모양으로 퍼진 상부(174a)를 가질 수 있다. 단계 122의 기술과 함께 후술되는 바와 같이, 예를 들어, 게이트 스택의 나팔 모양으로 퍼진 상부는 선택적으로 제거될 수 있다. 주사전자현미경(SEM) 이미지(120a)는 게이트 스택(174)의 단면도를 보여주고 있다.
단계 122에서, 나팔 모양으로 퍼진 상부(174a)는 게이트 스택(174)에서 제거된다. 예를 들어, 방법(100)의 나머지 단계들은 게이트 스택(174)에서 나팔 모양으로 퍼진 상부(174a)를 제거하지 않고 수행될 수 있다(예를 들어, 단계 126 참조). 나팔 모양으로 퍼진 상부를 제거하는 것은 더욱 소형화된 설계를 제공하여, 예를 들어, 게이트에 단락을 발생하지 않고 소스/드레인 영역들 상의 컨택 스터드 랜딩(contact studs landing)이 게이트에 더 가까이 이르도록 한다. 일 실시예에 따르면, 나팔 모양으로 퍼진 상부(174a)는 식각 방지막으로 스페이서들(172)과 함께 CMP를 이용하여 제거한다.
상기와 같이, 나팔 모양으로 퍼진 상부(174a)가 게이트 스택(174)에서 제거되는지 또는 그렇지 않은지에 따라, 동일한 공정 단계들이 수행될 수 있다(각각의 단계). 다시 말해서, 두 단계 124 및 126 모두에 있어서, 게이트 스택(174) 및 기판(140)은 도핑되며, 충진막(166)은 제거된다(소스/드레인 영역(176) 및 소스/드레인 영역(178)). 즉, 일 실시예에 따르면, 게이트 스택(174)은 먼저 도핑제인 붕소(p-타입) 또는 인(n-타입)이 주입된다. 그런 후에, 습식식각을 이용하여 충진막(166)을 제거한다. 그런 다음, 약 7도까지의 경사각에서 붕소, 인 또는 비소와 같은 도핑제를 기판(140)에 주입시킨다.
게이트의 나팔 모양으로 퍼진 상부가 제거되는 경우, 번갈아 도핑하는 방법을 실행할 수 있다. 충진막(166) 제거 후, 스페이서들(172) 또한 제거되어, 핀 연장 영역들(177)을 노출시킨다. 주사전자현미경(SEM) 이미지(124a)는 노출된 핀 연장 영역들(177)을 갖는 구조체의 조감도를 나타낸다. 도핑제로서, 붕소, 인 및 비소 중 하나 이상을 약 20도 및 약 40도 사이의 경사각에서 기판(140)에 주입시킨다.
주사전자현미경(SEM) 이미지(126a)는 게이트 스택, 즉 게이트 스택(174) 내 에 끼워 있는 핀 모양들의 단면도를 나타낸다. 주사전자현미경(SEM) 이미지(126b)는 게이트 스택(174)의 단측면도를 나타낸다.
단계 128에서는, 대체 게이트들, 즉, 소자 스페이서들(180)을 더하고, 소스/드레인 영역들(176,178)을 도핑한다. 위에서 강조된 바와 같이, 스페이서들의 사용은 선택적이다. 예를 들어, 소자 스페이서들 없이 핀 전계 효과 트랜지스터 소자가 나타나 있는 도 2를 참조하라. 즉, 일 실시예에 따르면, 소스/드레인 영역들(176,178) 및 게이트 스택(174) 사이를 포함한 게이트 스택(174) 주위에 산화막(SiO2)을 적층함으로서 소자 스페이서들(180)이 형성된다. 레지스트 막이 질화막(148) 상에 증착되고, 마스킹 된 후, 패터닝된다. 그런 이후, 산소 선택적 반응 이온 식각(RIE)을 이용하여 소자 스페이서들(180)을 형성한다. 단계 128에서 보여지듯이, 소자 스페이서들(180)은 소스/드레인 영역들(176,178) 상에서 약 10nm 및 약 40nm 사이의 거리(182)를 연장하도록 구성되는 것이 바람직하다. 주사전자현미경(SEM) 이미지(128a)는 한쪽에 소자 스페이서들(180)을 갖는 게이트(174) 스택의 조감도를 나타낸다.
상기에서 강조된 바와 같이, 스페이서들(180)의 사용은 선택적이며 이에 소스/드레인 영역들 및 게이트 사이에 간격을 제공하지만 간격 내에 스페이서를 포함하지는 않는 실시예들이 기재되어 있다. 예를 들어, 아래에 기재된 도 2 및 도 3A 내지 도 3D를 참조하라.
그런 후, 소스/드레인 영역들(176,178)은 도핑제를 가지고 탑-다운 딥 임플 란트(top-down deep implant)공정을 이용하여 도핑한다. 적합한 도핑제들로 붕소 및 인을 포함하나 이에 한정되지는 않는다.
단계 130에서, 실리사이드 영역들(184)은 소스/드레인 영역들(176,178) 상에 형성된다. 실리사이드 영역들(184)은 소스/드레인 영역들(176,178)의 딥 임플란트들로 연장된다. 일 실시예에 따르면, 실리사이드 영역들(184) 은 우선 니켈-백금(NiPt)과 같은 비전이금속을 적층한 후, 열처리하여 실리사이드를 형성한다. 실리사이드형성 이후, 미들-오프-더-라인(middle-of-the-line) 유전체 증착, 컨택 스터드 패터닝(contact stud patterning) 및 금속화를 포함하는 모든 표준 미들-오프-더-라인 상보성 금속 산화막 반도체 (CMOS) 공정들을 구현할 수 있다.
도 2는 핀 전계 효과 트랜지스터(FinFET) 소자(200)를 나타내는 도면이다. 핀 전계 효과 트랜지스터(FinFET) 소자(200)는 기판(202), 게이트 스택(204), 소스/드레인 영역(206), 소스/드레인 영역(207) 및 소스/드레인 영역(206)과 소스/드레인 영역(207) 사이의 핀들(채널들)을 포함한다. 핀 전계 효과 트랜지스터(FinFET) 소자(200)는, 예를 들어, 상기의 도 1의 설명과 함께 기재된 방법(100)에 따라서 제조된다. 따라서, 소스/드레인 영역들(206,207)은 게이트 스택(204)과 자기 정렬된다. 수평면들 A 내지 D를 통과한 핀 전계 효과 트랜지스터(FinFET) 소자(200)의 단면도들은 도 3A 내지 도 3D에 각각 나타나 있다.
핀 전계 효과 트랜지스터(FinFET) 소자가 CMOS기술에서 발전하기 위해서는, 대항 게이트 피치 및 핀 피치에서의 이러한 소자들에 대한 설명이 중요한 요소이다. 마이크로 전자공학 산업의 일반적인 관례상 약 250nm의 게이트 피치를 65nm 기 술 노드로 사용하고 약 190nm는 45nm 기술 노드용으로 사용하기 위해 각각의 노드는 약 70% 및 약 80% 축소되었다. 따라서, 핀 전계 효과 트랜지스터(FinFET) 소자들이 45nm 기술 노드를 초과하는 노드에서 사용되기 위해서는 대항 게이트 피치가 최대 190nm 인 것일 것이다.
핀 피치가 동일 평면 설계 밀도를 달성하기 위해서는 최대 핀 높이의 2배가 필요하다. 상기와 같이, 본 기술들을 이용해서 약 40nm 및 약 200nm 사이, 예를 들어, 약 40nm 및 약 80nm 사이의 핀 피치 및 약 20nm 및 약 100nm 사이, 예를 들어, 약 25nm의 핀 높이가 달성 가능하다.
다중 핀 전계 효과 트랜지스터(FinFET) 소자들이 같은 웨이퍼(도 6) 상에 인접해서 배치되는 경우 및/또는 다수의 게이트 "핑거들"이 같은 웨이퍼 상의 다중 핀 전계 효과 트랜지스터(FinFET) 소자들을 조절하는 경우, 인접한 소자들 상의 게이트들 사이의 거리인 게이트 피치는 삽입 시 현재 기술 노드와 호환가능 해야 한다. 본 기술들을 이용하여 200nm 미만, 즉 약 180nm 및 약 200nm 사이의 게이트 피치가 달성 가능하다.
도 3A 내지 도 3D는 도 2와 함께 설명된 핀 전계 효과 트랜지스터(FinFET) 소자(200)의 다른 단면도들이다. 다시 말해서, 네 개의 핀들 각각을 가로지르는 수평면 A를 지나는 핀 전계 효과 트랜지스터(FinFET) 소자(200)의 단면도를 나타내는 도면이다. 도 3A에 나타나 있듯이, 게이트 유전체(210)는 게이트 스택(204) 및 핀들(208) 사이에 나타난다.
도 3B는 소스/드레인 영역(207)을 가로지르는 수평면 B를 지나는 핀 전계 효 과 트랜지스터(FinFET) 소자(200)의 단면도를 나타내는 도면이다. 도 3C는 게이트 스택(204) 및 핀들(208)/소스/드레인 영역들(206,207)을 가로지르는 수평면 C를 지나는 핀 전계 효과 트랜지스터(FinFET) 소자(200)의 단면도를 나타내는 도면이다. 도 3C에 보여지듯이, 게이트 유전체(210)는 게이트 스택(204) 및 핀들(208) 사이에 나타난다. 설명을 위하여, 점선들은 핀들(208)을 소스/드레인 영역들(206,207)과 구분시켜 주며, 상기와 같이, 핀들(208)이 게이트(204) 아래에만 패터닝 된다는 것을 보여주기 위해 이용된다. 그러나, 핀들(208) 및 소스/드레인 영역들(206,207)은 하나의 연속적인 구조를 형성한다고 이해해야 할 것이다.
도 3D는 게이트 스택(204) 및 소스/드레인 영역(2007)을 가로지르는 수평면 D를 지나는 핀 전계 효과 트랜지스터(FinFET) 소자(200)의 단면도를 나타내는 도면이다. 도 3D에 나타나 있듯이, 게이트 스택(204) 및 소스/드레인 영역들(206,207) 사이에 간격들(gaps)이 나타난다. 상기에 기재된 바와 같이, 이러한 간격들은 소자 스페이서로 선택적으로 채울 수 있다. 아울러, 도 4에 대한 설명과 같이 아래에 후술되듯이, 소자 스페이서 및 게이트 유전체(210)는 소자 내에서 원하는 차등 프린지(fringe)/게이트 커패시턴스를 달성할 수 있도록 구성될 수 있다.
도 4는 프린지 및 게이트 커패시턴스를 보여주는 예시적인 핀 전계 효과 트랜지스터(FinFET) 소자(400)의 조감도를 나타내는 도면이다. 쉽게 서술되도록, 소자 내의 프린지 및 게이트 커패시턴스를 나타내는 데 필요한 구성요소들만 나타냈다. 핀 전계 효과 트랜지스터(FinFET) 소자(400)는 게이트 스택(402), 소스/드레인 영역(404), 소스/드레인 영역(405) 및 소스/드레인 영역들(404, 405) 사이의 핀 들(406)을 포함한다.
3차원적인 핀 전계 효과 트랜지스터(FinFET) 소자는 게이트 및 소스/드레인 영역들(206,207)의 측벽들(즉, 부분들(408)을 따름) 사이로 기생 프린지 커패시턴스를 도입한다. 이러한 프린지 커패시턴스는 게이트 커패시턴스보다 훨씬 적은 값, 예를 들어, 반 미만으로 유지 시켜야 한다.
이러한 차등 커패시턴스는 많은 방법으로 달성될 수 있다. 단지 예시적으로, 스페이서는 영역들(410) 상이 아닌 영역들(408)만을 따라서 형성될 수 있다. 이러한 접근방식은 도 1의 단계 118의 설명과 함께 기재되었다. 게이트 유전체 성장 시 채널 표면들, 즉 부분들(410)을 따르는 성장과 비교시, 유전체의 성장이 기생 표면들, 즉 부분들(408)을 따라서 추진되는 차등 유전체 성장은 차등 커패시턴스를 달성하는 다른 방법이다. 차등 유전체 성장은 다른 결정 평면들의 차들 산화율을 이용하고/또는 경사진 임플란트들을 통하여 기생 표면들(소스/드레인 영역 측벽 표면들)만 변형하여 달성할 수 있다. 이러한 차등 유전체 성장 접근 방식들 중 어느 쪽도 도 1의 단계 118 대신 구현될 수 있다.
도 5는 핀 높이 h의 변화를 보여주는 핀의 단면도를 보여주는 도면이다. 이 단면도는 도 3A(상기에 기재됨)에 보여지는 바와 같은 본 핀 전계 효과 트랜지스터(FinFET) 소자와 같은 평면을 통과하지만, 단일 핀(502)만을 보여 주기 위하여 확대되었다. 상기에 기재된 바와 같이, 핀 높이를 포함하여 핀 치수들의 변화를 최소화하는 것이 바람직하다. 도 5에 보여지는 바와 같이, 각각의 핀의 하부로부터 상부까지 측정한다. 핀들을 마스킹 하며 식각하는데 어떠한 공정이 이용되었는지에 관계없이, 핀들 상부의 둥근 모서리로 인하여 핀 높이Δh에 어느 정도의 변화는 나타날 것이다. 도 5에 나타나 있듯이, Δh는 핀 전체의 h의 가장 높은(h1)값과 가장 낮은(h2)값 사이의 차이로 측정된다. Δh는 약 5nm 보다 작거나 같고, 예를 들어 약 3nm 보다 작거나 같다.
도 6은 핀 전계 효과 트랜지스터(FinFET) 소자(602) 및 단일 칩, 즉 칩(606) 상에 집적된 평판 전계효과 트랜지스터(FET) 소자(604)를 나타내는 도면이다. 칩(606)은 합성 CMOS 기술의 한 예시이다.
도 2와 함께 예를 들어 설명한 핀 전계 효과 트랜지스터(FinFET) 소자(200)와 같이, 핀 전계 효과 트랜지스터(FinFET) 소자들(602) 각각은 기판, 게이트 스택, 소스/드레인 영역들 및 소스/드레인 영역들 사이의 핀들을 포함한다. 평판 핀 전계 효과 트랜지스터(FinFET) 소자들(604) 각각은 사이에 채널을 가지고 있는 소스/드레인 영역들 및 게이트 산화막에 의해 채널과 분리되는 게이트 스택을 포함한다. 전형적인 평판 핀 전계 효과 트랜지스터(FinFET) 소자의 구조는 당해 기술 분야의 통상적 지식을 가진 자에게는 잘 알려진 것이며, 더 이상의 기술은 여기서 하지 않는다.
본 핀 전계 효과 트랜지스터(FinFET) 제조 공정들(예들 들어, 상기 기재된 도 1 참조)은 인스턴트 핀 전계 효과 트랜지스터(FinFET) 소자들이 평판 전계 효과 트랜지스터(FET) 소자와 함께 같은 웨이퍼 상에 쉽게 제조되도록 한다. 즉, 좀 더 자세히 후술되듯이, 핀 전계 효과 트랜지스터(FinFET) 소자들의 게이트 패터닝, 게 이트 유전체 형성 및 게이트 스택 형성은 평판 전계 효과 트랜지스터(FET) 소자들과 동시에 발생할 수 있다.
이러한 합성 구성은 아날로그 평판 전계 효과 트랜지스터(FET) 소자들, 전력 소자들 및 다른 문턱 전압을 갖는 평판 전계 효과 트랜지스터(FET) 소자들과 같은 일정 소자들을 평판 전계 효과 트랜지스터(FET) 소자들 내에 더욱 쉽게 제조 할 수 있게 하는 장점이 있다. 그런 이후, 핀 전계 효과 트랜지스터(FinFET) 소자들은 로직 평판 전계 효과 트랜지스터(FET) 소자들 및 정적 기억 장치(SRAM) 평판 전계 효과 트랜지스터(FET) 소자들와 같은 특정 용도를 위해 최적화 될 수 있다.
종래의 핀 전계 효과 트랜지스터 제조 공정들은 평판 전계 효과 트랜지스터(FET) 소자들과 통합시키기 매우 어렵다. 예를 들어, 핀 전계 효과 트랜지스터(FinFET) 소자들의 경우, 게이트 및/또는 스페이서들의 반응 이온 식각(RIE) 동안 핀들을 보호할 하드 마스크가 필요하다. 그러나, 평판 전계 효과 트랜지스터(FET) 소자들의 경우, 채널 상에 게이트 산화막이 필요하다. 종래의 제조 공정을 이용한다면, 하드마스크는 핀들 상에 증착된 후 게이트 산화막을 증착하기 위해서 각각의 평판 전계 효과 트랜지스터(FET) 소자로부터 제거해야 한다. 이러한 공정은 시간이 소비되며 비실용적이다. 그러나 현재의 기술로는, 게이트가 스페이서들의 반응 이온 식각(RIE) 이후에 배치되며, 이것은 스페이서 반응 이온 식각(RIE) 동안 하드마스크는 제자리에 있다는 것을 의미하며, 그런 이후 게이트 상에 놓이기 전에 제거된다(도 1의 설명 참조). 따라서, 평판 전계 효과 트랜지스터(FET) 소자들 상에 게이트 산화막을 증착시키는 것이 더 수월하다.
아울러, 핀 전계 효과 트랜지스터(FinFET) 소자들과 관련하여, 핀들의 형상을 감싸기 위해서는 더 긴 게이트가 필요하다(평판 전계 효과 트랜지스터(FET) 소자에 비해서). 그 뒤에, 바로 뒤이어 게이트의 상부를 평탄화 하기 위하여 대개의 경우 CMP가 필요하다. 소스/드레인 영역들을 연장시키기 위하여 에피택셜 실리콘 성장이 이용된 경우, 에피택셜 실리콘이 게이트와 접촉하는 것을 방지하기 위하여 게이트 상에 하드마스크가 필요하다. 게이트의 반응 이온 식각(RIE)은 실리콘과 부딪히자 마자 정지하는 대신 핀 측벽들을 명확하게 하기 위해 필요하다. 이러한 공정들은 평판 전계 효과 트랜지스터(FET) 소자들에게는 요구되지 않는다. 그러나, 본 기술은 상기 더미 게이트의 사용으로(도 1의 설명 참조) 핀 전계 효과 트랜지스터(FinFET) 및 평판 전계 효과 트랜지스터(FET) 소자들(게이트는 양쪽 모두 동일) 사이의 형태 차이점들을 제거하여, 두 공정 기술의 통합을 좀 더 수월하게 한다.
또한, 핀 전계 효과 트랜지스터(FinFET) 소자들의 경우, 스페이서들을 형성하는 것은 매우 복잡한 공정일 수 있는데, 즉, 핀 측벽들을 명확하게 하기 위해서 긴 오버에치를 요하는 것이다. 결과적으로, 일반적으로 다중 스페이서들을 제조하는 것은 적합하지는 않다. 반대로, 평판 전계 효과 트랜지스터(FET) 소자들을 사용하는 경우, 다중 스페이서들이 자주 이용된다. 그러나, 본 기술을 이용하는 경우, 핀들은 게이트 하에서만 제조된다(도 1의 설명 참조). 일단 핀들이 게이트로 덮이면, 소자는 평판 전계 효과 트랜지스터(FET) 소자와 동일하게 보이며, 스페이서들을 추가하는 것과 같이 평판 전계 효과 트랜지스터(FET) 소자와 동일하게 처리될 수 있다.
도 7A는 예시적인 핀 전계 효과 트랜지스터(FinFET) 소자(700)의 전도 경로를 따른 단면도를 나타내는 이미지이다. 핀 전계 효과 트랜지스터(FinFET) 소자(700)는 도 1의 설명과 함께 기재된 방법(100)에 따라 제조되었다. 도 7에 보여지듯이, 핀 전계 효과 트랜지스터(FinFET) 소자(700)는 게이트(702), 소스/드레인 영역들(704) 및 스페이서들(706)을 포함한다. 이러한 관점에서, 소자 핀들은 게이트에 의해 덮인다. 도 7B는 게이트 내에(702) 묻힌 핀들(708)을 나타내는 예시적인 핀 전계 효과 트랜지스터(FinFET) 소자(700)의 단면도를 나타내는 이미지이다.
도 8A는 본 핀 전계 효과 트랜지스터(FinFET) 제조 기술을 이용한 핀(804) 및 스페이서(806) 한정 이후 게이트 트렌치(802)의 조감도를 나타내는 이미지이다. 도 8A에 보여지듯이, 게이트 길이는 더미 게이트 길이(803) 및 스페이서 길이(805) 모두에 의하여 결정된다. 도 8B는 본 평판 전계 효과 트랜지스터(FET) 소자들의 길이를 위한 더미 게이트 및 대체 게이트, 즉 소자 게이트, 사이의 상관관계를 나타내는 그래프 이다. 그래프(808)를 위한 데이터는 도 8A에 보여진 바와 같이, 스페이서 한정 이후 게이트 트렌치 조감 이미지들로부터 편집하였다.
도 9A 및 도 9B는 본 기술에 따라 제조된 예시적인 핀 전계 효과 트랜지스터(FinFET) 소자들의 전류-전압(I-V) 특성을 나타내는 그래프들이다. 도 9A에서, 게이트-소스 전압(Vgs)(볼트(V)로 측정됨)은 1V의 드레인-소스 전압(VDS) 및 50밀리볼트(Mv)의 VDS 모두에 대한 드레인-소스 전류(Ids)(마이크로미터 당 암페어로 측정됨(A/㎛))의 작용으로 나타나 있다. 도 9B는 각각 약 28nm의 게이트 길이를 갖는 네거티브 채널 전계 효과 트랜지스터(NFET) 및 포지티브 채널 전계 효과 트랜지스터(PFET)의 출력 특성을 나타낸 그래프이다. NFET은 비소로 도핑되며, PFET은 이불화붕소(BF2)로 도핑된다. 도 9B에서, 드레인-소스 전압(Vds)은 드레인-소스 전류(Ids)의 작용으로 나타나 있다.
도 10은 본 핀 전계 효과 트랜지스터(FinFET) 소자들의 온-전류(Ion)(A/㎛ 로 측정됨) 대 오프-전류(Ioff)의 (마이크로미터(㎛) 당 마이크로 암페어로(㎂/㎛)로 측정됨) (Ion/Ioff) 상관관계를 나타내는 그래프이다. PFET 데이터는 0볼트 내지 1볼트의 윈도우의 드레인-드레인 전압(Vdd), 즉 제공 전압에 대하여 주어져 있다. NFET 데이터는 -0.15 볼트 내지 0.85 볼트의 Vdd 윈도우에 대하여 주어져 있다.
도 11A 내지 도 11D는 본 기술에 따라 제조된 예시적인 핀 전계 효과 트랜지스터(FinFET) 소자들의 단락 채널 상태를 나타내는 그래프들이다. 도 11A 및 도 11D에서, PFET 및 NFET 문턱 전압들(Vt) 각각은 선형(VtLIN) 및 포화(VtSAT)영역들에 대한 예상 Lpoly(nm로 측정됨), 즉 게이트 길이의 작용으로 나타내었다. 도 11C 및 도 11D에서는, 드레인 유발 장벽 저하(drain-induced barrier lowering: DIBL) (밀리볼트로 측정됨) 및 임계치 이하 기울기(subthreshold slope)(mV/dec로 측정됨) 각각은 추정 Lpoly의 함수로 나타내었다. VT는 마이크로미터당 10 나노암페어의 일정한 전류로 추출된다. 임계치 이하 기울기는 PFET에 대해 0볼트 및 NFET에 대해 -0.15 볼트에서 추출된다. 핀 전계 효과 트랜지스터(FinFET) 소자들은 도핑되지 않은 채널들 및 다결정 실리콘 게이트로 인하여 중심적으로 논의하지 않는다. Lpoly 로서 VT roll-off는 감소하는 것이 관찰되는 데, 이는 도핑되지 않은 채널들과 일치한다.
도 12는 본 핀 전계 효과 트랜지스터(FinFET) 소자들에 대한 외부 저항(Rext) 추출을 나타내는 그래프이다. 도 12에서, 온-저항(Ron), 즉 소자 저항은(Ohms-㎛ (Ω-㎛)로 측정됨) 추정 Lpoly(nm으로 측정됨)의 함수로 나타내었다. Ron은 VGS=VT+0.9V 및 VDS=50mV로서 산정한다. 외삽된 y좌표는 NFET들에 대하여 약 750 Ω-㎛ 및 PFET들에 대해서는 약 950 Ω-㎛의 Rext를 나타낸다.
도 13A 내지 도 13C는 본 핀 전계 효과 트랜지스터(FinFET) 소자들에 대한 N-채널 전계 효과 트랜지스터 커패시턴스 측정치들을 나타내는 그래프들이다. 도 13A에는 핀당 게이트-드레인 커패시턴스(Cgd)(attofarads(aF)로 측정됨)가 다른 게이트 길이들(Lpoly) 및 핀 피치들에 대한 게이트 전압(Vg)의 함수로 나타나 있다.
도 13B에는, 핀당 (Af로 측정됨) 역전 커패시턴스(inversion capacitance: Cinv)가 약 18옹스트롬(A)의 역전막 두께 및 약 26옹스트롬(A)의 역전막 두께에 대한 게이트 길이(Lpoly)(nm으로 측정됨)의 함수로 나타나 있다. 도 13B는 Cinv가 약 18옹스트롬(A) 및 약 26옹스트롬(A) 사이의 역전막 두께와 일치하는 것을 나타내고 있다. 도 13C에는 핀당 프린지 커패시턴스(aF 및 마이크로미터 당 femtofarads(fF/㎛)로 측정됨)가 핀 피치(nm으로 측정됨)의 함수로 나타나 있다. 도 13C는 핀 피치에 대한 Cfringe의 의존성을 나타내고 있다.
따라서, 핀 전계 효과 트랜지스터(FinFET) 소자들에 의해 상기보다 나은 단 락채널효과들은 더 짧은 게이트와 감소된 역전 커패시턴스(Cinv)를 가능하게 하지만, Cinv 감소로부터의 이득은 핀 전계 효과 트랜지스터(FinFET) 소자들 내의 증가된 기생 프린지 커패시턴스에 의해 상쇄될 수 있다. 사실, 도 13A의 커패시턴스-전압(C-V)곡선은 오프 상태의 커패시턴스 값들을 드러낸다. 이러한 오프 상태의 커패시턴스는 다이렉트 오버랩 커패시턴스, 프린지 커패시턴스 및 게이트 및 컨택트 스터드 사이의 커패시턴스를 포함한다. 이러한 여러 가지 구성요소들 중, 프린지 커패시턴스만이 핀 피치와 측량을 예상할 수 있으므로, 오프-상태의 커패시턴스의 핀 피치(도 13C) 에 대한 의존성은 프린지 커패시턴스를 추론하게 한다.
이제까지 본 발명의 예시적인 일 실시예를 통해 본 발명을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 전계 효과 트랜지스터 소자를 제조하는 방법에 있어서,
    실리콘막을 위에 갖는 기판을 제공하는 단계와,
    상기 실리콘막 상에 핀 리소그래피 하드 마스크를 패터닝 하는 단계와,
    상기 핀 리소그래피 하드 마스크의 중심 부분에 더미 게이트 구조체를 배치하는 단계와,
    상기 더미 게이트 구조체 주위에 충진막을 증착하는 단계와,
    상기 충진막에 트렌치가 드러나도록 상기 더미 게이트 구조체를 제거하는 단계 -상기 트렌치는 상기 핀 리소그래피 하드 마스크의 중심 부분에 그 중심이 있으며, 상기 소자의 핀 영역을 상기 소자의 소스 및 드레인 영역들과 구분함- 와,
    상기 실리콘막 내의 복수의 핀들을 식각하기 위해 상기 핀 영역 내의 핀 리소그래피 하드 마스크를 이용하는 단계와,
    상기 핀들 상에 게이트 스택을 형성하기 위하여 상기 트렌치를 게이트 물질로 채우는 단계와,
    상기 소자의 소스 및 드레인 영역들이 드러나도록 상기 충진막을 제거하는 단계를 포함하며,
    상기 소스 및 드레인 영역들은 원형을 유지하며 상기 게이트 스택과 자기 정렬되는, 전계 효과 트랜지스터 소자 제조 방법.
  2. 제1항에 있어서,
    게이트 스택을 형성하기 위하여 트렌치를 게이트 물질로 채우는 상기 단계 이전에,
    상기 핀 영역으로부터 상기 핀 리소그래피 하드 마스크를 제거하는 단계를 더 포함하는, 전계 효과 트랜지스터 소자 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 트렌치의 하나 이상의 측벽들의 적어도 일부에 그리고 상기 핀들의 하나 이상의 표면들에 질소 스페이서 물질을 증착하는 단계와,
    상기 핀들의 표면들로부터 상기 스페이서 물질을 선택적으로 제거하기 위하여 반응 이온 식각을 이용하는 단계를 더 포함하며,
    상기 반응 이온 식각은 약 50퍼센트에서 약 80퍼센트 사이의 시한 오버에치(timed overetch)를 갖는, 전계 효과 트랜지스터 소자 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    차등 유전 성장을 이용하여 상기 트렌치의 하나 이상의 측벽들의 적어도 일부에 그리고 상기 핀들의 하나 이상의 표면들 상에 게이트 유전 물질을 제공하는 단계를 더 포함하며,
    상기 차등 유전 성장으로 인해 상기 핀들의 표면들에 비해 상기 트렌치의 측벽들 상에 더 많은 양의 게이트 유전 물질이 제공되는, 전계 효과 트랜지스터 소자 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 게이트 스택을 붕소(boron) 및 인(phosphorous) 중 하나 이상을 포함하는 도핑제로 도핑하는 단계를 더 포함하는, 전계 효과 트랜지스터 소자 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 기판을 붕소, 인 및 비소(arsenic) 중 하나 이상을 포함하는 도핑제로 도핑하는 단계를 더 포함하는, 전계 효과 트랜지스터 소자 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 소스 및 드레인 영역들을 붕소 및 인 중 하나 이상을 포함하는 도핑제로 도핑하는 단계를 더 포함하는, 전계 효과 트랜지스터 소자 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 하나 이상의 소스 및 드레인 영역들 상에 실리사이드(silicide) 영역을 형성하는 단계를 더 포함하는, 전계 효과 트랜지스터 소자 제조 방법.
  9. 전계 효과 트랜지스터 소자에 있어서,
    소스 영역과,
    드레인 영역과,
    상기 소스 영역 및 상기 드레인 영역을 연결하는 복수 개의 핀들 -상기 핀들은 약 40나노미터에서 약 200나노미터 사이의 피치를 가지며 상기 핀들 각각은 약 10나노미터 에서 약 40나노미터 사이의 폭을 가짐- 과,
    상기 핀들의 적어도 일부상의 게이트 스택을 포함하며,
    상기 소스 영역 및 상기 드레인 영역은 상기 게이트 스택과 자기 정렬되는, 전계 효과 트랜지스터 소자.
  10. 반도체 소자에 있어서,
    복수 개의 전계 효과 트랜지스터 소자들을 위에 갖는 칩 -상기 복수개의 전계 효과 트랜지스터 소자들은 적어도 하나의 평판 전계 효과 트랜지스터 및 적어도 하나의 핀 전계 효과 트랜지스터를 포함하며, 상기 적어도 하나의 핀 전계 효과 트랜지스터는 소스 영역과, 드레인 영역과, 상기 소스 및 드레인 영역들을 연결하는 복수 개의 핀들을 포함하며, 상기 핀들은 약 40나노미터에서 약 200나노미터 사이의 피치를 가지며, 상기 핀들 각각은 약 10나노미터에서 약 40나노미터 사이의 폭을 가짐- 과,
    상기 핀들의 적어도 일부상의 게이트 스택을 포함하며,
    상기 소스 영역 및 상기 드레인 영역은 상기 게이트 스택과 자기 정렬되는, 반도체 소자.
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