CN102473722A - 具有栅极堆叠应力源的多重方向纳米线 - Google Patents

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Abstract

一种电子器件，包括：导电沟道，其限定晶体结构并且具有长度与厚度tC；以及厚度为tg的栅极堆叠，其与该沟道的表面接触。此外，栅极堆叠包括在沟道的接触表面上施加压缩力或拉伸力其中之一的材料，从而使得电荷载流子(电子或空穴)的沿沟道长度的电迁移率因基于沟道长度相对于晶体结构的排列的压缩力或拉伸力而增加。提供了针对在不同晶体管中增加空穴与电子迁移率的芯片的实施例，以及制造这种晶体管或芯片的方法。

Description

具有栅极堆叠应力源的多重方向纳米线
相关申请的交叉参考
本申请包括涉及与本申请同日递交的美国专利申请序列号(IBM案卷号YOR920080495US)的主题。该相关申请的内容在此通过引用全文并入本文。
技术领域
本发明的示例性和非限制性实施例通常涉及诸如晶体管之类的电子器件及其制造，这些器件可能形成在半导体晶片或芯片上。
背景技术
本部分意在提供权利要求中记载的本发明的背景或内容。说明书在此可能包括那些可以被遵循的概念，但是不必是先前已考虑或遵循过的概念。因此，除非在本文中另有指示，否则本部分中所描述的内容不构成本申请说明书和权利要求书的现有技术，并且不因包含于本部分而被承认其为现有技术。
传统的晶体管包括沟道与栅极，沟道在源极与漏极之间传导电流，而栅极控制流经该沟道的电流。晶体管一般也称为场效晶体管或FET。基于晶体管制造中所使用的掺杂剂类型有两种主要类型：n-FET与p-FET。尽管具有可应用于任一类型的许多变体，包括增加沟道中电子与空穴迁移率的FinFET、以及较好地控制电流的多栅极结构，但是此一般范例对其皆适用。
随着晶体管的尺寸变得更小且其传递的电流也等量地变小，通过不止如早期晶体管那样简单地在沟道顶表面上配置栅极来控制经由位于沟道下方的半导体衬底的电流泄露变得更为重要。因此，最有效的栅极控制是将栅极完全配置在沟道的截面轮廓周围。这在图1A中示出。沟道10显示为直径约为数十纳米或更小的纳米线。沟道10由多晶硅栅极14完全包围，在沟道10和多晶硅栅极14之间具有栅极氧化物的中间层12，以增强栅极材料14对沟道10的电性耦合。图1B为显微照片，显示了作为同一沟道的部分的多个束的截面图。图1C为显微照片，显示了标示有源极、栅极与漏极的晶体管的平面图，其中电流从源极通过位于所示栅极下方的沟道流至漏极。图1D是通过图1C中显微照片中栅极的截面图。显示了沟道10，并且栅极电介质与栅极显示为组合的栅极堆叠16。
需要注意的是，形成晶体管沟道10的线并不限于如图1A至图1D中所示的圆形的常规线；经常使用具有明确侧壁、顶表面和底表面的直线形沟道，其中栅极与栅极氧化物靠该侧壁、顶表面和底表面配置。这种直线形纳米线的代表性但非限制性的尺寸为宽度与厚度约为20纳米或以下。栅极长度将由纳米线器件的应用而决定，并且可以介于5纳米至数微米之间。栅极氧化物或其它栅极电介质配置成厚度最多约为数纳米，并且栅极本身达到不超过100纳米的厚度。这种尺寸可以供n-FET与p-FET器件这两者运作。
晶体管尺寸的持续降低导致需要更佳的栅极控制、以及需要更精确测量越来越小的电流。现正发展纳米等级的沟道与栅极以满足对更小的物理尺寸的需求。需要更有效率的沟道电导管以符合对速度和微小电流的日益严格的需求。
发明内容
通过使用本发明的示例性实施例来克服前述与其它一些问题，并实现其它一些优点。
在本发明的第一示例性方面中，提供了一种电子器件，包括：导电沟道，限定了晶体结构并且具有长度与厚度tC；以及具有厚度tg的电介质膜，其与沟道的表面接触。电介质膜具有厚度tG，使得tG/tC之比大于或等于0.1。此外，该膜包含在沟道的接触表面上施加压缩力或张力其中之一的材料，使得沿该沟道长度的电荷载流子(电子或空穴)的电迁移率因基于沟道长度相对于晶体结构的排列的压缩力或拉伸力而增加。
在本发明的第二示例性方面中，提供了一种半导体芯片，包括第一n型晶体管和第二p型晶体管。该第一n型晶体管具有第一沟道以及与该第一沟道的表面接触的第一栅极堆叠。该第一沟道具有厚度tC1以及沿该半导体芯片的晶体结构的第一定向的长度l1。该第二p型晶体管具有第二沟道以及与该第二沟道的表面接触的第二栅极堆叠。该第二沟道具有厚度tC2以及沿该半导体芯片的晶体结构的第二定向的长度l2。该第一栅极堆叠在该第一沟道的接触表面上施加拉伸力，使得电荷载流子(在此例中为电子)沿第一沟道长度l1的电迁移率因基于第一定向的拉伸力而增加。此外，该第二栅极堆叠在该第二沟道的接触表面上产生压缩力，使得电荷载流子(在此例中为空穴)沿第二沟道长度l2的电迁移率因基于第二定向的压缩力而增加。
在本发明的第三示例性方面中，提供了一种方法，包括：在半导体衬底上形成用于n-FET器件的纳米线第一沟道，该纳米线第一沟道具有沿该第一沟道长度的第一晶体定向，并且具有第一厚度tC1。该方法进一步包括形成用于p-FET器件的纳米线第二沟道，该纳米线第二沟道具有沿着该第二沟道长度的第二晶体定向，并且具有第二厚度tC2。这些纳米线可能同时或以任何次序分别形成。此外，该方法包括在该第一纳米线的表面上配置栅极电介质与栅极，该栅极具有厚度tG1且由选择为在该第一纳米线的表面上施加净拉伸力的材料构成。该方法也包括在该第二纳米线的表面上配置栅极电介质与栅极，该栅极具有厚度tG2且由选择为在该第二纳米线的表面上产生净压缩力的材料构成。这些配置步骤可能同时进行或以任何次序来进行。选择该第一晶体定向使得该净拉伸力操作为增加电荷载流子(在此例中为电子)沿该第一纳米线长度的电迁移率。同样的，选择该第二晶体定向使得该净压缩力操作为增加电荷载流子(在此例中为空穴)沿该第二纳米线长度的电迁移率。
可以通过对相应沟道长度施加电压来容易地测量该迁移率增加。
附图说明
图1A为纳米线的示意截面图。
图1B为若干纳米线的显微照片，该若干纳米线(并联)连接以形成一个沟道。
图1C为具有单一栅极的纳米线晶体管的显微照片。
图1D为通过图1C中栅极与若干纳米线的截面另一显微照片。
图2A为一组示意图，其显示传统密勒指数定向。
图2B为显示形成于半导体衬底上且具有不同密勒指数定向的示例性n-FET与p-FET的示意图。
图3为根据本发明的两个示例性实施例、具有栅极堆叠电极的n-FET与p-FET的示意截面图。
图4A为显示纳米线厚度对相对应变影响的图表，而图4B为应变对栅极电介质与沟道厚度比的关系图。
图5A为列出具有<110>定向的体硅纳米线的压电系数的表。
图5B为列出具有<100>定向的体硅纳米线的压电系数的表。
图5C为在20纳米×20纳米的方形沟道中应变的数值模拟。
图6A说明<110>定向的纳米线沟道的不同表面以及用于计算电子/空穴迁移率变化的等式。
图6B说明<100>定向的纳米线沟道的不同表面以及用于计算电子/空穴迁移率变化的等式。
图7为对<100>与<110>定向的n-FET与p-FET的定量分析，其显示因依照本发明实施例的压缩性膜的栅极堆叠所导致的电子/空穴迁移率变化。
图8为对<100>与<110>定向的n-FET与p-FET的定量分析，其显示因依照本发明实施例的拉伸性膜的栅极堆叠所导致的电子/空穴迁移率变化。
图9A至图9L说明用于制造根据本发明示例性实施例的具有n-FET和p-FET的半导体芯片的选择工艺步骤。
具体实施方式
在讨论像纳米线器件这类的小尺度半导体时，使用基于晶格排列的方向性约定会比一般的x-y-z笛卡儿系统更为方便。一种基于下方材料的晶格排列的熟知约定使用密勒指数(Miller indices)。为避免密勒指数与在此针对附图所使用的附图标记之间产生混淆，在本文中密勒指数以标注于括号()或<>内来表示。图2A为一组示意图，其显示常规的密勒指数定向。晶体结构可以见于200处，其中由晶面所定义的平面为晶体的(110)平面。一般而言并且如图2A所示，对于诸如存在于硅和多种硅化合物(SiGe、SiGa等)中的直线形/立方晶格结构而言，(010)方向与立方晶格的多个面中一个对准，(100)方向垂直于(010)方向，并且与立方晶格的一个不同的面对准，而(111)方向与晶格的(010)面和(100)面的对角偏移45度。不同于具有原点和正/负方向的笛卡儿类型系统，在密勒指数范例中并没有原点或正/负方向，因此密勒指数所标识的每一方向都是一系列的平行平面。
图2B示出了形成于硅晶片210上的两种类型的FET 212、FET214。举例而言，切割通常使用的晶片以产生晶片平面的(100)晶向、以及彼此相差45度的(100)等效方向和(110)等效方向。对于n-FET 212而言，源极S与漏极D之间的沟道212A与(110)方向对准。对于p-FET 214，源极S与漏极D之间的沟道214A与(100)对准。
在图3中显示了本发明的两个特定具体实施例，其均显示给定方向中图2B中所示类型的晶体管的纳米线沟道300的截面，其中在栅极所有侧部周围配置有栅极氧化物与栅极。尽管显示的是方形沟道300，但是这并非限制，而是如下文所详细叙述的那样为了便于数学上说明本发明如何提升沟道中的迁移率的一种方式。并非必须使栅极完全配置在沟道周围；仅在沟道300的一侧或两侧或更多侧上配置栅极也可以获得优势，尽管可以看出在沟道300的最大表面区域上配置栅极使通过沟道的电子/空穴迁移率得到较大程度的提升。
对于n-FET器件310而言，当包括栅极氧化物312与栅极314的电极栅极堆叠对沟道300施加拉伸力时，沟道300中的电子迁移率便会增加。因此，栅极氧化物/栅极电介质312与栅极314为拉伸性膜。n-FET实施例中栅极电介质312的示例性但非限制性材料包括拉伸性氮氧化物与氧化铪(HfO2)。n-FET实施例中栅极314的示例性但非限制性材料包括氮化钛(TiN)、氮化钽(TaN)以及拉伸性多晶硅。在一个示例性实施例中，栅极堆叠包括上述拉伸性栅极电介质材料的至少一种以及上述拉伸性栅极材料的至少一种。
对于p-FET器件320而言，当电极栅极堆叠(栅极氧化物322与栅极324)对沟道300施加压缩力时，沟道300中的空穴迁移率便会增加。因此栅极氧化物/栅极电介质322与栅极324为压缩性膜。p-FET实施例中的栅极电介质322的示例性但非限制性材料包括标准热氧化物和压缩性氮氧化物。p-FET实施例中的栅极324的示例性但非限制性材料包括多晶硅。在示例性实施例中，栅极堆叠包括上述压缩性栅极电介质材料的至少一种以及上述压缩性栅极材料的至少一种。
如以下将定量说明的那样，正是栅极堆叠施加于沟道上的拉伸力或压缩力使得沟道的传导性提升。因此所含的材料厚度的比例(沟道对栅极堆叠)将对此效应如何变得显著具有直接影响；相对大的沟道可以由栅极堆叠施加的压缩力或拉伸力而在沟道表面产生在某一可忽略的程度上的收缩或扩张，但是由于压缩力或拉伸力所导致的迁移率差异(如果可以完全测得)与大的沟道300相比可以忽略，这是因为沿该沟道300的截面中的大部分材料都仍保持不受来自栅极堆叠的压缩力/拉伸力的影响。这正是在现有技术中CMOS(互补型金属氧化物半导体)和finFET器件的配置方式；即便是宽度为1微米，沟道对于来自现有技术的栅极堆叠(厚度约1-2纳米)的外部压缩力或拉伸力而言都过于庞大，以致难于产生影响。发生在这种配置方式中、从栅极传递至沟道的任何压缩力/拉伸力对于相对较庞大的沟道而言都过于轻微，以致无法对电子/空穴迁移率产生影响。这显示在图4A中：相较于较狭窄的纳米线而言，厚度较大的纳米线会呈现出较小的相对弹性应变。
因此，一种将由于栅极堆叠施加的压缩力/拉伸力所导致的沟道间电子/空穴迁移率提高到大于可忽略的量的考虑是控制沟道体与栅极堆叠体的比例。在上面交叉引用和并入的申请中详细说明了控制此比例的进一步细节。
沟道300具有长度l(见图2B)和厚度tC，而栅极堆叠可以被认为具有厚度tG。沟道的厚度是垂直于来自栅极电介质/栅极的拉伸力或压缩力所施加的表面加以测量的。就图1A中的圆形沟道300的情形而言，沟道厚度tC可以被认为是直径(或者在非正圆的情形中为平均直径)。
在示例性实施例中，栅极堆叠(或仅栅极电介质)与沟道厚度的比例tG/tC约为0.1或更高，而在一个优选实施例中，该比例约为0.4或0.8或以上。这些比例的结果显示于图4B，其绘示出SiO2(示例性栅极电介质膜)与Si(沟道的示例性材料)的各种比例的相对拉伸力。由图可知，当栅极电介质厚度与沟道厚度的比例较高时相对拉伸力最为显著。随着纳米线变得较厚(图4A)或该比例变得较小(图4B)，效应减小。尽管图4B所示仅为栅极电介质材料而非整个栅极堆叠，但是压缩性或拉伸性栅极材料仅会增加由栅极电介质对沟道所施加的压缩力或拉伸力。从纳米线沟道的观点而言，无论施加于其上的压缩力/拉伸力是来自单一栅极电介质层还是来自整个栅极堆叠都不紧要。从设计的观点而言，栅极堆叠是相关的考虑，这是因为整个堆叠对沟道施加净压缩力或净拉伸力；例如压缩性电介质与拉伸性栅极将对沟道施加这两种力的净力。
由图4A至图4B可知，CMOS技术中的进展已经能够实现制造出约数十纳米的沟道，而栅极堆叠厚度仍未如此积极缩减，因此沟道不再具有足够大小以缓和表面压缩力与拉伸力；现在这些表面力则更进一步渗入沟道的厚度中达一定百分比程度，并且该表面力对于电子/空穴迁移率的影响在下方沟道具有这样的减小截面时更为显著。
此外，单纯经由栅极堆叠对沟道300施加压缩力或拉伸力已不足以使迁移率适当增加。如图7中关于不同p-FET实施例所示，在没有适当晶体排列(密勒指数)情况下，如此进行实际上会降低电子/空穴迁移率。通过图5至图8所示的处理即可得知这些具体结论。
压电效应是不同材料在机械形变下产生电势的能力。在应力下可以产生多少电势的一种量度称为压电系数，有时称为压电常数。压电系数的单位为帕斯卡(pascal)的倒数(帕斯卡是一种压力单位)。半导体材料传统上具有小的压电系数。但是在考虑纳米等级的沟道时，即便是对于晶体结构的微小形变都可产生大的迁移率变化，因为在这些小的结构中的相对应力的量是大的。
因为硅的分子结构为晶体性的而非无规则的，因此压电系数随不同的晶体方向而有差异。图5A给出了由体硅形成的、沟道长度在<110>方向对准的沟道300的压电常数，例如图2B所示的n-FET212。纳米线沟道的不同表面针对三种不同方向具有三种不同系数：πL是沿<110>定向的长度方向形变的压电常数；πV是沿垂直于<001>定向的长度方向垂直形变的压电常数；而πT是沿<110>定向的横向方向形变的压电常数。图6A至图6B示出了表面与方向，其中笛卡儿坐标被对准为Z轴沿长度方向、X轴沿横向方向并且Y轴沿垂直方向(与密勒方向无关)。
图5B与图5A相似，但显示了当沟道的长度与<100>定向对准并且因此长度与<110>定向对准、垂直方向与<001>定向对准、横向方向与<110>定向对准时的压电系数。图5A至图5B中的数据会因沟道不由Si所制成而有所变化。在图5A与图5B中，负值表示压缩形变，而正值代表拉伸/扩张形变。
在图6A中显示了长度定向为<110>方向的沟道300(诸如图2C所示的n-FET 212)的迁移率定量变化，以及因此图4A的压电系数为其相关压电系数。整个等式为：
δμ/μ＝-πTσT-πVσV-πLσL[1]
其说明了迁移率的变化(无量纲(dimensionless))δμ/μ是应力σ(单位为MPa)与各方向T、V、L(在任何个别FET实施例中其与图6A与图6B所示的笛卡儿坐标中X轴、Y轴、Z轴对准)的压电系数π的乘积的总和。此变化反映了受应力的纳米线相对未受应力的纳米线的变化。
图6B与图6A类似，但其显示了长度沿<100>方向定向的纳米线的排列与密勒指数，并且就计算而言在图4B处提供的压电系数为相关的。
图7总结了在度量为20纳米×20纳米的截面中整个纳米线的迁移率总变化。总变化量是针对四个表面中每一个表面都进行上述等式[1]的计算并将四个结果加总而得。由于顶表面与底表面T/B方向相同，因而它们是相等的，并且纳米线截面为方形，因而仅需要明确计算一个，即可同样应用至同一纳米线的左表面/右表面L/R。用于找出受应力对未受应力的20×20纳米线的迁移率变化的等式则为：
δμ20x20＝0.5(δμT/B+δμL/R).[2]
利用图5A的针对<110>定向的值以及图5B的针对<100>定向的值得到如图7所示的当栅极堆叠为压缩性时关于n-FET实施例的结果以及关于p-FET实施例的结果。应力值来自诸如图5C所示的20纳米×20纳米的纳米线样本的应力模型。注意对于n-FET实施例而言，迁移率相比于未受应力的纳米线降低。而对于p-FET实施例而言，当沟道长度定向为如图2B中214所示的<100>方向时迁移率稍微降低，但当沟道长度定向为如图2B中212所示的<110>方向时迁移率增加。因此选择p-FET栅极堆叠以对长度定向为<110>方向的纳米线沟道施加压缩力会增加迁移率。
利用图5A的针对<110>定向的值以及图5B的针对<100>定向的值、以及图5C的应力值得到如图8所示的当栅极堆叠为拉伸性时关于n-FET实施例的结果以及关于p-FET实施例的结果。注意对于n-FET实施例而言，两个定向中的迁移率都增加，其与图7的压缩性膜的效果相反。而对于p-FET实施例而言，当沟道长度定向为如图2B中214所示的<100>方向时迁移率会稍微增加，但当沟道长度定位为如图2B中212所示的<110>方向时迁移率则大幅降低。因此拉伸性膜的最大迁移率增益发生于当选择n-FET栅极堆叠以对长度定向为<100>方向的纳米线沟道施加拉伸力的情形。针对沟道长度定向为<110>方向的相同n-FET同样实现合理的增加。
一般而言，单独的半导体芯片包括了成千上万的晶体管与其它CMOS器件。如何在芯片上相对于彼此布置这些器件包含了许多考虑因素，不仅仅只为了实现高密度以降低制造成本，也必须考虑到在单一芯片上同时利用上述n-FET与p-FET迁移率增加量的其它可能冲突因素。
因此在本发明示例性实施例中提供一种电子器件，其包括：导电沟道，限定了晶体结构并且具有长度与厚度tC；以及电介质膜，与该沟道的表面接触。该电介质膜具有厚度tG，从而使得tG/tC的比例大于或等于0.1。该膜由在沟道的接触表面上施加压缩力或拉伸力之一的材料(或具有组合效应的一种以上的材料)所制成，从而使得当跨沟道施加电压时，沿该沟道长度的的电迁移率(空穴和电子)因基于沟道长度相对于该晶体结构的排列的压缩力或拉伸力而增加。
在上面一些特定示例中，这种电子器件为晶体管，电介质膜包括栅极堆叠，该栅极堆叠至少具有栅极电介质；并且导电沟道包括纳米线，沟道厚度tC小于或等于约20纳米。
对于晶体管为n-FET类型的情形而言，沟道长度基本上与晶体结构的<100>密勒指数对准，栅极堆叠对沟道的接触表面施加拉伸力，栅极电介质包括拉伸性氮氧化物、氧化铪(HfO2)中至少一种，和/或栅极堆叠的栅极包括氮化钛(TiN)、氮化钽(TaN)与拉伸性多晶硅中至少一种。
对于晶体管为p-FET类型的情形而言，沟道长度基本上与晶体结构的<110>密勒指数对准，栅极堆叠对沟道的接触表面施加压缩力，栅极电介质包括热氧化物和压缩性氮氧化物中至少一种，和/或栅极堆叠的栅极至少包括多晶硅。
为获得更显著的效果，示例显示了将栅极配置在沟道截面的整个外部表面周围，但本发明可以实践为仅接触沟道的一个表面(例如顶表面)、或两个表面或三个表面。在沟道可能不是方形的情形中，更一般而言，当沟道与电介质膜接触的表面遍及沟道截面的外部表面的至少50％时，可以得到明显的效果。
如上所述，n-FET及p-FET实施例都可以应用于单一的半导体芯片上。在一个示例性实施例中，该芯片包括第一n型晶体管，该第一n型晶体管具有第一沟道以及与该第一沟道的表面接触的第一栅极堆叠，其中该第一沟道具有沿半导体芯片的晶体结构的第一定向的长度l1并且具有厚度tC1；并且该芯片还具有第二p型晶体管，该第二p型晶体管具有第二沟道以及与该第二沟道的表面接触的第二栅极堆叠，该第二沟道具有沿该半导体芯片的晶体结构的第二定向的长度l2并且具有厚度tC2。在这种芯片的实施例中，第一栅极堆叠对第一沟道的接触表面施加拉伸力，从而使得当跨第一沟道施加电压时，沿第一沟道长度l1的电迁移率因基于第一定向的拉伸力而增加。此外，在该同一示例性芯片实施例中，第二栅极堆叠对第二沟道的接触表面施加压缩力，从而使得当跨第二沟道施加电压时，沿第二沟道长度l2的电迁移率因基于第二方向的压缩力而增加。
这种示例性半导体芯片可以具有由(体)硅所制成的半导体芯片、第一沟道与第二沟道，和/或第一定向基本上沿着<100>密勒指数而第二定向基本上沿着<110>密勒指数。
现在参照图9A至图9T来说明根据这些教导在单一芯片上制造n-FET和p-FET的示例性工艺。注意根据这些相同的细节也可以单独地仅制造n-FET或仅制造p-FET、或制造特定类型的晶体管组而不制造其它晶体管类型。在这些图中，同一工艺步骤的顶视图与侧视图都分别显示在图中顶部与底部的位置。如图中所示，n-FET位于左方而p-FET位于右方。尽管仅针对一个n-FET与一个p-FET详细描述工艺，但是可以理解也可以在相同的处理步骤中针对在同一芯片上并且优选在同一晶片的所有芯片上的多个n-FET与p-FET同时进行类似的处理。
图9A开始于在掩埋氧化物BOX层901上配置纳米线900，在其间具有腔902。BOX层901叠置于体硅层上方。可以形成纳米线并继而在湿式或干式氢氟酸(HF)中从BOX部分地释出该纳米线。在图9B中，在n-FET与p-FET两者上方都沉积保形氧化物903(例如经由低温氧化LTO、化学气相沉积CVD、等离子增强CVD、旋涂玻璃)，并且继而在保形层903上方配置光致抗蚀剂层904，其位于n-FET上方并使得p-FET光刻地开放/曝光。继而利用湿式或干式HF移除p-FET上方的氧化物，从而完全释出纳米线900。由于光致抗蚀剂层904，因此HF不影响n-FET。
在图9C中可见，从n-FET移除光致抗蚀剂，并在p-FET的纳米线900周围配置压缩性栅极电介质材料905。这可通过生长(例如热氧化物、氮氧化物)或沉积而完成。在n-FET与p-FET上方都沉积压缩性材料层，沉积光致抗蚀剂材料904以定义出p-FET上方的栅极910，并且在图9D中，除了位于光致抗蚀剂904下方的部分之外，蚀刻移除所有的压缩性材料905。这形成了p-FET栅极910。继而移除栅极上方的光致抗蚀剂904。
在图9E中，通过在p-FET上沉积光致抗蚀剂层而开始形成n-FET，以便开放n-FET以供处理。该光致抗蚀剂层在后续移除硅氧化物/氮化物层903时防止p-FET脱离衬底。硅氧化物/氮化物层903仍叠置于n-FET上，从而在从p-FET剥除光致抗蚀剂904之前移除层903。由此开始，在图9F中，在n-FET与p-FET两者上方都沉积另一保形氧化物或氮化物层903。在先前步骤中优选氧化物，而在此步骤中则优选氮化物。
在图9G中，另一光致抗蚀剂层904配置于p-FET上方，以进行n-FET的处理，该处理继而包括从n-FET移除氮化物层903。在图9H中，移除p-FET上方的光致抗蚀剂，并且在p-FET纳米线沟道上配置拉伸性栅极电介质材料911(例如生长诸如拉伸性氮氧化物或诸如沉积HfO2)。在图9I中，在n-FET与p-FET上方都沉积拉伸性材料层912，在所有结构上沉积光致抗蚀剂层904，然后除了用于在n-FET上方定义栅极的部分光致抗蚀剂之外，移除所有的光致抗蚀剂。
在图9J中，除了受剩余光致抗蚀剂904保护的部分之外，剥除所有的拉伸性材料912。在图9K中，在n-FET与p-FET上方都沉积光致抗蚀剂层，并且继而移除p-FET上方的光致抗蚀剂，之后从p-FET移除氮化物层903。如果该层903为氮化物，则作为在此沉积的光致抗蚀剂层的替代，可以在保形氧化物/氮化物的顶部上使用诸如氧化物之类的硬掩模而非抗蚀剂堆叠(提供选择性)。
图9L显示了在移除光致抗蚀剂/掩模层904之后的最终芯片。该图显示了n-FET与p-FET栅极堆叠可能具有不同高度，其可能为适配应力或仅为应对不同类型的栅极材料。总结而言，图9L显示了具有压缩性栅极电介质905与压缩性栅极910的p-FET纳米线900，以及具有拉伸性栅极电介质911与拉伸性栅极912的n-FET纳米线900。
上面的器件和方法仅为示例，并且不作为对随后的权利要求的限制。当相关领域的技术人员参考结合所附附图来阅读前面的描述时，对于本发明的前面的示例性实施例的各种修改和调整可以变得显然。然而，任何及所有修改仍均落入本发明的非限制和示例性实施例的范围内。
此外，本发明的各种非限制性及示例性实施例的一些特征可以在未对应使用其它特征的情形下使用以获利。就此而言，前述说明应该被认为仅用于描述本发明的原理、教导以及示例性实施例，而非对其进行限制。

Claims (20)

1.一种电子器件，包含：
导电沟道，其限定晶体结构并且具有长度与厚度tC；以及
电介质膜，其与所述沟道的表面接触，其中所述电介质膜具有厚度tG，从而使得tG/tC的比例大于或等于0.1；并且所述膜包括在所述沟道的接触表面上施加压缩力或拉伸力其中之一的材料，从而使得载流子沿该沟道长度的电迁移率因基于所述沟道长度相对于所述晶体结构的排列的压缩力或拉伸力而增加。
2.根据权利要求1所述的电子器件，其中，所述电子器件包括晶体管，所述电介质膜包括栅极堆叠，所述栅极堆叠至少具有栅极电介质，并且所述导电沟道包括纳米线，所述纳米线具有小于或等于约20纳米的厚度tC。
3.根据权利要求2所述的电子器件，其中，所述晶体管包括n-FET，并且所述沟道长度基本上与晶体结构的<100>密勒指数对准。
4.根据权利要求3所述的电子器件，其中，所述栅极堆叠在所述沟道的接触表面上施加拉伸力。
5.根据权利要求4所述的电子器件，其中，所述栅极电介质包含拉伸性氮氧化物或氧化铪(HfO2)中至少一种。
6.根据权利要求4所述的电子器件，其中，所述栅极堆叠包括栅极电介质和栅极，并且其中所述栅极包括氮化钛(TiN)、氮化钽(TaN)与拉伸性多晶硅中至少一种。
7.根据权利要求2所述的电子器件，其中，所述晶体管包括p-FET，并且所述沟道长度基本上与晶体结构的<110>密勒指数对准。
8.根据权利要求7所述的电子器件，其中，所述栅极堆叠在所述沟道的接触表面上施加压缩力。
9.根据权利要求8所述的电子器件，其中，所述栅极电介质包括热氧化物与压缩性氮氧化物中至少一种。
10.根据权利要求8所述的电子器件，其中，所述栅极堆叠包括栅极电介质和栅极，并且其中所述栅极至少包括多晶硅。
11.根据权利要求1所述的电子器件，其中，所述沟道的被所述电介质膜接触的表面遍及所述沟道的截面的外表面的至少50％。
12.一种半导体芯片，包括：
第一n型晶体管，具有第一沟道以及与所述第一沟道的表面接触的第一栅极堆叠，所述第一沟道具有沿所述半导体芯片的晶体结构的第一定向的长度l1并且具有厚度tC1；以及
第二p型晶体管，具有第二沟道以及与所述第二沟道的表面接触的第二栅极堆叠，所述第二沟道具有沿所述半导体芯片的晶体结构的第二定向的长度l2并且具有厚度tC2；
其中：
所述第一栅极堆叠对所述第一沟道的接触表面施加拉伸力，从而使得载流子的沿所述第一沟道长度l1的电迁移率因基于所述第一定向的拉伸力而增加；以及
所述第二栅极堆叠对所述第二沟道的接触表面施加压缩力，从而使得载流子的沿所述第二沟道长度l2的电迁移率因基于所述第二定向的压缩力而增加。
13.根据权利要求12所述的半导体芯片，其中，所述半导体芯片、所述第一沟道与所述第二沟道包括硅。
14.根据权利要求13所述的半导体芯片，其中，所述第一定向基本上沿<100>密勒指数，并且所述第二定向基本上沿<110>密勒指数。
15.根据权利要求14所述的半导体芯片，其中，所述第一栅极堆叠包括栅极电介质膜与栅极，其中为下列项中至少之一：
所述栅极电介质选自{拉伸性氮氧化物和氧化铪}的集合；以及
所述栅极选自{氮化钛、氮化钽和拉伸性多晶硅}的集合。
16.根据权利要求15所述的半导体芯片，其中，所述第二栅极堆叠包括栅极电介质膜与栅极，其中为下列项中至少之一：
所述栅极电介质选自{热氧化物和压缩性氮氧化物}的集合；以及
该栅极包括多晶硅。
17.一种方法，包括：
在半导体衬底上形成用于n-FET器件的纳米线第一沟道，所述纳米线第一沟道具有沿着所述第一沟道的长度的第一晶向并且具有第一厚度tC1；
形成用于p-FET器件的纳米线第二沟道，所述纳米线第二沟道具有沿着所述第二沟道的长度的第二晶向并且具有第二厚度tC2；
在所述第一纳米线的表面上配置栅极电介质和栅极，所述栅极具有厚度tG1并且由选择为在所述第一纳米线的表面上施加净拉伸力的材料制成；以及
在该第二纳米线的表面上配置栅极电介质与栅极，所述栅极具有厚度tG2并且由选择为在所述第二纳米线的表面上施加净压缩力的材料制成；
其中，选择所述第一晶向使得所述净拉伸力操作成增加电荷载流子的沿所述第一纳米线的长度的迁移率；
并且其中，选择所述第二晶向使得所述净压缩力操作成增加电荷载流子的沿所述第二纳米线的长度的迁移率。
18.根据权利要求17所述的方法，其中，所述第一定向基本上沿<100>密勒指数，并且所述第二定向基本上沿<110>密勒指数。
19.根据权利要求17所述的方法，其中，配置在所述第一纳米线上方的所述栅极电介质基本上包围所述第一纳米线的截面，并且配置在所述第二纳米线上方的所述栅极电介质基本上包围所述第二纳米线的截面。
20.根据权利要求17所述的方法，其中，所述第一厚度tC1和所述第二厚度tC2均小于约20纳米；并且比例tG1/tC1和tG2/tC2均大于或等于约0.1。
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