JP5719360B2 - 半導体チップ及びこれの製造方法 - Google Patents

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Description

関連出願の相互参照
本出願は、本出願と同日に提出された米国特許出願第１２／５０５６０３号と関係する主題を包含する。該関係出願は、参照することによりその全体が本明細書に組み込まれる。
技術分野
本発明の例示的且つ非限定的な実施形態は、一般に、トランジスタおよびそれらの製品などの電子デバイスであって、半導体ウエハまたはチップ上に形成可能なデバイスに関する。
このセクションは、請求項に記載された本発明の背景技術または背景状況を提供することを目的としている。本セクションの記載には、追求される可能性はあったが、必ずしも、今までに着想され追及されてこなかったコンセプトを包含し得る。従って、本明細書中で別途に示されている場合を除き、本セクションの記載事項は、本出願の説明内容および請求項に対し過去の技術でなく、本セクションに包含することによって過去の技術とは認めないものとする。
従来のトランジスタは、ソースとドレインとの間に電流を伝導するチャネル、およびチャネルを通る電流の流れを制御するゲートを包含する。これらトランジスタは、一般に、電界効果トランジスタまたはＦＥＴと呼ばれる。これらの作製に使われるドーパントの種類によって２つの主流タイプ、ｎ型ＦＥＴとｐ型ＦＥＴとがある。チャネル中の電子および正孔の移動度を増大させるＦｉｎＦＥＴ、電流をより良く制御するマルチゲート構造を含め、どちらのタイプにも適用可能な多くのさまざまな改良型があるが、これら全体に対して、上記の一般的パラダイムが当てはまる。
トランジスタのサイズがより小さくなり、これらが伝送する電流が相応してより小さくなってくるにつれ、早期のトランジスタがそうされていたようにゲートを単にチャネルの上面に配置するのでなく、それ以上の配置をすることによって、チャネルの下に横たわる半導体基板を介する電流漏えいを制御することが益々重要になってきた。従って、最も効果的なゲート制御は、ゲートを、チャネルの断面プロフィール全周に亘って配置することである。これが図１Ａに示されている。チャネル１０が、数十ナノメータ・オーダーまたはそれ以下のその小さな直径を映して示されている。チャネルは、ポリシリコン・ゲート１４、およびこれらの間に位置し、ゲート材料１４のチャネル１０への電気的結合を高めるためのゲート酸化物の中間層１２によって、全体が包み込まれている。図１Ｂは、同じチャネルの一部である、複数ビームの断面を示す顕微鏡写真である。図１Ｃは、標識されたような、ソース、ゲート、およびドレインを有するトランジスタの平面図を示す顕微鏡写真であり、図示のゲートの下に位置するチャネルを通ってソースからドレインに電流が流れる。図１Ｄは、図１Ｃの顕微鏡写真のゲートの断面図である。チャネル１０が示され、ゲート誘電体およびゲートが、組み合わさったゲート・スタック１６として図示されている。
なお、トランジスタ・チャネル１０を形成するワイヤは、図１Ａ〜１Ｄに示されるような従来ワイヤの円形に限定されず、区画された側壁と、ゲートおよびゲート酸化物が配置される上面と底面とを有する直線形のチャネルを用いるのが一般的になっている。かかる直線形ナノワイヤの、代表的であるが限定はされない寸法は、２０ｎｍ以下のオーダーの幅および厚さである。ゲート長さは、ナノワイヤ・デバイスのアプリケーション如何により決まり、５ｎｍから数ミクロンに亘り得る。ゲート酸化物または他のゲート誘電体は、厚くとも約数ナノメータのオーダーで配置され、ゲート自体は、１００ｎｍ以下の厚さの範囲となろう。かかる寸法はｎ型ＦＥＴおよびｐ型ＦＥＴデバイスの両方に適用することができる。
トランジスタ・サイズが縮小され続けているため、さらに良好なゲート制御が必要とされ、益々小さくなる電流をさらに正確に測定することが必要とされている。より小さな物理的サイズに対する上記必要を満たすため、ナノスケールのチャネルおよびゲートが開発されている。必要とされているのは、速度および微小電流に対する益々切迫する要求を満たすための、チャネルに対するさらに効果的な電気伝導である。
本発明の諸例示的実施形態を用いることによって、前述のおよび他の問題が克服され、さらに別の利点が実現される。
本発明の第一例示的態様において、結晶構造を規定し、ある長さおよび厚さｔＣを有する導電チャネルと、チャネルの表面と接している厚さｔＧの誘電体膜とを包含する電子デバイスが提供される。この誘電体膜は、比率ｔＧ／ｔＣが０．１以上になるような、厚さｔＧを有する。さらに、この膜は、結晶構造に対するチャネル長さの配列方向に依存し圧縮力もしくは引張力によって、電荷担体（電子または正孔）のチャネル長さ沿いの電気的移動度が増大するように、圧縮力または引張力のいずれかをチャネルの被接触面に作用させる材料を含む。
本発明の第二例示的実施形態において、第一ｎ型トランジスタおよび第二ｐ型トランジスタを包含する半導体チップが提供される。第一ｎ型トランジスタは、第一チャネルと、第一チャネルの表面に接している第一ゲート・スタックとを有する。第一チャネルは、半導体チップの結晶構造の第一方位に沿った長さｌ１と、厚さｔＣ１とを有する。第二ｐ型トランジスタは、第二チャネルと、第二チャネルの表面に接している第二ゲート・スタックとを有する。第二チャネルは、半導体チップの結晶構造の第二方位に沿った長さｌ２と、厚さｔＣ２とを有する。第一ゲート・スタックは、第一チャネル長さｌ１沿いの電荷担体（この場合電子）の電気的移動度が、第一方位に依存し引張力によって増大するように、第一チャネルの被接触面に引張力を作用させる。さらに、第二ゲート・スタックは、第二チャネル長さｌ２沿いの電荷担体（この場合正孔）の電気的移動度が、第二方位に依存し圧縮力によって増大するように、第二チャネルの被接触面に圧縮力を作用させる。
本発明の第三例示態様において、半導体基板上に、ｎ型ＦＥＴデバイスに対するナノワイヤ第一チャネルの長さ沿いの第一結晶方位および第一厚さｔＣ１を有する、該第一チャネルを形成するステップを含む方法が提供される。本方法は、ｐ型ＦＥＴデバイスに対するナノワイヤ第二チャネルの長さ沿いの第二結晶方位および第二厚さｔＣ２を有する、該第二チャネルを形成するステップをさらに含む。これらのナノワイヤは、同時に、またはそれぞれ分けて任意の順序で形成することができる。さらに、本方法は、第一ナノワイヤの表面を覆って、厚さｔＧ１を有し第一ナノワイヤの表面に正味の引張力を課すよう選択された材料でできた、ゲート誘電体およびゲートを配置するステップを含む。また、本方法は、第二ナノワイヤの表面を覆って、厚さｔＧ２を有し第二ナノワイヤの表面に正味の圧縮力を課すよう選択された材料でできた、ゲート誘電体およびゲートを配置するステップも含む。これら配置するステップは同時に行うこともでき、任意の順序で行うこともできる。第一結晶方位は、正味の引張力が、第一ナノワイヤの長さ沿いの荷電担体（この場合電子）の移動度を増大させる作用をするように選択される。また、第二結晶方位は、正味の圧縮力が、第二ナノワイヤの長さ沿いの荷電担体（この場合正孔）の移動度を増大させる作用をするように選択される。かかる移動度の増大は、それぞれのチャネル長さの両端に電圧を印加することによって容易に測定することができる。
ナノワイヤの概略断面図である。 一つのチャネルを形成するよう（並列に）接続された、いくつかのナノワイヤの顕微鏡写真である。 単一ゲートを有するナノワイヤ・トランジスタの顕微鏡写真である。 図１Ｃのゲートおよびいくつかのナノワイヤを通した断面の別の顕微鏡写真である。 在来のミラー指数方位を示す一組みの概略図である。 ナノワイヤの断面図である。 半導体基板上に形成され、相異なるミラー指数方位を有する例示的ｎ型ＦＥＴおよびｐ型ＦＥＴを示す概略図である。 本発明の２つの例示的実施形態による、ゲート・スタック電極を有するｎ型ＦＥＴおよびｐ型ＦＥＴの概略断面図である。 ナノワイヤ厚さの相対ひずみに対する影響を示すグラフである。 チャネル厚さに対するゲート誘電体のひずみ率のプロットである。 ＜１１０＞方位を有するバルク・シリコン・ナノワイヤの圧電係数をリストしたチャートである。 ＜１００＞方位を有するバルク・シリコン・ナノワイヤの圧電係数をリストしたチャートである。 ２０ｎｍ×２０ｎｍ平方のチャネル中のひずみの数値シミュレーションである。 ＜１１０＞方位のナノワイヤ・チャネルの相異なった面、および電子／正孔の移動度の変化を計算するための式を示す。 ＜１００＞方位のナノワイヤ・チャネルの相異なった面、および電子／正孔の移動度の変化を計算するための式を示す。 ＜１００＞および＜１１０＞方位を有するｎ型ＦＥＴとｐ型ＦＥＴとの数値解析であり、本発明の実施形態による、圧縮膜ゲート・スタックに起因する電子／正孔移動度の変化を示す。 ＜１００＞および＜１１０＞方位を有するｎ型ＦＥＴとｐ型ＦＥＴとの数値解析であり、本発明の実施形態による、引張り膜ゲート・スタックに起因する電子／正孔移動度の変化を示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。 本発明の例示的実施形態による、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体チップを作製するための、選択された工程ステップを示す。
ナノワイヤ・デバイスなどの小さなスケールに関し半導体を説明する場合、一般的なｘ−ｙ−ｚのデカルト系よりも、むしろ結晶格子配列に依る方向記法を用いる方が便利である。基礎となる材料の格子配列に依る周知の記法の一つは、ミラー指数を用いるものである。ミラー指数と、図に対して使われる参照番号との間での混同を避けるために、本明細書で用いるミラー指数は、丸括弧（）または山括弧＜＞でくくられている。図２Ａは、在来のミラー指数方位を示す一組みの概略図である。結晶構造が２００に示されており、この結晶面によって規定されるプレーンはこの結晶の（１１０）プレーンである。一般に、そして図２Ａに示されているように、シリコンおよび多くのシリコン化合物（ＳｉＧｅ、ＳｉＧａなど）中に存在するような、直線形／立方結晶構造に対し、（０１０）方向は立方格子の面の一つに整列されており、（１００）方向は（０１０）方向に直交して立方格子の異なる面に整列されており、（１１１）方向は４５度オフセットされ、格子の（０１０）面および（１００）面の両方に対して対角面になっている。原点および正／負の方向を有するデカルト型の系と違って、ミラー指数パラダイムには、原点も正／負の方向もなく、従ってミラー指数で識別される各方向は、一連の並行的なプレーンである。
図２Ｃは、シリコン・ウエハ２１０上に形成された２種類のＦＥＴ２１２、２１４を示す。よく使われるウエハは、例として挙げれば、図示の、相互に対し４５度角の（１００）−等価、および（１１０）−等価の方向を含むウエハの平面から（１００）の結晶方位を生成するよう切り出される。ｎ型ＦＥＴ２１２に対し、ソースＳとドレインＤとの間のチャネル２１２Ａは（１１０）方向に整列される。ｐ型ＦＥＴ２１４に対し、ソースＳとドレインＤとの間のチャネル２１４Ａは（１００）方向に整列される。
図３には、本発明の２つの特定の実施形態が示されており、各々が、図２Ｃに所定方位で示されたトランジスタ種類のナノワイヤ・チャネル３００の断面図を示し、チャネルの全側面の周りにゲート酸化物およびゲートが配置されている。正方形のチャネル３００が示されているが、これは限定ではなく、以下に詳記するように、本発明によってチャネル中の移動度がどのように高められるかを数学的に説明するのに便利な方法だからである。また、チャネルの周り全体にゲートを配置する必要はなく、チャネル３００の一つの側面または２つ以上の側面に配置されたゲートを使っても効果を得ることができる。ただし、後記で説明するように、ゲートを、チャネル３００のより多くの表面に配置するほど、チャネルを通る電子／正孔の移動度増進の程度はより大きくなる。
ｎ型ＦＥＴデバイス３１０に対しては、ゲート酸化物３１２およびゲート３１４を包含する電極ゲート・スタックがチャネル３００に引張力を作用させると、チャネル３００中の電子の移動度が増大する。従って、このゲート酸化物／ゲート誘電体３１２およびゲート３１４は引張り膜である。ｎ型ＦＥＴ実施形態中のゲート誘電体３１２のための、例示であって限定されない材料には、伸張性オキシ窒化物および酸化ハフニウム（ＨｆＯ２）が含まれる。ｎ型ＦＥＴ実施形態中のゲート３１４のための、例示であって限定されない材料には、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）および伸張性ポリシリコンが含まれる。ある例示的実施形態において、ゲート・スタックは、上記伸張性ゲート誘電体材料の少なくとも一つと、上記伸張性ゲート材料の少なくとも一つとを包含する。
ｐ型ＦＥＴデバイス３２０に対しては、電極ゲート・スタック（ゲート酸化物３２２およびゲート３２４）がチャネル３００に圧縮力を作用させると、チャネル３００中の正孔の移動度が増大する。従って、このゲート酸化物／ゲート誘電体３２２およびゲート３２４は圧縮膜である。ｐ型ＦＥＴ実施形態中のゲート誘電体３２２のための、例示であって限定されない材料には、一般的な熱酸化物および圧縮性オキシ窒化物が含まれる。ｐ型ＦＥＴ実施形態中のゲート３２４のための、例示であって限定されない材料には、ポリシリコンが含まれる。ある例示的実施形態において、ゲート・スタックは、上記圧縮性ゲート誘電体材料の少なくとも一つと、上記圧縮性ゲート材料の少なくとも一つとを包含する。
後記で計量的に詳記するように、チャネルのコンダクタンスの増加をもたらすのは、ゲート・スタックがチャネルに作用する引張力または圧縮力である。従って、関与する材料の厚さの比率（チャネル対ゲート・スタック）は、まさに影響がどの程度顕著になるかに直接的な関連性を有する。相対的に大きなチャネルは、ゲート・スタックが作用する圧縮力または引張力によって、何らかのごくわずかな程度その表面を圧縮または伸張され得るが、大きなチャネル３００の断面沿いの材料のほとんどには圧縮／引張力の影響が及ばず、このようなチャネル３００では、その圧縮力または引張力に起因する移動度の差異は（仮に測定できるなら）無視できるほどのものであろう。これが、まさしく従来技術ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）およびＦｉｎＦＥＴデバイスの配置であり、１ミクロン幅のチャネルであっても、従来技術のゲート・スタック（約１〜２ｎｍの厚さ）からの外部圧縮または引張りの影響を受けるには大きすぎるのである。かかる配置において生じ得る、ゲートからチャネルへのいかなる応力／ひずみも、相対的に巨大なチャネルでは、電子／正孔の移動度に感知できるほどの影響を与えるには全く弱すぎるのである。これが、図４Ａに示されており、より大きな厚さのナノワイヤは、より狭小な類似品よりも小さな相対弾性ひずみを見せる。
従って、チャネルを通る電子／正孔の移動度を、ゲート・スタックが作用する圧縮／引張力によって、無視できる量を超えて増大するための一つ考察は、チャネルの大きさ対ゲート・スタックの大きさの比率を制御することである。上記で相互参照され組み込まれた出願の中に、この比率の制御がさらに詳記されている。
チャネル３００は長さｌ（図２Ｃを参照）および厚さｔＣを有し、ゲート・スタックは厚さｔＧを有するものとする。チャネルの厚さは、ゲート誘電体／ゲートからの引張力または圧縮力が作用する面に対し垂直に測定される。図１Ａのような円形チャネル３００の場合には、その直径（または、正確な円でない場合には平均直径）をチャネル厚さｔＣと見なすことができる。
ある例示的実施形態において、ゲート・スタック（またはゲート誘電体だけ）厚さのチャネル厚さに対する比率ｔＧ／ｔＣは約０．１以上であり、ある好適な実施形態においては、この比率は約０．４または０．８以上である。これらの比率に対する結果が図４Ｂに示され、これには、ＳｉＯ２（典型的ゲート誘電体膜）およびＳｉ（チャネルの典型的な材料）のさまざまな比率に対する相対ひずみがプロットされている。これによれば、ゲート誘電体厚さのチャネル厚さに対する比率が高くなるほど、相対ひずみがより顕著になってくるのが分かる。ナノワイヤがより厚くなるにつれ（図４Ａ）または上記の比率が小さくなるにつれ（図４Ｂ）影響は減少する。図４Ｂは、ゲート誘電体材料だけでゲート・スタック全体に対するものではないが、圧縮性または伸張性ゲート材料は、単に、ゲート誘電体によってチャネルに作用される圧縮または引張力に加算されるだけである。ナノワイヤ・チャネルの観点からは、それに加えられる圧縮／引張力が、ゲート誘電体だけからのものか、それともゲート・スタック全体からかは関係ない。設計の観点からは、チャネルに対し正味の圧縮または引張力を作用するのは、スタック全体なので、ゲート・スタックは関係検討事項であり、例えば、圧縮性誘電体と圧縮性ゲートとは、これら２つの力の正味量をチャネルに作用させることになる。
図４Ａ〜４Ｂから、ＣＭＯＳ技術の進展によって、数十ｎｍオーダーのチャネルの作製が可能になったが、ゲート・スタックの厚さはそれほど積極果敢には縮小されなかったので、チャネルは、もはや表面応力およびひずみを軽減するのに十分な大きさを持たないこと、これらの表面力は今やパーセント・ベースでチャネル厚さの中に深く浸透し、下層のチャネルがかかる低減された断面を有する場合、電子／正孔の移動度に対するこれらの影響がより顕著になっていることが分かる。
さらに、適切に移動度を増大するには、単に、ゲート・スタックを介してチャネル３００に圧縮または引張力を加えるだけでは不十分である。図７で、別のｐ型ＦＥＴ実施形態に対して見られるように、適切な結晶整列（ミラー指数）なしに、そのようにすると、電子／正孔の移動度を実際には低下させてしまうことがある。図５Ａ〜８に進んで、これらの具体的結論を得ることにしよう。
圧電効果とは、機械的な変位の下で各種材料が電位を生成する能力である。当該応力の下でどれだけの電位を生成できるかの一つの測定量が、圧電係数といわれ、しばしば圧電定数ともいわれる。この単位は、逆パスカルの単位である（パスカルは応力の単位）。半導体材料は、本来的に小さな圧電係数を有する。しかしながら、ナノメータ・オーダー測定量のチャネルを考慮する場合、かかる微小な構造においては応力の相対量が大きいので、結晶構造に対する小さな変形であっても、移動度に大きな変化を生じ得る。
シリコンの分子構造は、ランダムであるよりむしろ結晶性なので、圧電係数は、違った結晶方向では異なっている。図５Ａは、図２Ｃに示したｎ型ＦＥＴ２１２と同様に、＜１１０＞方向の長さを有する、バルク・シリコンで形成されたチャネル３００の圧電係数を示す。３つの異なる方向を取る、ナノワイヤ・チャネルの異なる面に対する３つの異なる圧電係数があり、πＬは、＜１１０＞方位の長さ方向に沿った変形に対する圧電定数であり、πＶは、＜００１＞方位の長さ方向に直交する垂直方向に沿った変形に対する圧電定数であり、πＴは、＜１１０＞方位の横方向に沿った変形に対する圧電定数である。図６Ａ〜６Ｂは、（ミラー方位に関わりなく）長さ方向沿いにＺを、横方向にＸを、垂直方向沿いにＹを配列したデカルト座標を使った、表面および方位を示す。
図５Ｂは、図５Ａと類似であるが、チャネル長さが＜１００＞方位に整列されており、従って、長さが＜１１０＞方位に整列され、垂直方向が＜００１＞方位に整列され、横方向が＜１１０＞方位に整列されたときの圧電係数を示す。図５Ａ〜５Ｂのデータは、チャネルがＳｉ以外のもので形成されていた場合には異なってくることになる。図５Ａ〜５Ｂの両方について、負の値は圧縮変形を表し、正の値は張力／伸張変形を表す。
図６Ａには、図２Ｃに示されたｎ型ＦＥＴ２１２のように、＜１１０＞方向に向いた長さを有するチャネル３００に対する移動度の計量的変化が示され、図５Ａの圧電係数がこれに用いられている。全体的な算式、
δμ／μ＝−πＴσＴ−πＶσＶ−πＬσＬ ［１］
は、移動度δμ／μの（無次元の）変化が、さまざまな方向Ｔ、Ｖ、およびＬ（これらは、どの個別ＦＥＴの実施形態においても、図６Ａ〜６Ｂの例に示すようにデカルト座標に整列される）に対して、応力σ（ＭＰａ単位）に圧電係数πを乗じた積の和であることを示している。この変化は、応力が課されたナノワイヤと応力のかからないナノワイヤとの間の変化を反映している。
図６Ｂは、図６Ａと類似であるが、＜１００＞方向沿いの長さに方向付けられたナノワイヤに対する配置構造およびミラー指数が示され、この計算には図５Ｂで与えられた圧電係数が用いられている。
図７には、２０ｎｍ×２０ｎｍ大きさ断面の、ナノワイヤ全体対する移動度の変化の合計が要約されている。この合計は、４つの面の各々に対し上記の算式［１］を計算し、その４つの結果を加算して得られる。上面および底面、Ｔ／Ｂ面は、これらの方位が同じであり且つナノワイヤ断面が正方形なので、同一であり、そのため明確に計算する必要があるのは１つだけであり、同様のことが、同一ナノワイヤの左／右、Ｌ／Ｒ面についてもあてはまる。このとき、応力が課されている２０×２０のナノワイヤと課されていないワイヤとの移動度の変化を見出す算式は次のようになる。
δμ２０×２０＝０．５（δμＴ／Ｂ＋δμＬ／Ｒ） ［２］
図５Ａの＜１１０＞方位に対する値、および図５Ｂの＜１００＞方位に対する値を使い、ゲート・スタックが圧縮性である場合のｎ型ＦＥＴ実施形態およびｐ型ＦＥＴ実施形態に対して算出された結果が図７に示されている。この応力値は、図５Ｃに示された２０ｎｍ×２０ｎｍなどのサンプル・ナノワイヤの応力モデルから得られたものである。気が付くのは、ｎ型ＦＥＴ実施形態について、応力のかからないナノワイヤと比べて移動度が低下する点である。ｐ型ＦＥＴ実施形態については、チャネル長さが、図２Ｃの２１４で示されるような＜１００＞方向に向いている場合、移動度はわずかに減少するが、チャネル長さが、図２Ｃの２１２で示されるような＜１１０＞方向に向いている場合には移動度は増大する。しかして、ｐ型ＦＥＴのゲート・スタックは、＜１１０＞方向に向いた長さを有するナノワイヤ・チャネルに圧縮力を課すように選択されると、移動度が増大する。
図５Ａの＜１１０＞方位に対する値と、および図５Ｂの＜１００＞方位に対する値と、図５Ｃの応力値とを使って、図８に示された、ゲート・スタックが伸張性の場合のｎ型ＦＥＴ実施形態およびｐ型ＦＥＴ実施形態に対する結果が得られる。気が付くのは、ｎ型ＦＥＴについて、図７の圧縮膜の影響結果と反対に、両方の方位で移動度が増大している点である。ｐ型ＦＥＴについては、チャネル長さが、図２Ｃの２１４で示された＜１００＞方向に向いている場合、移動度はわずかに増加するが、チャネル長さが、図２Ｃの２１２で示された＜１１０＞方向に向いている場合には移動度はかなり減少する。しかして、ｎ型ＦＥＴゲート・スタックが、＜１００＞方向に向いた長さを有するナノワイヤ・チャネルに引張力を課すように選択された場合に、引張り膜に対する最大の移動度利得が見られる。また、＜１１０＞方向を向いたチャネル長さを有するｎ型ＦＥＴにおいても、相当な増大が達成される。
一般に、個々の半導体チップは、何千個あるいは数十万個にものぼるトランジスタおよび他のＣＭＯＳデバイスを包含する。これらを相互に対しどのようにチップ上に配置するかについては多くの対処策があり、特に製造コスト削減のための高密度配置がある中で、他の競合的な対処策を鑑みて可能であれば、一つのチップが、前述したｎ型ＦＥＴおよびｐ型ＦＥＴ両方の移動度の増加による利点を得ることができることは十分理解されよう。
そこで、本発明のある例示的実施形態には、結晶構造を規定し、ある長さおよび厚さｔＣと、チャネルの表面と接している誘電体膜とを有する導電チャネルを包含する電子デバイスがある。この誘電体膜は、比率ｔＧ／ｔＣが０．１以上になるような厚さｔＧを有する。この膜は、チャネル両端に電圧が印加されたときに、結晶構造に対するチャネル長さの配列方向に依存し圧縮力もしくは引張力によって、チャネル長さ沿いの電荷担体（電子または正孔）の電気的移動度が増大するように、圧縮力または引張力のいずれかをチャネルの被接触面に作用させる材料（または組み合わせ効果のための複数の材料）でできている。
上記の特定の事例において、かかる電子デバイスはトランジスタであり、誘電体膜は、少なくともゲート誘電体を有するゲート・スタックを包含し、導電チャネルは約２０ナノメータ以下の厚さｔＣを有するナノワイヤを包含する。
トランジスタがｎ型ＦＥＴである場合に対して、チャネル長さは結晶構造の＜１００＞ミラー指数にほぼ整列され、ゲート・スタックはチャネルの被接触面に引張力を作用させ、ゲート誘電体は伸張性オキシ窒化物および酸化ハフニウム（ＨｆＯ２）の少なくとも一つを含むか、もしくは、ゲート・スタックのゲートが窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、および伸張性ポリシリコンの少なくとも一つを含むか、またはその両方である。
トランジスタがｐ型ＦＥＴである場合に対して、チャネル長さは結晶構造の＜１１０＞ミラー指数にほぼ整列され、ゲート・スタックはチャネルの被接触面に圧縮力を作用させ、ゲート誘電体は熱酸化物および圧縮性オキシ窒化物の少なくとも一つを含むか、もしくは、ゲート・スタックのゲートが少なくともポリシリコンを含むか、またはその両方である。
より顕著な効果を得るために、この例では、チャネルの断面の外部面全体の周りに配置されたゲートが示されているが、本発明は、接しているチャネル一つの面（例、上面）または２面あるいは３面に実施することもできる。チャネルが正方形でない範囲も含めて、もっと一般的には、誘電体膜が接しているチャネルの表面がそのチャネルの断面の外部表面の少なくとも５０％に亘っていれば、相当な効果を得ることができる、ということができよう。
前述したように、ｎ型ＦＥＴおよびｐ型ＦＥＴ実施形態の両方を単一の半導体チップに用いることができる。ある例示的実施形態において、かかるチップは、第一チャネルと、第一チャネルの表面に接している第一ゲート・スタックとを有する第一ｎ型トランジスタを包含し、第一チャネルは、半導体チップの結晶構造の第一方位沿いの長さｌ１と、厚さｔＣ１とを有し、また、該チップは、第二チャネルと、第二チャネルの表面に接している第二ゲート・スタックとを有する第二ｐ型トランジスタを包含し、第二チャネルは、半導体チップの結晶構造の第二方位沿いの長さｌ２と、厚さｔＣ２とを有することになろう。かかるチップの実施形態において、第一ゲート・スタックは、第一チャネルの両端に電圧が印加されたとき、第一方位に依存し引張力によって第一チャネルの長さｌ１沿いの電気的移動度が増大するように、第一チャネルの被接触面上に引張力を作用させる。さらに、同じ例示的なチップの実施形態において、第二ゲート・スタックは、第二チャネルの両端に電圧が印加されたとき、第二方位に依存し圧縮力によって第二チャネルの長さｌ２沿いの電気的移動度が増大するように、第二チャネルの被接触面上に圧縮力を作用させる。
かかる例示的半導体チップは、（バルク）シリコンで作られた半導体チップ、第一チャネル、および第二チャネルを有することができ、もしくは、第一方位はほぼ＜１００＞ミラー指数沿いにして第二方位を＜１１０＞ミラー指数沿いにする、またはその両方である。
次に、図９Ａ〜９Ｌを参照しながら、これらの教示に従い、単一チップの上にｎ型ＦＥＴおよびｐ型ＦＥＴを作製するための例示的工程を説明する。なお、これらと同じ明細に従って、個別にまたはトランジスタの特定型グループとして、他の型のトランジスタの製作は行わず、ｎ型ＦＥＴだけまたはｐ型ＦＥＴだけを作製することも可能である。これらの図では、同じ工程ステップの上面図および側面図の両方が、それぞれ図の上、下の位置に示されている。表示されているように、左側がｎ型ＦＥＴ、右側がｐ型ＦＥＴである。この工程は、一つのｎ型ＦＥＴと一つのｐ型ＦＥＴに関して詳述されているが、同じチップ上の複数のｎ型ＦＥＴおよびｐ型ＦＥＴ、望ましくは同じウエハ上の全チップに対し、同様な処理を同じ工程ステップにおいて同時に実施できることは明らかである。
図９Ａは、間にキャビティ９０２を有するように埋め込み酸化物ＢＯＸ層９０１を覆ってナノワイヤ９００が配置されるところから開始される。ＢＯＸ層９０１はバルク・シリコン層の上に横たわっている。ナノワイヤは形成されたあと、湿性または乾性フッ化水素酸（ＨＦ）中で、ＢＯＸから部分的に現れるようにすることができる。図９Ｂでは、（例えば、低温酸化法（ＬＴＯ：ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄａｔｉｏｎ）、化学蒸着法（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマＣＶＤ、スピンオン・ガラス法を介して）共形酸化物９０３がｎ型ＦＥＴおよびｐ型ＦＥＴの両方を覆って堆積され、次いで、フォトレジスト層９０４が、その共形層９０３を覆い、ｎ型ＦＥＴについてはその上に堆積され、ｐ型ＦＥＴについてはリソグラフィ的にオープン／露出状態に残す。次に、湿性または乾性ＨＦを使って、酸化物がｐ型ＦＥＴ上から除去され、ナノワイヤ９００が完全に現れる。ＨＦは、フォトレジスト９０４があるため、ｎ型ＦＥＴには何の影響も与えない。
図９Ｃでは、フォトレジストがｐ型ＦＥＴから除去され、ｐ型ＦＥＴのナノワイヤ９００の周りに圧縮性ゲート誘電体材料９０５が配置されているところが示されている。これは、成長法（例、熱酸化物、オキシ窒化物）または堆積法によって実施することができる。圧縮性材料の層は、ｎ型ＦＥＴおよびｐ型ＦＥＴの双方を覆って堆積され、ｐ型ＦＥＴ上にゲート９１０を画定するためにフォトレジスト材料９０４が堆積され、図９Ｄにおいて、フォトレジスト９０４の下に在る部分を除き、圧縮性材料９０５は全てエッチング除去される。これによりｐ型ＦＥＴのゲート９１０が形成され、次いでこのゲートを覆うフォトレジスト９０４が除去される。
図９Ｅでは、処理用にｎ型ＦＥＴの方は空けておくように、ｐ型ＦＥＴを覆ってフォトレジストの層を堆積することによって、ｎ型ＦＥＴの形成が開始される。このフォトレジスト層は、次ステップでシリコン酸化物／窒化物層９０３が除去される際に、ｐ型ＦＥＴが基板から剥離するのを防止する。シリコン酸化物／窒化物層９０３は、まだｎ型ＦＥＴの上に載っているので、この層９０３が除去された後で、ｐ型ＦＥＴからフォトレジスト９０４が取り去られる。そこから、図９Ｆにおいて、ｎ型ＦＥＴおよびｐ型ＦＥＴの両方に別の共形酸化物または窒化物層９０３が堆積される。前回のステップでは酸化物が好ましかったが、このステップでは窒化物の方が好ましい。
図９Ｇにおいて、ｎ型ＦＥＴの処理ができるようにするため、別のフォトレジスト９０４がｐ型ＦＥＴを覆って堆積され、上記の処理には、次いでｎ型ＦＥＴから窒化層９０３を除去するステップが含まれる。図９Ｈでは、ｎ型ＦＥＴ上からフォトレジストが除去され、伸張性ゲート誘電体材料９１１が（例えば、伸張性オキシ窒化物の成長、またはＨｆＯ２の堆積などによって）ｎ型ＦＥＴナノワイヤ・チャネル上に配置される。図９Ｉにおいて、伸張性材料９１２の層がｎ型ＦＥＴおよびｐ型ＦＥＴの両方を覆って堆積され、すべてを覆ってフォトレジスト９０４の層が堆積され、次いでｎ型ＦＥＴ上のゲートを画定する部分を除いて、全てのフォトレジストが除去される。
図９Ｊで、残存するフォトレジスト９０４で保護された部分を除き、伸張性材料９１２の全てが剥離される。図９Ｋでは、フォトレジストの層がｎ型ＦＥＴおよびｐ型ＦＥＴの両方を覆って堆積され、次いでｐ型ＦＥＴ上から除去され、しかる後ｐ型ＦＥＴから窒化物層９０３が除去される。この層９０３が窒化物層である場合、ここにレジスト層を堆積する代わりに（選択性向上のため）酸化物などのハード・マスクを用い、次いで共形酸化物／窒化物の上にレジスト・スタックを用いることができる。
図９Ｌは、フォトレジスト／マスク層９０４が除去された後の最終チップを示す。この図は、ｎ型ＦＥＴゲート・スタックとｐ型ＦＥＴゲート・スタックとを異なる高さにできることを示しており、応力を調整したり、または単に異なった種類のゲート材料を取り扱ったりするのに、これを利用することができる。要約すれば、図９Ｌは、圧縮性ゲート誘電体材料９０５および圧縮性ゲート９１０を有するｐ型ＦＥＴナノワイヤ９００と、伸張性ゲート誘電体材料９１１および伸張性ゲート９１２を有するｎ型ＦＥＴナノワイヤ９００とを示している。
上記のデバイスおよび方法は、単なる例示であって、添付の請求項を制限するものではない。添付の図面を参照しながら前述の説明を読んで考慮すれば、当業者には前述の本発明の例示的実施形態に対するさまざまな変更および改作は自明であろう。しかしながら、あらゆる変更は、本発明の非限定的な例示的実施形態の範囲になお含まれることになる。
さらに、本発明のさまざまな非限定的な例示的実施形態の特質の一部を、対応する他の特質を使用しないで用い利点を得ることができる。しかして、前述の説明は、本発明の単なる原理の例示、教示、および例示的実施形態であって、本発明の限定ではないと見なすべきものである。

Claims (12)

  1. 第一チャネルと、前記第一チャネルの表面に接する伸張性の第一ゲート誘電体及び伸張性の第一ゲートを含む第一ゲート・スタックとを有するｎ型ＦＥＴデバイスであって、前記伸張性の第一ゲート誘電体は第一厚さｔＧ１を有し、前記第一チャネルは、半導体チップの結晶構造の＜１００＞方位に沿った長さｌ１を有すると共に厚さｔＣ１を有する、前記ｎ型ＦＥＴデバイスと、
    第二チャネルと、前記第二チャネルの表面に接する圧縮性の第二ゲート誘電体及び圧縮性の第二ゲートを含む第二ゲート・スタックとを有するｐ型ＦＥＴデバイスであって、前記圧縮性の第二ゲート誘電体は第二厚さｔＧ２を有し、前記第二チャネルは、前記半導体チップの結晶構造の＜１１０＞方位に沿った長さｌ２を有すると共に厚さｔＣ２を有する、前記ｐ型ＦＥＴデバイスとを備える前記半導体チップであって、
    前記第一ゲート・スタックは、前記第一チャネルの長さｌ１沿いの電荷担体の電気的移動度が、前記＜１００＞方位に依存し引張力によって増大するように、前記第一チャネルの前記表面に前記引張力を作用させ、
    前記第二ゲート・スタックは、前記第二チャネルの長さｌ２沿いの電荷担体の電気的移動度が、前記＜１１０＞方位に依存し圧縮力によって増大するように、前記第二チャネルの前記表面に前記圧縮力を作用させ、
    前記伸張性の第一ゲート誘電体の第一厚さｔ Ｇ１ ／前記第一チャネルの厚さｔ Ｃ１ で表す比率、及び前記圧縮性の第二ゲート誘電体の第二厚さｔ Ｇ２ ／前記第二チャネルの前記厚さｔ Ｃ２ で表す比率が、０．８以上である、前記半導体チップ。
  2. 前記半導体チップ、前記第一チャネル、および前記第二チャネルはシリコンである、請求項１に記載の半導体チップ。
  3. 前記第一ゲート誘電体の材料が、伸張性オキシ窒化物および酸化ハフニウムからなる群から選択され、
    前記第一ゲートの材料が、窒化チタン、窒化タンタル、および伸張性ポリシリコンからなる群から選択される、請求項１に記載の半導体チップ。
  4. 前記第二ゲート誘電体の材料が、熱酸化物および圧縮性オキシ窒化物からなる群から選択され、
    前記第二ゲートの材料がポリシリコンである、請求項１に記載の半導体チップ。
  5. 前記第一チャネルの厚さｔＣ１及び前記第二チャネルの厚さｔＣ２は、２０ナノメータ以下であり、前記第一チャネル及び前記第二チャネルは、ナノワイヤである、請求項１に記載の半導体チップ。
  6. 前記第一ゲート誘電体が接している前記第一チャネルの表面及び前記第二ゲート誘電体が接している前記第二チャネルの表面が、前記第一及び第二チャネルのそれぞれの断面の外周面の少なくとも５０％に亘る、請求項１に記載の半導体チップ。
  7. 半導体基板上に、ｎ型ＦＥＴデバイスの第一チャネルであって、前記半導体基板の＜１００＞結晶方位に沿った長さｌ１を有すると共に厚さｔＣ１を有するナノワイヤの前記第一チャネルを形成するステップと、
    前記半導体基板上に、ｐ型ＦＥＴデバイスの第二チャネルであって、前記半導体基板の＜１１０＞結晶方位に沿った長さｌ２を有すると共に厚さｔＣ２を有するナノワイヤの前記第二チャネルを形成するステップと、
    前記ナノワイヤの第一チャネルの表面を覆って、前記ナノワイヤの第一チャネルの前記表面に引張力を課すための伸張性の第一ゲート誘電体及び伸張性の第一ゲートを形成するステップであって、前記伸張性の第一ゲート誘電体は第一厚さｔＧ１を有する、前記ステップと、
    前記ナノワイヤの第二チャネルの表面を覆って、前記ナノワイヤの第二チャネルの前記表面に圧縮力を課すための圧縮性の第二ゲート誘電体及び圧縮性の第二ゲートを形成するステップであって、前記圧縮性の第二ゲート誘電体は第二厚さｔＧ２を有する、前記ステップとを含み、
    前記＜１００＞結晶方位は、前記引張力が、前記ナノワイヤの第一チャネルの前記長さ沿いの電荷担体の移動度を増大させ、
    前記＜１１０＞結晶方位は、前記圧縮力が、前記ナノワイヤの第二チャネルの前記長さ沿いの電荷担体の移動度を増大させ、
    前記伸張性の第一ゲート誘電体の第一厚さｔ Ｇ１ ／前記第一チャネルの厚さｔ Ｃ１ で表す比率、及び前記圧縮性の第二ゲート誘電体の第二厚さｔ Ｇ２ ／前記第二チャネルの前記厚さｔ Ｃ２ で表す比率が、０．８以上である、半導体チップの製造方法。
  8. 前記半導体チップ、前記第一チャネル、および前記第二チャネルはシリコンである、請求項７に記載の方法。
  9. 前記第一ゲート誘電体の材料が、伸張性オキシ窒化物および酸化ハフニウムからなる群から選択され、
    前記第一ゲートの材料が、窒化チタン、窒化タンタル、および伸張性ポリシリコンからなる群から選択される、請求項７に記載の方法。
  10. 前記第二ゲート誘電体の材料が、熱酸化物および圧縮性オキシ窒化物からなる群から選択され、
    前記第二ゲートの材料がポリシリコンである、請求項７に記載の方法。
  11. 前記第一チャネルの厚さｔＣ１及び前記第二チャネルの厚さｔＣ２は、２０ナノメータ以下であり、前記第一チャネル及び前記第二チャネルは、ナノワイヤである、請求項７に記載の方法。
  12. 前記第一ゲート誘電体が接している前記第一チャネルの表面及び前記第二ゲート誘電体が接している前記第二チャネルの表面が、前記第一及び第二チャネルのそれぞれの断面の外周面の少なくとも５０％に亘る、請求項７に記載の方法。
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