JP2023030875A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】強誘電体膜を備えたメモリセルの性能を向上させる。また、上記メモリセルの信頼性を確保する。【解決手段】メモリセルＭＣを有する半導体装置は、チャネル領域を構成する複数の半導体層ＳＩ１と、Ｘ方向において複数の半導体層ＳＩ１を挟み込むように設けられ、複数の半導体層ＳＩ１に接続され、且つ、ソース領域およびドレイン領域を構成する一対の半導体層ＳＩ２と、それぞれ複数の半導体層ＳＩ１の外周を覆う複数の常誘電体膜ＩＬと、一対の半導体層ＳＩ２の間において、複数の常誘電体膜ＩＬの外周を覆う下部電極ＢＥと、下部電極ＢＥ上に形成された強誘電体膜ＦＥと、強誘電体膜ＦＥ上に形成された上部電極ＴＥと、を備える。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、強誘電体膜を備えたメモリセルを有する半導体装置、および、その製造方法に関する。
近年、ＨｆＺｒＯ膜（通称、ＨＺＯ膜）のような強誘電体膜を利用した不揮発性メモリセルが開発されている。このようなメモリセルの構造として、ＭＩＳ－ＦＥＴ（Metal Insulator Semiconductor - Field Effect Transistor）のゲート絶縁膜上にＨＺＯ膜が形成されたＭＦＩＳ－ＦＥＴ（Metal Ferroelectric Insulator Semiconductor - FET）構造、または、ゲート絶縁膜とＨＺＯ膜との間に電極が形成されたＭＦＭＩＳ－ＦＥＴ（Metal Ferroelectric Metal Insulator Semiconductor - FET）構造などが提案されている。例えば、特許文献１には、ＭＦＩＳ－ＦＥＴ構造のメモリセルが開示されている。
特開２０１９－２０１１７２号公報
図２２～図２５は、本願発明者が検討を行ったＭＦＭＩＳ－ＦＥＴ構造のメモリセルであり、検討例におけるメモリセルである。なお、図２３は、図２２のＤ－Ｄ線に沿った断面図であり、図２４は、図２２のＥ－Ｅ線に沿った断面図であり、図２５は、メモリセルの等価回路図である。
このようなメモリセルは、以下のようにして製造される。まず、素子分離部ＳＴＩによって区画された半導体基板ＳＵＢ上に、常誘電体膜ＩＬ、下部電極ＢＥ、アモルファスのＨＺＯ膜および上部電極ＴＥを順次堆積する。次に、アモルファスのＨＺＯ膜に対して６００～８００℃の熱処理を施すことにより、直方晶のＨＺＯ膜を形成する。直方晶のＨＺＯ膜は強誘電性を有するので、直方晶のＨＺＯ膜を強誘電体膜ＦＥとして使用できる。
次に、多結晶シリコン膜などのマスクパターンを用いて、常誘電体膜ＩＬ、下部電極ＢＥ、アモルファスのＨＺＯ膜および上部電極ＴＥをパターニングする。このパターニングによって、常誘電体膜ＩＬおよび下部電極ＢＥの各々の面積が決定される。
次に、多結晶シリコン膜などのマスクパターンを用いて、強誘電体膜ＦＥおよび上部電極ＴＥをパターニングする。このパターニングによって、強誘電体膜ＦＥおよび上部電極ＴＥの各々の面積が決定される。すなわち、常誘電体膜ＩＬおよび下部電極ＢＥの各々の面積は、強誘電体膜ＦＥおよび上部電極ＴＥの各々の面積よりも大きくなっている。
その後、イオン注入によって、半導体基板ＳＵＢに不純物を導入することで、ソース領域ＳＲおよびドレインＤＲを形成する。以上により、ＭＦＭＩＳ－ＦＥＴ構造構造のメモリセルが製造される。
メモリセルの書込み動作時および消去動作時には、上部電極ＴＥにゲート電圧Ｖｇが印加され、上記ソース領域にソース電圧Ｖｓが印加され、上記ドレイン領域にドレイン電圧Ｖｄが印加される。メモリセルがｎ型のＦＥＴである場合、上部電極ＴＥに正バイアスを印加すると、強誘電体膜ＦＥ中の分極が下向きとなり、閾値電圧が下がる。一方、上部電極ＴＥに負バイアスを印加すると、強誘電体膜ＦＥ中の分極が上向きとなり、閾値電圧が上がる。
図２５に示されるように、メモリセルの書込み動作時および消去動作時には、上部電極ＴＥにゲート電圧Ｖｇが印加されるが、ゲート電圧Ｖｇは、強誘電体膜ＦＥおよび常誘電体膜ＩＬにおいて、ゲート電圧Ｖｇ＿ＦＥおよびゲート電圧Ｖｇ＿ＩＬに分割される。強誘電体膜ＦＥへ更に高い電圧を印加するためには、強誘電体膜ＦＥの容量を相対的に小さくし、常誘電体膜ＩＬの容量を相対的に大きくすることが効果的である。それらを実現する一つの方法として、上部電極ＴＥおよび下部電極ＢＥの面積比を変えることが有効である。上述のメモリセルの場合、強誘電体膜ＦＥおよび上部電極ＴＥの各々の面積を小さくし、常誘電体膜ＩＬおよび下部電極ＢＥの各々の面積を大きくすることが有効である。言い換えれば、強誘電体膜ＦＥと下部電極ＢＥとの接触面積を小さくし、常誘電体膜ＩＬと下部電極ＢＥとの接触面積を大きくすることが有効である。
しかしながら、下部電極ＢＥの面積を最小加工寸法に設定すると、上部電極ＴＥの面積を下部電極ＢＥの面積よりも小さくすることができない。一方で、上部電極ＴＥの面積を最小加工寸法に設定すると、下部電極ＢＥの面積が大きくなってしまうので、メモリセルの平面サイズが大きくなり、メモリセルの微細化が阻害される。このように、図２２～図２５のメモリセルでは、強誘電体膜ＦＥの容量が相対的に小さく、且つ、常誘電体膜ＩＬの容量が相対的に大きくなるように、各電極の面積比を自由に設計できないという課題がある。
また、図２２～図２５のメモリセルのように、面積比の異なる電極構造を製造するためには、ドライエッチング処理の際に、強誘電体膜ＦＥがプラズマに晒される。すなわち、直方晶のＨＺＯ膜がプラズマによるダメージを受け、メモリセルの信頼性が低下するという課題もある。
本願の主な目的は、メモリセルの微細化が阻害されないように、強誘電体膜ＦＥの容量を相対的に小さくし、且つ、常誘電体膜ＩＬの容量を相対的に大きくすることで、メモリセルの性能を向上させることにある。また、本願の他の目的は、製造工程中に、強誘電体膜ＦＥがプラズマに晒されないようにすることで、メモリセルの信頼性を確保することにある。
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
一実施の形態おける不揮発性メモリセルを有する半導体装置は、それぞれ第１方向に延在し、且つ、それぞれ前記不揮発性メモリセルのチャネル領域を構成する複数の第１半導体層と、前記第１方向において前記複数の第１半導体層を挟み込むように設けられ、前記複数の第１半導体層に接続され、且つ、前記不揮発性メモリセルのソース領域およびドレイン領域を構成する一対の第２半導体層と、前記一対の第２半導体層の間において、それぞれ前記複数の第１半導体層の外周を覆う複数の常誘電体膜と、前記一対の第２半導体層の間において、前記複数の常誘電体膜の外周を覆う下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を備える。
一実施の形態おける不揮発性メモリセルを有する半導体装置の製造方法は、（ａ）第１方向に延在するダミー層と、前記第１方向に延在する第１半導体層とを、前記第１方向と交差する第２方向において交互に積層することで、前記複数のダミー層および前記複数の第１半導体層からなる積層体を形成する工程、（ｂ）前記（ａ）工程後、前記積層体の一部を覆うダミーパターンを形成する工程、（ｃ）前記（ｂ）工程後、前記第１方向において前記ダミーパターンを挟み込むように、前記ダミーパターンから露出している前記積層体の一部を覆う一対のサイドウォールスペーサを形成する工程、（ｄ）前記（ｃ）工程後、前記ダミーパターンおよび前記一対のサイドウォールスペーサから露出している前記複数のダミー層および前記複数の第１半導体層を除去する工程、（ｅ）前記（ｄ）工程後、前記複数のダミー層を除去する工程、（ｆ）前記（ｅ）工程後、前記複数のダミー層が存在していた空間に、複数の第１絶縁膜を埋め込む工程、（ｇ）前記（ｆ）工程後、前記第１方向において前記複数の第１半導体層および前記一対のサイドウォールスペーサを挟み込むように、前記複数の第１半導体層に接続する一対の第２半導体層を形成する工程、（ｈ）前記（ｇ）工程後、前記一対のサイドウォールスペーサの間において、前記ダミーパターンと、前記ダミーパターンに覆われていた前記複数の第１絶縁膜とを除去することで、前記複数の第１半導体層を露出させる工程、（ｉ）前記（ｈ）工程後、前記複数の第１半導体層の外周に、複数の常誘電体膜を形成する工程、（ｊ）前記（ｉ）工程後、前記複数の常誘電体膜の外周に、下部電極を形成する工程、（ｋ）前記（ｊ）工程後、前記下部電極上に、アモルファス膜を形成する工程、（ｌ）前記（ｋ）工程後、前記アモルファス膜上に、上部電極を形成する工程、（ｍ）前記（ｋ）工程後、前記アモルファス膜に対して熱処理を施すことで、強誘電体膜を形成する工程、を備える。ここで、前記複数の第１半導体層は、それぞれ前記不揮発性メモリセルのチャネル領域を構成し、前記一対の第２半導体層は、前記不揮発性メモリセルのソース領域およびドレイン領域を構成する。
一実施の形態によれば、強誘電体膜を備えたメモリセルの性能を向上できる。また、上記メモリセルの信頼性を確保できる。
実施の形態１におけるメモリセルを有する半導体装置を示す斜視図である。 実施の形態１におけるメモリセルを有する半導体装置を示す断面図である。 実施の形態１におけるメモリセルを有する半導体装置を示す断面図である。 実施の形態１におけるメモリセルを有する半導体装置を示す断面図である。 実施の形態１におけるメモリセルの一部の寸法を示す斜視図である。 実施の形態１におけるメモリセルの一部の寸法を示す斜視図である。 実施の形態１における半導体装置の製造方法を示す斜視図である。 図７に続く半導体装置の製造方法を示す斜視図である。 図８に続く半導体装置の製造方法を示す斜視図である。 図９に続く半導体装置の製造方法を示す斜視図である。 図１０に続く半導体装置の製造方法を示す斜視図である。 図１１に続く半導体装置の製造方法を示す斜視図である。 図１２に続く半導体装置の製造方法を示す斜視図である。 図１３に続く半導体装置の製造方法を示す斜視図である。 図１４に続く半導体装置の製造方法を示す斜視図である。 図１５に続く半導体装置の製造方法を示す斜視図である。 図１６に続く半導体装置の製造方法を示す斜視図である。 図１７に続く半導体装置の製造方法を示す斜視図である。 図１８に続く半導体装置の製造方法を示す斜視図である。 実施の形態２におけるメモリセルを有する半導体装置を示す斜視図である。 実施の形態２における半導体装置の製造方法を示す斜視図である。 検討例におけるメモリセルを示す平面図である。 検討例におけるメモリセルを示す断面図である。 検討例におけるメモリセルを示す断面図である。 検討例におけるメモリセルを示す等価回路図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、本願で説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願で説明される「平面視」という表現は、Ｘ方向およびＹ方向によって構成される面をＺ方向から見ることを意味する。また、本願で説明される数値範囲で、例えば「１～３ｎｍ」のような表現は、「１ｎｍ以上、３ｎｍ以下」であることを意味する。
（実施の形態１）
＜半導体装置のメモリセルの構成＞
以下に図１～図４を用いて、実施の形態１における半導体装置の概要について説明する。図２は、図１のＡ－Ａ線に沿った断面図であり、図３は、図１のＢ－Ｂ線に沿った断面図であり、図４は、図１のＣ－Ｃ線に沿った断面図である。
半導体装置は、例えば半導体チップであり、複数のメモリセルＭＣ、ＣＰＵ、ＲＡＭ、アナログ回路およびＩ／Ｏ回路などを有する。メモリセルＭＣは、強誘電体膜ＦＥを備えた不揮発性メモリセルであり、ＭＦＭＩＳ－ＦＥＴ構造のメモリセルである。
半導体基板（半導体ウェハ）ＳＵＢは、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）からなる。半導体基板ＳＵＢには、素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体基板ＳＵＢに形成された溝と、上記溝内に埋め込まれた酸化シリコン膜などの絶縁膜とからなる。メモリセルＭＣは、半導体基板ＳＵＢ上および素子分離部ＳＴＩ上に形成されている。
図１～図４に示されるように、メモリセルＭＣは、複数の半導体層ＳＩ１、一対の半導体層ＳＩ２、複数の常誘電体膜ＩＬ、強誘電体膜ＦＥ、下部電極ＢＥ、上部電極ＴＥ、一対のサイドウォールスペーサＳＷ、導電性層ＰＧ１～ＰＧ３および絶縁膜ＩＦ２～ＩＦ４のうち、全部または一部を備える。
複数の半導体層ＳＩ１は、それぞれＸ方向に延在し、且つ、それぞれメモリセルＭＣのチャネル領域を構成する。複数の半導体層ＳＩ１は、それぞれシリコン（Ｓｉ）からなる。複数の半導体層ＳＩ１の各々の厚さは、例えば５～３０ｎｍである。複数の半導体層ＳＩ１は、Ｚ方向において互いに離間するように、隣接して設けられている。ここでは、複数の半導体層ＳＩ１の数が４つである場合を例示するが、複数の半導体層ＳＩ１の数は、適宜変更可能である。
一対の半導体層ＳＩ２は、Ｘ方向において複数の半導体層ＳＩ１を挟み込むように設けられ、複数の半導体層ＳＩ１に接続され、且つ、メモリセルＭＣのソース領域およびドレイン領域を構成する。また、一対の半導体層ＳＩ２は、それぞれシリコン（Ｓｉ）からなり、それぞれ複数の半導体層ＳＩ１と一体化している。ここでは、メモリセルＭＣがｎ型である場合を例示する。従って、一対の半導体層ＳＩ２には、砒素（Ａｓ）またはリン（Ｐ）などのｎ型の導電性を示す不純物が導入されている。
複数の常誘電体膜ＩＬは、一対の半導体層ＳＩ２の間において、それぞれ複数の半導体層ＳＩ１の外周を覆っている。言い換えれば、複数の常誘電体膜ＩＬは、それぞれ複数の半導体層ＳＩ１の上面上、下面上および両側面上に形成されている。また、複数の常誘電体膜ＩＬは、それぞれ酸化シリコン膜（ＳｉＯ２膜）、酸窒化シリコン膜（ＳｉＯＮ膜）または単斜晶の酸化ハフニウム膜（ＨｆＯ２膜）である。複数の常誘電体膜ＩＬの各々の厚さは、例えば１～３ｎｍである。
下部電極ＢＥは、一対の半導体層ＳＩ２の間において、複数の常誘電体膜ＩＬの外周を覆っている。下部電極ＢＥは、複数の常誘電体膜ＩＬを介して複数の半導体層ＳＩ１の間を埋め尽くすように設けられている。例えば、Ｚ方向において、隣接する２つの半導体層ＳＩ１の間には、２つの常誘電体膜ＩＬと下部電極ＢＥとが設けられている。また、下部電極ＢＥは、金属材料からなり、例えば窒化チタン（ＴｉＮ）からなる。
強誘電体膜ＦＥは、下部電極ＢＥ上に形成されている。また、強誘電体膜ＦＥは、図４に示されるように、Ｙ方向において下部電極ＢＥの一部の側面上にも形成され、図２および図３に示されるように、Ｘ方向においてサイドウォールスペーサＳＷの側面上にも形成されている。また、強誘電体膜ＦＥは、直方晶のＨｆＯ２膜であるか、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、窒素（Ｎ）、炭素（Ｃ）およびアルミニウム（Ａｌ）のうち、少なくとも１つが添加された直方晶のＨｆＯ２膜である。
上部電極ＴＥは、強誘電体膜ＦＥ上に形成されている。また、上部電極ＴＥは、図４に示されるように、Ｙ方向において強誘電体膜ＦＥの側面上にも形成されている。また、上部電極ＴＥは、金属材料からなり、例えば窒化チタン（ＴｉＮ）からなる。なお、複数の半導体層ＳＩ１および一対の半導体層ＳＩ２と、下部電極ＢＥと、上部電極ＴＥとは、互いに電気的に絶縁されている。
複数の絶縁膜ＩＦ２の各々は、半導体層ＳＩ１の端部付近において、半導体層ＳＩ１の上面上および下面上に形成されている。すなわち、半導体層ＳＩ１の端部付近において、絶縁膜ＩＦ２と半導体層ＳＩ１とが、Ｚ方向において交互に積層されている。また、絶縁膜ＩＦ２は、例えば酸化シリコン膜（ＳｉＯ２膜）である。
一対のサイドウォールスペーサＳＷは、Ｘ方向において強誘電体膜ＦＥおよび上部電極ＴＥを挟み込むように設けられている。また、ここでは視認できないが、サイドウォールスペーサＳＷは、半導体層ＳＩ１の端部付近において、複数の絶縁膜ＩＦ２および複数の半導体層ＳＩ１の周りにも設けられている。複数の絶縁膜ＩＦ２および複数の半導体層ＳＩ１は、Ｘ方向においてサイドウォールスペーサＳＷから露出し、一対の半導体層ＳＩ２に接している。また、サイドウォールスペーサＳＷは、絶縁膜からなり、例えば窒化シリコン膜（ＳｉＮ膜）からなる。
一対の絶縁膜ＩＦ３は、Ｘ方向においてサイドウォールスペーサＳＷを挟み込むように設けられ、一対の半導体層ＳＩ２が露出しないように、一対の半導体層ＳＩ２を覆っている。また、絶縁膜ＩＦ３は、例えば酸化シリコン膜（ＳｉＯ２膜）である。
一対の絶縁膜ＩＦ４は、Ｙ方向において下部電極ＢＥを挟み込むように設けられている。絶縁膜ＩＦ４の上面は、下部電極ＢＥの上面よりも低い位置に位置し、下部電極ＢＥの上部は、絶縁膜ＩＦ４から露出している。下部電極ＢＥの側面を覆う強誘電体膜ＦＥおよび上部電極ＴＥは、絶縁膜ＩＦ４上に設けられている。また、絶縁膜ＩＦ４は、例えば酸化シリコン膜（ＳｉＯ２膜）である。
図示はしていないが、メモリセルＭＣは、層間絶縁膜に覆われている。上記層間絶縁膜中には、導電性層（プラグ）ＰＧ１および２つの導電性層（プラグ）ＰＧ２が設けられている。導電性層ＰＧ１および２つの導電性層ＰＧ２は、例えば窒化チタン膜のようなバリアメタル膜と、タングステン膜との積層膜からなる。
導電性層ＰＧ１は、上部電極ＴＥにゲート電圧を印加するために設けられている。導電性層ＰＧ１は、上部電極ＴＥ上に形成され、上部電極ＴＥに電気的に接続されている。２つの導電性層ＰＧ２は、一対の半導体層ＳＩ２にソース電圧またはドレイン電圧を印加するために設けられている。２つの導電性層ＰＧ２は、絶縁膜ＩＦ３を貫通して一対の半導体層ＳＩ２上に形成され、一対の半導体層ＳＩ２に電気的に接続されている。
＜メモリセルＭＣの書換動作＞
以下に、メモリセルＭＣの書込み動作、消去動作および読出し動作について説明する。メモリセルＭＣの等価回路は、検討例で使用した図２５と同様である。
ここでは、強誘電体膜ＦＥの分極状態が第１分極状態（上向き）である場合を「書込み状態」とする。また、強誘電体膜ＦＥの分極状態が、上記第１分極状態とは異なる第２分極状態（下向き）である場合を「消去状態」として説明する。なお、書込み状態におけるメモリセルＭＣの閾値電圧は、消去状態におけるメモリセルＭＣの閾値電圧より大きいとする。
書込み動作では、上部電極ＴＥに負電圧のゲート電圧を印加し、一対の半導体層ＳＩ２に、それぞれ同じ値のソース電圧またはドレイン電圧を印加する。例えば、上部電極ＴＥに－３Ｖのゲート電圧を印加し、一方の半導体層ＳＩ２に０Ｖのソース電圧を印加し、他方の半導体層ＳＩ２に０Ｖのドレイン電圧を印加する。また、下部電極ＢＥには、電圧が印加されない。すなわち、下部電極ＢＥは、フローティング状態である。これにより、強誘電体膜ＦＥの分極状態が上記第１分極状態となる。すなわち、メモリセルＭＣが書込み状態となる。
消去動作では、上部電極ＴＥに正電圧のゲート電圧を印加し、一対の半導体層ＳＩ２に、それぞれ同じ値のソース電圧またはドレイン電圧を印加する。例えば、上部電極ＴＥに３Ｖのゲート電圧を印加し、一方の半導体層ＳＩ２に０Ｖのソース電圧を印加し、他方の半導体層ＳＩ２に０Ｖのドレイン電圧を印加する。また、下部電極ＢＥは、フローティング状態である。これにより、強誘電体膜ＦＥの分極状態が上記第２分極状態となる。すなわち、メモリセルＭＣが消去状態となる。
読出し動作では、上部電極ＴＥに所定の値のゲート電圧を印加し、一対の半導体層ＳＩ２に、互いに異なる値のソース電圧またはドレイン電圧を印加する。例えば、上部電極ＴＥに０Ｖのゲート電圧を印加し、一方の半導体層ＳＩ２に１Ｖのソース電圧を印加し、他方の半導体層ＳＩ２に０Ｖのドレイン電圧を印加する。また、下部電極ＢＥは、フローティング状態である。
読出し動作時に上部電極ＴＥに印加される電圧は、消去状態におけるメモリセルＭＣの閾値電圧より大きく、且つ、書込み状態におけるメモリセルＭＣの閾値電圧より小さくなるように設定されている。これにより、書込み状態のメモリセルＭＣでは電流が流れず、消去状態のメモリセルＭＣでは電流が流れる。このように、メモリセルＭＣで流れる電流値の大きさに基づいて、メモリセルＭＣの状態が読み出される。
＜実施の形態１における主な効果＞
上述のように、ゲート電圧Ｖｇは、強誘電体膜ＦＥおよび常誘電体膜ＩＬにおいて、ゲート電圧Ｖｇ＿ＦＥおよびゲート電圧Ｖｇ＿ＩＬに分割される。従って、強誘電体膜ＦＥへ更に高い電圧を印加するためには、強誘電体膜ＦＥの容量を相対的に小さくし、常誘電体膜ＩＬの容量を相対的に大きくすることが効果的ある。言い換えれば、強誘電体膜ＦＥと下部電極ＢＥとの接触面積を小さくし、常誘電体膜ＩＬと下部電極ＢＥとの接触面積を大きくすることが有効である。
以下に、図５を用いて複数の常誘電体膜ＩＬと下部電極ＢＥとの接触面積について説明し、図６を用いて強誘電体膜ＦＥと下部電極ＢＥとの接触面積について説明する。
図５に示されるように、複数の常誘電体膜ＩＬと下部電極ＢＥとの接触面積は、以下の式１で求められる。なお、「ｎ」は、複数の半導体層ＳＩ１の数である。また、図６に示されるように、強誘電体膜ＦＥと下部電極ＢＥとの接触面積は、以下の式２で求められる。
（２×ＬＩＬＷＩＬ＋２×ＬＩＬＨＩＬ）×ｎ ・・・（式１）
ＬＦＥＷＦＥ＋２×ＬＦＥＨＦＥ ・・・（式２）
実施の形態１におけるメモリセルＭＣでは、チャネル領域となる複数の半導体層ＳＩ１を設け、これらをＺ方向に積層させている。このため、複数の半導体層ＳＩ１の数を調整することで、複数の半導体層ＳＩ１の外周を覆う複数の常誘電体膜ＩＬと、下部電極ＢＥとの接触面積を自由に設計できる。すなわち、複数の半導体層ＳＩ１の数が多くなる程、メモリセルＭＣの平面サイズを大きくすることなく、複数の常誘電体膜ＩＬと下部電極ＢＥとの接触面積を大きくすることができる。
一方で、強誘電体膜ＦＥと下部電極ＢＥとの接触面積は、下部電極ＢＥの各寸法Ｌ２、Ｗ２およびＨ２を適宜変更することで、自由に設計できる。特に、寸法Ｈ２は、絶縁膜ＩＦ４を後退させるエッチング量を調整することで、絶縁膜ＩＦ４の上面の位置と下部電極ＢＥの上面の位置とを調整できるので、小さくし易い。このように、強誘電体膜ＦＥと下部電極ＢＥとの接触面積を小さくすることができる。
以上のように、実施の形態１によれば、強誘電体膜ＦＥと下部電極ＢＥとの接触面積を、複数の常誘電体膜ＩＬと下部電極ＢＥとの接触面積よりも小さくすることができる。従って、メモリセルＭＣの微細化が阻害されないように、メモリセルＭＣの性能を向上させることができる。
＜半導体装置の製造方法＞
以下に図７～図１９を用いて、実施の形態１における半導体装置の製造方法について説明する。
まず、図７に示されるように、Ｘ方向に延在するダミー層ＤＬと、Ｘ方向に延在する半導体層ＳＩ１とを、Ｚ方向において交互に積層することで、複数のダミー層ＤＬおよび複数の半導体層ＳＩ１からなる積層体ＬＭを形成する。
具体的には、まず、半導体基板ＳＵＢ上に、エピタキシャル成長法によって、ダミー層ＤＬと半導体層ＳＩ１とを交互に積層する。半導体層ＳＩ１は、例えばシリコンからなり、ダミー層ＤＬは、半導体層ＳＩ１と異なる半導体材料からなり、例えばシリコンゲルマニウムからなる。半導体層ＳＩ１の厚さは、例えば５～３０ｎｍであり、ダミー層ＤＬの厚さは、例えば１０～３０ｎｍである。
次に、最上層のダミー層ＤＬ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって窒化シリコン膜および酸化シリコン膜からなる積層膜を形成する。次に、上記積層膜をパターニングすることで、マスク層を形成する。次に、上記マスク層をエッチングマスクとしてドライエッチング処理を行うことで、積層体ＬＭをパターニングし、更に半導体基板ＳＵＢに溝を形成する。次に、上記溝内に、例えばＣＶＤ法によって、酸化シリコン膜を埋め込む。
次に、例えばＣＭＰ（Chemical Mechanical Polishing）法によって上記酸化シリコン膜を研磨し、積層体ＬＭの最上層のダミー層ＤＬを露出させる。次に、例えば、フッ酸を用いたウェットエッチング処理またはドライエッチング処理によって、上記酸化シリコン膜を後退させることで、積層体ＬＭの側面（複数のダミー層ＤＬの側面および複数の半導体層ＳＩ１の側面）を露出させる。これにより、半導体基板ＳＵＢに上記溝と上記酸化シリコン膜とからなる素子分離部ＳＴＩが形成される。
次に、例えば熱酸化処理を行うことで、積層体ＬＭの側面と、積層体ＬＭの最上層のダミー層ＤＬの上面とに、例えば酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の厚さは、例えば１～３ｎｍである。
次に、積層体ＬＭを覆うように、例えばＣＶＤ法によって、例えば多結晶シリコン膜のような導電性膜を形成する。上記導電性膜の厚さは、例えば１００ｎｍである。次に、図示はしないが、Ｙ方向で隣り合うメモリセルＭＣの間で上記導電性膜が分断されるように、上記導電性膜をパターニングする。次に、Ｙ方向で隣り合う上記導電性膜の間を、例えば窒化シリコン膜のような絶縁膜で埋め込む。次に、Ｘ方向において、上記導電性膜の一部をパターニングすることで、積層体ＬＭの一部を覆うダミーパターンＤＰを形成する。なお、以降の説明では、簡略化のために素子分離部ＳＴＩの図示を省略する。
次に、図８に示されるように、積層体ＬＭおよびダミーパターンＤＰを覆うように、例えばＣＶＤ法によって絶縁膜を形成する。上記絶縁膜は、窒化シリコン膜、または、窒化シリコン膜と酸化シリコン膜との積層膜からなる。次に、上記絶縁膜に対して、異方性ドライエッチング処理を行うことで、Ｘ方向においてダミーパターンＤＰを挟み込むように、一対のサイドウォールスペーサＳＷを形成する。また、一対のサイドウォールスペーサＳＷは、ダミーパターンＤＰから露出している積層体ＬＭの一部を覆うように形成される。
次に、ダミーパターンＤＰおよび一対のサイドウォールスペーサＳＷから露出している複数のダミー層ＤＬおよび複数の半導体層ＳＩ１を除去する。その後、詳細に図示してはないが、複数の半導体層ＳＩ１に対して等方性エッチング処理を行うことで、複数の半導体層ＳＩ１の各々の端部を後退させる。
次に、図９に示されるように、複数のダミー層ＤＬに対して等方性エッチング処理を行うことで、複数のダミー層ＤＬを除去する。次に、図１０に示されるように、複数のダミー層ＤＬが存在していた空間に、例えばＡＬＤ（Atomic Layer Deposition）法によって、例えば酸化シリコン膜のような絶縁膜ＩＦ２を埋め込む。この際、複数のダミー層ＤＬが存在していた空間以外にも絶縁膜ＩＦ２が形成されるので、異方性エッチングを行うことで、そのような絶縁膜ＩＦ２を除去する。
なお、ここでは、エピタキシャル成長法によってダミー層ＤＬと半導体層ＳＩ１とを交互に積層することで、積層体ＬＭを形成しているが、最初から絶縁膜ＩＦ２と半導体層ＳＩ１とを交互に積層することで、図１０の状態を形成することもできる。その場合、ＣＶＤ法によって形成された多結晶シリコン層を、半導体層ＳＩ１として用いることが考えられる。しかしながら、半導体層ＳＩ１はチャネル領域として使用される。多結晶シリコン層は、エピタキシャル層と比較して結晶欠陥が多いので、チャネル移動度が低くなってしまう。従って、実施の形態１のように、エピタキシャル成長法によってダミー層ＤＬと半導体層ＳＩ１とを形成することが有効である。
次に、図１１に示されるように、Ｘ方向において複数の半導体層ＳＩ１および一対のサイドウォールスペーサＳＷを挟み込むように、複数の半導体層ＳＩ１に接続する一対の半導体層ＳＩ２を形成する。一対の半導体層ＳＩ２は、例えばエピタキシャル成長法によって、不純物を含有したシリコン層として形成される。上記不純物は、例えばリン（Ｐ）などのｎ型の導電性を示すものである。また、そのような一対の半導体層ＳＩ２を形成するために、例えば、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ３Ｈ６）、ジクロロシラン（ＳｉＨ２Ｃｌ２）またはトリクロロシラン（ＳｉＨＣｌ３）などの主要ガスと、ポスフィン（ＰＨ３）のような添加ガスとが用いられる。なお、一対の半導体層ＳＩ２の形成後、レジストパターンなどを用いて、一対の半導体層ＳＩ２に、例えば砒素（Ａｓ）などの不純物を選択的に注入してもよい。
ここで、図８で説明したように、複数の半導体層ＳＩ１の各々の端部は後退している。図１１では、これらの端部のシリコンを核として、一対の半導体層ＳＩ２が成長する。ここで、半導体層ＳＩ２は、リン（Ｐ）などの不純物を含有して成長するので、半導体層ＳＩ２の格子間隔が、半導体層ＳＩ１の格子間隔と異なる。このため、半導体層ＳＩ１には、一対の半導体層ＳＩ２から引張応力が発生する。この引張応力によってチャネル領域を流れる電子の移動度が向上する。
次に、図１２に示されるように、ダミーパターンＤＰ、サイドウォールスペーサＳＷおよび一対の半導体層ＳＩ２を覆うように、例えばＣＶＤ法によって、例えば酸化シリコン膜のような絶縁膜ＩＦ３を形成する。次に、ＣＭＰ法によって絶縁膜ＩＦ３を研磨することで、ダミーパターンＤＰおよびサイドウォールスペーサＳＷを露出させる。
次に、図１３に示されるように、一対のサイドウォールスペーサＳＷの間において、ウェットエッチング処理によって、ダミーパターンＤＰと、ダミーパターンＤＰに覆われていた複数の絶縁膜ＩＦ２とを除去する。また、複数の半導体層ＳＩ１の側面に形成されていた複数の絶縁膜ＩＦ１も、複数の絶縁膜ＩＦ２と共に除去される。これによって、一対のサイドウォールスペーサＳＷの間において、複数の半導体層ＳＩ１が露出する。なお、露出している複数の半導体層ＳＩ１に対して、水素雰囲気中で熱処理を行うことで、複数の半導体層ＳＩ１に存在している角部を、それぞれ丸めてもよい。
次に、図１４に示されるように、複数の半導体層ＳＩ１の外周に、複数の常誘電体膜ＩＬを形成する。言い換えれば、複数の半導体層ＳＩ１の上面上、下面上および両側面上に、複数の常誘電体膜ＩＬを形成する。常誘電体膜ＩＬは、例えばＩＳＳＧ酸化法またはＡＬＤ法によって形成できる。ここで、複数の常誘電体膜ＩＬの面積が、図５で説明したような複数の常誘電体膜ＩＬと下部電極ＢＥとの接触面積となる。
次に、図１５に示されるように、複数の常誘電体膜ＩＬの外周に、下部電極ＢＥを形成する。下部電極ＢＥは、以下のようにして形成される。まず、複数の常誘電体膜ＩＬを覆うように、例えばＣＶＤ法によって窒化チタン膜を形成する。次に、上記窒化チタン膜をパターニングすることで、一対のサイドウォールスペーサＳＷの間に、上記窒化チタン膜が下部電極ＢＥとして残される。この際、一対のサイドウォールスペーサＳＷの側面に、下部電極ＢＥの一部が完全に除去されず、残されていてもよい。なお、この状態で、Ｚ方向において、隣接する２つの半導体層ＳＩ１の間には、２つの常誘電体膜ＩＬと下部電極ＢＥとが設けられている。
次に、図１６に示されるように、下部電極ＢＥを覆うように、例えばＣＶＤ法によって、例えば酸化シリコン膜のような絶縁膜ＩＦ４を形成する。次に、ＣＭＰ法によって絶縁膜ＩＦ４を研磨することで、サイドウォールスペーサＳＷおよび絶縁膜ＩＦ３を露出させる。その後、一対のサイドウォールスペーサＳＷの側面に残された下部電極ＢＥの一部に対して、等方性エッチング処理を行うことで、下部電極ＢＥを後退させてもよい。
次に、図１７に示されるように、絶縁膜ＩＦ４に対して異方性エッチング処理を行うことで、絶縁膜ＩＦ４を後退させる。これにより、絶縁膜ＩＦ４の上面の位置が下部電極ＢＥの上面の位置よりも低くなり、下部電極ＢＥの上部が露出する。ここで、露出している下部電極ＢＥの面積が、図６で説明したような強誘電体膜ＦＥと下部電極ＢＥとの接触面積となる。
次に、図１８に示されるように、下部電極ＢＥ上に、アモルファス膜ＡＭを形成する。アモルファス膜ＡＭは、下部電極ＢＥを覆うように、例えばＡＬＤ法によって形成される。この際、一対のサイドウォールスペーサＳＷの側面および上面と、絶縁膜ＩＦ３の上面とにも、アモルファス膜ＡＭの一部が形成される。なお、一対のサイドウォールスペーサＳＷの側面に形成されていた下部電極ＢＥは、このアモルファス膜ＡＭの一部によって覆われる。
次に、図１９に示されるように、アモルファス膜ＡＭ上に、上部電極ＴＥを形成する。上部電極ＴＥは、以下のように形成される。まず、アモルファス膜ＡＭおよびサイドウォールスペーサＳＷを覆うように、例えばＣＶＤ法によって、窒化チタン膜を形成する。次に、ＣＭＰ法によって一対のサイドウォールスペーサＳＷの上面と、絶縁膜ＩＦ３の上面とに形成されていた上記窒化チタン膜およびアモルファス膜ＡＭを研磨する。これにより、サイドウォールスペーサＳＷと、絶縁膜ＩＦ３と、サイドウォールスペーサＳＷの側面に形成されていたアモルファス膜ＡＭとが露出する。
次に、アモルファス膜ＡＭに対して６００～８００℃の熱処理を施すことによって、強誘電性を有する絶縁膜として、強誘電体膜ＦＥを形成する。以上によって、メモリセルＭＣが製造される。この熱処理の前に、アモルファス膜ＡＭはプラズマに晒されていない。そして、この熱処理は、強誘電体膜ＦＥが上部電極ＴＥによって覆われた状態で行われる。従って、実施の形態１の製造工程中では、プラズマに晒されずに強誘電体膜ＦＥを形成することができるので、メモリセルＭＣの信頼性を確保することができる。
その後、以下の製造工程を経て、図１～図４に示される半導体装置が製造される。まず、メモリセルＭＣを覆うように、例えばＣＶＤ法によって、図示しない層間絶縁膜を形成する。次に、上記層間絶縁膜に複数のコンタクトホールを形成する。次に、上記複数のコンタクトホール内に、例えば窒化チタン膜のようなバリアメタル膜と、タングステン膜との積層膜を埋め込むことで、複数の導電性層（プラグ）を形成する。
例えば、上部電極ＴＥ上には、上部電極ＴＥにゲート電圧を印加するための導電性層ＰＧ１が形成される。また、一対の半導体層ＳＩ２上には、それぞれ、一対の半導体層ＳＩ２にソース電圧またはドレイン電圧を印加するための導電性層ＰＧ２が形成される。
（実施の形態２）
以下に図２０および図２１を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
実施の形態１では、下部電極ＢＥは、導電性層ＰＧ１、ＰＧ２などと電気的に接続されておらず、メモリセルＭＣの書込み動作時、消去動作時および読出し動作時においてフローティング状態であった。
図２０に示されるように、実施の形態２では、下部電極ＢＥの一部が、引き出し部ＢＥａとして、一対のサイドウォールスペーサＳＷの各々の側面上にも形成されている。そして、下部電極ＢＥは、引き出し部ＢＥａを介して導電性層（プラグ）ＰＧ３に電気的に接続されている。メモリセルＭＣの書込み動作時および消去動作時において、上部電極ＴＥには、導電性層ＰＧ１からゲート電圧が印加されるが、下部電極ＢＥには、導電性層ＰＧ３からゲート電圧と異なる電圧が印加される。
なお、実施の形態２の書込み動作時、消去動作時および読出し動作時におけるソース電圧およびドレイン電圧の値は、実施の形態１と同様である。
書込み動作では、上部電極ＴＥに負電圧のゲート電圧を印加し、下部電極ＢＥに正電圧を印加する。例えば、上部電極ＴＥに－３Ｖのゲート電圧を印加し、下部電極ＢＥに３Ｖを印加する。消去動作では、上部電極ＴＥに正電圧のゲート電圧を印加し、下部電極ＢＥに負電圧を印加する。例えば、上部電極ＴＥに３Ｖのゲート電圧を印加し、下部電極ＢＥに－３Ｖを印加する。読出し動作では、上部電極ＴＥに所定の値のゲート電圧を印加し、下部電極ＢＥにゲート電圧と同じ電圧を印加する。例えば、上部電極ＴＥに０Ｖのゲート電圧を印加し、下部電極ＢＥに０Ｖを印加する。
このように、実施の形態２においても、メモリセルＭＣの書込み動作、消去動作および読出し動作を行うことができる。実施の形態２では、上部電極ＴＥおよび下部電極ＢＥに印加される電圧を独立して制御できるので、メモリセルＭＣの制御性を向上させることができる。すなわち、ゲート電圧Ｖｇが常誘電体膜ＩＬにおいてゲート電圧Ｖｇ＿ＩＬに分割されることを低減できるので、強誘電体膜ＦＥへ更に高い電圧を印加することができる。
なお、引き出し部ＢＥａは、以下のように形成することができる。図２１に示されるように、図１５で窒化チタン膜のパターニング時に、上記窒化チタン膜を一対のサイドウォールスペーサの各々の側面上に残すようにする。また、図１６で行った下部電極ＢＥを後退させる工程を、実施の形態２では行わない。このようにして、下部電極ＢＥの一部が、引き出し部ＢＥａとして、一対のサイドウォールスペーサＳＷの各々の側面上にも形成される。
その後、強誘電体膜ＦＥおよび上部電極ＴＥを形成する工程を経た後、導電性層ＰＧ１、ＰＧ２を形成する工程と同様の手法で、引き出し部ＢＥａ上に、下部電極ＢＥにゲート電圧と異なる電圧を印加するための導電性層ＰＧ３を形成する。これにより、導電性層ＰＧ３と下部電極ＢＥとが電気的に接続される。
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
ＡＭ アモルファス膜
ＢＥ 下部電極
ＢＥａ 引き出し部
ＤＬ ダミー層（ＳｉＧｅ層）
ＤＰ ダミーパターン
ＤＲ ドレイン領域
ＦＥ 強誘電体膜
ＩＦ１～ＩＦ４ 絶縁膜
ＩＬ 常誘電体膜
ＬＭ 積層体
ＭＣ メモリセル
ＰＧ１～ＰＧ３ 導電性層（プラグ）
ＳＩ１、ＳＩ２ 半導体層（Ｓｉ層）
ＳＲ ソース領域
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＴＥ 上部電極

Claims (19)

  1. 不揮発性メモリセルを有する半導体装置であって、
    それぞれ第１方向に延在し、且つ、それぞれ前記不揮発性メモリセルのチャネル領域を構成する複数の第１半導体層と、
    前記第１方向において前記複数の第１半導体層を挟み込むように設けられ、前記複数の第１半導体層に接続され、且つ、前記不揮発性メモリセルのソース領域およびドレイン領域を構成する一対の第２半導体層と、
    前記一対の第２半導体層の間において、それぞれ前記複数の第１半導体層の外周を覆う複数の常誘電体膜と、
    前記一対の第２半導体層の間において、前記複数の常誘電体膜の外周を覆う下部電極と、
    前記下部電極上に形成された強誘電体膜と、
    前記強誘電体膜上に形成された上部電極と、
    を備えた、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記下部電極と前記強誘電体膜との接触面積は、前記下部電極と前記複数の常誘電体膜との接触面積よりも小さい、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記複数の第１半導体層は、前記第１方向と交差する第２方向において互いに離間するように、隣接して設けられ、
    前記第２方向において、隣接する２つの前記第１半導体層の間には、２つの前記常誘電体膜と前記下部電極とが設けられている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記不揮発性メモリセルの書込み動作時および消去動作時において、前記上部電極には、ゲート電圧が印加され、前記下部電極は、フローティング状態である、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記不揮発性メモリセルの書込み動作時および消去動作時において、前記上部電極には、ゲート電圧が印加され、前記下部電極には、前記ゲート電圧と異なる電圧が印加される、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記常誘電体膜は、酸化シリコン膜、酸窒化シリコン膜または単斜晶のＨｆＯ２膜であり、
    前記強誘電体膜は、直方晶のＨｆＯ２膜であるか、Ｚｒ、Ｓｉ、Ｎ、ＣおよびＡｌのうち、少なくとも１つが添加された直方晶のＨｆＯ２膜である、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記複数の第１半導体層および前記一対の第２半導体層は、それぞれシリコンからなる、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記下部電極および前記上部電極は、それぞれ窒化チタンからなる、半導体装置。
  9. 不揮発性メモリセルを有する半導体装置の製造方法であって、
    （ａ）第１方向に延在するダミー層と、前記第１方向に延在する第１半導体層とを、前記第１方向と交差する第２方向において交互に積層することで、前記複数のダミー層および前記複数の第１半導体層からなる積層体を形成する工程、
    （ｂ）前記（ａ）工程後、前記積層体の一部を覆うダミーパターンを形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１方向において前記ダミーパターンを挟み込むように、前記ダミーパターンから露出している前記積層体の一部を覆う一対のサイドウォールスペーサを形成する工程、
    （ｄ）前記（ｃ）工程後、前記ダミーパターンおよび前記一対のサイドウォールスペーサから露出している前記複数のダミー層および前記複数の第１半導体層を除去する工程、
    （ｅ）前記（ｄ）工程後、前記複数のダミー層を除去する工程、
    （ｆ）前記（ｅ）工程後、前記複数のダミー層が存在していた空間に、複数の第１絶縁膜を埋め込む工程、
    （ｇ）前記（ｆ）工程後、前記第１方向において前記複数の第１半導体層および前記一対のサイドウォールスペーサを挟み込むように、前記複数の第１半導体層に接続する一対の第２半導体層を形成する工程、
    （ｈ）前記（ｇ）工程後、前記一対のサイドウォールスペーサの間において、前記ダミーパターンと、前記ダミーパターンに覆われていた前記複数の第１絶縁膜とを除去することで、前記複数の第１半導体層を露出させる工程、
    （ｉ）前記（ｈ）工程後、前記複数の第１半導体層の外周に、複数の常誘電体膜を形成する工程、
    （ｊ）前記（ｉ）工程後、前記複数の常誘電体膜の外周に、下部電極を形成する工程、
    （ｋ）前記（ｊ）工程後、前記下部電極上に、アモルファス膜を形成する工程、
    （ｌ）前記（ｋ）工程後、前記アモルファス膜上に、上部電極を形成する工程、
    （ｍ）前記（ｋ）工程後、前記アモルファス膜に対して熱処理を施すことで、強誘電体膜を形成する工程、
    を備え、
    前記複数の第１半導体層は、それぞれ前記不揮発性メモリセルのチャネル領域を構成し、
    前記一対の第２半導体層は、前記不揮発性メモリセルのソース領域およびドレイン領域を構成する、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記ダミー層は、前記第１半導体層と異なる半導体材料からなり、
    前記（ａ）工程において、前記ダミー層および前記第１半導体層は、それぞれエピタキシャル成長法によって形成される、半導体装置の製造方法。
  11. 請求項９に記載の半導体装置の製造方法において、
    （ｎ）前記（ｄ）工程と前記（ｅ）工程との間で、前記複数の第１半導体層の各々の端部を後退させる工程、
    を更に備え、
    前記（ｇ）工程において、前記一対の第２半導体層は、エピタキシャル成長法によって、不純物を含有したシリコン層として形成される、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記複数の第１半導体層は、それぞれシリコンからなる、半導体装置の製造方法。
  13. 請求項９に記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記第１絶縁膜は、ＡＬＤ法によって形成される、半導体装置の製造方法。
  14. 請求項９に記載の半導体装置の製造方法において、
    前記（ｍ）工程後、前記下部電極と前記強誘電体膜との接触面積は、前記下部電極と前記複数の常誘電体膜との接触面積よりも小さい、半導体装置の製造方法。
  15. 請求項９に記載の半導体装置の製造方法において、
    前記（ｊ）工程後、前記第２方向において、隣接する２つの前記第１半導体層の間には、２つの前記常誘電体膜と前記下部電極とが設けられている、半導体装置の製造方法。
  16. 請求項９に記載の半導体装置の製造方法において、
    （ｏ）前記（ｍ）工程後、前記上部電極上に、前記上部電極にゲート電圧を印加するための第１導電性層を形成する工程、
    （ｐ）前記（ｍ）工程後、前記一対の第２半導体層上に、それぞれ、前記一対の第２半導体層にソース電圧またはドレイン電圧を印加するための第２導電性層を形成する工程、
    を更に備える、半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法において、
    前記（ｊ）工程では、前記下部電極の一部が、引き出し部として、前記一対のサイドウォールスペーサの各々の側面上にも形成され、
    （ｑ）前記（ｍ）工程後、前記引き出し部上に、前記下部電極に前記ゲート電圧と異なる電圧を印加するための第３導電性層を形成する工程、
    を更に備える、半導体装置の製造方法。
  18. 請求項９に記載の半導体装置の製造方法において、
    前記常誘電体膜は、酸化シリコン膜、酸窒化シリコン膜または単斜晶のＨｆＯ２膜であり、
    前記強誘電体膜は、直方晶のＨｆＯ２膜であるか、Ｚｒ、Ｓｉ、Ｎ、ＣおよびＡｌのうち、少なくとも１つが添加された直方晶のＨｆＯ２膜である、半導体装置の製造方法。
    半導体装置。
  19. 請求項９に記載の半導体装置の製造方法において、
    前記下部電極および前記上部電極は、それぞれ窒化チタンからなる、半導体装置の製造方法。
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