TWI679751B - 半導體存儲設備及其製造方法及包括存儲設備的電子設備 - Google Patents

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Abstract

本發明揭露一種半導體存儲設備及其製造方法及包括該存儲設備的電子設備。根據實施例，半導體存儲設備可以包括：襯底；設置在襯底上的存儲單元陣列，所述存儲單元陣列中的存儲單元按行和列排列，各存儲單元包括豎直延伸的柱狀有源區，柱狀有源區包括分別位於上下兩端的源/汲區以及位於源/汲區之間的溝道區；以及在襯底上形成的多條位線，各條位線分別位於相應存儲單元列的下方，且與相應列中各存儲單元下端的源/汲區電連接，其中，各存儲單元還包括繞溝道區外周形成的閘堆疊，相應存儲單元行中各存儲單元的閘堆疊中的閘導體層沿著行的方向彼此連續地延伸從而構成相應的字線。

Description

半導體存儲設備及其製造方法及包括存儲設備的電子設備
本發明涉及半導體領域，具體地，涉及基於豎直型器件的半導體存儲設備及其製造方法以及包括這種半導體存儲設備的電子設備。
在水平型器件如金屬氧化物半導體場效應電晶體（MOSFET）中，源極、閘極和汲極沿大致平行於襯底表面的方向佈置。由於這種佈置，水平型器件不易進一步縮小。與此不同，在豎直型器件中，源極、閘極和汲極沿大致垂直於襯底表面的方向佈置。因此，相對於水平型器件，豎直型器件更容易縮小。奈米線（nanowire）或奈米板（nano sheet）豎直型環繞閘場效應電晶體（V-GAAFET，Vertical Gate-all-around Field Effect Transistor）是未來高性能和高密度積體器件的候選之一。
但是，對於豎直型器件，難以控制閘長，特別是對於單晶的溝道材料。另外，難以在豎直型電晶體下方建立埋入位線，也難以形成高密度的位線。而且，在存儲器陣列中，字線和位線仍然佔據了很大面積。
有鑑於此，本發明的目的至少部分地在於提供一種具有改進特性的半導體存儲設備及其製造方法以及包括這種半導體存儲設備的電子設備。
根據本發明的一個方面，提供了一種半導體存儲設備，包括：襯底；設置在襯底上的存儲單元陣列，所述存儲單元陣列中的存儲單元按行和列排列，各存儲單元包括豎直延伸的柱狀有源區，柱狀有源區包括分別位於上下兩端的源/汲區以及位於源/汲區之間的溝道區；以及在襯底上形成的多條位線，各條位線分別位於相應存儲單元列的下方，且與相應列中各存儲單元下端的源/汲區電連接，其中，各存儲單元還包括繞溝道區外周形成的閘堆疊，相應存儲單元行中各存儲單元的閘堆疊中的閘導體層沿著行的方向彼此連續地延伸從而構成相應的字線。
根據本發明的另一方面，提供了一種製造半導體存儲設備的方法，包括：在襯底上設置第一源/汲層、溝道層、第二源/汲層和硬掩模層的疊層；將所述疊層構圖為按行和列排列的子疊層的陣列，且在每一行中，相鄰子疊層之間存在橋接部分；在各子疊層列中的第一源/汲層的下部處形成沿列的方向延伸的多條位線；以及在硬掩模層下方，繞溝道層的外周形成閘堆疊，其中，在每一行中，閘堆疊具有與硬掩模層的橋接部分相對應的橋接部分，所述橋接部分構成相應的字線。
根據本發明的另一方面，提供了一種電子設備，包括上述半導體存儲設備。
根據本發明實施例的半導體存儲設備基於豎直型器件如V-GAAFET。有源區特別是其中的溝道區可以包括單晶半導體材料，可以具有高載流子遷移率和低洩漏電流，從而改善了器件性能。字線可以由連續延伸的閘堆疊本身構成，這可以節省面積。另外，可以在有源區下方形成埋入位線。這種埋入位線構造有利於豎直型器件的積集，並可以節省面積。
根據本發明的實施例，埋入位線以及字線中至少之一可以按自對準的方式形成。這可以利於製造，並有助於節省面積。
以下，將參照附圖來描述本發明的實施例。但是應該理解，這些描述只是示例性的，而並非要限制本發明的範圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發明的概念。
在附圖中示出了根據本發明實施例的各種結構示意圖。這些圖並非是按比例繪製的，其中為了清楚表達的目的，放大了某些細節，並且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及他們之間的相對大小、位置關係僅是示例性的，實際中可能由於製造公差或技術限制而有所偏差，並且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。
在本發明的上下文中，當將一層/元件稱作位於另一層/元件“上”時，該層/元件可以直接位於該另一層/元件上，或者他們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位於另一層/元件“上”，那麼當調轉朝向時，該層/元件可以位於該另一層/元件“下”。
根據本發明實施例的半導體存儲設備基於豎直型器件。豎直型器件可以包括豎直延伸的柱狀（例如，圓柱狀或六面體狀，即截面呈圓形或四邊形如方形或矩形）有源區。在有源區的直徑或邊長較小時，這種豎直型器件可以構成奈米V-GAAFET。有源區可以包括分別位於上下兩端的源/汲區以及位於源/汲區之間的溝道區。
根據本發明的實施例，可以通過外延生長來設置有源區。有利地，可以通過不同的半導體層來分別設置源/汲區和溝道區。例如，可以分別生長第一源/汲層、溝道層和第二源/汲層，以在其中分別形成下端源/汲區、溝道區和上端源/汲區。各層之間可以彼此鄰接，當然中間也可能存在其他半導體層，例如洩漏抑制層或開態電流增強層（帶隙比相鄰層大或小的半導體層）。由於分別外延生長，至少一對相鄰層之間可以具有清晰的晶體介面。另外，可以對各層進行分別摻雜，從而至少一對相鄰層之間可以具有摻雜濃度介面。
根據本發明的實施例，溝道層或溝道區可以包括單晶半導體材料，以改善器件性能。當然，源/汲層或源/汲區也可以包括單晶半導體材料。於是，整個有源區都可以由單晶半導體材料構成。溝道層或溝道區的單晶半導體材料與源/汲層或源/汲區的單晶半導體材料可以是共晶體。溝道層或溝道區單晶半導體材料的電子或空穴遷移率可以大於第一、第二源/汲層或源/汲區的電子或空穴遷移率。另外，第一、第二源/汲層或源/汲區的禁帶寬度可以大於溝道層或溝道區單晶半導體材料的禁帶寬度。
根據本發明的實施例，溝道層或溝道區單晶半導體材料與第一、第二源/汲層或源/汲區可以具有相同的晶體結構。在這種情況下，第一、第二源/汲層或源/汲區在沒有應變的情況下的晶格常數可以大於溝道層或溝道區單晶半導體材料在沒有應變的情況下的晶格常數。於是，溝道層或溝道區單晶半導體材料的載流子遷移率可以大於其在沒有應變的情況下的載流子遷移率，或溝道層或溝道區單晶半導體材料的較輕載流子的有效質量可以小於其在沒有應變的情況下的較輕載流子的有效質量，或溝道層或溝道區單晶半導體材料的較輕載流子的濃度可以大於其在沒有應變的情況下的較輕載流子的濃度。備選地，第一、第二源/汲層或源/汲區在沒有應變的情況下的晶格常數可以小於溝道層或溝道區單晶半導體材料在沒有應變的情況下的晶格常數。於是，溝道層或溝道區單晶半導體材料的電子遷移率大於其在沒有應變的情況下的電子遷移率，或溝道層或溝道區單晶半導體材料的電子的有效質量小於其在沒有應變的情況下的電子的有效質量，例如當溝道層單晶半導體材料的＜110＞方向與源汲之間的電流密度向量平行時。
豎直型器件還可以包括繞有源區特別是溝道區外周形成的閘堆疊。通過以自對準的方式來形成閘堆疊，閘長可以由溝道區自身的厚度來確定，而不是如常規技術中那樣依賴於耗時的刻蝕來確定。如上所述，形成有溝道區的溝道層可以通過外延生長來形成，從而其厚度可以很好地控制。因此，可以很好地控制閘長。閘堆疊可以與溝道層（溝道區）實質上共面。這樣，可以減少或甚至避免閘堆疊與源/汲區的交疊，有助於降低閘與源/汲之間的寄生電容。根據本發明的實施例，溝道層可以包括與第一、第二源/汲層不同的半導體材料，而第一源/汲層和第二源/汲層可以包括相同的半導體材料。
根據本發明的實施例，豎直型器件可以是常規場效應電晶體（FET）。在常規FET的情況下，源/汲區可以具有相同導電類型（例如，n型或p型）的摻雜。分處於溝道區兩端的源/汲區之間可以通過溝道區形成導電通道。或者，這種半導體器件可以是穿隧式FET。在穿隧式FET的情況下，溝道區兩側的源/汲區可以具有不同導電類型（例如，分別為n型和p型）的摻雜。這種情況下，帶電粒子如電子可以從源區穿隧通過溝道區而進入汲區，從而使源區和汲區之間形成導通路徑。儘管常規FET和穿隧式FET中的導通機制並不相同，但是他們均表現出可通過閘來控制源/汲區之間導通與否的電學性能。因此，對於常規FET和穿隧式FET，統一以術語“源/汲層（源/汲區）”和“溝道層（溝道區）”來描述，儘管在穿隧式FET中並不存在通常意義上的“溝道”。
這種豎直型器件可以充當儲存單元中的開關器件，且存儲單元還可以包括與之相連的存儲元件（例如，電容器）（例如，可以構成1T1C配置）。備選地，存儲單元可以完全基於豎直型器件，例如，閘堆疊可以包括存儲配置，如浮閘構造或電荷俘獲層（Charge Trapping Layer）或鐵電材料（Ferro-electric material）等。本領域技術人員可以設想其他配置的存儲單元。存儲單元可以按行和列排列成陣列。對於基於豎直型器件的存儲單元，非常易於三維（3D）積集。具體地，可以疊置多層存儲單元的平面陣列，從而形成存儲單元的3D陣列。這種存儲單元可以構成動態隨機存取記憶體（DRAM）。
根據本發明的實施例，字線可以通過每一存儲單元行中各存儲單元的閘堆疊之間的橋接部分（將同一行存儲單元的閘堆疊彼此電連接在一起）來形成。這種橋接部分可以通過閘堆疊（特別是其中的閘導體層）延伸而形成的。例如，每一存儲單元行中的各存儲單元的閘堆疊（特別是其中的閘導體層）可以沿著行的方向連續延伸，從而構成相應的字線。因此，字線可以與閘堆疊（特別是其中的閘導體層）實質上共面。
根據本發明的實施例，位線可以埋入在有源區下方，更具體地，在下端源/汲區下方。例如，各條位線可以分別沿著相應存儲單元列的方向延伸，對準相應存儲單元列中各存儲單元的下端源/汲區。這種配置有利於位線與存儲單元下端源/汲區的電連接。例如，存儲單元的有源區可以直接疊置於相應的位線上，從而下端源/汲區與位線直接接觸並因此電連接。這種埋入位線的配置有利於存儲單元的積集。
根據本發明的實施例，位線可以至少部分地基於自對準技術來形成。例如，位線與存儲單元相交疊的部分（在此，稱作“第一部分”）的至少部分外周的形狀可以與相應存儲單元特別是其有源區的部分外周的形狀基本相同。這部分外周在形成時是以相應存儲單元的外周的形狀為掩模的，故而是“自對準”的（如下所述，可能有進一步刻蝕，從而稍有縮進）。也即，第一部分位於相應存儲單元的正下方，大致中心對準。自對準的位線有助於位線與下端源/汲區之間的電接觸，且由於位線對準於存儲單元的下方，不會佔用額外面積。
位線還可以包括在各第一部分之間延伸的第二部分。為了構圖的方便，第二部分可以呈（直線）條狀。而第一部分的部分外周如上所述呈現與相應存儲單元的部分外周基本相同的形狀。因此，與常規技術中大致均勻粗細的位線不同，根據本發明實施例的位線可以具有變化的粗細，例如，位線的第一部分可以粗於位線的第二部分（在此，所謂“粗細”，可以是指垂直於其縱向延伸方向上的維度，通常也可以稱作線寬）。
更具體地，位線的第二部分可以包括實質上沿著存儲單元列的方向延伸且彼此相對的第一側壁和第二側壁，而位線的第一部分可以包括將與之鄰接的第二部分各自的第一側壁連接在一起的第三側壁以及將與之鄰接的第二部分各自的第二側壁連接在一起的第四側壁。位線的第一部分的第三側壁和第四側壁中至少之一可以是通過自對準技術形成的，從而相對於相應的第一或第二側壁在垂直於存儲單元列的方向上突出。由於自對準，所述第三側壁和第四側壁中至少之一相對於相應存儲單元的有源區的部分外周實質上共形地形成，從而所述第三側壁和第四側壁中至少之一與相應存儲單元的有源區的部分外周在俯視圖中限定了實質上均勻粗細的圖形。
根據本發明的實施例，同一存儲單元列中的各存儲單元的下端源/汲區的下部可以一體延伸，通過其表面部分與金屬元素發生反應生成的金屬半導體化合物來形成位線。由於這種反應發生在下端源/汲區的表面上，因而位線自對準於存儲單元的下方。
這種半導體存儲設備例如可以如下製造。根據本發明的實施例，可以在襯底上設置第一源/汲層、溝道層、第二源/汲層和硬掩模層的疊層。在此，設置硬掩模層主要是為了構圖的方便。例如，可以通過外延生長來設置該疊層。於是，可以形成單晶的溝道層（當然也可以形成單晶的源/汲層）。
可以在該疊層中特別是第一源/汲層、溝道層和第二源/汲層中限定有源區。例如，可以將硬掩模層、第二源汲層、溝道層和第一源/汲層依次選擇性刻蝕為所需的形狀。通常，有源區可以呈柱狀（例如，圓柱狀或六面體狀）。為形成存儲單元陣列，可以限定按行和列排列的柱狀有源區的陣列。為此，可以將疊層構圖為按行和列排列的子疊層的陣列。另外，為了形成上述閘堆疊之間的橋接部分從而構成位線，在每一行中，相鄰子疊層之間可以存在橋接部分。
根據本發明的實施例，可以通過有源區，特別是處於下方的第一源/汲層中的半導體元素與金屬元素發生反應來生成導電的金屬半導體化合物，由此形成位線。為確保位線在各有源區列下方連續延伸，在對第一源/汲層進行構圖時，可以將其構圖為分別與各有源區列相對應的連續延伸的多個條形。
在這種情況下，對於第一源/汲層而言，一方面，其需要形成各存儲單元的下端源/汲區，另一方面，其需要形成與各列相對應的連續條形。因此，對於第一源/汲層的構圖可以在不同步驟中進行。例如，可以利用限定陣列的掩模來對第一源/汲層的上部進行構圖，另外可以利用限定位線的掩模來對第一源/汲層的下部進行構圖。
對第一源/汲層的下部進行的構圖可以按自對準的方式進行。這種情況下，可以在疊層上形成掩模層，掩模層遮蔽各子疊層列中沿列的方向相鄰的子疊層之間的位置，並露出各子疊層列之間的位置，且露出相鄰子疊層列中的硬掩模層彼此相對的部分側壁。由於硬掩模層部分側壁的露出，在對第一源/汲層進行選擇性刻蝕時，硬掩模層的這部分露出側壁可以與掩模層一起，限定第一源/汲層中切口的形狀。相應地，由切口限定的位線邊界可以由硬掩模層的側壁來限定（可能由於進一步刻蝕而稍有縮進）。而硬掩模層與之下的有源區是自對準的，因此位線也可以自對準於子疊層列下方。例如，掩模層可以包括分別在各子疊層列中沿列的方向相鄰的子疊層之間延伸的條狀圖案。
根據本發明的實施例，這種掩模層可以通過無掩模的方式來形成。例如，可以將相鄰子疊層沿列方向的間隔設置為小於相鄰子疊層沿行方向的間隔。這種情況下，可以沉積膜厚大於相鄰子疊層沿列方向的間隔一半但小於相鄰子疊層沿行方向的間隔的一半的掩模材料層（將填滿沿列方向相鄰的子疊層之間的間隔，而不會填滿沿行方向相鄰的子疊層之間的間隔），然後對沉積的掩模材料層回蝕不少於沉積厚度的厚度。於是，可以去除沿行方向相鄰的子疊層之間的掩模材料層，而留下沿列方向相鄰的子疊層之間的掩模材料層，得到上述掩模層。
根據本發明的實施例，特別是在利用體襯底的情況下，所述疊層還可以包括犧牲層。在對第一源/汲層進行構圖時，可以利用相同的掩模層來切斷犧牲層，以在犧牲層中形成切口。隨後可以通過這些切口來對犧牲層進行處理以便去除犧牲層。
由於去除犧牲層會導致第一源/汲層的底部懸空，可以設置保持層來保持子疊層，以防止他們在製造過程中坍塌。為此，可以以每兩列相鄰的子疊層列為一個組，在各組中兩子疊層列之間的位置處形成第一保持層（可以是電介質材料）。另外，在各組之間，可以不形成保持層，以露出犧牲層，以便對犧牲層進行處理。於是，可以經由犧牲層的露出部分，對犧牲層進行選擇性刻蝕，以去除犧牲層。在由於犧牲層的去除而留下的空間，可以形成第二保持層（可以是電介質材料，例如與第一保持層的材料相同）。
第一保持層也可以通過無掩模的方式來形成。例如，可以將各組中的相鄰子疊層列之間的間隔設置為小於相鄰兩組中的彼此相對的子疊層列之間的間隔。這種情況下，沉積膜厚大於各組中的相鄰子疊層列之間的間隔一半但小於相鄰兩組中的彼此相對的子疊層列之間的間隔一半的保持材料層（將填滿各組中的相鄰子疊層列之間的間隔，而不會填滿相鄰兩組中的彼此相對的子疊層列之間的間隔），然後對沉積的保持材料層回蝕不少於沉積厚度的厚度。於是，可以去除相鄰兩組中的彼此相對的子疊層列之間的保持材料層，而留下各組中的相鄰子疊層列之間的保持材料層，得到第一保持層。
另外，由於橋接部分的存在，在利用上述掩模層以及硬掩模層對第一源/汲層的下部進行構圖之後，第一源/汲層的下部可以在各列之間通過橋接部分而連接在一起。為了使第一源/汲層的下部在各列之間分離，可以對第一源/汲層的下部進行進一步選擇性刻蝕，以去除各列之間的橋接部分。另外，控制刻蝕的量，使得第一源/汲層的下部在列的方向上仍然保持連續延伸。為此，掩模層的條狀圖案沿行方向的尺寸可以大於橋接部分沿列方向的尺寸。
在形成位線之後，可以繞溝道層的外周形成閘堆疊。例如，可以使溝道層的外周相對於硬掩模層的外周向內凹入，以便限定容納閘堆疊的空間。例如，這可以通過選擇性刻蝕來實現。另外，溝道層的橋接部分可以被去除，從而在硬掩模層下方留下空間。於是，可以在上述凹入和空間中形成閘堆疊。於是，閘堆疊可以嵌入該凹入中，且同一行中各存儲單元的閘堆疊可以連續延伸。
在通過第一源/汲層與金屬元素發生來形成位線的情況下，為避免溝道層中的半導體元素也與金屬元素發生反應，可以先繞溝道層形成犧牲閘。同樣地，可以通過選擇性刻蝕溝道層，使溝道層的側壁相對於硬掩模層的側壁向內凹入，以便限定容納犧牲閘的空間。在該空間中可以形成犧牲閘。犧牲閘可以避免溝道層與金屬元素相接觸而發生反應。隨後通過替代閘技術，將犧牲閘替換為閘堆疊。
類似地，也可以繞第一源/汲層的上部（被構圖為與各存儲單元相對應）和第二源/汲層的側壁形成保護層。例如，可以通過選擇性刻蝕，使他們的側壁相對於硬掩模層的側壁向內凹入，以便限定容納保護層的空間。在該空間中可以形成保護層。保護層可以避免第一源/汲層的上部、第二源/汲層與金屬元素相接觸而發生反應。
根據本發明的實施例，在如上所述使溝道層相對凹入時，選擇性刻蝕的量可以使得溝道層的橋接部分被去除，於是各存儲單元的溝道層被分離。另外，在形成犧牲閘時，由於上下兩側源/汲層的存在，犧牲閘仍然可以存在橋接部分，這限定了閘堆疊的橋接部分（使得同一行的閘堆疊能夠連續延伸）。
類似地，在如上所述使第一源/汲層的上部和第二源/汲層相對凹入時，選擇性刻蝕的量可以使得他們各自的橋接部分被去除，於是各存儲單元的源/汲層被分離（尤其是第二源/汲層，而第一源/汲層的下部可以沿列的方向連續延伸）。
如上所述，由於位線自對準於子疊層下方，因此可以利用子疊層來形成到位線的位線接觸部。例如，這可以通過在上述反應時使子疊層中的有源區同樣發生反應來進行。於是，位線接觸部可以在底部包括金屬半導體化合物（之上還可以形成接觸插塞等以便將進一步引出到互連層）。由於通過相同的子疊層來形成，因此位線接觸部中的這種金屬半導體化合物可以與有源區具有基本相同的外形，且其頂面可以與存儲單元上端的源/汲區的頂面實質上共面。
在另外形成存儲元件如電容器的情況下，可以形成電介質層以覆蓋所述疊層和字線，並在電介質層中形成分別與各有源區中的第二源/汲層電連接的存儲元件。存儲元件與第二源/汲層之間的電連接可以通過將硬掩模層替換為導電插塞來形成。
本發明可以各種形式呈現，以下將描述其中一些示例。
在以下的描述中，對各層的材料進行了例示。選擇不同材料的主要目的在於提供所需的刻蝕選擇性。以下的描述“（相對於A）選擇性刻蝕B”表示所使用的刻蝕配方可以主要對B起作用，而基本不影響或者較少影響A或者在刻蝕B時暴露於刻蝕配方的其他材料層（在沒有明確提及A或者只提及部分這種材料層的情況下）。本領域技術人員根據這些描述，將明瞭如何選擇各層的材料，而不是侷限於在此所例示的材料。
圖1至26(c)示出了根據本發明實施例的製造半導體存儲設備的流程的示意圖。
如圖1所示，提供襯底1001。該襯底1001可以是各種形式的襯底，包括但不限於體半導體材料襯底如體Si襯底、絕緣體上半導體（SOI）襯底、化合物半導體襯底如SiGe襯底等。在以下的描述中，為方便說明，以體Si襯底為例進行描述。
在襯底1001上，可以通過例如外延生長，依次形成犧牲層1003、第一源/汲層1005、溝道層1007和第二源/汲層1009。為了以下刻蝕的方便，相鄰層之間可以具有刻蝕選擇性，例如相鄰層可以具有不同的半導體材料。例如，犧牲層1003可以包括SiGe（Ge的原子百分比為約10-35%），厚度為約10-40nm；第一源/汲層1005可以包括Si，厚度為約50-200nm；溝道層1007可以包括SiGe（Ge的原子百分比為約10-35%），厚度為約10-50nm；第二源/汲層1009可以包括Si，厚度為約20-100nm。溝道層1007的厚度隨後將限定閘長。在此，第一源/汲層1005的厚度相對較厚，這是因為如下所述在本實施例中將通過矽化反應來形成位線。
在外延生長第一源/汲層1005和第二源/汲層1009時，可以對他們進行原位摻雜。例如，對於n型器件，可以對第一源/汲層1005和第二源/汲層1009進行n型摻雜，摻雜濃度可以為約1E17-1E20 cm-3 ；對於p型器件，可以對第一源/汲層1005和第二源/汲層1009進行p型摻雜，摻雜濃度可以為約1E17-1E20 cm-3 。另外，還可以對溝道層1007進行原位摻雜，以調節器件的閾值電壓（Vt ）。例如，對於n型器件，可以對溝道層1007進行p型摻雜，摻雜濃度可以為約1E15-1E19 cm-3 ；對於p型器件，可以對溝道層1007進行n型摻雜，摻雜濃度可以為約1E15-1E19 cm-3 。
另外，對於無結器件，可以對第一源/汲層1005、溝道層1007和第二源/汲層1009進行相同類型的摻雜。對於穿隧式器件，可以對第一源/汲層1005和第二源/汲層1009進行不同類型的摻雜。例如，可以對第一源/汲層1005進行p型摻雜，並對第二源/汲層1009進行n型摻雜；反之亦然。
在上述半導體層的疊層上方，可以設置硬掩模層1011。該硬掩模層1011可以在隨後起到限定有源區形狀、（刻蝕或平坦化處理）停止層、保護下方半導體層等作用。例如，硬掩模層1011可以包括氮化物（例如，氮化矽），厚度為約20-150nm。
接下來，可以限定有源區。在此，為了形成存儲單元陣列，可以形成有源區陣列。根據本發明的實施例，可以採用圖形轉移技術。在此，利用側牆（spacer）圖案，來進行轉移。通過這種側牆圖形轉移（Spacer Image Transfer，SIT）技術，可以減輕光刻的限制，加強圖案的尺寸控制。例如，這可以如下進行。
如圖2(a)和2(b)（其中，圖2(a)是截面圖，圖2(b)是俯視圖，且其中AA'線示出了圖2(a)的截面圖所截取的位置）所示，為形成側牆圖案，可以在圖1所示的疊層上形成（例如，沉積）一犧牲層1015，並將其構圖（例如，反應離子刻蝕（RIE））為具有沿第一方向（例如，存儲單元陣列中行的方向，例如圖2(a)中垂直於紙面的方向，或者圖2(b)中的豎直方向）延伸的豎直側壁，以提供形成側牆所需的豎直表面。為提供合適的刻蝕選擇性，犧牲層1015可以包括非晶矽。另外，為了刻蝕停止等目的，在形成犧牲層1015之前，可以形成（例如，沉積）一刻蝕停止層1013，例如厚度為約1-10nm的氧化物（例如，氧化矽）。
在犧牲層1015的豎直側壁上，可以通過側牆形成技術，來形成第一側牆1017。例如，第一側牆1017可以包括SiC，厚度為約3-20nm。這可以通過以大致共形的方式在形成有犧牲層1015的疊層上沉積厚度為約3-20nm的SiC層，隨後可以沿大致垂直於襯底表面的方向對SiC層進行選擇性刻蝕如RIE，以去除其橫向延伸部分而留下其豎直延伸部分來形成。對SiC層的RIE可以停止於刻蝕停止層1013。
如圖2(b)的俯視圖所示，如此形成的第一側牆1017沿著第一方向延伸。
之後，如圖3(a)和3(b)（其中，圖3(a)是截面圖，圖3(b)是俯視圖，且其中AA'線示出了圖3(a)的截面圖所截取的位置）所示，可以相對於刻蝕停止層1013（在此，氧化物）、第一側牆1017（在此，SiC），通過選擇性刻蝕（例如，利用TMAH溶液的溼式腐蝕），去除犧牲層1015（在此，非晶矽）。這樣，在疊層結構上留下了沿第一方向延伸的第一側牆1017。然後，同樣地利用側牆形成技術，在第一側牆1017的相對豎直側壁上形成第二側牆1019。例如，第二側牆1019可以包括氧化物，厚度為約3-30nm。在形成側牆時，對氧化物的刻蝕可以停止於硬掩模層1011。
如圖3(b)的俯視圖所示，如此形成的第二側牆1019貼在第一側牆1017兩側沿著第一方向延伸。第一側牆1017和第二側牆1019一起限定了存儲單元行的位置。
接下來，可以類似地通過側牆來限定存儲單元列的位置。
如圖4(a)和4(b)（其中，圖4(a)是截面圖，圖4(b)是俯視圖，且其中AA'線示出了圖4(a)的截面圖所截取的位置）所示，可以在圖3(a)和3(b)所示的結構上形成一填充層1020，以填充第一側牆1017和第二側牆1019之間的空隙。例如，可以沉積多晶矽，並進行平坦化處理如化學機械拋光（CMP），來形成填充層1020。
然後，如圖5(a)、5(b)、5(c)和5(d)（其中，圖5(a)、5(b)、5(c)是截面圖，圖5(d)是俯視圖，且其中AA'線示出了圖5(a)的截面圖所截取的位置，BB'線示出了圖5(b)的截面圖所截取的位置，CC'線示出了圖5(c)的截面圖所截取的位置）所示，可以在圖4(a)和4(b)所示的結構上形成（例如，沉積）另一犧牲層1021，並將其構圖（例如，RIE）為具有沿與第一方向交叉（例如，垂直）的第二方向（例如，存儲單元陣列中列的方向，例如，圖5(a)、5(b)、5(d)中的水平方向，或者圖5(c)中垂直於紙面的方向）延伸的豎直側壁。犧牲層1021的寬度可為約15-100nm。為提供合適的刻蝕選擇性，犧牲層1021可以包括多晶SiGe。類似地，為了刻蝕停止等目的，在形成犧牲層1021之前，可以形成一刻蝕停止層（例如，氧化物，在此未示出）。
在此，將俯視圖中的水平方向稱為“列”，將俯視圖中的豎直方向稱為“行”，是為了與通常存儲單元陣列中的行、列定義保持一致，而並沒有任何特別的限制。
在犧牲層1021的側壁上，可以通過側牆形成技術，來形成第三側牆1023。例如，第三側牆 1023可以包括多晶矽，厚度為約5-30nm。
在該示例中，由於第三側牆1023和填充層1020均為多晶矽，因此在圖5(a)中將他們示出為一體，並標註為“1023”。
如圖5(d)的俯視圖所示，如此形成的第三側牆1023沿著第二方向延伸。
之後，如圖6(a)、6(b)、6(c)、6(d)和6(e)（其中，圖6(a)、6(b)、6(c)、6(d)是截面圖，圖6(e)是俯視圖，且其中AA'線示出了圖6(a)的截面圖所截取的位置，BB'線示出了圖6(b)的截面圖所截取的位置，CC'線示出了圖6(c)的截面圖所截取的位置，DD'線示出了圖6(d)的截面圖所截取的位置）所示，可以通過選擇性刻蝕，去除犧牲層1021。這樣，在疊層結構上留下了沿第二方向延伸的第三側牆1023。然後，同樣地利用側牆形成技術，在第三側牆1023的相對豎直側壁上形成第四側牆1023'。例如，第四側牆1023'可以包括多晶矽或非晶矽。
如圖6(e)的俯視圖所示，如此形成的第四側牆1023'貼在第三側牆1023兩側沿著第二方向延伸。第三側牆1023和第四側牆1023'一起限定了存儲單元列的位置。在行（由第一側牆1017、第二側牆1019限定）與列（由第三側牆1023、第四側牆1023'）相交之處，限定了存儲單元（或其有源區）。
另外，第一側牆1017在列之間沿行方向延伸的部分可以限定橋接部分。為此，可以通過選擇性刻蝕，去除第二側牆1019（在此，氧化物）在各列之間的部分（從而露出了下方的硬掩模層1011）。
在此，可以控制各側牆的尺寸，使得各行之間的間距（彼此相向的第二側牆1019之間的間隔）D3（參見圖3(a)）小於各列之間的間距（彼此相向的第四側牆1023'之間的間隔）D1、D2。另外，以每兩列為一組，同組中兩列之間的間距D2可以小於組之間的間距D1。這主要是為了在後繼工藝中減少所使用的掩模數量。根據本發明的其他實施例，對於D1、D2和D3並無上述要求，而是可以在後續的步驟中利用圖案化的方法（例如，光刻等）來定義位線或字線。
在此，通過兩步（分別形成第三側牆1023和第四側牆1023'）來限定列，這主要是為了降低對犧牲層1021線寬或線間隔的光刻要求或限制。於是，可以使用相對較粗線寬或較大間隔的犧牲層1021（使得第三側牆1023之間的間隔增大，通過第四側牆1023'來減小以實現所需間隔）。
如圖7(a)、7(b)、7(c)、7(d)和7(e)（其中，圖7(a)、7(b)、7(c)、7(d)是截面圖，圖7(e)是俯視圖，且其中AA'線示出了圖7(a)的截面圖所截取的位置，BB'線示出了圖7(b)的截面圖所截取的位置，CC'線示出了圖7(c)的截面圖所截取的位置，DD'線示出了圖7(d)的截面圖所截取的位置）所示，可以通過選擇性刻蝕（例如，利用TMAH溶液的溼式腐蝕），去除第三側牆1023和第四側牆1023'以及填充層1020（均為多晶矽）。通過以上處理，第二側牆1019僅留在行與列交叉之處。另外，第一側牆1017沿列的方向連續延伸，這將在隨後限定橋接部分。如圖7(e)中的虛線圈所示，在行與列交叉之處，第一側牆1017和第二側牆1019一起限定了存儲單元（或其有源區）的位置。另外，在相鄰兩列之間，第一側牆1017限定了沿第一方向（例如，存儲單元陣列中行的方向）延伸的橋接部分。
在圖7(e)的示例中，所限定的存儲單元大致呈方形，這種情況下隨後可以形成奈米線器件。根據另一示例，所限定的存儲單元大致呈矩形，這種情況下隨後可以形成奈米板器件。可以通過調節第一至第四側牆中至少一個的尺寸來調節所限定的形狀。
在以上示例中，圖示了六行、四列的情況，但是本發明不限於此。根據本發明的實施例，可以包括更多的行或者更多的列。這可以通過增加側牆的數量來實現。
儘管在此使用了圖形轉移技術來限定存儲單元或其有源區，但是本發明不限於此。例如，可以利用掩模如光刻膠來限定圖案。當然，這種情況下，圖案不限於由側牆所限定的方形或矩形，而可以是其他形狀，例如圓形或多邊形等。
隨後，可以將如上所述形成的圖案轉移到下方的層中。
如圖8(a)、8(b)、8(c)、8(d)和8(e)（其中，圖8(a)、8(b)、8(c)、8(d)是截面圖，圖8(e)是俯視圖，且其中AA'線示出了圖8(a)的截面圖所截取的位置，BB'線示出了圖8(b)的截面圖所截取的位置，CC'線示出了圖8(c)的截面圖所截取的位置，DD'線示出了圖8(d)的截面圖所截取的位置）所示，可以利用第一側牆1017（在此，SiC）和第二側牆1019（在此，氧化物）為掩模，依次對硬掩模層1011（在此，氮化物）、第二源/汲層1009（在此，Si）、溝道層1007（在此，SiGe）和第一源/汲層1005（在此，Si）進行選擇性刻蝕如RIE。在此，對第一源/汲層1005的RIE並沒有進行到第一源/汲層1005的底面處，而是停止於其中。於是，第一源/汲層1005的下部仍然在襯底1001上保持一體延伸。
於是，疊層被分為子疊層的陣列，且子疊層之間存在橋接部分。刻蝕後的第二源/汲層1009、溝道層1007和第一源/汲層1005（其上部）形成柱狀（在本示例中，方柱狀）有源區。RIE例如可以按大致垂直於襯底表面的方向進行，從而這些子疊層或者其中的柱狀有源區也大致垂直於襯底表面。
根據本發明的實施例，為了分離各有源區，如圖9(a)、9(b)、9(c)和9(d)（分別是沿AA'線、BB'線、CC'和DD'線的截面圖）所示，可以相對於第一源/汲層1005和第二源/汲層1009（在此，均為Si），選擇性刻蝕特別是等向性刻蝕溝道層1007（在此，SiGe）。可以控制刻蝕的量，使得在橋接部分處，溝道層1007可以被去除。於是，溝道層1007被分離為各個存儲單元處的部分，這些部分可以形成奈米線。為了便於控制刻蝕的量，可以使用原子層刻蝕（ALE）或數位化刻蝕。
另外，對溝道層1007的選擇性刻蝕使溝道層1007的側壁相對於第一源/汲層1005（其上部）和第二源/汲層109的側壁，或者說相對於硬掩模層1011的側壁凹入（在該示例中，沿大致平行於襯底表面的橫向方向凹入）。由於溝道層1007的相對凹入，留下了自對準於溝道層1007的空間，隨後可以在該空間中形成閘堆疊，且由此形成的閘堆疊可以自對準於溝道層1007。可以利用犧牲閘1025來佔據該空間，以防止隨後的處理對溝道層1007以及該空間造成影響。為了提供所需的刻蝕選擇性，犧牲閘1025可以包括例如氮氧化物（例如，氮氧化矽）。例如，可以通過沉積氮氧化物，並進行回蝕來在該空間中填充犧牲閘1025。可選地，在沉積氮氧化物之前，還可以形成氧化物的薄刻蝕停止層（未示出）。
如圖9(a)、9(b)、9(c)和9(d)所示，犧牲閘1025不僅包括環繞溝道層1007的部分，還包括沿第一方向延伸的橋接部分。
同樣地，可以分離第一源/汲層1005和第二源/汲層1009。如圖10(a)、10(b)、10(c)和10(d)（分別是沿AA'線、BB'線、CC'和DD'線的截面圖）所示，可以選擇性刻蝕特別是等向性第一源/汲層1005和第二源/汲層1009（在此，均為Si）。可以控制刻蝕的量，使得在橋接部分處，第一源/汲層1005的上部和第二源/汲層1009可以被去除。於是，第一源/汲層1005的上部和第二源/汲層1009被分離為各個存儲單元處的部分，這些部分可以形成奈米線。為了便於控制刻蝕的量，可以使用原子層刻蝕（ALE）或數位化刻蝕。
在此，示出了刻蝕後第一源/汲層1005的上部和第二源/汲層1009仍然粗於溝道層1007的示例，但是本發明不限於此。例如，刻蝕後第一源/汲層1005的上部和第二源/汲層1009可以與溝道層1007的尺寸大致相同，或者細於溝道層1007。
為了保持閘堆疊的空間以及保護源/汲層等目的，在第一源/汲層1005的上部和第二源/汲層1009由於選擇性刻蝕而相對於硬掩模層1011凹入的空間中，可以填充保護層1027。這種填充可以通過沉積然後回蝕來進行。為提供所需的刻蝕選擇性，保護層1027例如可以包括低k碳化矽。在這種情況下，SiC的第一側牆1017可以在回蝕過程中被去除。
同樣地，如圖10(a)、10(b)、10(c)和10(d)所示，保護層1027不僅包括環繞源/汲層的部分，還包括沿第一方向延伸的橋接部分。
通過上述處理，作為有源區的溝道層和源/汲層基本上已經被分離為與各個存儲單元相對應的分離柱狀部，但第一源/汲層1005的下部仍然保持一體延伸。如上所述，在本實施例中，利用第一源/汲層1005進行矽化處理，來形成位線。為此，可以將第一源/汲層1005（特別是其下部）構圖為在各存儲單元列下方延伸的條狀。
如圖11(a)、11(b)、11(c)、11(d)和11(e)（其中，圖11(a)、11(b)、11(c)、11(d)是截面圖，圖11(e)是俯視圖，且其中AA'線示出了圖11(a)的截面圖所截取的位置，BB'線示出了圖11(b)的截面圖所截取的位置，CC'線示出了圖11(c)的截面圖所截取的位置，DD'線示出了圖11(d)的截面圖所截取的位置）所示，可以在圖10(a)、10(b)、10(c)和10(d)所示的結構上形成（例如，沉積）一層大致均勻厚度的掩模材料層1029。例如，掩模材料層1029可以包括氧化物。在該示例中，由於第二側牆1019同樣為氧化物，因此將其與掩模材料層一起標示為1029。
選擇該掩模材料層1029的厚度，使其大於D3的一半但小於D2的一半。於是，如圖11(a)所示，沿列方向相鄰的子疊層各自側壁上形成的掩模材料層1029可以彼此會聚在一起，從而完全填滿沿列方向相鄰的子疊層之間的間隔（=D3）。另一方面，如圖11(d)所示，沿行方向相鄰的子疊層各自側壁上形成的掩模材料層1029並未會聚在一起，從而在沿行方向相鄰的子疊層之間的間隔（=D1或D2）中仍然留有空隙。
另外，如圖10(a)和11(a)所示，由於第二側牆1019的存在且他們之間的間隔相對較小，掩模材料層1029也可以填滿第二側牆1019內側的空隙。於是，掩模材料層1029可以呈現在各子疊層列上方延伸的大致條狀圖案。
這裡需要指出的是，掩模材料層1029填滿第二側牆1019內側的空隙並不是必要的。由於在子疊層（或者說存儲單元）的位置處，位線可以通過硬掩模層1011本身來限定，故而掩模材料層1029只需填滿同一列中相鄰子疊層（或者說存儲單元）之間的間隔即可。
然後，如圖12(a)、12(b)、12(c)、12(d)和12(e)（其中，圖12(a)、12(b)、12(c)、12(d)是截面圖，圖12(e)是俯視圖，且其中AA'線示出了圖12(a)的截面圖所截取的位置，BB'線示出了圖12(b)的截面圖所截取的位置，CC'線示出了圖12(c)的截面圖所截取的位置，DD'線示出了圖12(d)的截面圖所截取的位置）所示，可以對掩模材料層1029進行回蝕。在此，控制回蝕的厚度大於掩模材料層1029的沉積厚度（但小於在襯底上堆積的掩模材料層1029在豎直方向上的尺寸）。為了更好地控制回蝕量，可以使用ALE。如圖12(a)所示，沿列方向相鄰的子疊層之間的間隔中的掩模材料層1029堆積在襯底上形成較大厚度，從而被去除了頂部的一部分，但仍然填充沿列方向相鄰的子疊層之間的間隔。另一方面，如圖12(d)所示，沿行方向相鄰的子疊層各自側壁上形成的掩模材料層1029由於厚度小於回蝕厚度而被去除。留下的掩模材料層構成掩模層，在此仍以1029標註。根據本發明的其他實施例，對D1、D2和D3並無上述要求，而是可以利用圖案化的方法（例如，光刻等）來定義掩模材料層1029的圖形。
於是，掩模層1029呈現沿第二方向或者說列方向延伸的條狀。這些條狀的圖案分別在各存儲單元列上方延伸，且可以露出相應列中硬掩模層1011的部分側壁。於是，在隨後的構圖或刻蝕過程中，硬掩模層1011可以與掩模層1029一起起到掩模的作用，並可以限定位線的位置。
取決於第二側牆1019內側的間隙，掩模層1029可能沿著列方向並非連續延伸。掩模層1029的不連續之處存在硬掩模層1011，因此不影響掩模層1029對於位線位置的限定。
在此，如下所述，為了在後繼刻蝕中位線不至於被刻斷，掩模層1029的寬度Wb可以大於橋接部分的寬度S。
之後，如圖13(a)、13(b)、13(c)和13(d)（分別是沿AA'線、BB'線、CC'和DD'線的截面圖）所示，可以掩模層1029和硬掩模層1011為掩模，對第一源/汲層1005的下部進行選擇性刻蝕如RIE（例如，沿大致垂直於襯底表面的方向進行）。這樣，就在第一源/汲層1005的下部中形成沿列方向延伸的條狀部分，這些條狀部分分別處於各存儲單元列下方。由於硬掩模層1011的限定作用，在各存儲單元位置處，這些條狀部分（以及隨後由此形成的位線）可以自對準於存儲單元下方。另外，由於硬掩模層1011中橋接部分的存在，這些條狀部分之間也存在橋接部分，這些橋接部分將在隨後去除，以分離各位線。
另外，為便於對第一源/汲層1005的下部進行分離並進行矽化處理，可以去除犧牲層1003。為此，可以打開通向犧牲層1003的通道。例如，可以掩模層1029和硬掩模層1011為掩模，繼續對犧牲層1003進行選擇性刻蝕如RIE（例如，沿大致垂直於襯底表面的方向進行）。RIE可以進行到襯底1001中。於是，犧牲層1003中形成了一系列開口，隨後可以通過這些開口來去除犧牲層1003。
在此，無需利用掩模，即可形成自對準於各存儲單元列的用於限定位線位置的掩模層1029。當然，本發明不限於此，可以利用掩模例如通過光刻來形成掩模層1029。
為在去除犧牲層1003時保持有源區陣列（以防止坍塌），可以設置保持層，如圖14(a)、14(b)、14(c)、14(d)和14(e)（其中，圖14(a)、14(b)、14(c)、14(d)是截面圖，圖14(e)是俯視圖，且其中AA'線示出了圖14(a)的截面圖所截取的位置，BB'線示出了圖14(b)的截面圖所截取的位置，CC'線示出了圖14(c)的截面圖所截取的位置，DD'線示出了圖14(d)的截面圖所截取的位置）所示。相鄰的兩列之間可以共用相同的保持層。於是，可以每兩相鄰列為一組。可以在各組中兩列之間形成保持層，從而保持層可以保持這兩列。而在兩組之間，可以不形成保持層，以露出犧牲層。
可以按照上述類似的工藝，通過沉積一層一定厚度的保持材料層。可以選擇保持材料層的厚度，使其大於D2的一半但小於D1的一半，然後對沉積的保持材料層回蝕大於保持材料層的沉積厚度。於是，如圖14(d)和14(e)所示，在同一組的兩列之間的間隔（=D2）中，由於保持材料層彼此會聚而堆積在襯底上並因此可以保留；而在各組之間的間隔（=D1），由於保持材料層並未會聚並保持大致沉積厚度從而被去除。留下的保持材料層形成了保持層1029'。根據本發明的其他實施例，對D1和D2並無上述要求，而是可以利用圖案化的方法（例如，光刻等）來定義保持層1029'的圖形。
在該示例中，保持材料層同樣包括氧化物，因此之前的掩模層與保持材料層被一起示出為1029'。
如圖14(e)所示，保持層1029'形成沿第二方向或者說列方向延伸的條狀圖案。這些條狀圖案遮蔽各組中兩列之間的位置，而露出各組之間的位置。另外，在各組之間的位置處，可以使得硬掩模層1011在該位置處的側壁至少部分地甚至全部露出。
可以看到，保持層1029'連接到各有源區，且連接到襯底1001，於是可以在後繼過程中保持有源區，以避免其坍塌。
在以上示例中，在形成保持材料層時，保留了掩模層1029，並使用相同材料作為保持材料層。這對於形成如圖14(a)所示沿列方向連續延伸的條狀圖案的保持層1029'是有利的。但是，本發明不限於此。保持層與掩模層1029可以包括不同的材料，或者甚至可以先去除掩模層1029然後再形成保持層。
同樣地，在此無需利用掩模，即可形成保持層1029'。當然，本發明不限於此，可以利用掩模例如通過光刻來形成保持層1029'。
之後，如圖15(a)、15(b)、15(c)和15(d)（分別是沿AA'線、BB'線、CC'和DD'線的截面圖）所示，可以通過各組之間的空隙，可以相對於襯底1001和第一源/汲層1005（在此，均為Si），通過選擇性刻蝕如RIE，去除犧牲層1003（在此，為SiGe）。由於保持層1029'的存在，可以支撐有源區。
由於犧牲層1003的去除，充分暴露了第一源/汲層1005的下部，特別是其底表面。可以通過各種方式來在第一源/汲層1005的下方來形成位線。例如，可以通過犧牲層1003的去除而留下的空間，在第一源/汲層1005的下方形成導電材料如金屬的位線。或者，可以通過犧牲層1003的去除而留下的空間，對第一源/汲層1005的下部的露出表面進行矽化處理來形成位線。
另外，在各組中的相鄰存儲單元列之間，橋接部分被保持層1029'所遮擋。在利用矽化反應來形成位線的實施例中，為了分離位線，需要露出這些橋接部分以便將他們去除。也即，需要至少部分地去除保持層1029'。為維持對於有源區的保持作用，如圖16(a)、16(b)、16(c)和16(d)（分別是沿AA'線、BB'線、CC'和DD'線的截面圖）所示，在由於犧牲層1003的去除而留下的空間中，可以填充電介質材料1031如氧化物。為了填充的品質，可以使用原子層沉積（ALD）。
在沉積之後，可以進行回蝕。這樣，電介質材料1031填充於硬掩模層1011下方。在此，由於保持層1029'同樣為氧化物，因此也可以被回蝕，且其剩餘部分與電隔離材料一起標示為1031。該電介質材料1031一方面可以支撐上方的有源區，另一方可以在隨後電隔離位線（例如與襯底1001電隔離）。
這樣，形成了類似於SOI的配置。在利用SOI襯底的情況下，可以由SOI襯底的埋入氧化層來起到保持作用，因此可以無需設置犧牲層1031，也無需如上所述的形成保持層、去除犧牲層並填充電介質層的處理。
如上所述，第一源/汲層1005的下部通過掩模層1029以及硬掩模層1011而被限定為沿第二方向或者說列方向延伸的條狀圖案，但是各條狀圖案之間仍然存在橋接部分。這種橋接部分需要被去除，以分離各位線。為此，如圖17(a)、17(b)、17(c)和17(d)（分別是沿AA'線、BB'線、CC'和DD'線的截面圖）所示，可以對第一源/汲層1005進行選擇性刻蝕，特別是等向性刻蝕。可以控制刻蝕的量，使得在橋接部分處，第一源/汲層1005可以被去除，但是第一源/汲層1005的下部仍然保持在列的方向上連續延伸。這樣，第一源/汲層1005的下部被分離為多個沿列方向延伸的條狀。例如，這可以通過將刻蝕量或刻蝕厚度控制為大於S的一半（可以去除橋接部分）但小於Wb的一半（保證列方向上的連續延伸）。為便於控制刻蝕的量，可以使用ALE或數位化刻蝕。
如圖18(a)、18(b)和18(c)（其中，圖18(a)、18(b)是截面圖，圖18(c)是俯視圖，且其中AA'線示出了圖18(a)的截面圖所截取的位置，EE'線示出了圖18(b)的截面圖所截取的位置）所示，可以在襯底上形成光刻膠1033，並將其構圖為露出一行子疊層（圖中最右側的行）。這一行子疊層之後可以並非用來形成存儲單元，而是形成到位線的接觸部。當然，為了降低接觸電阻，可以選擇不同位置處的多行子疊層來形成位線接觸部。在此僅以一行為例進行說明。
對於光刻膠1033露出的這行子疊層，可以通過選擇性刻蝕，去除犧牲閘1025和保護層1027，從而露出這一行中的溝道層和源/汲層，他們隨後可以在矽化反應中轉變為矽化物而形成導電接觸部。
然後，如圖19(a)、19(b)、19(c)、19(d)和19(e)（分別是沿AA'線、BB'線、CC'、DD'和EE'線的截面圖）所示，可以經由疊層中的空隙，進行矽化處理。例如，可以經由這些空隙沉積例如ALD金屬如Ni，並在例如200-600˚C的溫度下進行退火，使得沉積的金屬與半導體材料發生反應，從而形成金屬矽化物1035。這些金屬化矽化物1035構成位線。之後，可以通過選擇性刻蝕去除未反應的多餘金屬。通過這種方式形成的位線1035自對準於第一源/汲層1005下方。如圖19(a)所示，位線1035在存儲單元列下方連續延伸，而且一條位線可以通過上述被光刻膠1033露出的子疊層中的半導體轉變而來的金屬矽化物（作為接觸部）而被引出。如此形成的接觸部與位線是自對準的。
在此，襯底1001也可以發生矽化反應。
儘管在此以矽元素和金屬元素發生的矽化反應為例描述位線的形成，但是本發明不限於此。根據第一源/汲層中包含的半導體元素的不同，也可生成由其他半導體元素如Ge等與金屬元素如Ni、Pt、Co、Ti、Si、Ge等中的一項或多項發生反應而得到的金屬半導體化合物。
於是，形成了埋入在有源區下方的位線1035以及到各條位線的自對準接觸部。
接下來，可以形成閘堆疊。
如圖20(a)、20(b)、20(c)、20(d)和20(e)（分別是沿AA'線、BB'線、CC'、DD'和EE'線的截面圖）所示，為了電隔離，可以在疊層的空隙中填充電介質。在該示例中，該電介質可以與電隔離材料1031具有相同的材料如氧化物，因此將他們統一示出為1037。這例如可以通過沉積氧化物並進行平坦化處理如CMP（停止於硬掩模層1011）來進行。可以對電介質層1037進行回蝕，使其頂面降低到例如溝道層1007的底面以下，以露出犧牲閘1025。當然，為避免對源/汲層和位線可能造成的影響，電介質層1037的頂面優選地在保護層1027的底面上方。
可以通過選擇性刻蝕，來去除犧牲閘1025（在此，氮氧化物）。由於犧牲閘1025的去除，在硬掩模層1011下方留下了空隙。可以在這種空隙中形成閘堆疊。例如，可以依次沉積閘介質層1039和閘導體層1041，並對所沉積的閘導體層1041（以及可選地閘介質層1039）進行選擇性刻蝕如RIE（例如，沿大致垂直於襯底表面的方向進行），來在硬掩模層下方的空隙中填充閘堆疊。例如，閘介質層1039可以包括高K閘介質如HfO2 ，厚度為約1-5nm；閘導體層1041可以包括金屬閘導體。另外，在閘介質層1039和閘導體層1041之間，還可以形成功函數調節層。在形成閘介質層1039之前，還可以形成例如氧化物的介面層。
根據另一實施例，閘堆疊可以形成存儲配置，如在沉積的閘導體層1041之前沉積浮閘層或電荷俘獲層（Charge Trapping Layer）或鐵電材料（Ferro-electric material）等。
如上所述，犧牲閘1025自對準於溝道層1007，因此替換犧牲層1025的閘堆疊1039/1041也自對準於溝道層1007。另外，閘堆疊還存在與硬掩模層1011的橋接部分相對應的橋接部分。也即，如圖20(c)所示，同一行中各閘堆疊連續地延伸。
根據本發明的實施例，還可以利用硬掩模層1011來形成自對準的接觸插塞。為此，如圖21(a)、21(b)、21(c)、21(d)、21(e)和21(f)（其中，圖21(a)、21(b)、21(c)、21(d)、21(e)是截面圖，圖21(f)是俯視圖，且其中AA'線示出了圖21(a)的截面圖所截取的位置，BB'線示出了圖21(b)的截面圖所截取的位置，CC'線示出了圖21(c)的截面圖所截取的位置，DD'線示出了圖21(d)的截面圖所截取的位置，EE'線示出了圖21(e)的截面圖所截取的位置）所示，為了電隔離，可以在疊層的空隙中填充電介質。在該示例中，該電介質可以與電介質層1037具有相同的材料如氧化物，因此將他們統一示出為1043。這例如可以通過沉積氧化物並進行平坦化處理如CMP（停止於硬掩模層1011）來進行。可以對電介質層1043進行回蝕，使其頂面降低到例如硬掩模層1011的底面以下，以露出硬掩模層1011。當然，為避免對閘堆疊可能造成的影響，電介質層1043的頂面優選地在溝道層1007的頂面上方。
另外，如同以上對溝道層和源/汲層的處理，可以對硬掩模層1011進行選擇性刻蝕特別是等向性刻蝕，以去除其橋接部分，從而硬掩模層1011被分離為各個子疊層處的部分。為控制刻蝕的量，可以使用ALE或數位化刻蝕。由於以同樣的方式進行處理，因此分離後硬掩模層1011的各部分分別自對準於相應子疊層。
這樣，大致完成了存儲單元陣列的製作。該存儲單元陣列包括按行和列排列的存儲單元的陣列。同一存儲單元行中各存儲單元的閘堆疊沿著行方向彼此連續延伸，從而形成字線。位線自對準於存儲單元列下方沿列方向延伸。
之後，可以形成器件的各種接觸部。
例如，如圖22(a)和22(b)（分別是沿AA'線和BB'線的截面圖）所示，可以在疊層的空隙中填充電介質，用以電隔離。在此，填充的電介質仍然為氧化物，因此與之前的電介質層1043一起示出為1045。例如，可以在圖21(a)、21(b)、21(c)、21(d)、21(e)和21(f)所示的結構上沉積氧化物，並對氧化物進行平坦化處理如CMP（停止於硬掩模層1011），來形成電介質層1045。
另外，還可以限定字線接觸部的位置。例如，如圖23(a)和23(b)（其中，圖23(a)是截面圖，圖23(b)是俯視圖，且其中FF'線示出了圖23(a)的截面圖所截取的位置）所示，在電介質層1043上形成掩模層如光刻膠1047，並通過光刻將其構圖為包括若干開口，這些開口可以限定字線接觸部的位置。例如，這些開口可以位於子疊層列之間，特別是間隔相對較大的兩組之間的位置。每一開口可以位於相應位線（例如，閘堆疊的橋接部分）上方，且相鄰開口彼此間隔開。當然，為了降低接觸電阻，可以選擇不同位置處的子疊層列之間的位置來形成位線接觸部。
如圖24（沿FF'線的截面圖）所示，可以光刻膠1047為掩模，對電介質層1045進行選擇性刻蝕如RIE（例如，沿大致垂直於襯底表面的方向進行），直至至少部分地露出保護層1027。這樣，在電介質層1045中形成了與字線相對應的溝槽，每個溝槽的底部可以露出保護層1027的（至少）一部分。之後，可以去除光刻膠1047。
可以通過選擇性刻蝕例如溼式腐蝕或RIE，去除硬掩模層1011。此外，可以通過選擇性刻蝕例如溼式腐蝕或RIE，去除露出的保護層1027以及由於保護層1027的去除而露出的閘介質層，從而在與字線相對應的溝槽中露出閘導體層。在電介質層1045中由於硬掩模層1011、保護層1027和閘介質層的去除而留下的空間中，可以填充導電材料例如金屬如W，來形成存儲單元接觸插塞1049c、位線接觸插塞1049b、字線接觸插塞1049w，如圖25(a)和25(b)（分別是沿AA'線和FF'線的截面圖）所示。接觸插塞1049c和1049b是通過置換硬掩模層1011而得到的，由於硬掩模層1011與下方的子疊層之間是自對準的，因此如圖25(a)所示，存儲單元接觸插塞1049c也自對準於各存儲單元（特別是其有源區，例如第二源/汲層1009），位線接觸插塞1049b自對準於位線接觸部中的金屬半導體化合物部分。另外，如圖25(b)所示，字線接觸插塞1049w的下部是通過置換保護層1027和閘介質層而得到的，因此也自對準於下方的閘導體層或者說字線。
在形成1T1C配置的示例中，還可以形成存儲元件如電容器。例如，如圖26(a)、26(b)和26(c)（其中，圖26(a)、26(b)是截面圖，圖26(f)是俯視圖，其中AA'線示出了圖26(a)的截面圖所截取的位置，FF'線示出了圖26(b)的截面圖所截取的位置）所示，在電介質層1045上形成第一厚度的層間電介質層如氧化物，在該第一厚度的層間電介質層中可以形成與各豎直器件相對應的存儲元件。例如，可以刻蝕與各豎直器件相對應的孔，並在孔中依次填充第一極板層1053、電容介質層1055和第二極板層1057來形成作為存儲元件的電容器。例如，第一極板層1053和第二極板層1057可以包括金屬，電容介質層1055可以包括高k介質。各電容器可以通過接觸插塞1049c而電連接到相應豎直器件的上端源/汲區。
之後，還可以形成第二厚度的層間電介質層如氧化物。該第二厚度的層間電介質層和上述第一厚度的層間電介質層以及電介質層1045一起被示出為1051。在層間電介質層1051中，可以形成到各電容器的第二極板層1057的電接觸部1059c、到位線接觸插塞1049b的電接觸部1059b、到字線接觸插塞1049w的電接觸部1059w。這些接觸部可以通過在層間電介質層中刻蝕孔洞，並在其中填充導電材料如W之類的金屬來形成。在填充金屬之前，也可以在孔洞的側壁上形成擴散阻擋層如TiN。
根據本發明實施例的半導體存儲設備可以應用於各種電子設備。例如，電子設備可以包括這種存儲設備和處理器，處理器可以從/向半導體存儲設備中讀取/寫入資料。電子設備還可以包括與處理器配合的顯示器以及無線收發器等部件。這種電子設備例如智慧型電話、電腦、平板電腦（PC）、人工智慧、可穿戴設備、移動電源等。
在以上的描述中，對於各層的構圖、刻蝕等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法並不完全相同的方法。另外，儘管在以上分別描述了各實施例，但是這並不意味著各個實施例中的措施不能有利地結合使用。
以上對本發明的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而並非為了限制本發明的範圍。本發明的範圍由所附請求項及其均等物限定。不脫離本發明的範圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本發明的範圍之內。
1001‧‧‧襯底
1003‧‧‧犧牲層
1005‧‧‧第一源/汲層
1007‧‧‧溝道層
1009‧‧‧第二源/汲層
1011‧‧‧硬掩模層
1013‧‧‧刻蝕停止層
1015‧‧‧犧牲層
1017‧‧‧第一側牆
1019‧‧‧第二側牆
1020‧‧‧填充層
1021‧‧‧犧牲層
1023‧‧‧第三側牆
1023'‧‧‧第四側牆
1025‧‧‧犧牲閘
1027‧‧‧保護層
1029‧‧‧掩模材料層
1029'‧‧‧保持層
1031‧‧‧電介質材料
1033‧‧‧光刻膠
1035‧‧‧金屬矽化物（位線）
1037‧‧‧電介質層
1039‧‧‧閘介質層
1041‧‧‧閘導體層
1043‧‧‧電介質層
1045‧‧‧電介質層
1047‧‧‧光刻膠
1049b‧‧‧位線接觸插塞
1049c‧‧‧存儲單元接觸插塞
1049w‧‧‧字線接觸插塞
1051‧‧‧層間電介質層
1053‧‧‧第一極板層
1055‧‧‧電容介質層
1057‧‧‧第二極板層
1059b‧‧‧電接觸部
1059c‧‧‧電接觸部
1059w‧‧‧電接觸部
D1‧‧‧間隔
D2‧‧‧間隔
D3‧‧‧間隔
S‧‧‧寬度
Wb‧‧‧寬度
通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚，在附圖中：
圖1至26(c)示出了根據本發明實施例的製造半導體存儲設備的流程的示意圖。
貫穿附圖，相同或相似的附圖標號表示相同或相似的部件。

Claims (40)

  1. 一種半導體存儲設備，包括： 襯底； 設置在襯底上的存儲單元陣列，所述存儲單元陣列中的存儲單元按行和列排列，各存儲單元包括豎直延伸的柱狀有源區，柱狀有源區包括分別位於上下兩端的源/汲區以及位於源/汲區之間的溝道區；以及 在襯底上形成的多條位線，各條位線分別位於相應存儲單元列的下方，且與相應列中各存儲單元下端的源/汲區電連接， 其中，各存儲單元還包括繞溝道區外周形成的閘堆疊，相應存儲單元行中各存儲單元的閘堆疊中的閘導體層沿著行的方向彼此連續地延伸從而構成相應的字線。
  2. 根據請求項1所述的半導體存儲設備，其中，各條位線與相應存儲單元列中的各存儲單元下端的源/汲區對準。
  3. 根據請求項1所述的半導體存儲設備，其中，各條位線沿著相應存儲單元列的方向延伸，包括與存儲單元相交疊的第一部分以及在各第一部分之間延伸的第二部分，其中，位線的第一部分的至少部分外周的形狀與相應存儲單元的部分外周的外形基本相同。
  4. 根據請求項1至3中任一項所述的半導體存儲設備，其中，位線包括在下端的源/汲區的表面上形成的金屬半導體化合物。
  5. 根據請求項4所述的半導體存儲設備，其中，所述金屬半導體化合物中的金屬元素包括Ni、Pt、Co、Ti、Si、Ge或他們的組合。
  6. 根據請求項4所述的半導體存儲設備，還包括：分別到各條位線的位線接觸部，位線接觸部在底部包括金屬半導體化合物。
  7. 根據請求項6所述的半導體存儲設備，其中，位線接觸部中的金屬半導體化合物的頂面與存儲單元上端的源/汲區的頂面實質上共面。
  8. 根據請求項6所述的半導體存儲設備，其中，在存儲單元列的方向上，位線接觸部中的金屬半導體化合物與相應位線實質上中心對準。
  9. 根據請求項8所述的半導體存儲設備，其中，位線接觸部還包括位於金屬半導體化合物上的導電插塞，其中，導電插塞與相應金屬半導體化合物在豎直方向上實質上中心對準。
  10. 根據請求項4所述的半導體存儲設備，其中，位線接觸部中的金屬半導體化合物的外形與柱狀有源區的外形基本相同。
  11. 根據請求項1所述的半導體存儲設備，其中，各存儲單元的閘堆疊實質上共面。
  12. 根據請求項1所述的半導體存儲設備，其中，字線與各存儲單元的閘堆疊實質上共面。
  13. 根據請求項1所述的半導體存儲設備，其中，在各存儲單元中，至少一個源/汲區與溝道區之間具有晶體介面和/或摻雜濃度介面。
  14. 根據請求項1所述的半導體存儲設備，其中，源/汲區與溝道區包括不同的半導體材料層。
  15. 根據請求項1所述的半導體存儲設備，還包括： 在各柱狀有源區上方形成的分別與相應有源區上端的源/汲區電連接的存儲元件。
  16. 根據請求項15所述的半導體存儲設備，其中，所述存儲元件包括電容器。
  17. 根據請求項15所述的半導體存儲設備，還包括：設置在存儲元件與相應有源區上端的源/汲區之間用以將他們電連接的導電插塞，其中，導電插塞與相應有源區上端的源/汲區實質上中心對準。
  18. 根據請求項1所述的半導體存儲設備，其中，存儲單元的閘堆疊包括浮閘構造或電荷俘獲層或鐵電材料。
  19. 根據請求項1所述的半導體存儲設備，其中，溝道區包括單晶半導體材料。
  20. 根據請求項1所述的半導體存儲設備，其中，以每兩列相鄰的存儲單元列為一組，各組中的相鄰存儲單元列之間的間隔小於相鄰兩組中的彼此相對的存儲單元列之間的間隔。
  21. 根據請求項20所述的半導體存儲設備，還包括：分別到各條字線的字線接觸部，其中，字線接觸部設於相鄰兩組之間的位置。
  22. 根據請求項21所述的半導體存儲設備，其中，字線接觸部至少其與字線形成電連接的部分與字線自對準。
  23. 根據請求項20所述的半導體存儲設備，其中，相鄰存儲單元行中彼此相對的存儲單元之間的間隔小於各組中的相鄰存儲單元列之間的間隔。
  24. 一種製造半導體存儲設備的方法，包括： 在襯底上設置第一源/汲層、溝道層、第二源/汲層和硬掩模層的疊層； 將所述疊層構圖為按行和列排列的子疊層的陣列，且在每一行中，相鄰子疊層之間存在橋接部分； 在各子疊層列中的第一源/汲層的下部處形成沿列的方向延伸的多條位線；以及 在硬掩模層下方，繞溝道層的外周形成閘堆疊，其中，在每一行中，閘堆疊具有與硬掩模層的橋接部分相對應的橋接部分，所述橋接部分構成相應的字線。
  25. 根據請求項24所述的方法， 其中，所述構圖對第一源/汲層的上部進行，而沒有進行到其下部，從而第一源/汲層的下部在列的方向上仍然保持連續延伸， 其中，形成位線包括：使第一源/汲層的表面部分與金屬元素發生反應以生成導電的金屬半導體化合物。
  26. 根據請求項25所述的方法，其中，形成位線包括： 對溝道層進行選擇性刻蝕，以去除溝道層的橋接部分，從而溝道層的豎直側壁相對於所述硬掩模層的豎直側壁凹入，並在所述凹入以及由於橋接部分的去除而留下的空間中形成犧牲閘； 對第一源/汲層的上部和第二源/汲層進行選擇性刻蝕，以去除他們各自的橋接部分，從而他們各自的豎直側壁相對於所述硬掩模層的豎直側壁凹入，並在所述凹入以及由於橋接部分的去除而留下的空間中形成源/汲保護層； 對第一源/汲層的下部進行選擇性刻蝕，使得第一源/汲層分離為在各列下方沿列的方向延伸的部分；以及 使第一源/汲層露出的表面與金屬元素發生反應，以形成位線。
  27. 根據請求項26所述的方法， 其中，所述疊層還包括設置在第一源/汲層下方的犧牲層， 其中，形成位線還包括在形成源/汲保護層之後且在分離第一源/汲層的下部之前： 在各列之間的位置處，打開通向襯底的加工通道，該通道露出犧牲層； 以每兩列相鄰的子疊層列為一個組，在每一組的兩列子疊層列之間在加工通道中在襯底上形成第一保持層用以保持相應組中的兩列子疊層列，而在各組之間保留加工通道以露出犧牲層； 通過加工通道對犧牲層進行選擇性刻蝕，以去除犧牲層； 在由於犧牲層的去除而留下的空間中填充第二保持層。
  28. 根據請求項27所述的方法，其中，打開加工通道包括： 在形成有子疊層陣列的襯底上形成掩模層，掩模層遮蔽各子疊層列中沿列的方向相鄰的子疊層之間的位置，並露出各子疊層列之間的位置，且露出相鄰子疊層列中的硬掩模層彼此相對的部分側壁；以及 以掩模層和硬掩模層為掩模，對第一源/汲層和犧牲層進行選擇性刻蝕，以切斷第一源/汲層和犧牲層。
  29. 根據請求項28所述的方法，其中，掩模層包括分別在各子疊層列中沿列的方向相鄰的子疊層之間延伸的條狀圖案。
  30. 根據請求項29所述的方法，其中，各條狀圖案沿行方向的尺寸大於橋接部分沿列方向的尺寸。
  31. 根據請求項29所述的方法，其中， 相鄰子疊層沿列方向的間隔小於相鄰子疊層沿行方向的間隔， 形成掩模層包括： 沉積膜厚大於相鄰子疊層沿列方向的間隔一半但小於相鄰子疊層沿行方向的間隔的一半的掩模材料層；以及 對沉積的掩模材料層回蝕不少於沉積厚度的厚度。
  32. 根據請求項31所述的方法，其中， 各組中的相鄰子疊層列之間的間隔小於相鄰兩組中的彼此相對的子疊層列之間的間隔， 形成第一保持層包括： 沉積膜厚大於各組中的相鄰子疊層列之間的間隔一半但小於相鄰兩組中的彼此相對的子疊層列之間的間隔一半的保持材料層；以及 對沉積的保持材料層回蝕不少於沉積厚度的厚度。
  33. 根據請求項32所述的方法，其中，保持材料層和掩模材料層包括相同的材料。
  34. 根據請求項26所述的方法，其中，形成閘堆疊包括： 去除犧牲閘； 在硬掩模層下方由於犧牲閘的去除而留下的空間中，形成閘堆疊。
  35. 根據請求項26所述的方法，其中，該方法還包括在進行反應之前： 將至少一行子疊層中形成的犧牲閘和源/汲保護層去除，以露出相應的溝道層和源/汲層，從而露出的溝道層和源/汲層隨後也與金屬元素發生反應。
  36. 根據請求項24所述的方法，還包括： 對硬掩模層進行選擇性刻蝕，以去除其橋接部分； 將硬掩模層替換為導電插塞。
  37. 根據請求項24所述的方法，其中，所述構圖通過側牆圖形轉移方法來進行。
  38. 一種電子設備，包括如請求項1至23中任一項所述的半導體存儲設備。
  39. 根據請求項38所述的電子設備，還包括： 處理器，從/向所述半導體存儲設備中讀取/寫入資料；以及 與所述處理器配合的顯示器以及無線收發器。
  40. 根據請求項38所述的電子設備，其中，該電子設備包括智慧型電話、電腦、平板電腦、人工智慧、可穿戴設備或移動電源。
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