TW202318665A - 半導體結構及其製造方法 - Google Patents
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Abstract
本申請實施例涉及半導體領域，提供一種半導體結構及其製造方法，半導體結構包括：包括間隔排布的位元線和半導體通道的基底，位元線沿第一方向延伸，半導體通道位於位元線的部分頂面，且在垂直於位元線頂面的方向上，半導體通道包括依次排列的第一區、第二區和第三區；介質層，位於相鄰位元線之間且位於半導體通道表面；第一閘極層，環繞第二區的介質層且沿第二方向延伸，第一方向與第二方向不同；第二閘極層，環繞第三區的介質層，在垂直於位元線頂面的方向上，第二閘極層與第一閘極層間隔設置；絕緣層，位於同一位元線上的相鄰半導體通道之間且隔離位於相鄰介質層上的第一閘極層和第二閘極層。本申請實施例至少可以提高半導體結構的電學性能。
Description
本申請實施例涉及半導體領域，特別涉及一種半導體結構及其製造方法。
隨著動態記憶體的積體密度朝著更高的方向發展，在對動態記憶體陣列結構中電晶體的排布方式以及如何縮小動態記憶體陣列結構中單個功能器件的尺寸進行研究的同時，也需要考慮小尺寸的功能器件對半導體結構整體電學性能的影響。
利用垂直的全環繞閘極（GAA，Gate-All-Around）電晶體結構作為動態記憶體存取電晶體（access transistor）時，其佔據的面積可以達到4F
2（F：在給定製程條件下可獲得的最小圖案尺寸），原則上可以實現更高的密度效率，但是由於相鄰小尺寸的功能器件間的間隔較小，相鄰功能器件間的相互作用效果不易控制，從而會影響半導體結構整體的電學性能。
本申請實施例提供一種半導體結構及其製造方法，至少有利於提高半導體結構的電學性能問題。
根據本申請一些實施例，本申請實施例一方面提供一種半導體結構，包括：基底，所述基底包括間隔排布的位元線和半導體通道，所述位元線沿第一方向延伸，所述半導體通道位於所述位元線的部分頂面，且在垂直於所述位元線頂面的方向上，所述半導體通道包括依次排列的第一區、第二區以及第三區；介質層，位於相鄰所述位元線之間且位於所述半導體通道表面；第一閘極層，環繞所述第二區的所述介質層且沿第二方向延伸，所述第一方向與所述第二方向不同；第二閘極層，環繞所述第三區的所述介質層，在垂直於所述位元線頂面的方向上，所述第二閘極層與所述第一閘極層間隔設置；絕緣層，位於同一所述位元線上的相鄰所述半導體通道之間且隔離位於相鄰所述介質層上的所述第一閘極層和所述第二閘極層。
在一些實施例中，在垂直於所述半導體通道側壁的平面中，所述第一閘極層環繞的所述半導體通道具有第一截面，所述第二閘極層環繞的所述半導體通道具有第二截面，所述第一截面的面積大於所述第二截面的面積。
在一些實施例中，在所述位元線指向所述半導體通道的方向上，所述第一閘極層的長度大於所述第二閘極層的長度。
在一些實施例中，在垂直於所述半導體通道側壁的方向上，所述第一閘極層的厚度大於所述第二閘極層的厚度。
在一些實施例中，單一所述第一閘極層沿所述第二方向延伸，且環繞相鄰所述位元線上的相鄰所述半導體通道，單一所述第二閘極層僅環繞單一所述半導體通道。
在一些實施例中，所述第二閘極層中包括鑭系元素中的至少一者和/或鋯元素。
在一些實施例中，所述半導體結構還包括：電接觸結構，位於所述第二閘極層遠離所述基底的表面，以及位於部分所述第三區的所述介質層表面。
在一些實施例中，所述半導體結構還包括：金屬半導體化合物結構，至少位於與所述絕緣層底面正對的所述位元線中。
在一些實施例中，沿位於所述絕緣層兩側的所述半導體通道指向所述絕緣層的方向上，所述金屬半導體化合物結構的深度逐漸增大。
在一些實施例中，在垂直於所述半導體通道側壁的平面中，所述第一區的所述半導體通道的截面面積、所述第二區的所述半導體通道的截面面積以及所述第三區的所述半導體通道的截面面積依次減小。
在一些實施例中，所述介質層包括：第一介質層，位於相鄰所述位元線間，且位於相鄰所述位元線上的所述第一區的所述半導體通道間；第二介質層，位於所述第一區的所述半導體通道側壁和所述第一區的所述第一介質層側壁；第三介質層，環繞所述第二區的所述半導體通道側壁；第四介質層，環繞所述第三區的所述半導體通道側壁且位於所述半導體通道頂面。
在一些實施例中，所述第一閘極層至少位於所述第一介質層的部分頂面和所述第二介質層的部分頂面，所述第二閘極層至少位於所述第三介質層的部分頂面。
在一些實施例中，所述絕緣層包括：第一絕緣層，位於相鄰所述半導體通道的所述介質層之間和所述第一閘極層之間，且沿所述第二方向延伸，所述第一絕緣層的頂面不低於所述第三區頂面；第二絕緣層，位於所述第一閘極層頂面，且位於所述第一絕緣層和所述第二閘極層之間；第三絕緣層，位於所述第二閘極層頂面，且位於所述第二絕緣層和所述介質層之間。
根據本申請一些實施例，本申請實施例另一方面還提供一種半導體結構的製造方法，包括：提供基底，所述基底包括間隔排布的位元線和半導體通道，所述位元線沿第一方向延伸，所述半導體通道位於所述位元線的部分頂面，且在垂直於所述位元線頂面的方向上，所述半導體通道包括依次排列的第一區、第二區以及第三區；形成介質層，所述介質層位於相鄰所述位元線之間且位於所述半導體通道表面；形成第一閘極層，所述第一閘極層環繞所述第二區的所述介質層；形成第二閘極層，所述第二閘極層環繞所述第三區的所述介質層，在垂直於所述位元線頂面的方向上，所述第二閘極層與所述第一閘極層間隔設置；形成絕緣層，所述絕緣層位於同一所述位元線上的相鄰所述半導體通道之間。
在一些實施例中，提供基底的步驟包括：提供初始基底，所述初始基底內具有沿所述第一方向延伸的初始第一介質層；圖形化所述初始基底和所述初始第一介質層，以形成間隔排布的所述位元線和所述半導體通道，以及位於相鄰位元線間的所述初始第一介質層，且所述初始第一介質層頂面不低於所述半導體通道頂面，所述半導體通道側壁、和所述初始第一介質層側壁和所述位元線的部分頂面圍成溝槽，所述溝槽沿第二方向延伸。
在一些實施例中，形成所述介質層、所述第一閘極層、所述第二閘極層以及所述絕緣層的步驟包括：在相鄰所述位元線之間以及相鄰所述位元線上的所述第一區的所述半導體通道間形成第一介質層，在所述第一區的所述溝槽側壁形成第二介質層；形成第一絕緣層，所述第一絕緣層位於所述溝槽內且隔離相鄰所述第二介質層，所述第一絕緣層頂面不低於所述半導體通道頂面；在所述第二區的所述溝槽側壁形成第三介質層和所述第一閘極層，所述第三介質層頂面高於所述第一閘極層頂面；形成第二絕緣層，所述第二絕緣層位於所述第一絕緣層和所述第三介質層之間；在所述第三區的所述溝槽側壁形成第四介質層和所述第二閘極層，所述第四介質層頂面高於所述第二閘極層頂面；形成第三絕緣層，所述第三絕緣層位於所述第二絕緣層和所述第四介質層之間，所述第一介質層、所述第二介質層、所述第三介質層和所述第四介質層共同構成所述介質層；所述第一絕緣層、所述第二絕緣層和所述第三絕緣層共同構成所述絕緣層。
在一些實施例中，形成所述第一介質層、所述第二介質層和所述第一絕緣層的步驟包括：在所述溝槽側壁形成初始第二介質層，相鄰所述初始第二介質層間具有第一間隔；在所述第一間隔中形成所述第一絕緣層；以所述第一絕緣層為遮罩蝕刻所述初始第一介質層和所述初始第二介質層，以形成所述第一介質層和第二介質層。
在一些實施例中，在形成所述第一絕緣層之前，在形成所述初始第二介質層之後，對所述初始第二介質層露出的所述位元線的部分頂面進行金屬矽化處理，以形成金屬半導體化合物結構。
在一些實施例中，形成所述第三介質層、所述第一閘極層和所述第二絕緣層的步驟包括：在所述第二區和所述第三區的所述半導體通道側壁形成初始第三介質層，所述初始第三介質層和所述第一絕緣層間具有第二間隔；在所述第二區的部分所述第二間隔中形成所述第一閘極層；在剩餘所述第二間隔中形成所述第二絕緣層；以所述第二絕緣層為遮罩蝕刻所述初始第三介質層，以形成所述第三介質層。
在一些實施例中，形成所述第四介質層、所述第二閘極層和所述第三絕緣層的步驟包括：在所述第三區側壁形成第四介質層，所述第四介質層和所述第二絕緣層間具有第三間隔；在部分所述第三間隔中形成所述第二閘極層；在剩餘所述第三間隔中形成所述第三絕緣層。
在一些實施例中，在形成所述第二閘極層之後，在形成所述第三絕緣層之前，還包括：在所述第二閘極層中摻入鑭系元素中的至少一者和/或鋯元素。
在一些實施例中，所述製備方法還包括，形成電接觸結構，其中，形成所述電接觸結構的步驟包括：圖形化所述絕緣層以露出所述第二閘極層，並形成通孔；在所述通孔中形成所述電接觸結構。
本申請實施例提供的技術方案至少具有以下優點：
上述技術方案中，在基底中形成垂直的GAA電晶體，且位元線埋入基底中並位於半導體通道下方，因而可以構成3D堆疊的半導體結構，電晶體達到4F
2的排列方式，以提高半導體結構的積體密度。而且，設計第一閘極層和第二閘極層分別控制同一半導體通道，使得第一閘極層和第二閘極層對半導體通道的控制能力相互彌補，在其中一個閘極層對半導體通道的控制能力較低會造成洩露電流過大時，通過另一閘極層對半導體通道的控制彌補該不足，有利於保證第一閘極層和第二閘極層整體上對半導體通道良好的控制能力，從而有利於降低半導體結構中的洩露電流，以提高半導體結構整體的電學性能。
由先前技術可知，目前半導體結構的電學性能有待提高。
經分析發現，目前的GAA電晶體結構中，一個半導體通道對應一個閘極層，通過給閘極層施加電壓來控制半導體通道的導通或者關斷。然而，為實現更高的積體密度，閘電極層與半導體層之間間距的減小，且閘電極層自身的尺寸也讓減小，兩者均會增大閘極誘導汲極洩漏電流（GIDL，gate-induced drain leakage），且會降低半導體通道的導通/關斷比例，使得閘電極層難以控制半導體通道的關斷，從而降低半導體結構的電學性能。
本申請實施提供一種半導體結構及其製造方法，半導體結構中，第一閘極層和第二閘極層與同一半導體通道對應，且分別控制該半導體通道，使得第一閘極層和第二閘極層對半導體通道的控制能力相互彌補，有利於保證第一閘極層和第二閘極層整體上對半導體通道良好的控制能力，從而有利於降低半導體結構中的GIDL，通過調節施加給第一閘極層和第二閘極層的電壓提高半導體通道的導通/關斷比例，以在整體上提高控制半導體通道導通/關斷的靈敏度，從而有利於提高半導體結構整體的電學性能。
下面將結合附圖對本申請的各實施例進行詳細的闡述。然而，本發明所屬技術領域具有通常知識者可以理解，在本申請各實施例中，為了使讀者更好地理解本申請而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本申請所要求保護的技術方案。
本申請一實施例提供一種半導體結構，以下將結合附圖對本申請一實施例提供的半導體結構進行詳細說明。圖1至圖4為本申請一實施例提供的半導體結構對應的結構示意圖。其中，圖1為本申請一實施例提供的半導體結構的俯視示意圖，圖2為圖1所示半導體結構沿第一截面方向AA1的剖面示意圖，圖3為圖1所示半導體結構沿第二截面方向BB1的剖面示意圖，圖4為半導體結構中第一閘極層環繞半導體通道和第二閘極層環繞半導體通道的剖面示意圖。
參考圖1至圖4，半導體結構包括：基底100，基底100包括間隔排布的位元線101和半導體通道102，位元線101沿第一方向X延伸，半導體通道102位於位元線101的部分頂面，且在垂直於位元線101頂面的方向Z上，半導體通道102包括依次排列的第一區I、第二區II以及第三區III；介質層103，位於相鄰位元線101之間且位於半導體通道102表面；第一閘極層104，環繞第二區II的介質層103且沿第二方向Y延伸，第一方向X與第二方向Y不同；第二閘極層105，環繞第三區III的介質層103，在垂直於位元線101頂面的方向上，第二閘極層105與第一閘極層104間隔設置；絕緣層106，位於同一位元線101上的相鄰半導體通道102之間且隔離位於相鄰介質層103上的第一閘極層104和第二閘極層105。
其中，半導體通道102、環繞半導體通道102側壁的介質層103、第一閘極層104以及第二閘極層105構成垂直的GAA電晶體，基底100包括襯底110，位元線101位於襯底110與GAA電晶體之間，因而能夠構成3D堆疊的半導體結構，有利於提高半導體結構的積體密度。
需要說明的是，第一區I和第三區III均可以作為GAA電晶體的源極或者汲極，第一閘極層104和第二閘極層105均用於控制GAA電晶體的導通或關斷。
在一些實施例中，繼續參考圖1，第一方向X垂直於第二方向Y，使得半導體通道102呈現4F
2（F：在給定製程條件下可獲得的最小圖案尺寸）的排布方式，有利於提高半導體結構的積體密度。在其他實施例中，第一方向與第二方向相交，兩者之間的夾角可以不為90°。
需要說明的是，在基底100中具有多個間隔排布的位元線101，且每一位元線101可與至少一個第一區I相接觸，圖2中以4個相互間隔的位元線101，以及每一位元線101與4個第一區I相接觸作為示例，實際應用中，可根據電學需求，合理設置位元線101的數量以及與每一位元線101相接觸的第一區I的數量。
以下將結合圖1至圖4對半導體結構進行更為詳細的說明。
在一些實施例中，基底100的材料類型可以為元素半導體材料或者晶態無機化合物半導體材料。元素半導體材料可以矽或者鍺；晶態無機化合物半導體材料可以為碳化矽、鍺化矽、砷化鎵或者鎵化銦等。
在一些實施例中，基底100包括為位元線101和半導體通道102，且基底100、位元線101和半導體通道102可以具有相同的半導體元素，則半導體通道102與位元線101可以利用同一膜層結構形成，該膜層結構由半導體元素構成，使得半導體通道102與位元線101為一體結構，從而改善半導體通道102與位元線101之間的介面態缺陷，改善半導體結構的電學性能。
其中，半導體元素可以包括矽、碳、鍺、砷、鎵、銦中的至少一種，後續以位元線101與半導體通道102均包括矽元素進行示例性說明。
在一些實施例中，半導體結構中還可以包括：金屬半導體化合物結構111，至少位於與絕緣層106底面正對的位元線101中。
金屬半導體化合物結構111相較於未金屬化的半導體材料而言，具有相對較小的電阻率，因此，相較於半導體通道102而言，包含金屬半導體化合物結構111的位元線101的電阻率更小，從而有利於降低位元線101自身的電阻，且降低位元線101與第一區I的半導體通道102之間的接觸電阻，進一步改善半導體結構的電學性能。此外，位元線101的電阻率還小於襯底110的電阻率。
需要說明的是，在一些實施例中，位於第一區I正下方的位元線101的區域的材料可以為半導體材料，未被第一區I覆蓋的位元線101的部分區域的材料為金屬半導體化合物。可以理解的是，隨著器件尺寸的不斷縮小或者製造製程參數的調整，位於第一區I正下方的位元線101的部分區域的材料為半導體材料，位於第一區I正下方的位元線101的其餘區域的材料也可以為金屬半導體化合物，此處的「其餘區域」的位置位於「部分區域」的外圍。
例如，參考圖2，位元線101中的多個金屬半導體化合物結構111之間相互連通形成位元線101的一部分，且金屬半導體化合物結構111可以部分位於位元線101中，部分位於第一區I的半導體通道102中。在其他實施例中，同一位元線中的多個金屬半導體化合物結構之間可以相互間隔。
圖2中以與橢圓形相似的虛線框所限定的基底100的區域為金屬半導體化合物結構111，在實際應用中，對相鄰金屬半導體化合物結構111之間相互接觸的區域的大小不做限制。在其他實施例中，全部厚度的位元線可以為金屬半導體化合物結構111。
在一些實施例中，繼續參考圖2，對於單一金屬半導體化合物結構111而言，沿位於絕緣層106兩側的半導體通道102指向絕緣層106的方向上，即沿C1和C2方向上，金屬半導體化合物結構111的深度逐漸增大。
以半導體元素為矽為例，金屬半導體化合物結構111的材料包括矽化鈷、矽化鎳、矽化鉬、矽化鈦、矽化鎢、矽化鉭或者矽化鉑中的至少一種。
在一些實施例中，半導體通道102中可以具有摻雜元素，有利於提高半導體通道102的導電性，從而有利於降低第一區I和第三區III之間的導通電壓，即降低GAA電晶體中源極與汲極之間的導通電壓。其中，摻雜元素為P型摻雜元素或者N型摻雜元素，具體地，N型摻雜元素可以為砷元素、磷元素或者銻元素中的至少一種；P型摻雜元素可以為硼元素、銦元素或者鎵元素中的至少一種。
在一些實施例中，GAA電晶體可以為無接面電晶體，即第一區I、第二區II和第三區III中的摻雜元素的類型相同。其中，「無接面」指的是無PN接面，即第一區I、第二區II和第三區III中的摻雜元素的摻雜濃度相同，這樣的好處包括：一方面，無需對第一區I和第三區III進行額外的摻雜，從而避免了對第一區I和第三區III的摻雜製程難以控制的問題，尤其是隨著電晶體尺寸進一步縮小，若額外對第一區I和第三區III進行摻雜，摻雜濃度更加難以控制；另一方面，由於器件為無接面晶體管，有利於避免採用超陡峭源汲濃度梯度摻雜製程，在奈米尺度範圍內製作超陡峭PN接面的現象，因而可以避免摻雜突變所產生的閾值電壓漂移和漏電流增加等問題，還有利於抑制短溝道效應，因而有助於進一步提高半導體結構的積體密度和電學性能。可以理解的是，此處額外的摻雜指的是，為了讓第一區I和第三區III的摻雜元素類型與第二區II的摻雜元素類型不同而進行的摻雜。
繼續參考圖2和圖3，在垂直於半導體通道102側壁的平面中，第一閘極層104環繞的半導體通道102具有第一截面，第二閘極層105環繞的半導體通道102具有第二截面，第一截面的面積大於第二截面的面積。如此，第二閘極層105環繞的半導體通道102的截面面積更小，有利於提高第二閘極層105對半導體通道102的控制能力，即所需要的閾值電壓越小，從而更容易控制GAA電晶體的導通或者關斷，也有利於通過調節第二閘極層105對半導體通道102的控制能力，以彌補第一閘極層104對半導體通道102的控制能力的不穩定性，從而保證整體上對半導體通道102良好的控制能力，以提高半導體結構整體的電學性能。
此外，第一閘極層104和第二閘極層105對半導體通道102的控制能力相互彌補，在其中一個閘極層對半導體通道102的關斷能力欠缺會造成較大的洩露電流，例如GIDL发生時，提高另一閘極層的控制能力以實現對半導體通道102的關斷，從而保證第一閘極層104和第二閘極層105整體上對半導體通道102良好的控制能力，從而有利於降低半導體結構中的洩露電流，以提高半導體結構整體的電學性能。
其中，第一截面的面積與第二截面的面積的比值可以為1.5～2.5。
在一些實施例中，在垂直於半導體通道102側壁的平面中，第一區I的半導體通道102的截面面積、第二區II的半導體通道102的截面面積以及第三區III的半導體通道102的截面面積可以依次減小。
繼續參考圖2和圖3，介質層103可以包括：第一介質層113，位於相鄰位元線101間，且位於相鄰位元線101上的第一區I的半導體通道102間；第二介質層123，位於第一區I的半導體通道102側壁和第一區I的第一介質層113側壁；第三介質層133，環繞第二區II的半導體通道102側壁；第四介質層143，環繞第三區III的半導體通道102側壁且位於半導體通道102頂面。
其中，位於相鄰位元線101間的第一介質層113用於實現相鄰位元線101間的電絕緣；位於相鄰位元線101上的第一區I的半導體通道102間的第一介質層113、第二介質層123以及絕緣層106共同作用，用於實現沿第一方向X間隔和/或沿第二方向Y間隔的第一區I的半導體通道102間的電絕緣；環繞第二區II的半導體通道102側壁的第三介質層133可以用於隔離第一閘極層104與第二區II的半導體通道102；環繞第三區III的半導體通道102表面的第四介質層143和絕緣層106共同作用，用於實現沿第一方向X間隔和/或沿第二方向Y間隔的第三區III的半導體通道102間的電絕緣。
在一些實施例中，第三介質層133還可以位於第二介質層123的部分側壁，有利於進一步保證第一閘極層104與半導體通道112之間的絕緣；第四介質層143還可以位於第三介質層133的部分側壁，有利於進一步保證第二閘極層105與半導體通道112之間的絕緣。
在一些實施例中，第一介質層113的材料、第二介質層123的材料、第三介質層133的材料以及第四介質層143的材料可以相同，例如，均為氧化矽；在其他實施例中，第一介質層的材料、第二介質層的材料、第三介質層的材料以及第四介質層的材料可以不同，只需滿足四者均為絕緣效果良好的材料。
在一些實施例中，第一區I、第二區II和第三區III的半導體通道102的截面面積依次減小，使得第四介質層143在襯底110上的正投影外圍位於第三介質層133在襯底110上的正投影外圍中，第三介質層133在襯底110上的正投影外圍位於第二介質層123和第一介質層113在襯底110上的組合正投影外圍中。其中，第一閘極層104至少位於第一介質層113的部分頂面和第二介質層123的部分頂面，第二閘極層105至少位於第三介質層133的部分頂面。如此，有利於避免第一閘極層104與第二閘極層105在方向z上正對，即避免第一閘極層104在襯底110上的正投影位於第二閘極層105在襯底110上的正投影中，有利於降低第一閘極層104與第二閘極層105之間的相互干擾。
在一些實施例中，參考圖4，單一第一閘極層104沿第二方向Y延伸，且環繞相鄰位元線101上的相鄰半導體通道102，單一第二閘極層105僅環繞單一半導體通道102，其中，第三介質層133在襯底110上的正投影外圍可以與第二閘極層105在襯底110上的正投影外圍重合，相鄰第二閘極層105之間由絕緣層106間隔。
其中，第一閘極層104的材料和第二閘極層105的材料均可以包括多晶矽、氮化鈦、氮化鉭、銅或者鎢中的至少一種。
在一些實施例中，第一閘極層104遠離位元線101的頂面與第二閘極層105靠近位元線101的底面之間的垂直距離可以為20nm～60nm。如此，有利於避免第一閘極層104與第二閘極層105之間產生較大的寄生電容，降低第一閘極層104與第二閘極層105之間的相互干擾，從而有利於保證第一閘極層104與第二閘極層105對半導體通道102良好的控制能力。
在一些實施例中，在位元線101指向半導體通道102的方向上，第一閘極層104的長度大於第二閘極層105的長度。如此，有利於保證第一閘極層104對半導體通道102的較大的環繞面積，有利於提高第一閘極層104對半導體通道102的控制能力。
其中，第一閘極層104的長度與第二閘極層105的長度的比值為1.5～4。
在一些實施例中，在垂直於半導體通道102側壁的方向上，第一閘極層104的厚度大於第二閘極層105的厚度。如此，有利於增大第一閘極層104自身的體積。從而有利於保證第一閘極層104自身較小的電阻，以提高第一閘極層104對半導體通道102的控制能力。
其中，第一閘極層104的厚度與第二閘極層105的厚度的比值為1.2～2。
在一些實施例中，第二閘極層105中包括鑭系元素中的至少一者和/或鋯元素。如此，有利於提高第二閘極層105自身的電學性能，從而提高第二閘極層105對半導體通道102的控制能力。此外，在第二閘極層105的尺寸小於第一閘極層104的尺寸時，通過在第二閘極層105中摻入鑭系元素中的至少一者和/或鋯元素以提高第二閘極層105的導電性，從而彌補由於尺寸差異造成的第一閘極層104與第二閘極層105之間的導電性差異，以降低第一閘極層104和第二閘極層105對半導體通道102的控制能力的差異，從而提高半導體結構整體的穩定性。
在一些實施例中，絕緣層106包括：第一絕緣層116，位於相鄰半導體通道102的介質層103之間和第一閘極層104之間，且沿第二方向Y延伸，第一絕緣層116的頂面不低於第三區III頂面；第二絕緣層126，位於第一閘極層104頂面，且位於第一絕緣層116和第二閘極層105之間；第三絕緣層136，位於第二閘極層105頂面，且位於第二絕緣層126和介質層103之間。
其中，第一絕緣層116、第二絕緣層126和第三絕緣層136共同作用，用於實現相鄰半導體通道102之間的電絕緣、相鄰第一閘極層104之間的電絕緣以及相鄰第二閘極層105之間的電絕緣。此外，位於第一閘極層104頂面的第二絕緣層126可以實現第一閘極層104與其他導電結構之間的電絕緣，位於第二閘極層105頂面的第三絕緣層136可以實現第二閘極層105與其他導電結構之間的電絕緣。
在一些實施例中，第一絕緣層116的材料、第二絕緣層126的材料和第三絕緣層136的材料可以相同，例如，均為氮化矽；在其他實施例中，第一絕緣層的材料、第二絕緣層的材料和第四絕緣層的材料可以不同，只需滿足三者均為絕緣效果良好的材料，且對於同一蝕刻製程而言，絕緣層的材料與介質層的材料之間具有高的蝕刻選擇比。
在一些實施例中，半導體結構還可以包括：電接觸結構107，位於第二閘極層105遠離位元線101的部分表面，以及位於部分第三區III的介質層103表面。例如，電接觸結構107可以位於第二閘極層105的部分頂面以及沿該部分頂面向下的第二閘極層105的部分側壁，且還位於第四介質層143的部分頂面以及沿該部分頂面向下的第四介質層143的部分側壁。
其中，電接觸結構107用於控制第二閘極層105的電位，在一些實施例中，可以直接通過電接觸結構107給第二閘極層105施加電壓，則每一第二閘極層105均被單獨控制。在其他實施例中，也可以通過形成圖形化的導電層（未圖示），用導電層連接不同的電接觸結構，以用同一電壓控制不同的第二閘極層，實際應用中，可提高電學需求，控制同一導電層連接的電連接結構的數量。
在一些實施例中，半導體結構還可以包括：阻擋層108，環繞電接觸結構107側壁；遮罩層118，位於相鄰阻擋層108之間，且覆蓋暴露出的介質層103頂面和絕緣層106頂面。其中，阻擋層108的材料可以為氧化矽，遮罩層118的材料可以為光阻。
綜上所述，同一半導體通道102側壁環繞有第一閘極層104和第二閘極層105，使得第一閘極層104和第二閘極層105對半導體通道102的控制能力相互彌補，例如，在第一閘極層104對半導體通道102的控制能力較低會造成洩露電流過大時，通過第二閘極層105對半導體通道102的控制彌補該不足，從而保證第一閘極層104和第二閘極層105整體上對半導體通道102良好的控制能力，從而有利於降低半導體結構中的洩露電流，以提高半導體結構整體的電學性能。
本申請另一實施例還提供一種半導體結構的製造方法，可用於形成上述半導體結構。
圖1至圖18為本申請另一實施例提供的半導體結構的製造方法中各步驟對應的剖面結構示意圖，以下將結合附圖對本申請另一實施例提供的半導體結構的製造方法進行詳細說明，與上述實施例相同或相應的部分，以下將不做詳細贅述。
需要說明的是，為了便於描述以及清晰地示意出半導體結構製作方法的步驟，本實施例中的圖1至圖18均為半導體結構的局部結構示意圖。
其中，圖6為圖5所示結構沿第一截面方向AA1的剖面示意圖，圖7為圖5所示結構沿第二截面方向BB1的剖面示意圖，需要說明的是，後續將根據表述需要設置沿第一截面方向AA1的剖面示意圖、沿第二截面方向BB1的剖面示意圖中的一者或者兩者。
參考圖5至圖7，提供基底100，基底100包括間隔排布的位元線101和半導體通道102，位元線101沿第一方向X延伸，半導體通道102位於位元線101的部分頂面，且在垂直於位元線1-1頂面的方向Z上，半導體通道102包括依次排列的第一區I、第二區II以及第三區III；形成介質層103，介質層103位於相鄰位元線101之間且位於半導體通道102表面。
需要說明的是，第一區I和第三區III均可以作為後續形成的具有半導體通道102的GAA電晶體的源極或者汲極，部分第二區II與後續形成的GAA電晶體的第一閘極層104對應，部分第三區III與後續形成的GAA電晶體的第二閘極層105對應。
在一些實施例中，提供基底100可以包括如下步驟：
提供初始基底（未圖示），初始基底內具有沿第一方向X延伸的初始第一介質層（未圖示）；參考圖5至圖7，圖形化初始基底和初始第一介質層，以形成間隔排布的位元線101和半導體通道102，以及位於相鄰位元線101間的初始第一介質層153，且初始第一介質層153頂面不低於半導體通道102頂面，半導體通道102側壁、初始第一介質層153側壁和位元線101的部分頂面圍成溝槽109，溝槽109沿第二方向Y延伸。
其中，初始基底的材料類型可以為元素半導體材料或者晶態無機化合物半導體材料。元素半導體材料可以矽或者鍺；晶態無機化合物半導體材料可以為碳化矽、鍺化矽、砷化鎵或者鎵化銦等。初始基底為形成位元線101和半導體通道102的基礎，且在圖形化初始基底和初始第一介質層153以形成位元線101和半導體通道102的同時，還形成襯底110。
其中，圖形化初始基底和初始第一介質層的方法包括自對準多重曝光技術（SAQP，Self-Aligned Quadruple Patterning）或者自對準雙重成像技術（SADP，Self-aligned Double Patterning）。
在一些實施例中，還可以對初始基底進行摻雜處理以及退火處理，使得初始基底內摻雜有N型摻雜元素或P型摻雜元素，有利於提高以初始基底為基礎形成的半導體通道102的導電性，從而有利於降低第一區I和第三區III之間的導通電壓，即降低後續形成的GAA電晶體中源極與汲極之間的導通電壓。此外，使得初始基底內摻雜有N型摻雜元素或P型摻雜元素，有利於提高以初始基底為基礎形成的位元線101的導電性，從而降低第一區I與位元線101之間的接觸電阻，從而提高半導體結構的電學性能。
其中，摻雜元素為P型摻雜元素或者N型摻雜元素，具體地，N型摻雜元素可以為砷元素、磷元素或者銻元素中的至少一種；P型摻雜元素可以為硼元素、銦元素或者鎵元素中的至少一種。
參考圖8至圖18，形成第一閘極層104，第一閘極層104環繞第二區II的介質層103；形成第二閘極層105，第二閘極層105環繞第三區III的介質層103，在垂直於位元線101頂面的方向Z上，第二閘極層105與第一閘極層104間隔設置；形成絕緣層106，絕緣層106位於同一位元線101上的相鄰半導體通道102之間。
在一些實施例中，當半導體通道102側壁、初始第一介質層153側壁和位元線101的部分頂面圍成溝槽109（參考圖6）時，形成介質層103、第一閘極層104、第二閘極層105以及絕緣層106的可以包括如下步驟：
參考圖8至圖10，在相鄰位元線101之間以及相鄰位元線101上的第一區I的半導體通道102間形成第一介質層113；在第一區I的溝槽109側壁形成第二介質層123；形成第一絕緣層116，第一絕緣層116位於溝槽109內且隔離相鄰第二介質層123，第一絕緣層116頂面不低於半導體通道102頂面。
其中，第一絕緣層116頂面不低於半導體通道102頂面，有利於後續在第一絕緣層116和第二區II和第三區III的半導體通道102之間形成第二間隔，則後續可通過自對準的方式在第二間隔中形成尺寸精確的第一閘極層和第二閘極層，無需通過蝕刻製程即可形成高尺寸精度的第一閘極層和第二閘極層，有利於簡化第一閘極層和第二閘極層的形成步驟，且通過調控第二間隔的尺寸，即可獲得小尺寸的第一閘極層和第二閘極層。
在一些實施例中，形成第一介質層113、第二介質層123和第一絕緣層116可以包括如下步驟：
參考圖8，在溝槽109（參考圖6）側壁形成初始第二介質層163，相鄰初始第二介質層163間具有第一間隔。在一些實施例中，可採用以下製程步驟形成初始第二介質層163：進行沉積製程，形成覆蓋半導體通道102頂面和暴露出的所有側壁的表面，還形成於初始第一介質層153暴露出的頂面和側壁。其中，初始第二介質層163的材料包括氧化矽。
繼續參考圖8，在第一間隔中形成第一絕緣層116。在一些實施例中，可採用以下製程步驟形成第一絕緣層116：形成覆蓋初始第二介質層163頂面以及填充滿第一間隔的第一絕緣膜；對第一絕緣膜進行化學機械平坦化處理至露出初始第二介質層163，剩餘第一絕緣膜作為第一絕緣層116。其中，第一絕緣層116的材料包括氮化矽。
其中，初始第一介質層153的材料和初始第二介質層163的材料相同，有利於後續通過同一去除步驟去除部分初始第一介質層153和部分初始第二介質層163，以形成第二間隔。
在一些實施例中，繼續參考圖8，在形成第一絕緣層116之前，在形成初始第二介質層163之後，對初始第二介質層163露出的位元線101的部分頂面進行金屬矽化處理，以形成金屬半導體化合物結構111。
其中，金屬半導體化合物結構111相較於未金屬化的半導體材料而言，具有相對較小的電阻率，因此，相較於半導體通道102而言，包含金屬半導體化合物結構111的位元線101的電阻率更小，從而有利於降低位元線101自身的電阻，且降低位元線101與第一區I的半導體通道102之間的接觸電阻，進一步改善半導體結構的電學性能。
在一些實施例中，對初始第二介質層163露出的位元線101的部分頂面進行金屬矽化處理的步驟可以包括：在位元線101露出的頂面形成金屬層（未圖示），金屬層為金屬半導體化合物結構111提供金屬元素。其中，金屬層的材料包括鈷、鎳、鉬、鈦、鎢、鉭或者鉑中的至少一種。
在其他實施例中，也可以不對位元線露出的頂面進行金屬矽化處理，直接在位元線露出的頂面形成第一絕緣層。
然後，結合參考圖8和圖9至圖10，以第一絕緣層116為遮罩蝕刻初始第一介質層153和初始第二介質層163，以形成第一介質層113和第二介質層123。
參考圖11至圖18，在第二區II的溝槽109（參考圖6）側壁形成第三介質層133和第一閘極層104，第三介質層133頂面高於第一閘極層104頂面；形成第二絕緣層126，第二絕緣層126位於第一絕緣層116和第三介質層133之間；在第三區III的溝槽109側壁形成第四介質層143和第二閘極層105，第四介質層143頂面高於第二閘極層105頂面；形成第三絕緣層136，第三絕緣層136位於第二絕緣層126和第四介質層143之間，第一介質層113、第二介質層123、第三介質層133和第四介質層143共同構成介質層103；第一絕緣層116、第二絕緣層126和第三絕緣層136共同構成絕緣層106。
在一些實施例中，形成第三介質層133、第一閘極層104和第二絕緣層126可以包括如下步驟：
參考圖11至圖13，在第二區II和第三區III的半導體通道102側壁形成初始第三介質層173，初始第三介質層173和第一絕緣層116間具有第二間隔129。在一些實施例中，可採用以下製程步驟形成初始第三介質層173：對露出的第二區II和第三區III的半導體通道102表面進行熱氧化處理，以形成初始第三介質層173。其中，初始第三介質層173的材料為氧化矽。在其他實施例中，也可以通過沉積製程形成覆蓋第二區和第三區的半導體通道表面的初始第三介質層。
參考圖12和圖13，在第二區II的第二間隔129（參考圖11）中形成第一閘極層104。其中，形成第一閘極層104的步驟可以包括：參考圖11，形成初始第一閘極層114，初始第一閘極層114填充滿第二間隔129且位於初始第三介質層173頂面；參考圖12，蝕刻去除環繞第三區III的半導體通道102側壁、部分環繞第二區II的半導體通道102側壁以及位於初始第三介質層173頂面的初始第一閘極層114，剩餘初始第一閘極層114作為第一閘極層104，則第一閘極層104僅環繞部分第二區II的半導體通道102側壁。
參考圖14，在剩餘第二間隔129中形成第二絕緣層126。在一些實施例中，可採用以下製程步驟形成第二絕緣層126：進行沉積製程，形成填充滿剩餘第二間隔129（參考圖12）且覆蓋初始第三介質層173頂面的第二絕緣膜；對第二絕緣膜和第一絕緣層116進行化學機械研磨，至露出初始第三介質層173，剩餘第二絕緣膜作為第二絕緣層126。其中，第二絕緣膜的材料包括氮化矽。
結合參考圖14和圖15，以第二絕緣層126為遮罩蝕刻初始第三介質層173，以形成第三介質層133。
其中，在形成第三介質層133的步驟中，不僅露出半導體通道102頂面，還露出第三區III的半導體通道102側壁，為後續形成第四介質層和第二閘極層做準備。在一些實施例中，在方向Z上，蝕刻初始第三介質層173的深度可以為10nm～30nm。
在一些實施例中，形成第四介質層143、第二閘極層105和第三絕緣層136可以包括如下步驟：
繼續參考圖15，在第三區III側壁形成第四介質層143，第四介質層143和第二絕緣層126間具有第三間隔139；在部分第三間隔139中形成第二閘極層105。在一些例子中，第四介質層143還形成於第三區III頂面，可採用以下製程步驟形成第四介質層143：對第三區III的半導體通道102表面進行熱氧化處理，以形成第四介質層143。其中，第四介質層143的材料為氧化矽。在其他實施例中，也可以通過沉積製程形成覆蓋第三區的半導體通道表面的第四介質層。
其中，形成第二閘極層105的步驟可以包括：形成初始第二閘極層（未圖示），初始第二閘極層填充第三間隔139且位於第四介質層143頂面；蝕刻部分環繞第三區III的半導體通道102側壁以及位於第四介質層143頂面的初始第二閘極層，剩餘初始第二閘極層作為第二閘極層105，則第二閘極層105僅環繞部分第三區III的半導體通道102側壁。
參考圖17，在剩餘第三間隔139（參考圖15）中形成第三絕緣層136。在一些實施例中，可採用以下製程步驟形成第三絕緣層136：進行沉積製程，形成填充滿剩餘第三間隔139且覆蓋第四介質層143頂面的第三絕緣膜；對第三絕緣膜和第一絕緣層116進行化學機械研磨，至露出第四介質層143，剩餘第三絕緣膜作為第三絕緣層136。其中，第三絕緣層136的材料可以為氮化矽。
在一些實施例中，在形成第二閘極層105之後，在形成第三絕緣層136之前，製造方法還可以包括：在第二閘極層105中摻入鑭系元素中的至少一者和/或鋯元素。如此，有利於提高第二閘極層105自身的電學性能，從而提高第二閘極層105對半導體通道102的控制能力。此外，在第二閘極層105的尺寸小於第一閘極層104的尺寸時，通過在第二閘極層105中摻入鑭元素和/或鋯元素以提高第二閘極層105的導電性，從而彌補由於尺寸差異造成的第一閘極層104與第二閘極層105之間的導電性差異，以降低第一閘極層104和第二閘極層105對半導體通道102的控制能力的差異，從而提高半導體結構整體的穩定性。
其中，可採用以下製程步驟在第二閘極層105中摻入鑭系元素中的至少一者和/或鋯元素：參考圖16，在剩餘第三間隔139（參考圖15）中形成擴散層149，然後提高可知半導體結構所處環境的溫度，利用擴散層149中金屬元素的熱擴散作用將金屬元素摻雜至第二閘極層105中，需要說明的是，金屬元素在第二閘極層105的摻雜深度隨半導體結構所處環境的溫度的升高而增大。其中，擴散層149的材料可以為氧化鑭、氧化鈧或氧化鈰等鑭系氧化物或氧化鋯中的至少一者。
在第二閘極層105中摻入鑭系元素中的至少一者和/或鋯元素的製程結束後，去除剩餘的擴散層149，露出第二閘極層105，為後續在第二閘極層105頂面形成第三絕緣層136做準備。
在一些實施例中，參考圖18和圖1至圖4，在形成第三絕緣層136之後，製造方法還可以包括：圖形化絕緣層106以露出第二閘極層105，並形成通孔159；在159通孔中形成電接觸結構108。
在一些實施例中，形成電接觸結構108可以包括如下步驟：參考圖18，在絕緣層106和第四介質層143共同構成的頂面形成具有開口的遮罩層118，且在方向Z上，部分開口與部分第二閘極層105正對，因此，在以遮罩層118為遮罩蝕刻絕緣層106時，會露出部分第二閘極層105，以形成通孔159。需要說明的是，參考圖2，在形成通孔159之後，在形成電接觸結構108之前，還可在通孔159的側壁形成阻擋層108。其中，阻擋層108的材料可以為氧化矽，遮罩層118的材料可以為光阻。
綜上所述，在第一絕緣層116和第二區II和第三區III的半導體通道102之間形成第二間隔129，有利於通過自對準的方式在第二間隔129中形成尺寸精確的第一閘極層104和第二閘極層105，無需通過蝕刻製程即可形成高尺寸精度的第一閘極層104和第二閘極層105，且通過調控第二間隔129的尺寸，即可獲得小尺寸的第一閘極層104和第二閘極層105。此外，在同一半導體通道102側壁的不同區域分別形成第一閘極層104和第二閘極層105，使得第一閘極層104和第二閘極層105對半導體通道102的控制能力相互彌補，從而保證第一閘極層104和第二閘極層105整體上對半導體通道102良好的控制能力，從而有利於降低半導體結構中的洩露電流，以提高半導體結構整體的電學性能。
本發明所屬技術領域具有通常知識者可以理解，上述各實施方式是實現本申請的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本申請的精神和範圍。任何本發明所屬技術領域具有通常知識者，在不脫離本申請的精神和範圍內，均可作各自更動與修改，因此本申請的保護範圍應當以請求項限定的範圍為準。
100:基底
101:位元線
102:半導體通道
103:介質層
104:第一閘極層
105:第二閘極層
106:絕緣層
107:電接觸
108:阻擋層
109:溝槽
110:襯底
111:金屬半導體化合物結構
112:半導體通道
113:第一介質層
114:初始第一閘極層
116:第一絕緣層
118:遮罩層
123:第二介質層
126:第二絕緣層
129:第二間隔層
133:第三介質層
136:第三絕緣層
139:第三間隔層
143:第四介質層
149:擴散層
159:通孔
163:初始第二介質層
173:初始第三介質層
一個或多個實施例通過與之對應的附圖中的圖片進行示例性說明，這些示例性說明並不構成對實施例的限定，除非有特別申明，附圖中的圖不構成比例限制。
圖1至圖18為本申請另一實施例提供的半導體結構的製造方法中各步驟對應的剖面結構示意圖。
100:基底
101:位元線
102:半導體通道
103:介質層
104:第一閘極層
105:第二閘極層
106:絕緣層
107:電接觸
108:阻擋層
110:襯底
111:金屬半導體化合物結構
116:第一絕緣層
118:遮罩層
123:第二介質層
126:第二絕緣層
133:第三介質層
136:第三絕緣層
143:第四介質層
Claims (22)
- 一種半導體結構，包括： 基底，所述基底包括間隔排布的位元線和半導體通道，所述位元線沿第一方向延伸，所述半導體通道位於所述位元線的部分頂面，且在垂直於所述位元線頂面的方向上，所述半導體通道包括依次排列的第一區、第二區以及第三區； 介質層，位於相鄰所述位元線之間且位於所述半導體通道表面； 第一閘極層，環繞所述第二區的所述介質層且沿第二方向延伸，所述第一方向與所述第二方向不同； 第二閘極層，環繞所述第三區的所述介質層，在垂直於所述位元線頂面的方向上，所述第二閘極層與所述第一閘極層間隔設置； 絕緣層，位於同一所述位元線上的相鄰所述半導體通道之間且隔離位於相鄰所述介質層上的所述第一閘極層和所述第二閘極層。
- 如請求項1所述的半導體結構，其中在垂直於所述半導體通道側壁的平面中，所述第一閘極層環繞的所述半導體通道具有第一截面，所述第二閘極層環繞的所述半導體通道具有第二截面，所述第一截面的面積大於所述第二截面的面積。
- 如請求項1所述的半導體結構，其中在所述位元線指向所述半導體通道的方向上，所述第一閘極層的長度大於所述第二閘極層的長度。
- 如請求項1所述的半導體結構，其中在垂直於所述半導體通道側壁的方向上，所述第一閘極層的厚度大於所述第二閘極層的厚度。
- 如請求項1所述的半導體結構，其中單一所述第一閘極層沿所述第二方向延伸，且環繞相鄰所述位元線上的相鄰所述半導體通道，單一所述第二閘極層僅環繞單一所述半導體通道。
- 如請求項1所述的半導體結構，其中所述第二閘極層中包括鑭系元素中的至少一者和/或鋯元素。
- 如請求項1所述的半導體結構，還包括：電接觸結構，位於所述第二閘極層遠離所述位元線的表面，以及位於部分所述第三區的所述介質層表面。
- 如請求項1所述的半導體結構，還包括：金屬半導體化合物結構，至少位於與所述絕緣層底面正對的所述位元線中。
- 如請求項8所述的半導體結構，其中沿位於所述絕緣層兩側的所述半導體通道指向所述絕緣層的方向上，所述金屬半導體化合物結構的深度逐漸增大。
- 如請求項1所述的半導體結構，其中在垂直於所述半導體通道側壁的平面中，所述第一區的所述半導體通道的截面面積、所述第二區的所述半導體通道的截面面積以及所述第三區的所述半導體通道的截面面積依次減小。
- 如請求項10所述的半導體結構，其中所述介質層包括： 第一介質層，位於相鄰所述位元線間，且位於相鄰所述位元線上的所述第一區的所述半導體通道間； 第二介質層，位於所述第一區的所述半導體通道側壁和所述第一區的所述第一介質層側壁； 第三介質層，環繞所述第二區的所述半導體通道側壁； 第四介質層，環繞所述第三區的所述半導體通道側壁且位於所述半導體通道頂面。
- 如請求項11所述的半導體結構，其中所述第一閘極層至少位於所述第一介質層的部分頂面和所述第二介質層的部分頂面，所述第二閘極層至少位於所述第三介質層的部分頂面。
- 如請求項1所述的半導體結構，其中所述絕緣層包括： 第一絕緣層，位於相鄰所述半導體通道的所述介質層之間和所述第一閘極層之間，且沿所述第二方向延伸，所述第一絕緣層的頂面不低於所述第三區頂面； 第二絕緣層，位於所述第一閘極層頂面，且位於所述第一絕緣層和所述第二閘極層之間； 第三絕緣層，位於所述第二閘極層頂面，且位於所述第二絕緣層和所述介質層之間。
- 一種半導體結構的製造方法，包括： 提供基底，所述基底包括間隔排布的位元線和半導體通道，所述位元線沿第一方向延伸，所述半導體通道位於所述位元線的部分頂面，且在垂直於所述位元線頂面的方向上，所述半導體通道包括依次排列的第一區、第二區以及第三區； 形成介質層，所述介質層位於相鄰所述位元線之間且位於所述半導體通道表面； 形成第一閘極層，所述第一閘極層環繞所述第二區的所述介質層； 形成第二閘極層，所述第二閘極層環繞所述第三區的所述介質層，在垂直於所述位元線頂面的方向上，所述第二閘極層與所述第一閘極層間隔設置； 形成絕緣層，所述絕緣層位於同一所述位元線上的相鄰所述半導體通道之間。
- 如請求項14所述的製造方法，其中提供基底的步驟包括： 提供初始基底，所述初始基底內具有沿所述第一方向延伸的初始第一介質層； 圖形化所述初始基底和所述初始第一介質層，以形成間隔排布的所述位元線和所述半導體通道，以及位於相鄰位元線間的所述初始第一介質層，且所述初始第一介質層頂面不低於所述半導體通道頂面，所述半導體通道側壁、和所述初始第一介質層側壁和所述位元線的部分頂面圍成溝槽，所述溝槽沿第二方向延伸。
- 如請求項15所述的製造方法，其中形成所述介質層、所述第一閘極層、所述第二閘極層以及所述絕緣層的步驟包括： 在相鄰所述位元線之間以及相鄰所述位元線上的所述第一區的所述半導體通道間形成第一介質層； 在所述第一區的所述溝槽側壁形成第二介質層； 形成第一絕緣層，所述第一絕緣層位於所述溝槽內且隔離相鄰所述第二介質層，所述第一絕緣層頂面不低於所述半導體通道頂面； 在所述第二區的所述溝槽側壁形成第三介質層和所述第一閘極層，所述第三介質層頂面高於所述第一閘極層頂面； 形成第二絕緣層，所述第二絕緣層位於所述第一絕緣層和所述第三介質層之間； 在所述第三區的所述溝槽側壁形成第四介質層和所述第二閘極層，所述第四介質層頂面高於所述第二閘極層頂面； 形成第三絕緣層，所述第三絕緣層位於所述第二絕緣層和所述第四介質層之間，所述第一介質層、所述第二介質層、所述第三介質層和所述第四介質層共同構成所述介質層；所述第一絕緣層、所述第二絕緣層和所述第三絕緣層共同構成所述絕緣層。
- 如請求項16所述的製造方法，形成所述第一介質層、所述第二介質層和所述第一絕緣層的步驟包括： 在所述溝槽側壁形成初始第二介質層，相鄰所述初始第二介質層間具有第一間隔； 在所述第一間隔中形成所述第一絕緣層； 以所述第一絕緣層為遮罩蝕刻所述初始第一介質層和所述初始第二介質層，以形成所述第一介質層和第二介質層。
- 如請求項17所述的製造方法，其中在形成所述第一絕緣層之前，在形成所述初始第二介質層之後，對所述初始第二介質層露出的所述位元線的部分頂面進行金屬矽化處理，以形成金屬半導體化合物結構。
- 如請求項16所述的製造方法，其中形成所述第三介質層、所述第一閘極層和所述第二絕緣層的步驟包括： 在所述第二區和所述第三區的所述半導體通道側壁形成初始第三介質層，所述初始第三介質層和所述第一絕緣層間具有第二間隔； 在所述第二區的部分所述第二間隔中形成所述第一閘極層； 在剩餘所述第二間隔中形成所述第二絕緣層； 以所述第二絕緣層為遮罩蝕刻所述初始第三介質層，以形成所述第三介質層。
- 如請求項16所述的製造方法，其中形成所述第四介質層、所述第二閘極層和所述第三絕緣層的步驟包括： 在所述第三區側壁形成第四介質層，所述第四介質層和所述第二絕緣層間具有第三間隔； 在部分所述第三間隔中形成所述第二閘極層； 在剩餘所述第三間隔中形成所述第三絕緣層。
- 如請求項20所述的製造方法，其中在形成所述第二閘極層之後，在形成所述第三絕緣層之前，還包括：在所述第二閘極層中摻入鑭系元素中的至少一者和/或鋯元素。
- 如請求項15所述的製造方法，還包括，形成電接觸結構，其中，形成所述電接觸結構的步驟包括： 圖形化所述絕緣層以露出所述第二閘極層，並形成通孔； 在所述通孔中形成所述電接觸結構。
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