CN114284334A - 具有超结结构的高压无结FinFET器件及其制备方法 - Google Patents

Abstract

本发明提供一种具有超结结构的高压无结FinFET器件及制备方法，该器件包括：形成于衬底内的包括源区、沟道区、漂移区及漏区的至少两根鳍状结构，相邻两漂移区之间形成沟槽；形成于每根鳍状结构的两侧和顶面上的并联连接的多个栅极结构；形成于源区及漏区的源极及漏极，源极、漏极、沟道区及漂移区的掺杂类型相同；形成于沟槽中的半导体掺杂层，相邻的漂移区与半导体掺杂层之间形成超结结构。通过在无结FinFET器件的沟道区与漏极之间形成漂移区，有效提高了FinFET器件的击穿电压，改善了FinFET器件的耐高压性能；通过在FinFET器件的宽度方向形成若干个由相邻的漂移区与半导体掺杂层形成的超结结构，可进一步提高FinFET器件的耐高压性能，同时降低FinFET器件的导通电阻。

Description

具有超结结构的高压无结FinFET器件及其制备方法

技术领域

本发明属于鳍型场效应晶体管(FinFET)，特别是涉及一种具有超结结构的高压无结FinFET器件及其制备方法。

背景技术

随着半导体工业向着追求更高的器件密度、更高的性能和更低的成本的纳米工艺节点发展，在集成电路的制造中，人们越来越希望在每个芯片中安装更多的器件和电路，这些来自制造和设计方面的挑战已经导致了三维设计如鳍式场效应晶体管(FinFET)的发展。

相对于现有的平面晶体管，FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能。典型地FinFET器件是由一个薄的垂直“鳍”(或称为鳍结构)制成的，该“鳍”(或称为鳍结构)从基底延伸而来，例如，由刻蚀基底的硅层的一部分而形成。所以FinFET器件是一种非平面FET，鳍片是一种窄的垂直半导体结构，在源极和漏极之间形成一个通道，由薄的绝缘材料覆盖，并在两个或三个侧面被上覆的栅极包围。FinFET器件改善了器件中通道的密度和栅极控制。这种三维器件结构被广泛应用于包括静态随机存取存储器(SRAM)和逻辑器件在内的多种应用中。

由于FinFET器件的源极和漏极的掺杂类型和浓度与沟道区的掺杂类型和浓度不一致，使源极、漏极和沟道区域之间形成PN结，而随着器件结构的进一步缩小，使得源漏和沟道区域的面积进一步缩小，提高了对掺杂工艺的控制难度，实现源极、漏极和沟道区域之间的PN结变的越来越困难，因此提出了源极、漏极和沟道区域掺杂类型一致的无结晶体管结构来克服掺杂突变的问题，同时无结晶体管可以抑制短沟道效应，在几个纳米尺寸下仍然可以工作。

目前随着需要更高电压的应用不断出现，有必要提供一种具有较高击穿电压的无结FinFET器件及其制备方法，以解决现有技术存在的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有超结结构的高压无结FinFET器件及其制备方法，用于解决现有技术中无结FinFET器件的耐高压性能较差等的问题。

为实现上述目的及其他相关目的，本发明提供一种具有超结结构的高压无结FinFET器件的制备方法，所述制备方法包括：

提供衬底，并对所述衬底进行第一导电类型的轻掺杂离子注入，形成掺杂层；

刻蚀所述掺杂层形成至少两根鳍状结构，每根所述鳍状结构包括依次相邻的源区、沟道区、漂移区及漏区，相邻两所述漂移区之间形成沟槽；

于每根所述沟道区的所述鳍状结构的两侧和顶面上均形成栅极结构，所述栅极结构包括栅极绝缘层及栅极层，且相邻两所述栅极结构的所述栅极层接触连接，从而实现所有所述栅极结构的并联连接；

于每根所述鳍状结构的所述源区及所述漏区分别形成源极及漏极，以使所述漂移区位于所述沟道区与所述漏极之间，其中，所述源极及所述漏极与所述沟道区及所述漂移区的掺杂类型相同，且所述源极及所述漏极的掺杂浓度大于所述沟道区及所述漂移区的掺杂浓度；

于所述沟槽中形成具有第二导电类型的半导体掺杂层，所述第一导电类型与所述第二导电类型相反，从而相邻的所述漂移区与具有第二导电类型的所述半导体掺杂层之间形成超结结构。

可选地，所述沟道区、所述漂移区及的具有第二导电类型的所述半导体掺杂层掺杂浓度介于1×10¹⁷cm^-3～1×10¹⁸cm^-3之间，所述源极及所述漏极的掺杂浓度介于1×10¹⁹cm^-3～1×10²⁰cm^-3之间。

可选地，所述衬底包括基底，位于所述基底上的埋氧层，以及位于所述埋氧层上的半导体材料层；对所述半导体材料层进行离子注入，形成所述掺杂层。

可选地，形成所述源极及所述漏极的步骤包括：于所述鳍状结构的所述源区及所述漏区进行重掺杂离子注入形成所述源极及所述漏极；或先去除所述源区及所述漏区的所述鳍状结构，再于所述源区及所述漏区沉积掺杂材料层形成所述源极及所述漏极。

可选地，采用外延生长工艺形成所述掺杂材料层及具有第二导电类型的所述半导体掺杂层。

可选地，所述栅极层的材料包括多晶硅或非晶硅，所述栅极绝缘层的材料包括热氧氧化工艺形成的氧化硅。

可选地，形成所述栅极结构后还包括：于所述栅极结构的两侧形成侧墙的步骤。

本发明还提供一种具有超结结构的高压无结FinFET器件，所述器件包括：

形成于衬底内的至少两根鳍状结构，每根所述鳍状结构包括依次相邻的源区、沟道区、漂移区及漏区，相邻两所述漂移区之间形成沟槽；

形成于每根所述沟道区的所述鳍状结构的两侧和顶面上的栅极结构，所述栅极结构包括栅极绝缘层及栅极层，且相邻两所述栅极结构的所述栅极层接触连接，从而所有所述栅极结构并联连接；

形成于每根所述鳍状结构的所述源区及所述漏区的源极及漏极，所述漂移区位于所述沟道区与所述漏极之间，其中，所述源极、所述漏极、所述沟道区及所述漂移区为第一导电类型的掺杂，且所述源极及所述漏极的掺杂浓度大于所述沟道区及所述漂移区的掺杂浓度；

形成于所述沟槽中的具有第二导电类型的半导体掺杂层，所述第一导电类型与所述第二导电类型相反，从而相邻的所述漂移区与具有第二导电类型的所述半导体掺杂层之间形成超结结构。

可选地，所述沟道区、所述漂移区及的具有第二导电类型的所述半导体掺杂层掺杂浓度介于1×10¹⁷cm^-3～1×10¹⁸cm^-3之间，所述源极及所述漏极的掺杂浓度介于1×10¹⁹cm^-3～1×10²⁰cm^-3之间。

可选地，所述衬底包括基底，位于所述基底上的埋氧层，以及位于所述埋氧层上的半导体材料层；所有所述鳍状结构形成于所述半导体材料层上。

可选地，所述栅极层的材料包括多晶硅或非晶硅；所述栅极绝缘层的材料包括热氧氧化工艺形成的氧化硅；所述栅极结构的两侧形成有侧墙。

如上所述，本发明的具有超结结构的高压无结FinFET器件及其制备方法，通过在无结FinFET器件的沟道区与漏极之间形成漂移区，使源极、沟道区、漂移区及漏极形成于同一鳍状结构和相同的掺杂类型，从而形成无结FinFET器件，且源极及漏极的掺杂浓度大于沟道区及漂移区的掺杂浓度，低掺杂的漂移区相当于使FinFET器件串联了一个高电阻，为FinFET器件创建了一个更长的电路路径来帮助耗散高电压，从而有效提高了FinFET器件的击穿电压，改善FinFET器件的耐高压性能；另外，通过在相邻两根鳍状结构的漂移区之间的沟槽中形成半导体掺杂层，以在FinFET器件的宽度方向形成若干个由相邻的漂移区与半导体掺杂层形成的超结结构，该若干个沿宽度方向分布的超结结构可有效减小FinFET器件在长度方向的反向击穿电压，从而进一步提高FinFET器件的耐高压性能，同时降低FinFET器件的导通电阻；再者，FinFET器件的漂移区与源区、沟道区及漏区在同一工艺中形成，无需额外增加工艺，不增加工艺成本且制备简便。

附图说明

图1显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法的工艺流程图。

图2显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S1步骤中提供衬底的三维立体示意图。

图3显示为沿图2中AA剖面线方向的剖面示意图。

图4显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S1步骤中形成掺杂层的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图。

图5显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S2步骤所呈现的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图。

图6显示为图5中在P型掺杂层形成的3根鳍状结构的三维立体示意图。

图7显示为图5中在P型掺杂层形成的一根鳍状结构沿图2中BB剖面线方向的剖面示意图。

图8显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S3步骤中于鳍状结构上形成刻蚀停止层及栅极材料层的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图。

图9显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S3步骤中形成硬掩膜层及底部抗反射层的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图。

图10显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S3步骤中刻蚀形成栅极结构的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图，该AA剖面线位于沟道区之外。

图11显示为图10中在P型掺杂层形成的一根鳍状结构沿图2中BB剖面线方向的剖面示意图。

图12显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S3步骤后于栅极结构两侧形成侧墙的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图，该AA剖面线位于沟道区之外。

图13显示为图12中在P型掺杂层形成的一根鳍状结构沿图2中BB剖面线方向的剖面示意图。

图14显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S4步骤中形成硬掩膜层及图形化光刻胶层的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图，该AA剖面线位于源区上。

图15显示为图14中在P型掺杂层形成的一根鳍状结构沿图2中BB剖面线方向的剖面示意图。

图16显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S4步骤中去除在P型掺杂层形成的鳍状结构上的源区及漏区的掺杂层的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图，该AA剖面线位于源区上。

图17显示为图16中在P型掺杂层形成的一根鳍状结构沿图2中BB剖面线方向的剖面示意图。

图18显示为本发明实施例一的具有漂移区的高压无结FinFET器件的制备方法S4步骤中在P型掺杂层形成的鳍状结构上的源区及漏区形成源极及漏极的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图，该AA剖面线位于源区上。

图19显示为图18中在P型掺杂层形成的一根鳍状结构沿图2中BB剖面线方向的剖面示意图。

图20显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S4步骤中形成硬掩膜层及图形化光刻胶层的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图，该AA剖面线位于源区上。

图21显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S4步骤中去除形成在N型掺杂层形成的鳍状结构的源区及漏区上的硬掩膜层的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图，该AA剖面线位于源区上。

图22显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S4步骤中去除在N型掺杂层形成的鳍状结构上的源区及漏区的掺杂层的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图，该AA剖面线位于源区上。

图23显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S4步骤中在N型掺杂层形成的鳍状结构上的源区及漏区形成源极及漏极的示意图，该示意图为沿图2中AA剖面线方向的剖面示意图，该AA剖面线位于源区上。

图24显示为图23中在N型掺杂层形成的一根鳍状结构沿图2中BB剖面线方向的剖面示意图。

图25显示为本发明实施例一的具有超结结构的高压无结FinFET器件的制备方法S5步骤中在N型掺杂层形成超结结构的三维立体示意图，图25还显示为本发明实施例二的具有超结结构的高压无结FinFET器件的示意图。。

图26显示为图25中在N型掺杂层形成的一个具有超结结构的高压无结FinFET器件沿图2中AA剖面线方向的剖面示意图，该AA剖面线位于沟道区上，图26还显示为本发明实施例二的具有漂移区的高压无结FinFET器件的示意图。

图27显示为图25中在N型掺杂层形成的一个具有超结结构的高压无结FinFET器件沿图2中AA剖面线方向的剖面示意图，该AA剖面线位于漂移区上，图27还显示为本发明实施例二的具有漂移区的高压无结FinFET器件的示意图。

元件标号说明

100 衬底

101 基底

102 埋氧层

103 半导体材料层

104 掺杂层

104a N型掺杂层

104b P型掺杂层

105 鳍状结构

105a 源区

105b 沟道区

105c 漂移区

105d 漏区

106 栅极结构

106a 栅极绝缘层

106b 栅极层

107 源极

108 漏极

109 侧墙

110a 第一有源区

110b 第二有源区

111 刻蚀停止层

112 栅极材料层

113 图形化光刻胶层

114 硬掩膜层

115 底部抗反射层

116 沟槽

117 半导体掺杂层

118 超结结构

S1～S5 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图27。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。为了便于本实施方式的方向理解，以下实施例中定义沿FinFET器件的源极-栅极-漂移区-漏极的方向为FinFET器件的长度方向(即图2中的BB方向)，与长度方向垂直的方向为FinFET器件的宽度方向(即图2中的AA方向)。

实施例一

本实施例提供一种具有超结结构的高压无结FinFET器件的制备方法，通过在无结FinFET器件的沟道区与漏极之间形成漂移区，使源极、沟道区、漂移区及漏极形成于同一鳍状结构和相同的掺杂类型，从而形成无结FinFET器件，且源极及漏极的掺杂浓度大于沟道区及漂移区的掺杂浓度，低掺杂的漂移区相当于使FinFET器件串联了一个高电阻，为FinFET器件创建了一个更长的电路路径来帮助耗散高电压，从而有效提高了FinFET器件的击穿电压，改善FinFET器件的耐高压性能；另外，通过在相邻两根鳍状结构的漂移区之间的沟槽中形成半导体掺杂层，以在FinFET器件的宽度方向形成若干个由相邻的漂移区与半导体掺杂层形成的超结结构，该若干个沿宽度方向分布的超结结构可有效减小FinFET器件在长度方向的反向击穿电压，从而进一步提高FinFET器件的耐高压性能，同时降低FinFET器件的导通电阻。

这里需要说明的是，采用本发明的具有超结结构的高压无结FinFET器件的制备方法可以在同一衬底上形成一个具有超结结构的高压无结FinFET器件，也可以同时形成若干个具有超结结构的高压无结FinFET器件；可以在同一衬底上同时形成若干个N型高压无结FinFET器件或P型高压无结FinFET器件，也可以在同一衬底上同时形成若干个N型高压无结FinFET器件和P型高压无结FinFET器件，然后根据具体要求决定是否需要将若干个高压无结FinFET器件切割为单独的高压无结FinFET器件。只要具有超结结构的高压无结FinFET器件的制备方法具有上述的制备漂移区及超结结构的步骤即属于本发明的保护范围。在本实施例中以在同一衬底上同时形成一个N型高压无结FinFET器件和一个P型高压无结FinFET器件为例进行说明，且该一个N型高压无结FinFET器件及该一个P型高压无结FinFET器件均是由3根鳍状结构上的栅极结构并联形成的，但本领域技术人员可以预见，根据实际需要，本发明的高压无结FinFET器件可以是由2根或3根以上的鳍状结构上的栅极结构并联形成。

如图1至图27所示，所述制备方法包括如下步骤：

如图1至图4所示，首先进行步骤S1，提供衬底100(如图2及图3所示)，并对所述衬底100进行第一导电类型的轻掺杂离子注入，形成掺杂层104(如图4所示)。

作为示例，所述衬底100可以选择任意适于制备FinFET器件结构的半导体衬底，例如，可以为硅衬底、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或绝缘体上SiGe(SGOI)等。基于成本及工艺简易程度考虑，本实施例选择所述衬底100的材料为绝缘体上硅，包括基底101，位于所述基底101上的埋氧层102，以及位于所述埋氧层102上的半导体材料层103(这里该半导体材料层103为硅层)，此时，通过对该半导体材料层103进行第一导电类型的轻掺杂离子注入，形成所述掺杂层104。

具体地，如图3及图4所示，所述半导体材料层103包括第一有源区110a及第二有源区110b，通过对所述第一有源区110a进行N型离子注入形成N型掺杂层104a，对所述第二有源区110b进行P型离子注入形成P型掺杂层104b。所述N型离子可以为磷离子、砷离子等，但也不限于此，其他适合的N型离子也可以；所述P型离子可以为硼离子、铟离子等，但也不限于此，其他适合的P型离子也可以。所述掺杂层104为轻掺杂，掺杂浓度可选地介于1×10¹⁷cm^-3～1×10¹⁸cm^-3之间。

这里需要说明的是所述衬底100还可以包括无源区，为便于方便理解，本实施例中仅截取了部分有源区以示例说明本实施例的制备方法。

如图1、图5至图7所示，然后进行步骤S2，刻蚀所述掺杂层104形成至少两根鳍状结构105(如图5所示)，每根所述鳍状结构105包括依次相邻的源区105a、沟道区105b、漂移区105c及漏区105d，相邻两所述漂移区105c之间形成沟槽116(如图6及图7所示)。

具体地，如图5所示，刻蚀所述N型掺杂层104a形成N型的鳍状结构105，刻蚀所述P型掺杂层104b形成P型的鳍状结构105。如图5中分别形成左边的3根N型的鳍状结构105，及右边的3根P型的鳍状结构105。如图6所示，示出了3根N型的鳍状结构105，相邻2根N型的鳍状结构105的漂移区105c之间形成2个沟槽116。

可采用本领域常用的方法形成所述鳍状结构105。示例性地，在所述掺杂层104上依次形成垫氧化层和垫氮化物层，然后在所述掺杂层104上形成图案化的光刻胶掩膜层，该图案化的光刻胶掩膜层定义了所述鳍状结构的宽度、长度以及位置等参数，接着以所述图案化的光刻胶掩膜层为掩膜刻蚀所述垫氮化物层、垫氧化物层及掺杂层104，以形成所述鳍状结构105，接着去除所述图案化的光刻胶掩膜层、剩余的垫氧化层和垫氮化物层。去除所述图案化的光刻胶掩膜层的方法可以采用氧化灰化法，去除所述垫氧化层和垫氮化物层的方法可以采用湿法腐蚀法，例如通过在140℃的热磷酸中湿法腐蚀20分钟去除所述垫氮化物层。

通过上述步骤S2中先掺杂然后通过本步骤的刻蚀从而形成具有同一鳍状结构的源区105a、沟道区105b、漂移区105c及漏区105d，使该漂移区105c为轻掺杂结构且形成于沟道区105b及漏区105d之间，轻掺杂的漂移区105c相当于一个串联的高电阻，为后续形成的FinFET器件创建了一个更长的电路路径来帮助耗散高电压；同时该漂移区与源区、沟道区及漏区在同一工艺中形成，无需额外增加工艺，不增加工艺成本且制备简便。

如图1、图10及图11所示，接着进行步骤S3，于每根所述沟道区105b的所述鳍状结构105的两侧和顶面上均形成栅极结构106，所述栅极结构106包括栅极绝缘层106a及栅极层106b，且相邻两所述栅极结构106的所述栅极层106b接触连接(如图25及图26所示)，从而实现所有所述栅极结构106的并联连接。

作为示例，所述栅极层106b的材料包括多晶硅或非晶硅，但不限于此，任意适合的栅极层材料均可适用于此；所述栅极绝缘层106a的材料包括热氧氧化工艺形成的氧化硅，但不限于此，任意适合的高K介质材料均可适用于此，例如氮化物、氮氧化物、氧化铪、硅酸铪或氧化钛等。

具体地，如图10所示，分别于所述沟道区105b的所述P型的鳍状结构105及所述沟道区105b的N型的鳍状结构105的两侧和顶面上形成所述栅极结构106。如图10中分别在左边的3根N型的鳍状结构105上形成3个所述栅极结构106，在右边的3根P型的鳍状结构105上形成3个所述栅极结构106。

可采用本领域技术人员熟知的任何适合的方法形成所述栅极结构106。示例性地，在衬底100上形成覆盖所述鳍状结构105表面(包括两侧和顶面)的刻蚀停止层111，例如可采用热氧氧化工艺形成约

厚的热氧氧化层作为所述刻蚀停止层111；然后在衬底上形成栅极材料层112(如图8所示)，例如可采用CVD工艺形成一层约

厚的毯式未掺杂非晶硅栅极材料层112；接着可选地，对所述栅极材料层112采用CMP工艺进行平坦化；接着在所述栅极材料层112上形成硬掩膜层114及底部抗反射层115，例如可采用CVD工艺形成非晶碳硬掩膜层(如图9所示)；然后在所述底部抗反射层115上涂覆光刻胶层，并对所述光刻胶层图案化以定义栅极结构的图形，刻蚀硬掩膜层，形成栅极硬掩膜，随后去除图案化的光刻胶层，以栅极硬掩膜为掩膜刻蚀栅极材料层，形成所述栅极结构；最后去除剩余的底部抗反射层及硬掩膜层(如图10所示)。

如图12及图13所示，作为示例，形成所述栅极结构106后还可以于所述栅极结构106的两侧形成侧墙109。所述侧墙109的材料可以是氮化硅、氧化硅或氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越短，源漏极的粒子注入深度也越来越浅，侧墙的作用在于提高形成的FinFET器件的有效沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。

可采用本领域技术人员熟知的任何适合的方法形成所述侧墙109。示例性地，在衬底100上形成毯式覆盖的侧墙材料层，例如采用CVD工艺沉积一层约

厚的氮化硅层，然后刻蚀该侧墙材料层，以形成位于所述栅极结构106的两侧的侧墙109。如图12所示，也可保留位于所述鳍状结构105两侧的所述侧墙材料层。

如图1、图14至图24所示，接着进行步骤S4，于每根所述鳍状结构105的所述源区105a及所述漏区105d分别形成源极107及漏极108，以使所述漂移区105c位于所述沟道区105b与所述漏极108之间，其中，所述源极107及所述漏极108与所述沟道区105b及所述漂移区105c的掺杂类型相同，且所述源极107及所述漏极108的掺杂浓度大于所述沟道区105b及所述漂移区105c的掺杂浓度。

作为示例，可以通过离子注入形成所述源极107及漏极108，具体地，采用离子注入工艺于所述鳍状结构105的所述源区105a及所述漏区105d进行第一导电类型的重掺杂离子注入形成所述源极107及所述漏极108。例如，采用离子注入工艺于N型的鳍状结构105的所述源区105a及所述漏区105d进行N型重掺杂离子注入形成N型源极107及N型漏极108，采用离子注入工艺于P型的鳍状结构105的所述源区105a及所述漏区105d进行P型重掺杂离子注入形成P型源极107及P型漏极108。

如图14至图24所示，作为示例，也可通过刻蚀加沉积工艺形成所述源极107及漏极108。具体地，在衬底100上形成毯式覆盖的硬掩膜层114，也可根据需要在硬掩膜层114上形成底部抗反射层，例如可采用CVD工艺形成约

厚氮碳化硅硬掩膜层；然后在硬掩膜层114上涂覆光刻胶层，并对光刻胶层图形化形成图形化光刻胶层113，该图形化光刻胶层113定义出P型的鳍状结构105上的源区105a及漏区105d(如图14所示)，刻蚀硬掩膜层，形成去除源区105a及漏区105d的硬掩膜(如图14)，随后去除图案化的光刻胶层，以去除源区105a及漏区105d的硬掩膜为掩膜刻蚀源区105a及漏区105d的P型鳍状结构105(如图16及图17所示)，去除剩余的硬掩膜层；接着于P型鳍状结构105的源区105a及漏区105d沉积P型重掺杂的掺杂材料层以形成源极107及漏极108(如图18及图19所示)，较佳地，可以采用外延生长工艺形成所述掺杂材料层，且所述掺杂材料层的材料可以选择为锗化硅，掺杂浓度介于1×10¹⁹cm^-3～1×10²⁰cm^-3之间；接着在衬底100上形成毯式覆盖的硬掩膜层114，也可根据需要在硬掩膜层114上形成底部抗反射层，例如可采用CVD工艺形成约

厚氮碳化硅硬掩膜层；然后在硬掩膜层114上涂覆光刻胶层，并对光刻胶层图形化形成图形化光刻胶层113，该图形化光刻胶层113定义出N型的鳍状结构105上的源区105a及漏区105d(如图20所示)，刻蚀硬掩膜层，形成去除源区105a及漏区105d的硬掩膜，随后去除图案化的光刻胶层(如图21)，以去除源区105a及漏区105d的硬掩膜为掩膜刻蚀源区105a及漏区105d的N型鳍状结构105(如图22所示)，去除剩余的硬掩膜层；接着于N型鳍状结构105的源区105a及漏区105d沉积N型重掺杂的掺杂材料层以形成源极107及漏极108(如图23及图24所示)，较佳地，可以采用外延生长工艺形成所述掺杂材料层，且所述掺杂材料层的材料可以选择为碳化硅或磷化硅，掺杂浓度介于1×10¹⁹cm^-3～1×10²⁰cm^-3之间。

如图1、图25至图27所示，最后进行步骤S5，于所述沟槽116中形成具有第二导电类型的半导体掺杂层117，所述第一导电类型与所述第二导电类型相反，从而相邻的所述漂移区105c与具有第二导电类型的所述半导体掺杂层117之间形成超结结构118。

如图25所示，示出了于第一有源区110a的N型掺杂层104a上形成的一个具有超结结构的高压无结的N型FinFET器件，该器件由3根鳍状结构105构成，其中包括两个沿FinFET器件宽度方向的超结结构118。该超结结构118可有效减小FinFET器件在长度方向的反向击穿电压，从而进一步提高FinFET器件的耐高压性能，同时降低FinFET器件的导通电阻。

作为一较佳示例，可以采用外延生长工艺形成第二导电类型的所述半导体掺杂层117。第二导电类型的所述半导体掺杂层117的掺杂浓度可选择与所述漂移区105c的掺杂浓度相同或相近，例如可选择第二导电类型的所述半导体掺杂层117的掺杂浓度介于1×10¹⁷cm^-3～1×10¹⁸cm^-3之间。

这里需要说明的是所述第一导电类型与所述第二导电类型相反，以本实施例为例，如果所述第一导电类型为N型，则所述第二导电类型为P型；如果所述第一导电类型为P型，则所述第二导电类型相为N型。

实施例二

本实施例提供一种具有超结结构的高压无结FinFET器件，该具有超结结构的高压无结FinFET器件可以采用上述实施例一的制备方法制备，但不限于实施例一的制备方法，只要能形成本具有超结结构的高压无结FinFET器件即可。该具有超结结构的高压无结FinFET器件所能达到的有益效果可以请参见实施例一，以下不再赘述。

如图6、图25至图27所示，该具有超结结构的高压无结FinFET器件包括：

形成于衬底100内的至少两根鳍状结构105，每根所述鳍状结构105包括依次相邻的源区105a、沟道区105b、漂移区105c及漏区105d，相邻两所述漂移区105c之间形成沟槽116；

形成于每根所述沟道区105b的所述鳍状结构105的两侧和顶面上的栅极结构106，所述栅极结构106包括栅极绝缘层106a及栅极层106b，且相邻两所述栅极结构106的所述栅极层106b接触连接，从而所有所述栅极结构106并联连接；

形成于每根所述鳍状结构105的所述源区105a及所述漏区105d的源极107及漏极108，所述漂移区105c位于所述沟道区105b与所述漏极108之间，其中，所述源极107、所述漏极108、所述沟道区105b及所述漂移区105c为第一导电类型的掺杂，且所述源极107及所述漏极108的掺杂浓度大于所述沟道区105b及所述漂移区105c的掺杂浓度；

形成于所述沟槽116中的具有第二导电类型的半导体掺杂层117，所述第一导电类型与所述第二导电类型相反，从而相邻的所述漂移区105c与具有第二导电类型的所述半导体掺杂层117之间形成超结结构118。

作为示例，所述沟道区105b、所述漂移区105c及的具有第二导电类型的所述半导体掺杂层117掺杂浓度介于1×10¹⁷cm^-3～1×10¹⁸cm^-3之间，所述源极107及所述漏极108的掺杂浓度介于1×10¹⁹cm^-3～1×10²⁰cm^-3之间。

如图3所示，作为示例，所述衬底100包括基底101，位于所述基底101上的埋氧层102，以及位于所述埋氧层102上的半导体材料层103；所述鳍状结构105形成于所述半导体材料层103上。

如图19及图24所示，作为示例，所述栅极层106b的材料包括多晶硅或非晶硅；所述栅极绝缘层106a的材料包括热氧氧化工艺形成的氧化硅；所述栅极结构106的两侧形成有侧墙109。

综上所述，本发明的具有超结结构的高压无结FinFET器件及其制备方法，通过在无结FinFET器件的沟道区与漏极之间形成漂移区，使源极、沟道区、漂移区及漏极形成于同一鳍状结构和相同的掺杂类型，从而形成无结FinFET器件，且源极及漏极的掺杂浓度大于沟道区及漂移区的掺杂浓度，低掺杂的漂移区相当于使FinFET器件串联了一个高电阻，为FinFET器件创建了一个更长的电路路径来帮助耗散高电压，从而有效提高了FinFET器件的击穿电压，改善FinFET器件的耐高压性能；另外，通过在相邻两根鳍状结构的漂移区之间的沟槽中形成半导体掺杂层，以在FinFET器件的宽度方向形成若干个由相邻的漂移区与半导体掺杂层形成的超结结构，该若干个沿宽度方向分布的超结结构可有效减小FinFET器件在长度方向的反向击穿电压，从而进一步提高FinFET器件的耐高压性能，同时降低FinFET器件的导通电阻；再者，FinFET器件的漂移区与源区、沟道区及漏区在同一工艺中形成，无需额外增加工艺，不增加工艺成本且制备简便。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种具有超结结构的高压无结FinFET器件的制备方法，其特征在于，所述制备方法包括：

提供衬底，并对所述衬底进行第一导电类型的轻掺杂离子注入，形成掺杂层；

刻蚀所述掺杂层形成至少两根鳍状结构，每根所述鳍状结构包括依次相邻的源区、沟道区、漂移区及漏区，相邻两所述漂移区之间形成沟槽；

于每根所述沟道区的所述鳍状结构的两侧和顶面上均形成栅极结构，所述栅极结构包括栅极绝缘层及栅极层，且相邻两所述栅极结构的所述栅极层接触连接，从而实现所有所述栅极结构的并联连接；

于每根所述鳍状结构的所述源区及所述漏区分别形成源极及漏极，以使所述漂移区位于所述沟道区与所述漏极之间，其中，所述源极及所述漏极与所述沟道区及所述漂移区的掺杂类型相同，且所述源极及所述漏极的掺杂浓度大于所述沟道区及所述漂移区的掺杂浓度；

于所述沟槽中形成具有第二导电类型的半导体掺杂层，所述第一导电类型与所述第二导电类型相反，从而相邻的所述漂移区与具有第二导电类型的所述半导体掺杂层之间形成超结结构。

2.根据权利要求1所述的具有超结结构的高压无结FinFET器件的制备方法，其特征在于：所述沟道区、所述漂移区及的具有第二导电类型的所述半导体掺杂层掺杂浓度介于1×10¹⁷cm^-3～1×10¹⁸cm^-3之间，所述源极及所述漏极的掺杂浓度介于1×10¹⁹cm^-3～1×10²⁰cm^-3之间。

3.根据权利要求1所述的具有超结结构的高压无结FinFET器件的制备方法，其特征在于：所述衬底包括基底，位于所述基底上的埋氧层，以及位于所述埋氧层上的半导体材料层；对所述半导体材料层进行离子注入，形成所述掺杂层。

4.根据权利要求1所述的具有超结结构的高压无结FinFET器件的制备方法，其特征在于，形成所述源极及所述漏极的步骤包括：于所述鳍状结构的所述源区及所述漏区进行重掺杂离子注入形成所述源极及所述漏极；或先去除所述源区及所述漏区的所述鳍状结构，再于所述源区及所述漏区沉积掺杂材料层形成所述源极及所述漏极。

5.根据权利要求4所述的具有超结结构的高压无结FinFET器件的制备方法，其特征在于：采用外延生长工艺形成所述掺杂材料层及具有第二导电类型的所述半导体掺杂层。

6.根据权利要求1所述的具有超结结构的高压无结FinFET器件的制备方法，其特征在于：所述栅极层的材料包括多晶硅或非晶硅，所述栅极绝缘层的材料包括热氧氧化工艺形成的氧化硅。

7.根据权利要求1所述的具有超结结构的高压无结FinFET器件的制备方法，其特征在于，形成所述栅极结构后还包括：于所述栅极结构的两侧形成侧墙的步骤。

8.一种具有超结结构的高压无结FinFET器件，其特征在于，所述器件包括：

形成于衬底内的至少两根鳍状结构，每根所述鳍状结构包括依次相邻的源区、沟道区、漂移区及漏区，相邻两所述漂移区之间形成沟槽；

形成于每根所述沟道区的所述鳍状结构的两侧和顶面上的栅极结构，所述栅极结构包括栅极绝缘层及栅极层，且相邻两所述栅极结构的所述栅极层接触连接，从而所有所述栅极结构并联连接；

形成于每根所述鳍状结构的所述源区及所述漏区的源极及漏极，所述漂移区位于所述沟道区与所述漏极之间，其中，所述源极、所述漏极、所述沟道区及所述漂移区为第一导电类型的掺杂，且所述源极及所述漏极的掺杂浓度大于所述沟道区及所述漂移区的掺杂浓度；

形成于所述沟槽中的具有第二导电类型的半导体掺杂层，所述第一导电类型与所述第二导电类型相反，从而相邻的所述漂移区与具有第二导电类型的所述半导体掺杂层之间形成超结结构。

9.根据权利要求8所述的具有超结结构的高压无结FinFET器件，其特征在于：所述沟道区、所述漂移区及的具有第二导电类型的所述半导体掺杂层掺杂浓度介于1×10¹⁷cm^-3～1×10¹⁸cm^-3之间，所述源极及所述漏极的掺杂浓度介于1×10¹⁹cm^-3～1×10²⁰cm^-3之间。

10.根据权利要求8所述的具有超结结构的高压无结FinFET器件，其特征在于：所述衬底包括基底，位于所述基底上的埋氧层，以及位于所述埋氧层上的半导体材料层；所有所述鳍状结构形成于所述半导体材料层上。

11.根据权利要求8所述的具有超结结构的高压无结FinFET器件，其特征在于：所述栅极层的材料包括多晶硅或非晶硅；所述栅极绝缘层的材料包括热氧氧化工艺形成的氧化硅；所述栅极结构的两侧形成有侧墙。

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