KR20130129867A - 대안적인 채널 물질들로 핀펫 디바이스들을 형성하는 방법 - Google Patents

대안적인 채널 물질들로 핀펫 디바이스들을 형성하는 방법 Download PDF

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KR20130129867A
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위톨드 피. 마스자라
에이제이 피. 야콥
니콜라스 브이. 리카우시
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케렘 아카바르다르
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글로벌파운드리즈 인크.
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Abstract

본 명세서에 개시된 예시적인 방법은,
디바이스를 위한 핀(fin)의 제 1 부분을 정의하는 공간을 두고 이격된 복수의 트렌치들을 기판에 정의하도록, 패터닝된 하드 마스크 층을 통하여 제 1 식각 공정을 수행하는 단계, 상기 트렌치들 내에 절연 물질층을 형성하는 단계, 패터닝된 상기 하드 마스크 층을 노출시키도록 상기 절연 물질층 상에 평탄화 공정을 수행하는 단계, 상기 하드 마스크 층을 제거하고 그리고 상기 절연 물질층 내에 공동(cavity)을 정의하도록 제 2 식각 공정을 수행하는 단계, 상기 공동 내에 상기 핀의 제 2 부분을 형성하는 단계, 상기 핀의 상기 제 2 부분은 상기 제 1 반도체 물질과는 다른 제 2 반도체 물질을 포함하며, 그리고 절연 물질층의 상부 표면이 상기 핀의 상기 제 2 부분의 상부 표면 보다 낮아지도록 상기 절연 물질층 상에 제 3 식각 공정을 수행하는 단계를 포함한다.

Description

대안적인 채널 물질들로 핀펫 디바이스들을 형성하는 방법{METHOD OF FORMING FINFET DEVICES WITH ALTERNATIVE CHANNEL MATERIALS}
일반적으로 본 발명은 복잡한 반도체 디바이스들의 제조에 관한 것이며, 좀더 상세하게는, 대안적인 채널 물질들로 핀펫(FinFET) 디바이스들을 형성하는 다양한 방법들에 관한 것이다.
가령, CPU들, 저장 디바이스들, 주문형 반도체(Application Specific Integrated Circuit : ASIC) 등과 같은 첨단 집적회로들을 제작하기 위해서는, 특정한 회로 레이아웃에 따라 주어진 칩 면적 상에 매우 많은 수의 회로 소자들을 형성해야만 한다. 이중에서 소위 금속 산화물 전계 효과 트랜지스터(MOSFET 혹은 FET)는 집적회로의 성능을 실질적으로 결정하는 주요한 회로 소자들 중 하나이다. 일반적으로, FET는 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이에 위치한 채널 영역, 그리고 채널 영역 상에 위치한 게이트 전극을 포함하는 평면 디바이스이다. FET를 통한 전류 흐름은 게이트 전극에 인가되는 전압을 제어함으로써 제어된다. 만일, 게이트 전극에 전압이 인가되지 않는다면, 디바이스를 통한 전류 흐름은 존재하지 않는다(상당히 작은, 바람직하지 않는 누설 전류는 무시하자). 하지만, 적절한 전압이 게이트 전극에 인가되면, 채널 영역은 전도성이 되며, 그리고 전도성 채널 영역을 통해 소스 영역과 드레인 영역 사이에서 전류가 흐를 수 있다.
FET의 동작 속도를 개선하기 위하여, 그리고 집적회로 디바이스 상에서 FET의 밀도를 증가시키기 위하여, 디바이스 설계자들은 수년에 걸쳐서 FET의 물리적인 사이즈를 크게 감소시켰다. 좀더 상세하게는, FET의 채널 길이는 상당히 감소하였으며, 이는 FET의 스위칭 속도의 개선을 가져왔다. 하지만, FET의 채널 길이의 감소는 소스 영역과 드레인 영역 사이의 거리도 또한 감소시킨다. 몇몇 경우에 있어서, 소스 영역과 드레인 영역 사이의 간격에서의 이러한 감소는, 소스 영역과 채널의 전기적 전위가 드레인 영역의 전기적 전위에 의해서 악영향을 받는 것을 효과적으로 방지하는 것을 어렵게 만든다. 이러한 것은 때때로 단채널 효과라고 지칭되며, 따라서 액티브 스위치로서의 FET의 특성이 열화된다.
평면 구조를 갖는 FET와 달리, 가령, 예시적인 FinFET 디바이스와 같은 소위 3D 디바이스가 존재하는바, 이는 3-차원 구조를 갖는다. 좀더 상세하게는, FinFET에서는 일반적으로 수직적으로 위치한 핀-형상(fin-shape)의 활성 영역이 형성되며 그리고 게이트 전극은 핀-형상의 활성 영역의 양 측벽들과 상부 표면을 둘러싸서 삼중-게이트(tri-gate) 구조를 형성하는바, 따라서 평면 구조 대신에 3-차원 구조를 갖는 채널을 이용할 수 있다. 몇몇 경우에 있어서는, 예컨대, 실리콘 질화물인 절연성 캡 층이 핀의 최상부에 위치하며 그리고 FinFET 디바이스는 오직 이중-게이트(dual-gate) 구조를 갖는다. 평면형 FET와 달리, FinFET 디바이스에서는, 반도전성 기판의 표면에 수직하게 채널이 형성되며, 따라서 반도체 디바이스의 물리적인 사이즈를 감소시킬 수 있다. 또한, FinFET에서는, 디바이스의 드레인 영역에서의 접합 캐패시턴스(junction capacitance)가 크게 감소되며, 이는 적어도 소정의 단채널 효과를 감소시키는 경향이 있다.
디바이스 치수가 감소하고 그리고 소비자가 고성능의 디바이스를 요구함에 따라, 디바이스 설계자는 이들 문제점 및 다른 문제점들을 해결할 수 있는 새로운 제품 설계들을 개발하도록 강요된다. 종래 기술에서 채용된 기술들 중 하나는 핀 구조의 모두 혹은 일부에 대해서 가령, Ⅲ-Ⅴ 물질들과 같은 대안적인 물질들을 이용하고자 하는 것이었다. 예를 들면, 종래 기술들 중 하나에서는, 실리콘 반도전성 기판 상에 Ⅲ-Ⅴ물질을 블랭킷-증착하도록 에피택셜 증착 공정을 수행하고, 다음으로 에칭 공정을 수행하여 핀(fin)을 정의한다. 다른 종래 기술들은, 다른 평탄한 표면 상에 형성된 트렌치/라인 구조들에서 선택적 에피택셜 성장 공정을 이용한다. 하지만, 이들 방법들은 다양한 이유로 인하여 널리 채택되지 못하였다. 기판 물질에 대해 대안적인 물질을 포함하는 FinFET 디바이스들을 위해 핀(fin)을 형성할 수 있는 신뢰성 있고 반복가능한 방법이 요구된다.
본 발명은 대안적인 채널 물질들로 FinFET 디바이스들을 형성하는 다양한 방법들에 관한 것이다.
다음의 내용은 본 발명의 일부 양상들에 대한 기본적인 이해를 제공하고자, 본 발명에 대한 간략한 요약을 제공한다. 이러한 요약은 본 발명에 대한 철저한 개관은 아니다. 본 요약 부분은, 본 발명의 중요한(key) 혹은 임계적인 구성요소들을 식별하고자 의도된 것이 아니다. 본 요약의 유일한 목적은, 다음에 서술될 좀더 상세한 설명의 도입부로서, 본 발명의 소정의 개념들을 간략화된 형태로 제공하기 위한 것이다.
일반적으로, 본 발명은 대안적인 채널 물질들로 FinFET 디바이스들을 형성하는 다양한 방법들에 관한 것이다. 본 발명에 따른 예시적인 일 방법은, 패터닝된 하드 마스크 층을 제 1 반도체 물질을 포함하는 기판 위에 형성하는 단계, 공간을 두고 이격된(spaced-apart) 복수의 트렌치들을 정의하도록 상기 패터닝된 하드 마스크 층을 통하여 제 1 식각 공정을 수행하는 단계, 상기 복수의 트렌치들은 상기 디바이스를 위한 상기 제 1 반도체 물질을 포함하는 핀(fin)의 제 1 부분을 정의하며, 그리고 상기 트렌치들 내에 절연 물질층을 형성하는 단계를 포함한다. 일실시예에서, 상기 방법은 또한, 상기 핀의 상기 제 1 부분 위에 위치한 패터닝된 상기 하드 마스크 층을 노출시키도록 상기 절연 물질층 상에 평탄화 공정을 수행하는 단계, 상기 핀의 상기 제 1 부분의 상부 표면을 노출시키고 그리고 절연 물질층 내에 공동을 정의하도록, 상기 하드 마스크 층을 제거하기 위한 제 2 식각 공정을 수행하는 단계, 상기 공동 내에 상기 핀의 제 2 부분을 형성하는 단계, 상기 핀의 상기 제 2 부분은 상기 제 1 반도체 물질과는 다른 제 2 반도체 물질을 포함하며, 그리고 절연 물질층의 상부 표면이 상기 핀의 상기 제 2 부분의 상부 표면 보다 낮아지도록, 상기 절연 물질층 상에 제 3 식각 공정을 수행하는 단계를 포함한다.
본 발명에 따른 다른 예시적인 방법은, 패터닝된 하드 마스크 층을 제 1 반도체 물질을 포함하는 기판 위에 형성하는 단계, 상기 디바이스를 위한 상기 제 1 반도체 물질을 포함하는 핀(fin)의 제 1 부분을 정의하는, 공간을 두고 이격된 복수의 트렌치들을 정의하도록 상기 패터닝된 하드 마스크 층을 통하여 제 1 식각 공정을 수행하는 단계, 그리고 상기 트렌치들 내에 절연 물질층을 형성하는 단계를 포함한다. 일실시예에서, 상기 방법은 또한, 상기 핀의 상기 제 1 부분 위에 위치한 패터닝된 상기 하드 마스크 층을 노출시키도록 상기 절연 물질층 상에 평탄화 공정을 수행하는 단계, 상기 핀의 상기 제 1 부분의 상부 표면을 노출시키고 그리고 상기 절연 물질층 내에 공동을 정의하도록, 하드 마스크 층을 제거하기 위한 제 2 식각 공정을 수행하는 단계, 상기 핀의 상기 제 1 부분의 높이를 감소시키기 위해 제 3 식각 공정을 수행하는 단계, 상기 핀의 상기 제 1 부분의 상기 리세스된 상부 표면 상에 상기 핀의 제 2 부분을 형성하는 단계, 여기서 상기 핀의 상기 제 2 부분은 상기 제 1 반도체 물질과는 다른 제 2 반도체 물질을 포함하며 그리고 절연 물질층의 상부 표면이 상기 핀의 상기 제 2 부분의 상부 표면 보다 낮아지도록 상기 절연 물질층 상에 제 4 식각 공정을 수행하는 단계를 포함한다.
본 개시 내용은 첨부된 도면들과 함께 다음의 상세한 설명을 참고하여 이해될 수 있으며, 첨부된 도면들에서 유사한 참조 번호들은 유사한 구성요소들을 나타낸다.
도1A 내지 도1I는 대안적인 채널 물질들로 FinFET 디바이스들을 형성하기 위한 본 명세서에 개시된 다양한 방법들을 도시한다.
비록, 본 명세서에 개시된 주요 내용은 다양한 변형예들 및 대안적인 형태들을 가질 수 있지만, 이들의 특정한 실시예들이 단지 일례로서 도면들에 예시되었으며 그리고 본 명세서에 상세하게 설명되었다. 하지만, 특정 실시예에 대한 설명은 개시된 특정 형태만으로 본 발명을 제한하고자 의도된 것이 아니며, 이와 반대로, 그 의도는 첨부된 청구항들에 의해 정의되는 본 발명의 기술적 사상의 범위에 속하는 모든 변형예들, 등가물들, 및 대안물들을 커버하기 위한 것이다.
본 발명의 다양한 예시적인 실시예들이 아래에 설명된다. 명료함을 위하여, 실제적인 구현예의 모든 피처들이 본 명세서에 서술되는 것은 아니다. 물론 다음을 유의해야 하는바, 이러한 임의의 실시예의 실제 구현에 있어서, 개발자들의 특정 목표를 달성하기 위하여 가령, 시스템-관련 제한들 및 비즈니즈-관련 제한들에 부합하는 것과 같이, 구현예별로 특정한 다양한 결정들이 이루어져야 하며, 그리고 이러한 제한들은 실시예별로 달라질 것이다. 또한, 이러한 개발 노력은 복잡하고 그리고 시간-소모적인 것이 될 수 있지만, 그럼에도 불구하고 이러한 개발 노력은 본 개시내용의 혜택을 받는 해당 기술분야의 당업자에게는 일상적인 과정이 될 것임을 유의해야 한다.
첨부된 도면들을 참조하여 본 발명이 설명될 것이다. 다양한 구조들, 시스템들 및 디바이스들이 도면들에서 도식적으로 도시되는바, 이는 설명만을 위한 것이며 그리고 해당 기술분야의 당업자들에게 자명한 사항들로 인하여 본 발명을 불명확하게 만들지 않기 위한 것이다. 그럼에도 불구하고, 본 발명의 예시적인 사례들을 서술 및 설명하기 위해서, 첨부된 도면들이 포함된다. 본 명세서에 사용된 단어들 및 문구들은, 관련 기술분야의 당업자가 이들 단어들 및 문구들을 이해하는 바와 일치하는 의미를 갖도록 이해 및 해석되어야만 한다. 용어 혹은 문구에 대한 그 어떤 특별한 정의(즉, 해당 기술분야의 당업자에 의해 이해되는 일상적이며 통상적인 의미와 다른 정의)도, 본 명세서에서 이러한 용어 혹은 문구를 일관되게 사용함에 의해서 암시되도록 의도되지 않는다. 용어 혹은 문구가 특별한 의미(즉, 당업자에 의해 이해되는 바와 다른 의미)를 갖는 것으로 의도되는 한, 이러한 특별한 정의는 상기 용어 혹은 문구에 대한 특별한 정의를 직접적으로 그리고 명백하게 제공할 수 있는 정의가능한 방식으로 본 명세서에 명시적으로 표현될 것이다.
본 발명은 대안적인 채널 물질들로 FinFET 디바이스들을 형성하기 위한 다양한 방법들에 관한 것이다. 본 출원은 숙독함으로써 해당 기술분야의 당업자들에게 용이하게 이해되는 바와 같이, 본 방법은 로직 디바이스들, 메모리 디바이스들 등을 포함하는 다양한 디바이스들에 적용가능하다. 첨부된 도면들을 참조하여, 본 발명에 따른 방법들 및 장치들의 다양한 예시적인 실시예들이 보다 상세히 설명될 것이다.
도1a는 반도전성 기판(10) 위에 형성되는 초기 제조 단계에서의 FinFET 반도체 디바이스(100)를 예시하는 간략화된 도면이다. 기판(10)은 가령, 도시된 바와 같은 벌크 실리콘 구성을 포함하여 매우 다양한 구성들을 가질 수 있다. 기판(10)은 실리콘으로 구성될 수도 있으며 혹은 실리콘 이외의 물질들로 구성될 수도 있다. 도1a에 도시된 제조 시점에서, 가령, 패터닝된 하드 마스크 층과 같은 패터닝된 마스크 층(16)이 공지된 포토리소그래피 및 에칭 기술들을 이용하여 기판(10) 위에 형성되어 있다. 패터닝된 마스크 층(16)은 예컨대, 포토레지스트 물질, 실리콘 질화물, 실리콘 산화질화물, 실리콘 이산화물 등의 다양한 물질들로 구성될 수 있기 때문에, 패터닝된 마스크 층(16)은 그 성질을 대표하는 것으로 의도된다. 또한, 패터닝된 마스크 층(16)은 예를 들면, 기판(10) 상에 형성되는 패드 산화물 층(미도시)과 패드 산화물 층 상에 형성되는 실리콘 질화물 층(미도시) 등과 같은 다중 물질층들로 구성될 수 있다. 따라서, 패터닝된 마스크 층(16)의 특정 형태 및 조성과 패터닝된 마스크 층(16)을 만드는 방법은 본 발명에 대한 한정사항으로 간주되지 않아야 한다. 패터닝된 마스크 층(16)이 하나 이상의 하드 마스크 층들로 구성되는 경우, 이러한 층들은 가령, 화학기상증착(CVD) 공정, 원자층 증착(ALD) 공정, 에피택셜 증착 공정(EPI), 혹은 이러한 공정들의 플라즈마 강화 버전들 등과 같은 공지된 다양한 공정 기술들에 의해서 형성될 수 있으며, 그리고 이러한 층(들)의 두께는 특정한 응용예에 따라 변할 수 있다. 예시적인 일실시예에서, 패터닝된 마스크 층(16)은 실리콘 질화물인 하드 마스크 층이며, 이는 CVD 공정을 수행함으로써 먼저 형성되며 그 다음 공지된 측벽 이미지 전사 기법들을 이용하거나 및/또는 공지된 식각 기법들의 수행과 조합되는 포토리소그래피 기법들을 이용하여 패터닝된다.
계속해서 도1a를 참조하면, 가령, 건식 식각 혹은 습식 식각 공정과 같은 식각 공정이, 패터닝된 마스크 층(16)을 통해 기판(10) 상에서 수행되어, 복수의 트렌치들(14)을 형성한다. 이러한 식각 공정의 결과, 복수의 핀들(fins)(20)이 정의된다. 다음에 상세히 설명되는 바와 같이, 도1a에 도시된 핀들(20)은 실제로 디바이스(100)를 위한 최종 핀 구조의 제 1 부분이 될 것이다. 몇몇 응용예에서는, 폭을 감소시키기 위해서 혹은 핀들(20)을 얇게하기 위한 후속 식각 공정이 수행될 수도 있다(이러한 얇게 만드는 공정은 도면에 도시되는 않음). 본 발명에서, "핀(fin)" 혹은 "핀들(fins)" 이라는 용어의 사용은, 얇아지지 않은 핀들 뿐만 아니라 전술한 얇게 만드는 식각 공정을 경험한 핀들을 지칭하는 것으로 이해되어야 한다.
계속해서 도1a를 참조하면, 트렌치들(14)과 핀들(20)의 전체 사이즈, 형상 및 구성은 특정한 응용예에 따라 변할 수 있다. 트렌치들(14)의 깊이(14D)와 폭(14W)은 특정한 응용예에 따라 변할 수 있다. 예시적인 일실시예에서는, 현재의 기술 수준에 기초하여, 트렌치들(14)의 깊이(14D)는 약 30 ~ 150 nm의 범위가 될 수 있으며 그리고 트렌치들(14)의 폭(14W)은 약 20 ~ 50 nm의 범위가 될 수 있다. 일부 실시예들에서, 핀들(20)은 약 5 ~ 30 nm 범위의 최종 폭(20W)을 가질 수 있다. 도1a 내지 도1g에 도시된 일례에서, 트렌치들(14)과 핀들(20)은 모두 균일한 사이즈와 형상을 갖는다. 하지만, 다음에 보다 상세히 설명되는 바와 같이, 트렌치들(14)과 핀들(20)의 사이즈 및 형상에 있어서의 이러한 균일성은, 본 명세서에 개시된 본 발명의 적어도 일부 양상들을 실행함에 있어서 반드시 요구되는 것은 아니다. 본 명세서의 일례에서, 트렌치들(14)은 이방성 식각 공정을 수행함으로써 형성되며, 결과적으로 도식적으로 예시된, 일반적으로 직사각형 구성을 갖는 트렌치들(14)이 형성된다. 실제의 디바이스에서, 트렌치들(14)의 측벽들은, 비록 도면들에서는 이와 같이 도시되어 있지 않지만, 안쪽으로(inwardly) 갈수록 점점 좁아질 수도 있다. 몇몇 경우에 있어서, 트렌치들(14)은 트렌치들(14)의 바닥부 근처에서 요각 프로파일(reentrant profile)을 가질 수도 있다. 습식 식각 공정을 수행함으로써 트렌치들(14)이 형성되는 한, 이방성 식각 공정을 수행함으로써 형성된 트렌치들(14)의 일반적으로 직사각형인 구성에 비하여, 트렌치들(14)은 좀더 둥근 구성 혹은 비-선형적인 구성을 갖는 경향이 있다. 따라서, 트렌치들(14)의 사이즈 및 구성과 트렌치들이 형성되는 방법은, 본 발명에 대한 한정으로 간주되지 않아야 한다. 설명의 용이하게 하기 위하여, 후속 도면들에서는 오직 실질적으로 직사각형인 트렌치들(14)만이 도시될 것이다.
다음으로 도1b에 도시된 바와 같이, 디바이스의 트렌치들(14) 내에 절연 물질층(22)이 형성된다. 절연 물질층(22)은 가령, 실리콘 이산화물 등의 서로 다른 다양한 물질들로 구성될 수 있으며, 그리고 CVD, 스핀 코팅법 등등의 다양한 기술들에 의해서 형성될 수 있다. 예시적인 일실시예에서, 절연 물질층(22)은 CVD 공정을 수행함으로써 형성되는 흐를수 있는(flowable) 산화물이 될 수 있다. 이와 같은 흐를수 있는 산화물은, 요각 프로파일을 갖는 핀들(20)을 포함하여 다른 구성들의 핀들(20)과 함께 이용되도록 채택될 수 있다. 도1b에 도시된 일례에서, 절연 물질층(22)의 표면(22S)은, 상기 층(22)의 "증착된 것 같은"("as-deposited") 표면이다. 이러한 일례에서, 절연 물질층(22)의 표면(22S)은 마스크 층(16)의 상부 표면(16S)의 바로 위에 위치할 수 있다.
다음으로, 도1c에 도시된 바와 같이, 마스크 층(16)을 연마 정지 층으로 이용하여 상기 표면(22S)을 평탄화하기 위한 하나 이상의 화학 기계 연마(CMP) 공정이 수행될 수 있다. 이러한 CMP 공정 이후에, 절연 물질층(22)의 표면(22S)은 마스크 층(16)의 표면(16S)과 실질적으로 동일한 높이를 갖는다.
다음으로, 도1d에 도시된 바와 같이, 패터닝된 하드 마스크 층(16)을 제거하도록 식각 공정이 수행된다. 식각 공정의 결과, 핀들(20)의 상부 표면들(20S)을 노출시키는 공동들(cavities)(16a)이 정의된다.
다음으로, 도1e에 도시된 바와 같이, 식각 공정이 수행되어 핀들(20)을 거리(21) 만큼 리세스시킨다. 식각 공정의 결과, 리세스된 표면(20R)을 갖는 핀들(20)이 형성된다. 상기 거리(21)는 특정한 응용예에 따라 변할 수 있다. 예시적인 일실시예에서, 상기 거리(21)는 약 10 ~ 40 nm의 범위가 될 수 있다.
다음으로, 도1f에 도시된 바와 같이, 대안적인 핀 물질(24)이 핀들(20) 상에 형성된다. 예시적인 일실시예에서, 이러한 대안적인 물질(24)은 실제로 디바이스(100)를 위한 최종 핀 구조의 제 2 부분이 되며, 여기서, 핀의 제 1 부분은 기판(10)을 식각함으로써 정의되는 핀(20)이 된다. 예시적인 일실시예에서는, 에피택셜 증착 공정이 수행되어, 대안적인 핀 물질(24)을 형성한다. 대안적인 핀 물질(24)의 높이(24T)는 특정한 응용예에 따라 변할 수 있는바, 즉, 상기 높이(24T)는 약 10 ~ 40 nm에서 변할 수 있다. 또한, 대안적인 핀 물질(24)은 폭(24W)을 갖는데, 상기 폭(24W)은 디바이스(100)를 위한 핀들의 최종 폭에 대응한다. 대안적인 핀 물질(24)은 서로 다른 다양한 물질들로 구성될 수 있는데, 예를 들면, 실리콘 게르마늄, 실리콘-카본, Ⅲ-Ⅴ물질들, Ⅱ-Ⅵ 물질들 기타 등등 혹은 이들의 조합이 될 수 있으며, 그리고 도핑될 수도(인-시츄) 혹은 도핑되지 않을 수도 있다.
도1g는 절연 물질층(22)의 두께를 감소시키도록 식각 공정이 절연 물질층(22) 상에 수행된 이후의 디바이스(100)를 도시하는바, 결과적으로 리세스된 표면(22R)을 갖는 절연 물질층이 형성된다. 절연 물질층(22)의 리세스된 표면(22R)은 본질적으로, 핀들(20)의 최종 핀 높이(24H)를 정의한다. 상기 핀 높이(24H)는 특정 응용예에 따라 변할 수 있으며, 예시적인 일실시예에서는 약 5 ~ 50 nm 범위를 갖는다. 예시적인 일실시예에서, 절연 물질층(22)의 리세스된 표면(22R)은 핀들의 리세스된 표면(20R) 위에 위치한다. 즉, 절연 물질층(22)의 리세스된 표면(22R) 위에서 오직 대안적인 핀 물질(24)만이 노출되도록, 절연 물질층(22)에 대한 리세싱(recessing)이 제어된다. 다른 응용예에서는, 대안적인 핀 물질(24) 전부와 밑에 있는 핀(20)의 일부가 절연 물질층(22)의 리세스된 표면(22R) 위에 위치하도록, 절연 물질층(22)이 소정량 만큼 리세스될 수도 있다.
도1g에 도시된 공정 단계에서, 예시적인 FinFET 디바이스(100)는 통상적인 제조 기법들을 이용하여 완성될 수도 있다. 예를 들면, 도1h는 디바이스(100)를 위해 예시적인 게이트 구조가 형성된 이후의 디바이스(100)를 도시한다. 예시적인 일실시예에서, 도식적으로 도시된 게이트 구조는 예시적인 게이트 절연층(30A)과 예시적인 게이트 전극(30B)을 포함한다. 게이트 절연층(30A)은, 가령, 실리콘 이산화물, 소위 high-k 절연 물질(여기서, k는 5보다 크며, k는 상대 유전 상수임) 등등과 같은 다양한 서로 다른 물질들로 구성될 수도 있다. 이와 유사하게, 게이트 전극(30B)은 또한, 폴리실리콘 혹은 비정질 실리콘 등과 같은 물질이 될 수도 있으며, 또는 게이트 전극(30B)으로서 행동하는 하나 이상의 금속층들을 포함할 수도 있다. 본 발명을 숙독한 이후에 해당 기술분야의 당업자들에게 이해되는 바와 같이, 도면들에 도시된 디바이스(100)의 게이트 구조 즉, 게이트 절연층(30A)과 게이트 전극(30B)은 그 성질을 대표하도록 의도된 것이다. 즉, 게이트 구조는 서로 다른 다양한 물질들을 포함할 수도 있으며 그리고 다양한 구성들을 가질 수 있으며, 그리고 게이트 구조는 소위 "게이트-퍼스트(gate-first)" 기법 혹은 "대체 게이트(replacement gate)" 기법 중 어느 하나를 이용하여 형성될 수도 있다. 예시적인 일실시예에서는, 도1h에 도시된 바와 같이, 산화 공정 혹은 등각적인(confomal) 증착 공정이 수행되어 핀들(20) 상에 게이트 절연층(30A)을 형성할 수도 있는데, 게이트 절연층(30A)은 가령, 실리콘 이산화물, 실리콘 질화물, 하프늄 산화물, high-k(k는 10보다 큼) 절연 물질 등등과 같음 물질들을 포함할 수도 있다. 다음으로, 게이트 전극 물질(30B)과 게이트 캡핑 물질층(미도시)이 디바이스(100) 위에 증착될 수 있으며 그리고 상기 층들은 공지된 포토리소그래피 및 식각 기술들을 이용하여 패터닝될 수 있으며 그리고 공지된 CMP 기술들에 의해서 평탄화될 수 있다. 이후, 통상적인 기술들을 이용하여 게이트 구조 바로 옆에 측벽 스페이서들(미도시)이 형성될 수 있는바, 스페이서 물질 층을 블랭킷-증착한 다음, 스페이서들을 정의하도록 이방성 식각 공정을 수행함으로써, 측벽 스페이서들이 형성될 수 있다.
대안적인 공정 플로우에서는, 도1e에 도시된 바와 같이 핀들(20)을 리세스시키기 위하여 수행되는 식각 단계는 생략될 수도 있다. 도1I는 도1d에 도시된 제조 포인트에 대응되는 제조 포인트에서의 디바이스(100)를 도시한다. 하지만, 도1I에 도시된 바와 같이, 대안적인 핀 물질(24)은 핀들(20)의 노출된 상부 표면(20S) 상에 형성된다.
본 발명의 가르침의 이득을 얻는 해당 기술분야의 당업자에게는 자명한, 상이하지만 등가적인 방법으로 본 발명이 변형 및 구현될 수 있기 때문에, 본 명세서에 개시된 특정 실시예들은 단지 예시적인 것이다. 예를 들어, 전술한 바와 같은 공정 단계들은 다른 순서로 수행될 수도 있다. 또한, 본 명세서에 개시된 구성 혹은 설계의 세부사항들에 대해서 아래의 청구범위에 서술된 것 이외의 그 어떤 제한들도 의도되지 않는다. 따라서, 앞서 설명된 특정 실시예들이 변경 혹은 수정될 수도 있음은 명백하며 그리고 이러한 모든 변경들은 본 발명의 기술적 사상의 범위 내에 속하는 것으로 간주된다. 따라서, 보호받고자 하는 바는 다음의 청구범위에 서술된다.

Claims (21)

  1. FinFET 디바이스를 형성하는 방법으로서,
    패터닝된 하드 마스크 층을 제 1 반도체 물질을 포함하는 기판 위에 형성하는 단계;
    공간을 두고 이격된(spaced-apart) 복수의 트렌치들을 정의하도록 상기 패터닝된 하드 마스크 층을 통하여 제 1 식각 공정을 수행하는 단계 -상기 복수의 트렌치들은 상기 디바이스를 위한 상기 제 1 반도체 물질을 포함하는 핀(fin)의 제 1 부분을 정의하며- ;
    상기 트렌치들 내에 절연 물질층을 형성하는 단계 -상기 절연 물질층은 상기 트렌치들과 상기 패터닝된 하드 마스크 층을 과도충전(overfill)하며- ;
    상기 핀의 상기 제 1 부분 위에 위치한 패터닝된 상기 하드 마스크 층을 노출시키도록 상기 절연 물질층 상에 평탄화 공정을 수행하는 단계;
    상기 핀의 상기 제 1 부분의 상부 표면을 노출시키고 그리고 상기 핀의 상기 제 1 부분 위의 상기 절연 물질층 내에 공동(cavity)을 정의하도록, 상기 핀의 상기 제 1 부분 위에 위치한 상기 하드 마스크 층을 제거하기 위한 제 2 식각 공정을 수행하는 단계;
    상기 핀의 상기 제 1 부분의 상기 상부 표면 상의 상기 공동 내에 상기 핀의 제 2 부분을 형성하는 단계 -상기 핀의 상기 제 2 부분은 상기 제 1 반도체 물질과는 다른 제 2 반도체 물질을 포함하며- ; 그리고
    상기 제 2 식각 공정이 수행된 이후의 상기 절연 물질층의 상부 표면이 상기 핀의 상기 제 2 부분의 상부 표면 보다 낮아지도록, 상기 절연 물질층 상에 제 3 식각 공정을 수행하는 단계
    를 포함하는 FinFET 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제 1 반도체 물질은 실리콘을 포함하며, 상기 제 2 반도체 물질은 실리콘, 실리콘-게르마늄, Ⅲ-Ⅴ 물질, Ⅱ-Ⅵ 물질 혹은 이들의 조합 중 하나를 포함하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  3. 제1항에 있어서,
    상기 절연 물질층의 상부 표면 위에 위치한 상기 핀의 상기 제 2 부분의 일부분은 상기 디바이스의 최종 핀 높이를 정의하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    상기 절연 물질층의 상부 표면은 상기 핀의 상기 제 1 부분의 상부 표면 보다 아래에 위치하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  5. 제1항에 있어서,
    상기 핀의 상기 제 1 부분은 상기 디바이스를 위한 최종 핀 폭으로 형성되는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    상기 핀의 상기 제 2 부분은 상기 디바이스를 위한 최종 핀 폭으로 형성되는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  7. 제1항에 있어서,
    상기 공동 내에 상기 핀의 상기 제 2 부분을 형성하는 단계는,
    상기 핀의 상기 제 2 부분을 형성하도록 에피택셜 증착 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  8. 제1항에 있어서,
    상기 평탄화 공정을 수행하는 단계는,
    화학 기계 연마 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  9. FinFET 디바이스를 형성하는 방법으로서,
    패터닝된 하드 마스크 층을 제 1 반도체 물질을 포함하는 기판 위에 형성하는 단계;
    공간을 두고 이격된 복수의 트렌치들을 정의하도록 상기 패터닝된 하드 마스크 층을 통하여 제 1 식각 공정을 수행하는 단계 -상기 복수의 트렌치들은 상기 디바이스를 위한 상기 제 1 반도체 물질을 포함하는 핀(fin)의 제 1 부분을 정의하며, 상기 핀의 상기 제 1 부분은 상기 디바이스의 최종 핀 폭에 대응하는 폭을 가지며- ;
    상기 트렌치들 내에 절연 물질층을 형성하는 단계 -상기 절연 물질층은 상기 트렌치들과 상기 패터닝된 하드 마스크 층을 과도충전하며- ;
    상기 패터닝된 하드 마스크 층을 연마 정지층으로 이용하여 상기 절연 물질층 상에 화학 기계 연마 공정을 수행하는 단계 -상기 화학 기계 연마 공정은 상기 핀의 상기 제 1 부분 위에 위치한 상기 패터닝된 하드 마스크 층을 노출시키며- ;
    상기 핀의 상기 제 1 부분의 상부 표면을 노출시키고 그리고 상기 핀의 상기 제 1 부분 위의 상기 절연 물질층 내에 공동(cavity)을 정의하도록, 상기 핀의 상기 제 1 부분 위에 위치한 상기 하드 마스크 층을 제거하기 위한 제 2 식각 공정을 수행하는 단계;
    상기 핀의 상기 제 1 부분의 상부 표면 상의 상기 공동 내에 상기 핀의 제 2 부분을 형성하도록 에피택셜 증착 공정을 수행하는 단계 -상기 핀의 상기 제 2 부분은 상기 제 1 반도체 물질과는 다른 제 2 반도체 물질을 포함하며- ; 그리고
    제 3 식각 공정이 수행된 이후의 상기 절연 물질층의 상부 표면이 상기 핀의 상기 제 2 부분의 상부 표면 보다 낮아지도록, 상기 절연 물질층 상에 제 3 식각 공정을 수행하는 단계
    를 포함하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  10. 제9항에 있어서,
    상기 제 1 반도체 물질은 실리콘을 포함하며, 상기 제 2 반도체 물질은 실리콘, 실리콘-게르마늄, Ⅲ-Ⅴ 물질, Ⅱ-Ⅵ 물질 혹은 이들의 조합 중 하나를 포함하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  11. 제9항에 있어서,
    상기 절연 물질층의 상부 표면 위에 위치한 상기 핀의 상기 제 2 부분의 일부분은 상기 디바이스의 최종 핀 높이를 정의하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  12. 제9항에 있어서,
    상기 절연 물질층의 상부 표면은 상기 핀의 상기 제 1 부분의 상부 표면 보다 아래에 위치하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  13. FinFET 디바이스를 형성하는 방법으로서,
    패터닝된 하드 마스크 층을 제 1 반도체 물질을 포함하는 기판 위에 형성하는 단계;
    공간을 두고 이격된 복수의 트렌치들을 정의하도록 상기 패터닝된 하드 마스크 층을 통하여 제 1 식각 공정을 수행하는 단계 -상기 복수의 트렌치들은 상기 디바이스를 위한 상기 제 1 반도체 물질을 포함하는 핀(fin)의 제 1 부분을 정의하며- ;
    상기 트렌치들 내에 절연 물질층을 형성하는 단계 -상기 절연 물질층은 상기 트렌치들과 상기 패터닝된 하드 마스크 층을 과도충전하며- ;
    상기 핀의 상기 제 1 부분 위에 위치한 패터닝된 상기 하드 마스크 층을 노출시키도록 상기 절연 물질층 상에 평탄화 공정을 수행하는 단계;
    상기 핀의 상기 제 1 부분의 상부 표면을 노출시키도록, 상기 핀의 상기 제 1 부분 위에 위치한 상기 하드 마스크 층을 제거하기 위한 제 2 식각 공정을 수행하는 단계;
    상기 핀의 상기 제 1 부분의 높이를 감소시키고 그리고 이에 의해서 상기 핀의 상기 제 1 부분의 리세스된 상부 표면을 정의하고 그리고 상기 핀의 상기 제 1 부분의 상기 리세스된 상부 표면 위에서 상기 절연 물질층 내에 공동을 정의하도록, 제 3 식각 공정을 수행하는 단계;
    상기 핀의 상기 제 1 부분의 상기 리세스된 상부 표면 상의 상기 공동 내에 상기 핀의 제 2 부분을 형성하는 단계 -상기 핀의 상기 제 2 부분은 상기 제 1 반도체 물질과는 다른 제 2 반도체 물질을 포함하며- ; 그리고
    제 4 식각 공정이 수행된 이후의 상기 절연 물질층의 상부 표면이 상기 핀의 상기 제 2 부분의 상부 표면 보다 낮아지도록, 상기 절연 물질층 상에 제 4 식각 공정을 수행하는 단계
    를 포함하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  14. 제13항에 있어서,
    상기 제 1 반도체 물질은 실리콘을 포함하며, 상기 제 2 반도체 물질은 실리콘, 실리콘-게르마늄, Ⅲ-Ⅴ 물질, Ⅱ-Ⅵ 물질 혹은 이들의 조합 중 하나를 포함하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  15. 제13항에 있어서,
    상기 절연 물질층의 상부 표면 위에 위치한 상기 핀의 상기 제 2 부분의 일부분은 상기 디바이스의 최종 핀 높이를 정의하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  16. 제13항에 있어서,
    상기 절연 물질층의 상부 표면은 상기 핀의 상기 제 1 부분의 상기 리세스된 상부 표면 보다 아래에 위치하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  17. 제13항에 있어서,
    상기 핀의 상기 제 1 부분은 상기 디바이스를 위한 최종 핀 폭으로 형성되는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  18. 제13항에 있어서,
    상기 핀의 상기 제 2 부분은 상기 디바이스를 위한 최종 핀 폭으로 형성되는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  19. 제13항에 있어서,
    상기 공동 내에 상기 핀의 상기 제 2 부분을 형성하는 단계는,
    상기 핀의 상기 제 2 부분을 형성하도록 에피택셜 증착 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  20. 제13항에 있어서,
    상기 평탄화 공정을 수행하는 단계는,
    화학 기계 연마 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
  21. FinFET 디바이스를 형성하는 방법으로서,
    패터닝된 하드 마스크 층을 제 1 반도체 물질을 포함하는 기판 위에 형성하는 단계;
    공간을 두고 이격된 복수의 트렌치들을 정의하도록 상기 패터닝된 하드 마스크 층을 통하여 제 1 식각 공정을 수행하는 단계 -상기 복수의 트렌치들은 상기 디바이스를 위한 상기 제 1 반도체 물질을 포함하는 핀(fin)의 제 1 부분을 정의하며, 상기 핀의 상기 제 1 부분은 상기 디바이스의 최종 핀 폭에 대응하는 폭을 가지며- ;
    상기 트렌치들 내에 절연 물질층을 형성하는 단계 -상기 절연 물질층은 상기 트렌치들과 상기 패터닝된 하드 마스크 층을 과도충전하며- ;
    상기 패터닝된 하드 마스크 층을 연마 정지층으로 이용하여 상기 절연 물질층 상에 화학 기계 연마 공정을 수행하는 단계 -상기 화학 기계 연마 공정은 상기 핀의 상기 제 1 부분 위에 위치한 상기 패터닝된 하드 마스크 층을 노출시키며- ;
    상기 핀의 상기 제 1 부분의 상부 표면을 노출시키도록, 상기 핀의 상기 제 1 부분 위에 위치한 상기 하드 마스크 층을 제거하기 위한 제 2 식각 공정을 수행하는 단계;
    상기 핀의 상기 제 1 부분의 높이를 감소시키고 그리고 이에 의해서 상기 핀의 상기 제 1 부분의 리세스된 상부 표면을 정의하고 그리고 상기 핀의 상기 제 1 부분의 상기 리세스된 상부 표면 위에서 상기 절연 물질층 내에 공동을 정의하도록, 제 3 식각 공정을 수행하는 단계;
    상기 핀의 상기 제 1 부분의 상기 리세스된 상부 표면 상의 상기 공동 내에 상기 핀의 제 2 부분을 형성하는 단계 -상기 핀의 상기 제 2 부분은 상기 제 1 반도체 물질과는 다른 제 2 반도체 물질을 포함하며- ; 그리고
    제 4 식각 공정이 수행된 이후의 상기 절연 물질층의 상부 표면이 상기 핀의 상기 제 2 부분의 상부 표면 보다 낮아지도록, 상기 절연 물질층 상에 제 4 식각 공정을 수행하는 단계
    를 포함하는 것을 특징으로 하는 FinFET 디바이스를 형성하는 방법.
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