TWI731390B - 互連結構、電路及包括該互連結構或電路的電子設備 - Google Patents

互連結構、電路及包括該互連結構或電路的電子設備 Download PDF

Info

Publication number
TWI731390B
TWI731390B TW108129018A TW108129018A TWI731390B TW I731390 B TWI731390 B TW I731390B TW 108129018 A TW108129018 A TW 108129018A TW 108129018 A TW108129018 A TW 108129018A TW I731390 B TWI731390 B TW I731390B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor element
interconnection
source
substrate
Prior art date
Application number
TW108129018A
Other languages
English (en)
Other versions
TW202042364A (zh
Inventor
慧瓏 朱
Original Assignee
中國科學院微電子研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 中國科學院微電子研究所 filed Critical 中國科學院微電子研究所
Publication of TW202042364A publication Critical patent/TW202042364A/zh
Application granted granted Critical
Publication of TWI731390B publication Critical patent/TWI731390B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明揭露一種互連結構、電路及包括這種互連結構或電路的電子設備。根據實施例，一種用於在襯底上形成的多個半導體元件的互連結構可以設置在所述多個半導體元件之下。該互連結構可以包括：沿從半導體元件向著襯底的方向交替設置的至少一個過孔層和至少一個互連層，其中，每一過孔層包括分別設於所述多個半導體元件中至少一部分半導體元件下方的過孔，每一互連層包括分別設於所述多個半導體元件中至少一部分半導體元件下方的導電節點，其中，在同一互連層中，至少一個導電節點與至少另一個節點之間具有導電通道，各過孔層中的過孔與各互連層中的相應導電節點在從半導體元件向著襯底的方向上彼此至少部分地交疊。

Description

互連結構、電路及包括該互連結構或電路的電子設備
本發明涉及半導體領域，更具體地，涉及元件層之間的互連結構、包括元件層之間的互連的電路及包括這種互連結構或電路的電子設備。
元件層之間的互連能夠降低寄生電阻和電容，從而可以降低積體電路（IC）的電阻電容（RC）延遲和功耗。另外，還可以增加IC的積集密度並因此降低IC的製造成本。但是，難以在元件層之間進行互連，因為互連製程與元件積體製程並不相容。
有鑑於此，本發明的目的至少部分地在於提供一種元件層之間的互連結構、包括元件層之間的互連的電路以及包括這種互連結構或電路的電子設備。
根據本發明的一個方面，提供了一種用於在襯底上形成的多個半導體元件的互連結構，所述互連結構設置在所述多個半導體元件之下，且包括：沿從半導體元件向著襯底的方向交替設置的至少一個過孔層和至少一個互連層，其中，每一過孔層包括分別設於所述多個半導體元件中至少一部分半導體元件下方的過孔，每一互連層包括分別設於所述多個半導體元件中至少一部分半導體元件下方的導電節點，其中，在同一互連層中，至少一個導電節點與至少另一個節點之間具有導電通道，各過孔層中的過孔與各互連層中的相應導電節點在從半導體元件向著襯底的方向上彼此至少部分地交疊。
根據本發明的另一方面，提供了一種電路，包括：襯底；設於襯底上的互連結構，所述互連結構包括沿實質上垂直於襯底表面的方向交替設置的至少一個過孔層和至少一個互連層，互連結構的最上層是過孔層；以及設於互連結構上的多個半導體元件，其中，每一過孔層包括設於按行和列排列的二維點陣中的至少一部分點之處的過孔，每一互連層包括設於所述二維點陣中的至少一部分點之處的主體部以及從所述主體部沿所述行或列的方向延伸的延伸部，至少一部分相鄰主體部各自彼此相向的延伸部相接觸，至少一部分半導體元件的源/汲區與最上層的過孔層中的相應過孔相接觸。
根據本發明的另一方面，提供了一種製造用於半導體元件的互連結構的方法，包括：在襯底上設置交替堆疊的至少一個第一犧牲層和至少一個第二犧牲層的第一疊層，其中，第一疊層的最上層是第一犧牲層；在第一疊層上設置元件主動材料層；在元件主動材料層上設置第一硬光罩層，第一硬光罩層具有由沿彼此交叉的第一方向和第二方向延伸的線條限定的網格圖案，包括由線條之間的交叉點限定的節點以及節點之間的橋接部分；利用第一硬光罩層，在元件主動材料層中限定針對半導體元件的主動區；利用第一硬光罩層，對第一疊層進行構圖，從而第一疊層中的各層具有與第一硬光罩層相對應的網格圖案，並因此包括節點以及節點之間的橋接部分；以及在第一疊層中限定互連結構，包括：針對各第一犧牲層：將該第一犧牲層的各橋接部分至少部分地去除從而該第一犧牲層的節點彼此分離；根據互連結構的布局，去除該第一犧牲層中的一個或多個節點，以及針對各第二犧牲層：根據互連結構的布局，將該第二犧牲層中的一個或多個橋接部分切斷，以及在各第一犧牲層和各第二犧牲層的殘留部分的區域處形成導電材料。
根據本發明的另一方面，提供了一種電子設備，包括上述互連結構或電路。
根據本發明的實施例，提出了元件層之下（相對於襯底而言）的互連結構及其製作方法。這種結構可以是三維（3D）結構，更具體地，互連可以在3D網格上構建，實現元件層之間的互連。這種結構可以通過以下詳述的刻蝕-填充-刻蝕-填充（etch-fill-etch-fill，EFEF）的方法來製作，以便與元件積體製程相兼容。元件的源/汲區與互連結構中的過孔可以自對準，而且互連結構中不同層之間的過孔可以自對準。元件的主動區可以由單晶半導體製成，從而可以改進元件性能。根據本發明的技術在極紫外（EUV）光刻下可以有很好的應用。
以下，將參照附圖來描述本發明的實施例。但是應該理解，這些描述只是示例性的，而並非要限制本發明的範圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發明的概念。
在附圖中示出了根據本發明實施例的各種結構示意圖。這些圖並非是按比例繪製的，其中為了清楚表達的目的，放大了某些細節，並且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關係僅是示例性的，實際中可能由於製造公差或技術限制而有所偏差，並且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。
在本發明的上下文中，當將一層/元件稱作位於另一層/元件“上”時，該層/元件可以直接位於該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位於另一層/元件“上”，那麼當調轉朝向時，該層/元件可以位於該另一層/元件“下”。
根據本發明的實施例，提出了一種互連結構。與常規技術中在襯底上形成半導體元件之後在元件上方形成互連結構如金屬化疊層（metallization）不同，根據實施例的互連結構可以設置在元件下方，例如元件與襯底之間。互連結構可以包括交替堆疊的至少一個過孔層和至少一個互連層。各過孔層中設置有過孔，以便實現該過孔層之下的層與之上的層（均為互連層）之間的電連接。各互連層中設置有導電通道，以便實現該互連層之內的路線選擇（routing）。一般而言，互連結構最靠近元件一側是過孔層，以便從相應元件引出電連接。
在各過孔層中，過孔可以分別處於相應半導體元件（特別是其主動區，例如源/汲區）的下方。例如，這是由於如下所述它們可以採用實質上相同的圖案來限定。於是，過孔可以和相應半導體元件（特別是其主動區，例如源/汲區）沿著刻蝕方向可以至少部分地交疊，甚至可以實質上對準，例如中心對準。當然，在各過孔層中，並非一定是所有半導體元件更具體地其源/汲區下方都形成有過孔，而是可以僅有一部分源/汲區（可以稱作“第一組源/汲區”）下方形成有過孔，而另一部分源/汲區（可以稱作“第二組源/汲區”）下方可以形成有絕緣部。過孔層中過孔和絕緣部的布局可以根據電路設計所需的連接布局而定。
類似地，在各互連層中，可以存在處於相應半導體元件（特別是其主動區，例如源/汲區）下方的導電節點。同樣地，例如這是由於如下所述它們可以採用實質上相同的圖案來限定。於是，導電節點可以和相應半導體元件（特別是其主動區，例如源/汲區）（以及相應的過孔）沿著刻蝕方向可以至少部分地交疊，甚至可以實質上對準，例如中心對準。同樣地，在各互連層中，並非一定是所有半導體元件更具體地其源/汲區下方都形成有導電節點，而是可以僅有一部分源/汲區下方形成有導電節點。
在各互連層中，導電通道在相應導電節點之間延伸。根據本發明的實施例，導電通道可以在相鄰導電節點之間逐跳延伸，而並不存在直接連接非相鄰導電節點的導電通道（所謂“直接連接”，是指不經過其他導電節點）。
對於每一過孔而言，其上一層和下一層均可以存在相應的導電節點並與之相接觸，以便實現上下兩層之間的電連接。對於每一導電節點而言，其上一層和下一層可以均不存在相應過孔，從而該導電節點可以作為導電通道上的中間節點；或者，其上一層和/或下一層可以存在相應過孔並與之相接觸，以實現層之間的電連接。
於是，互連結構中各層可以呈現與半導體元件相似的布局。在此，將布局稱為“陣列”，例如按行和列排列的二維陣列（當然也可以是其他形式的陣列），並將布局中的元素（例如，元件層中的半導體元件、過孔層中的過孔、或互連層中的導電節點）稱為“節點”。各過孔層的陣列與元件層的陣列可以基本相同，但可能缺失了某些節點（如下所述，這些節點處可以設置有絕緣部）。各互連層的陣列與元件層的陣列可以基本相同，但可能缺失了某些節點。
在某些實施例中，在各互連層中，可以在所有節點處均形成導電節點。對於不需要的導電節點，可以在其上、下方的過孔層中的相應位置處設置絕緣部，並切斷其與相鄰導電節點之間的導電通道，使其成為孤立的虛設節點。這可以使對於互連層中導電節點的處理一致化，從而使製程易於進行。
因此，互連結構可以整體上成為一種三維（3D）網格結構。各互連層中的導電通道可以沿著陣列中的網格的邊（例如，行或列的方向）延伸。
這種互連結構特別適用於豎直型半導體元件。豎直型半導體元件可以包括在豎直方向（例如，基本上垂直於襯底表面的方向）上延伸的主動區。互連結構中的各節點可以沿豎直方向處於各豎直型半導體元件的主動區下方，並可以在豎直方向上對準，例如中心對準。
豎直主動區可以包括分處於上下兩端的源/汲區和位於源/汲區之間的溝道區。源/汲區之間可以通過溝道區形成導電通道。這種主動區例如可以通過依次疊置的第一源/汲層、溝道層和第二源/汲層來提供。源/汲區可以基本上形成在第一和第二源/汲層中，溝道區可以基本上形成在溝道層中。主動區特別是溝道層可以呈現奈米線的形狀，從而得到奈米線元件。或者，主動區特別是溝道層可以呈現奈米片的形狀，從而得到奈米片元件。
溝道層可以由單晶半導體材料構成，以改善元件性能。當然，第一、第二源/汲層也可以由單晶半導體材料構成。這種情況下，溝道層的單晶半導體材料與源/汲層的單晶半導體材料可以是共晶體。
根據本發明的實施例，這種半導體元件可以是常規場效應電晶體（FET）。在FET的情況下，溝道區兩側的源/汲區可以具有相同導電類型（例如，n型或p型）的摻雜。分處於溝道區兩端的源/汲區之間可以通過溝道區形成導電通道。或者，這種半導體元件可以是隧穿FET。在隧穿FET的情況下，溝道區兩側的源/汲區可以具有不同導電類型（例如，分別為n型和p型）的摻雜。這種情況下，帶電粒子如電子可以從源區隧穿通過溝道區而進入汲區，從而使源區和汲區之間形成導通路徑。儘管常規FET和隧穿FET中的導通機制並不相同，但是它們均表現出可通過柵來控制源/汲區之間導通與否的電學性能。因此，對於常規FET和隧穿FET，統一以術語“源/汲層（源/汲區）”和“溝道層（溝道區）”來描述，儘管在隧穿FET中並不存在通常意義上的“溝道”。
柵電極可以繞溝道區的至少部分外周形成。柵電極可以自對準於溝道層。例如，柵電極靠近溝道層一側的側壁可以與溝道層的外周側壁對準從而在豎直方向上佔據實質上相同的範圍。這樣，可以減少或甚至避免柵電極與源/汲區的交疊，有助於降低柵與源/漏之間的寄生電容。
為便於不同元件之間柵電極的連接以及向柵電極施加電信號，柵電極除了繞溝道區的主體部之外，還可以包括從主體部向外延伸的延伸部。延伸部也可以沿著陣列中的網格的邊（例如，行或列的方向）延伸。至少一部分相鄰柵電極各自彼此相向的延伸部可以接觸，從而彼此電連接。
根據本發明的實施例，還可以設置用於將電信號引入互連結構中的接觸插塞。例如，接觸插塞與互連結構中最上層的過孔層中的相應過孔相接觸，以便將電信號施加到互連結構中。於是，接觸插塞也可以位於陣列中的相應節點處。根據本發明的實施例，接觸插塞可以通過將相應節點處的主動區轉換為導電材料（例如，通過矽化處理得到的矽化物）來形成，於是接觸插塞可以自對準於相應節點（或者說，相應節點處的過孔）。也即，元件層的陣列中，部分節點可以是真正的元件主動區，而另外一些節點可以是接觸插塞。
根據本發明的實施例，還可以設置用於將電信號施加到柵電極的接觸插塞。出於製程一致性的目的，這種接觸插塞也可以如上所述通過相應節點處的主動區轉換為導電材料來形成（“主體部”）。另外，接觸插塞除了節點處的主體部之外，還可以包括從主體部延伸以便與柵電極相接觸的延伸部。延伸部也可以沿著陣列中的網格的邊（例如，行或列的方向）延伸。
根據本發明的實施例，半導體元件也可以是其他的形式，例如鰭式場效應電晶體（FinFET）或平面型半導體元件，它們的鰭或主動區可以沿橫向方向（例如，基本上平行於襯底表面的方向）延伸，例如可以沿著陣列中的網格的邊（例如，行或列的方向）延伸。元件的源/汲區可以位於陣列的節點處。這樣，通過在下方形成的互連結構，可以實現到元件陣列中至少部分源/汲區的電連接。
這種互連結構例如可以如下製造。
根據本發明的實施例，可以在襯底上設置交替堆疊的第一犧牲層和第二犧牲層的第一疊層。第一疊層隨後用於形成互連結構。在此，為便於描述，將限定過孔層位置的犧牲層稱作第一犧牲層，而將限定互連層位置的犧牲層稱作第二犧牲層。因此，第一堆疊最上方的犧牲層可以是第一犧牲層之一。第一犧牲層和第二犧牲層可以相對於彼此具備刻蝕選擇性。
在第一疊層上，可以設置隨後用於形成元件主動區的半導體材料。例如，在形成豎直半導體元件的情況下，可以設置依次堆疊的第一源/汲層、溝道層、第二源/汲層的第二疊層。溝道層相對於第一和第二源/汲層可以具備刻蝕選擇性。另外，第一源/汲層和第二源/汲層可以包括相同的半導體材料。第一疊層和第二疊層之間至少相鄰的層（即，第一疊層的最頂層和第二疊層的最底層）相對於彼此具備刻蝕選擇性。例如，這些層可以通過外延生長來形成。由於分別外延生長，至少一對相鄰層之間可以具有清晰的晶體介面。另外，可以對各層特別是第二疊層中的各層分別進行摻雜，於是至少一對相鄰層之間可以具有摻雜濃度介面。
為便於構圖，可以在主動區半導體材料例如第二疊層的頂部上設置硬光罩層。硬光罩層可以呈網格狀。例如，硬光罩層可以包括按行和列設置的線條。在此，將硬光罩層中的行和列的交叉點稱為“節點”，節點之間的線條稱為“橋接部分”。其他層中如果形成網格圖案的話，也可以如此稱呼。在豎直半導體元件的情況下，硬光罩層的網格圖案的節點可以限定豎直主動區的主體位置，而且節點的線寬可以增大以粗於橋接部分。在FinFET或平面半導體元件的情況下，硬光罩層的網格圖案的橋接部分的大致中部可以限定溝道區，且溝道區兩側的部分（節點及其周圍的橋接部分）可以限定源/汲區。
可以利用硬光罩層，在主動區半導體材料例如第二疊層中限定主動區。例如，可以將硬光罩層的圖案轉移到第二疊層中。在豎直半導體元件的情況下，主動區可以位於各節點相對應的位置處。此時，可以去除第二疊層中與橋接部分相對應的部分（可以代之以支撐材料以提供結構支撐），而保留第二疊層中與節點相對應的部分，形成多個分離的主動區。一些主動區可以用來形成元件，另一些主動區可以在隨後例如通過矽化處理而轉化為導電接觸插塞。
接下來，可以利用光罩層，在第一疊層中限定互連結構的框架。這可以通過將硬光罩層的圖案轉移到第一疊層中，並在每一層中根據互連結構的連接設計對圖案進行修整來實現。
在過孔層中，需要設置穿透過孔層的過孔以實現上下互連層之間的連接。這種過孔可以沿豎直方向延伸，而無需在過孔層內的橫向延伸配置。因此，對於第一犧牲層而言，可以利用硬光罩層的節點來在其中限定過孔的圖案。具體地，可以將節點的布局轉移到第一犧牲層中。例如，在將硬光罩層的圖案轉移到第一犧牲層中之後，可以去除第一犧牲層中的橋接部分，而留下第一犧牲層中的節點。可以根據各過孔層中的過孔布局，對相應第一犧牲層中的節點進行去除或保留，以實現所需的過孔布局。
在互連層中，需要設置在互連層內橫向延伸的導電通道，以實現路線選擇。因此，對於第二犧牲層而言，可以利用硬光罩層中的橋接部分來在其中限定導電通道的走向。具體地，可以將硬光罩層的圖案轉移到第二犧牲層中，第二犧牲層中的節點可以充當作為導電通道的橋接部分之間的中繼點。另外，第二犧牲層中的節點還可以與第一犧牲層中的相應節點接觸，以實現上下層之間的互連。可以根據各互連層中的連接設計，對相應第二犧牲層中的橋接部分進行切斷或保留，以實現所需的路線選擇。
對於第一疊層中圖案的修整，可以逐層進行，例如從上向下依次進行。可以利用遮蔽層來遮蔽第一疊層，並逐漸向下回蝕遮蔽層以逐一露出第一疊層中的各層。在對第一疊層中的某一層進行處理時，其下方的層可以被遮蔽層所遮蔽以免受影響。
通常互連結構中各層之間的設計並不一定是一樣的。隨著遮蔽層的逐漸回蝕，在對下方的層進行處理時，其上方的層可能露出而受到影響。為避免在對下層進行處理時對上層造成影響，可以將第一或第二犧牲層中需要保留的部分替換為不同的材料。這可以通過刻蝕-填充-刻蝕-填充（EFEF）的方法來實現，以下將對此進行詳細描述。
本發明可以各種形式呈現，以下將描述其中一些示例。在以下的描述中，涉及各種材料的選擇。材料的選擇除了考慮其功能（例如，半導體材料用於形成主動區，電介質材料用於形成電隔離）之外，還考慮刻蝕選擇性。在以下的描述中，可能指出了所需的刻蝕選擇性，也可能並未指出。本領域技術人員應當清楚，當以下提及對某一材料層進行刻蝕時，如果沒有提到其他層也被刻蝕或者圖中並未示出其他層也被刻蝕，那麼這種刻蝕可以是選擇性的，且該材料層相對於暴露於相同刻蝕配方中的其他層可以具備刻蝕選擇性。
圖1至52(d)示出了根據本發明實施例的製造豎直半導體元件的流程中部分階段的示意圖。
如圖1所示，提供襯底1001。該襯底1001可以是各種形式的襯底，包括但不限於體半導體材料襯底如體Si襯底、絕緣體上半導體（SOI）襯底、化合物半導體襯底如SiGe襯底等。在以下的描述中，為方便說明，以體Si襯底為例進行描述。
在襯底1001中，可以形成阱區（未示出）。如果要形成p型元件，則阱區可以是n型阱；如果要形成n型元件，則阱區可以是p型阱。阱區例如可以通過向襯底1001中注入相應導電類型摻雜劑（p型摻雜劑如B或In，或n型摻雜劑如As或P）且隨後進行熱退火來形成。本領域存在多種方式來設置這種阱區，在此不再贅述。
在襯底1001上，可以通過例如外延生長，形成交替設置的第一犧牲層1003a-1、1003a-2、1003a-3和第二犧牲層1003b-1、1003b-2的第一疊層。如上所述，第一犧牲層和第二犧牲層相對於彼此可以具備刻蝕選擇性。因為隨後將在第一疊層上形成主動區的材料（一般地為半導體材料），故而第一疊層可以採用半導體材料形成，以實現高品質的主動區生長。例如，第一犧牲層1003a-1、1003a-2、1003a-3各自可以包括SiGe，Ge的原子百分比為約10～40%，厚度為約20～100 nm；第二犧牲層1003b-1、1003b-2可以各自包括Si，厚度為約20～100 nm。第一犧牲層和第二犧牲層各自可以具有基本上相同的厚度。第一犧牲層和第二犧牲層的層數可以根據將要形成的互連結構中過孔層和互連層的數目來定，而不限於圖中所示的層數。在此，最下面的第一犧牲層1003a-1隨後將被替換為隔離層，以便實現互連結構與襯底之間的電隔離。
在第一疊層上，可以通過例如外延生長，形成第一源/汲層1005、溝道層1007和第二源/汲層1009的第二疊層。這些都可以是半導體材料。如上所述，溝道層與第一、第二源/汲層相對於彼此可以具備刻蝕選擇性。另外，為了便於對第一疊層和第二疊層的分別處理，它們之間至少相鄰的層相對於彼此可以具備刻蝕選擇性。例如，溝道層1007可以包括SiGe，Ge的原子百分比可以為約10～40%，厚度為約20～100 nm；第一源/汲層1005和第二源/汲層1009可以包括Si，厚度為約20～100 nm。
根據實施例，還可以設置接觸層。例如，在第一疊層與第二疊層之間，可以通過例如外延生長，形成接觸介面層（未示出）。接觸介面層可以包括例如矽，並且可以通過例如原位摻雜而被摻雜為n型或者p型，優選地與以下結合圖25描述的摻雜類型相同，摻雜濃度為約1E19～5E21 cm-3 。這可以降低源/汲與互連結構之間的電阻。在此，該接觸介面層由於同第一源/汲層1005包括相同的材料（Si），隨後可以同第一源/汲層1005一樣被處理。備選地或者另外，在形成第一疊層之前，在襯底上通過例如外延生長，形成接觸層（未示出）。同樣地，接觸層可以包括例如矽，並且可以通過例如原位摻雜而被摻雜為n型或者p型，優選地與以下結合圖25描述的摻雜類型相同，摻雜濃度為約1E19～5E21 cm-3 。
在第二疊層上，可以形成硬光罩層。硬光罩層可以包括疊層結構，例如第一子層1011和第二子層1013。第一子層1011可以用於保護和/或刻蝕停止等目的，例如可以包括氧化物（例如，氧化矽），厚度為約2～5 nm，可以通過沉積或熱氧化形成（熱氧化形成的氧化物品質較好）。第二子層1013可以用於光罩和/或隔離等目的，例如可以包括氮化物（例如，氮化矽）或低k電介質材料（例如，碳化矽系材料），厚度為約10～100 nm，可以通過沉積形成。當然，硬光罩層的材料不限於此，而是可以包括在隨後的各種刻蝕製程中能夠保留下來的材料。另外，硬光罩層還可以包括更多子層，以提供更好的刻蝕選擇性。
可以將硬光罩層構圖為所需的圖案。如上所述，可以形成網格圖案。為此，如圖2(a)和2(b)所示，可以在硬光罩層上形成光刻膠1015。通過光刻（曝光和顯影）將光刻膠1015構圖為網格圖案。網格的節點可以增粗，以便限定主動區的位置。在此，網格的節點呈大致圓形，從而隨後可以形成奈米線元件。當然，網格節點的形狀不限於此，而可以是其他各種合適的形狀，例如橢圓形、矩形、方形等，甚至可以是不同形狀的組合（某些節點是一種形狀，而另一些節點是另一種形狀）。在形成矩形或方形節點的情況下，可以利用交叉側牆圖形轉移（xSIT）技術，且隨後可以形成奈米片元件。
接下來，可以限定主動區。例如，這可以如下進行。
可以將光刻膠1015的圖案轉移到硬光罩層中，並繼而轉移到下方的第二疊層中。具體地，如圖3所示，可以構圖後的光刻膠1015為光罩，依次對硬光罩層（1013、1011）、第二源/汲層1009、溝道層1007和第一源/汲層1005進行選擇性刻蝕如反應離子刻蝕（RIE）。RIE例如可以按大致垂直於襯底表面的方向進行，從而第二疊層中形成的圖案與硬光罩層的圖案可以在豎直方向上基本上對準。
在該示例中，對第一源/汲層1005的刻蝕並未進行到第一源/汲層1005的底面處。於是，在第一疊層的頂面上留下了一薄層的Si。該Si薄層隨後可以在對溝道層1007進行選擇性刻蝕時保護第一疊層中的第一犧牲層1003a-3，因為在該示例中第一犧牲層1003a-3和溝道層1007均包括SiGe。在第一犧牲層1003a-3相對於溝道層1007具備刻蝕選擇性的情況下，對第一源/汲層1005的刻蝕也可以進行到第一源/汲層1005的底面處。
當前，第二疊層呈現同硬光罩層一樣的網格圖案。希望將第二疊層分離為各個節點處針對單獨元件的主動區。為此，可以對第一源/汲層1005、溝道層1007和第二源/汲層1009進一步進行選擇性刻蝕以去除橋接部分，而留下節點部分。這是可能的，因為如上所述節點部分的線寬較粗。
例如，如圖4(a)和4(b)所示，可以相對於第一源/汲層1005和第二源/汲層1009（Si），進一步選擇性刻蝕溝道層1007（SiGe）。控制刻蝕的量，使得溝道層1007中的橋接部分被去除（參見圖4(b)），而節點部分得以保留（參見圖4(a)）。如圖4(a)所示，溝道層1007被分離為分處於各節點處的多個部分，這些部分中隨後將形成元件的溝道。這些分離部分的外周相對於硬光罩層中的相應節點的外周向內側有一定凹入。為便於對刻蝕量的控制，可以採用原子層刻蝕（ALE）。由於第一源/汲層1005的連續底部的存在，與溝道層1007同為SiGe的第一犧牲層1003a-3可以不受影響。
出於結構支撐及保護溝道層等目的，如圖5(a)和5(b)所示，可以在硬光罩層下方第二疊層的空隙中形成位置保持層1017。例如，可以在圖4(a)和4(b)所示的結構上沉積電介質材料，沉積的量足以填滿第二疊層中的空隙，並以硬光罩層為光罩對沉積的電介質材料進行回蝕如RIE。RIE可以沿大致垂直於襯底表面的方向進行，於是電介質材料可以留於硬光罩層下方而形成位置保持層1017。因此，位置保持層1017填充在溝道層中的橋接部分原本所在的位置以及節點部分由於上述進一步選擇性刻蝕而形成的凹入中，自對準於溝道層，環繞溝道層外周以保護溝道層。在此，選擇位置保持層1017的材料，使得其相對於硬光罩層具備刻蝕選擇性，例如氮氧化物（例如，氮氧化矽）。
類似地，如圖6(a)和6(b)所示，可以相對於溝道層1007和第一犧牲層1003a-3（SiGe），進一步選擇性刻蝕第一源/汲層1005和第二源/汲層1009（Si）。控制刻蝕的量，使得第一源/汲層1005和第二源/汲層1009中的橋接部分被去除（參見圖6(b)），而節點部分得以保留（參見圖6(a)）。如圖6(a)所示，第一源/汲層1005和第二源/汲層1009均被分離為分處於各節點處的多個部分，這些部分中隨後將形成元件的源/汲區。這些分離部分的外周相對於硬光罩層中的相應節點的外周向內側有一定凹入。為便於對刻蝕量的控制，可以採用ALE。另外，第一源/汲層1005底部的連續薄層的厚度較小，從而在該進一步刻蝕過程中可以被去除，以露出第一犧牲層1003a-3以便隨後對第一堆疊進行處理。
同樣地，出於結構支撐及保護源/汲層等目的，如圖7(a)和7(b)所示，可以在硬光罩層下方第二疊層的空隙中形成位置保持層1019。位置保持層1019可以按形成位置保持層1017的方法來形成。因此，位置保持層1019填充在第一源/汲層1005和第二源/汲層1009各自的橋接部分原本所在的位置以及節點部分由於上述進一步選擇性刻蝕而形成的凹入中，自對準於第一源/汲層1005和第二源/汲層1009，環繞第一源/汲層1005和第二源/汲層1009外周以保護源/汲層。在此，選擇位置保持層1019的材料，使得其相對於硬光罩層和位置保持層1017具備刻蝕選擇性，例如SiC。
刻蝕後的第一源/汲層1005、溝道層1007和第二源/汲層1009各自的相應分離部分形成柱狀（在本示例中，截面為大致圓形的圓柱狀），限定了主動區。該柱狀主動區可以大致垂直於襯底表面延伸。
隨後，可以在第一疊層中限定互連結構的導電部分（上述過孔、導電節點、導電通道）的位置。
例如，可以將硬光罩層的圖案轉移到第一疊層中。由於如上所述處於第一疊層上方的第二疊層（連同支撐材料）已按硬光罩層構圖，故而這種圖案轉移是可能的。具體地，如圖8(a)和8(b)所示，可以硬光罩層（1013、1011）為光罩，依次對第一犧牲層1003a-3、第二犧牲層1003b-2、第一犧牲層1003a-2、第二犧牲層1003b-1和第一犧牲層1003a-1進行選擇性刻蝕如RIE。RIE例如可以按大致垂直於襯底表面的方向進行，從而第一疊層中形成的圖案與硬光罩層的圖案可以在豎直方向上基本上對準。
當前，第一疊層呈現同硬光罩層一樣的網格圖案。對於針對過孔層的第一犧牲層而言，如上所述，可以去除其中的橋接部分。這種去除可以如同以上分離主動區那樣，通過對第一犧牲層進一步選擇性刻蝕來實現。但是，這種情況下留下的節點較小（如上所述，相對於硬光罩層的節點向內凹入）。為確保製程裕度並降低接觸電阻，可以使用光刻技術，以使留下的節點較大。例如，如圖9(a)和9(b)所示，可以在圖8(a)和8(b)所示的結構上形成光刻膠1021，並將光刻膠1021構圖為與硬光罩層的圖案相對應的分離節點，以覆蓋第一犧牲層中的各節點而露出節點之間的橋接部分。如圖9(a)所示，光刻膠1021的各節點可以大於硬光罩層的節點從而可以使隨後第一犧牲層中留下的節點較大，而且也可以覆蓋上述分離的各主動區以避免其在對第一犧牲層刻蝕時受到影響。備選地，可以沉積一薄層作為硬光罩層，然後利用上述光刻膠對硬光罩層進行構圖。
然後，如圖10(a)和10(b)所示，可以相對於第二犧牲層（Si），進一步選擇性刻蝕第一犧牲層（SiGe）。於是，被光刻膠1021露出的第一犧牲層的橋接部分被去除（參見圖10(b)），而節點得以保留（參見圖10(a)）（由於如上所述光刻膠1021的節點相對較大，故而在第一犧牲層的節點外周，可能殘留一定長度的橋接部分）。隨後，可以去除光刻膠1021。
於是，在第一疊層中限定了互連結構的框架，之後可以根據互連結構的連接設計，對第一疊層中的圖案（第一犧牲層中為節點圖案，第二犧牲層中為網格圖案）進行修整。這種修整可以逐層進行。
為了使逐層修整更好地進行，可以在第一疊層和第二疊層的空隙中形成電介質層。如圖11(a)和11(b)所示，可以通過例如沉積，在襯底1001上形成電介質層1023（例如，氧化物）。可以對沉積的電介質層1023進行平坦化處理如化學機械拋光（CMP），CMP可以停止於硬光罩層的第二子層1013。於是，電介質層1023的頂面可以與第二子層1013的頂面基本共面。之後，可以通過使電介質層1023的（在特定區域中的）頂面逐步降低來依次露出第一疊層中的各層，以便實現逐層修整。
下文中，以先對第二犧牲層進行圖案修整為例進行描述。當前在各第二犧牲層中，各節點之間均存在橋接部分。可以根據各互連層的連接設計，切斷某些節點之間的橋接部分，從而在相應互連層中限定與連接設計相符的路徑。為了對橋接部分進行切斷，需要到橋接部分的加工通道。
例如，可以在電介質層1023中形成露出橋接部分的開口。這可以通過利用另外的硬光罩層來實現。如圖12(a)、12(b)和12(c)所示，可以在電介質層1023的頂面以及硬光罩層（1011/1013）的頂面上形成另一硬光罩層。類似地，該硬光罩層也可以包括例如為氧化物、厚度為約2～10 nm的第一子層1025和例如為氮化物或低k電介質材料、厚度為約10～150 nm的第二子層1027的疊層。關於第一子層1025和第二子層1027，也可以參見以上針對第一子層1011和第二子層1013的描述。
可以將硬光罩層構圖為所需的圖案，如上所述，以露出橋接部分。為此，可以在硬光罩層上形成光刻膠1029。通過光刻（曝光和顯影）將光刻膠1029構圖為包括一系列開口，這些開口分別處於各橋接部分處，例如各橋接部分的中部。在該示例中，將開口示出為橢圓形，但本發明不限於此，還可以是各種適合加工的形狀，例如圓形等。
接下來，可以形成加工通道。例如，如圖13(a)和13(b)，可以光刻膠1029為光罩，對第二子層1027（氮化物）進行選擇性刻蝕如RIE。RIE例如可以按大致垂直於襯底表面的方向進行，並可以停止於第一子層1025（氧化物）。然後，如圖14(a)、14(b)和14(c)所示，可以對第一子層1025和電介質層1023（在此均為氧化物）進行選擇性刻蝕如RIE。RIE例如可以按大致垂直於襯底表面的方向進行，並可以進行至露出最上的第二犧牲層1003b-2，從而形成了加工通道T1，如圖14(c)所示。例如，加工通道T1的底面可以位於需要露出的第二犧牲層1003b-2之下的第一犧牲層1003a-2的頂面和底面之間，一方面確保充分露出第二犧牲層1003b-2，另一方面避免露出之下的第二犧牲層1003b-1。為了準確控制刻蝕量，可以使用ALE。之後，可以去除光刻膠1029。
如圖14(a)所示，各加工通道T1分別位於各橋接部分的大致中部，而各節點（因此，位於各節點處的主動區和第一犧牲層）被遮蔽。如圖14(c)所示，在各加工通道T1中，除了第二犧牲層1003b-2之外，其餘露出的材料層均是電介質材料（氧化物和氮化物的硬光罩層、氮氧化物的位置保持層1017、SiC的位置保持層1019和氧化物的電介質層1023）。
當前所有的橋接部分（具體地其中部）均在相應加工通道T1中露出。在這些橋接部分中，一些橋接部分需要切斷，而另一些橋接部分需要保留。對於需要切斷的橋接部分和需要保留的橋接部分，可以分別進行處理。
另外，通常互連結構中存在多層互連層（因此，多層第二犧牲層），而各互連層中的路線選擇並不一定是一樣的。例如，對於上下兩層第二犧牲層而言，在同一加工通道T1處，可能一層（例如，上面一層）的橋接部分需要保留，而另一層（例如，下面一層）的橋接部分需要切斷。於是，在通過加工通道T1對下一層的橋接部分進行切斷處理時，因處於上方而同樣可以在加工通道T1中露出的上一層的橋接部分（與下一層包括相同的材料，均為第二犧牲層）也可以被切斷。根據本發明的實施例，對於需要保留的橋接部分，可以將其替換為相對於第二犧牲層具備刻蝕選擇性的材料，以避免在對下方的第二犧牲層進行處理時受到影響。
例如，如圖15(a)、15(b)和15(c)所示，可以在圖14(a)、14(b)和14(c)所示的結構（去除光刻膠1029）上形成光刻膠1031，並通過光刻將光刻膠1031構圖為露出其中橋接部分需要保留的加工通道T1，而覆蓋其中橋接部分需要切斷的加工通道T1。
然後，如圖16(a)和16(b)所示，可以通過由光刻膠1031露出的加工通道T1，相對於加工通道T1中露出的電介質材料（如上所述的氧化物、氮化物、氮氧化物、SiC），對第二犧牲層1003b-2（Si）進行選擇性刻蝕（第一刻蝕）。這樣，第二犧牲層1003b-2處於這些露出的加工通道T1中的部分將被去除。於是，在第二犧牲層1003b-2的部分橋接部分之處形成了間隙。之後，可以去除光刻膠1031。
接著，如圖17(a)和17(b)所示，可以通過加工通道T1，向第二犧牲層1003b-2的橋接部分的間隙之中填充（第一填充）位置保持層1033-2b。位置保持層1033-2b可以包括相對於第二犧牲層（Si）具備刻蝕選擇性的材料如SiGe，Ge的原子百分比可以為約25～75%。這種填充可以通過經加工通道T1沉積SiGe，然後對沉積的SiGe（相對於周圍的電介質材料）進行回蝕如RIE來實現。RIE可以通過沿大致垂直於襯底表面的方向進行。由於硬光罩層1011/1013的存在，回蝕後的SiGe可以完全填充在橋接部分的間隙之中，沿著相應的橋接部分延伸。
然後，對第二犧牲層1003b-2的部分橋接部分進行切斷。
例如，如圖18(a)和18(b)所示，可以通過加工通道T1，相對於加工通道T1中露出的其他材料層（例如，上述電介質材料以及SiGe的位置保持層1033-2b），對第二犧牲層1003b-2（Si）進行選擇性刻蝕（第二刻蝕）。這樣，第二犧牲層1003b-2處於原本被光刻膠1031所覆蓋的加工通道T1中的部分將被去除。對於以上被替換為位置保持層1033-2b的橋接部分，儘管也在加工通道T1中露出，但由於刻蝕選擇性，在此可以基本不受影響。於是，在第二犧牲層1003b-2的部分橋接部分之處形成了間隙。在這些間隙中，可以填充（第二填充）絕緣部1035-2b。考慮到隨後製程中所需的刻蝕選擇性（例如，相對於電介質層1023的刻蝕選擇性），絕緣部1035-2b可以包括例如SiC。這種填充可以如上所述通過沉積然後回蝕來實現。同樣地，絕緣部1035-2b可以完全填充在橋接部分的間隙之中，沿著相應的橋接部分延伸。
於是，如圖18(a)中所示，通過上述第一刻蝕-第一填充-第二刻蝕-第二填充（EFEF）製程，將第二犧牲層1003b-2通過絕緣部1035-2b而隔離為不同的部分，這些部分隨後可以形成不同的導電通道（的一部分）。
接下來，可以對下方的第二犧牲層1003b-1進行類似的處理。
例如，如以上結合圖14(a)、14(b)和14(c)所述，可以對電介質層1023進行選擇性刻蝕如RIE，以加深加工通道T1，從而露出第二犧牲層1003b-1。例如，加工通道T1的底面可以位於需要露出的第二犧牲層1003b-1之下的第一犧牲層1003a-1的頂面和底面之間。為準確控制刻蝕深度，可以使用ALE。然後，可以通過加深的加工通道T1，執行上述EFEF製程，以在第二犧牲層1003b-1實現所需的路線選擇。
具體地，如以上結合圖15(a)、15(b)和15(c)所述，可以在圖18(a)和18(b)所示的結構（加工通道T1如上所述已經加深）上形成光刻膠（未示出），並將其構圖為露出其中橋接部分需要保留的加工通道T1，而覆蓋其中橋接部分需要切斷的加工通道T1。該光刻膠的圖案可以不同於上述光刻膠1031的圖案，例如露出/覆蓋不同的加工通道T1。
通過由光刻膠露出的加工通道T1，可以通過刻蝕和填充處理，將其中露出的第二犧牲層1003b-1的橋接部分替換為位置保持層1033-1b。關於位置保持層1033-1b，可以參見以上關於位置保持層1033-2b的描述。之後，可以去除光刻膠。然後，通過加工通道T1，可以通過刻蝕和填充處理，將第二犧牲層1003b-1處於原本被光刻膠所覆蓋的加工通道T1中的橋接部分替換為絕緣部1035-1b。關於絕緣部1035-1b，可以參見以上關於絕緣部1035-2b的描述。另外，儘管以上針對第二犧牲層1003b-2形成的位置保持層1033-2b和絕緣部1035-2b也在加工通道T1中露出，但是由於刻蝕選擇性，在此可以基本不受影響。
於是，得到如圖19(a)和19(b)所示的結構。如圖19(a)中所示，通過EFEF製程，將第二犧牲層1003b-1通過絕緣部1035-1b而隔離為不同的部分，這些部分隨後可以形成不同的導電通道（的一部分）。
為避免在隨後對第一犧牲層（在該示例中為SiGe）的處理過程中可能對位置保持層1033-1b、1033-2b（在該示例中同樣為SiGe，Ge原子百分比可能不同）造成的影響，在此將可以將位置保持層1033-1b、1033-2b替換為相對於第一犧牲層具備刻蝕選擇性的新的位置保持層。例如，如圖20(a)和20(b)所示，可以通過加工通道T1，相對於第二犧牲層（Si）及其周圍的電介質材料，對位置保持層1033-1b、1033-2b（SiGe）進行選擇性刻蝕以將其去除。然後，可以通過沉積然後回蝕的方法，在位置保持層1033-1b、1033-2b原本所在的位置處填充新的位置保持層1037-1b、1037-2b。例如，位置保持層1037-1b、1037-2b可以包括Si，例如通過沉積如化學氣相沉積（CVD）而形成的多晶矽或非晶矽。
另外，可以遮蔽加工通道T1，以避免相應的橋接部分在隨後的處理中受影響。例如，如圖21(a)和21(b)所示，可以在圖20(a)和20(b)所示的結構上，沉積氧化物，沉積的量足以填充該結構中的空隙。然後，可以對沉積的氧化物進行平坦化處理如CMP，CMP可以停止於氮化物的第二子層1027。在此，將同樣為氧化物的各層1011、1023、1025以及在此形成的氧化物一體示出為1039。
另外，之前形成的硬光罩層1025/1027用來限定到橋接部分的加工通道T1，在此可以被去除。例如，如圖22(a)和22(b)所示，可以在圖21(a)和21(b)所示的結構中，例如通過熱磷酸，對氮化物的第二子層1027進行選擇性刻蝕，以將其去除。接著，可以對得到的結構進行平坦化處理如CMP，CMP可以停止於氮化物的第二子層1013。這樣，去除了限定加工通道T1的硬光罩層1025/1027，另外網格圖案的硬光罩層1011/1013仍然存在。
接下來，可以對第一犧牲層進行圖案修整。當前在各第一犧牲層中，各節點均存在。可以根據各過孔層的布局設計，去除某些節點。為了對節點進行去除，需要到節點的加工通道。對第一犧牲層的修整可以與對第二犧牲層的修整按基本相同的方式進行，除了加工通道所在的位置不同之外。
例如，可以在電介質層1039中形成露出節點的開口。這可以通過利用另外的硬光罩層來實現。如圖23(a)、23(b)、23(c)和23(d)所示，可以在電介質層1039的頂面以及硬光罩層（1011/1013）的頂面上形成另一硬光罩層。類似地，該硬光罩層也可以包括例如為氧化物、厚度為約2～10 nm的第一子層1041和例如為氮化物或低k電介質材料、厚度為約10～150 nm的第二子層1043的疊層。關於第一子層1041和第二子層1043，也可以參見以上針對第一子層1011和第二子層1013的描述。
可以將硬光罩層構圖為所需的圖案，如上所述，以露出節點。為此，可以在硬光罩層上形成光刻膠1045。通過光刻（曝光和顯影）將光刻膠1045構圖為包括一系列開口，這些開口分別處於各節點處，例如大致居中位於各節點。在此，為確保能形成向下的通道，開口的外周相對於硬光罩層1011/1013中節點的外周可以向外伸出。另外，為了確保能夠完全去除第一犧牲層中希望去除的節點，開口的尺寸可以大於以上結合圖9(a)所述的用來限定第一犧牲層中節點的光刻膠1021的節點尺寸。在該示例中，將開口示出為圓形，但本發明不限於此，還可以是各種適合加工的形狀，例如橢圓形等。
接下來，可以形成加工通道。例如，如圖24(a)、24(b)和24(c)所示，可以光刻膠1045為光罩，對第二子層1043（氮化物）進行選擇性刻蝕如RIE。RIE例如可以按大致垂直於襯底表面的方向進行，並可以停止於第一子層1041（氧化物）。然後，可以對第一子層1041和電介質層1039（在此均為氧化物）進行選擇性刻蝕如RIE。RIE例如可以按大致垂直於襯底表面的方向進行，並可以進行至露出最上的第一犧牲層1003a-3，從而形成了加工通道T2，如圖24(c)所示。例如，加工通道T2的底面可以位於需要露出的第一犧牲層1003a-3之下的第二犧牲層1003b-2的頂面和底面之間，一方面確保充分露出第一犧牲層1003a-3，另一方面避免露出之下的第一犧牲層1003a-2。為了準確控制刻蝕量，可以使用ALE。之後，可以去除光刻膠1045。
參照圖25(a)，各加工通道T2分別大致居中位於各節點處，而各橋接部分基本被遮蔽（可能有一部分在加工通道T2中露出，這也是以上對位置保持層1033-1b、1033-2b進行替換的原因所在，因為位置保持層1033-1b、1033-2b有可能從加工通道T2中露出，特別是在元件小型化的情況下）。如圖24(c)所示，在各加工通道T2中，除了第一犧牲層1003a-3之外，其餘露出的材料層均是電介質材料（氧化物和氮化物的硬光罩層、氮氧化物的位置保持層1017、SiC的位置保持層1019、氧化物的電介質層1039、SiC的絕緣部1035-2b）。另外，在該示例中，示出了位置保持層1037-2b也在加工通道T2中露出。注意，在圖24(c)的截面中，並未看到第一犧牲層1003a-3，因為CC’線所在的位置處於橋接部分處（參見圖23(a)），而如上所述在第一犧牲層中橋接部分已被基本去除。
當前所有的節點均在相應加工通道T2中露出。在這些節點中，一些節點需要去除（替換為絕緣部），而另一些節點需要保留。對於需要去除的節點和需要保留的節點，可以分別進行處理。如上所述，為了避免各層處理的相互干擾，對於需要保留的節點，可以將其替換為相對於第一犧牲層具備刻蝕選擇性的材料。
例如，如圖25(a)至25(f-4)所示，可以在圖24(a)、24(b)和24(c)所示的結構（去除光刻膠1045）上形成光刻膠1047，並通過光刻將光刻膠1047構圖為露出其中節點需要保留的加工通道T2，而覆蓋其中節點需要去除的加工通道T2。可以經光刻膠1047露出的加工通道T2，通過類似於上述第一刻蝕和第一填充的方法，將第一犧牲層1003a-3替換為位置保持層1037-3a。位置保持層1037-3a可以包括相對於第一犧牲層具備刻蝕選擇性的材料例如Si。
圖25(f-1)至25(f-4)詳細示出了這種過程。具體地，圖25(f-1)示出了光刻膠1047露出的一個加工通道T2。如圖25(f-2)所示，可以通過該加工通道T2，對其中露出的第一犧牲層1003a-3（在此為SiGe）進行選擇性刻蝕以將其去除。之後，可以去除光刻膠1047。然後，如圖25(f-3)所示，可以經加工通道T2，沉積（多晶或非晶）矽1037p（可以通過例如原位摻雜而被摻雜為n型或者p型，摻雜濃度為約1E19～5E21 cm-3 ），並對沉積的矽1037p進行回蝕如RIE，來在被去除的第一犧牲層1003a-3的節點原本所在的位置處填充位置保持層1037-3a。可以進行多次沉積和回蝕，以更好地填充位置保持層1037-3a。
然後，將第一犧牲層1003a-3的部分節點去除。可以通過類似於上述第二刻蝕和第二填充的方法，將第一犧牲層1003a-3的這部分節點替換為絕緣部。例如，如圖26所示，可以通過加工通道T2，對第一犧牲層1003a-3（SiGe）進行選擇性刻蝕。這樣，第一犧牲層1003a-3處於原本被光刻膠1047所覆蓋的加工通道T2中的部分將被去除。對於以上被替換為位置保持層1037-3a的節點，儘管也在加工通道T2中露出，但由於刻蝕選擇性，在此可以基本不受影響。於是，在第一犧牲層1003a-3的部分節點之處形成了間隙。在這些間隙中，可以填充絕緣部1035-3a。絕緣部1035-3a可以與之前的絕緣部1035-1b、1035-2b包括相同的電介質材料如SiC。這種填充可以如上所述通過沉積後回蝕來實現。
於是，如圖26所示，通過上述EFEF製程，將第一犧牲層1003a-3中的部分節點替換為絕緣部1035-3a，而其餘節點保留（事實上，為了刻蝕選擇性，替換為位置保持層1037-3a）以便隨後限定過孔。
接下來，可以對下方的第一犧牲層1003a-2進行類似的處理。
例如，可以對電介質層1039進行選擇性刻蝕如RIE，以加深加工通道T2，從而露出第一犧牲層1003a-2。例如，加工通道T2的底面可以位於需要露出的第一犧牲層1003a-2之下的第二犧牲層1003b-1的頂面和底面之間。然後，可以通過加深的加工通道T2，執行上述EFEF製程，以在第一犧牲層1003a-2實現所需的過孔布局。
具體地，如圖27(a)、27(b)和27(c)所示，可以在圖26的結構（加工通道T2上所述已經加深）上形成光刻膠1053，並將其構圖為露出其中節點需要保留的加工通道T2，而覆蓋其中節點需要去除的加工通道T2。該光刻膠1053的圖案可以不同於上述光刻膠1047的圖案。
如圖28(a)和28(b)所示，通過由光刻膠露出的加工通道T2，可以通過刻蝕和填充處理，將其中露出的第一犧牲層1003a-2的節點替換為位置保持層1037-2a。關於位置保持層1037-2a，可以參見以上關於位置保持層1037-3a的描述。之後，可以去除光刻膠1053。然後，如圖29(a)和29(b)所示，通過加工通道T2，可以通過刻蝕和填充處理，將第一犧牲層1003a-2處於原本被光刻膠1053所覆蓋的加工通道T2中的節點替換為絕緣部1035-2a。關於絕緣部1035-2a，可以參見以上關於絕緣部1035-3a的描述。
圖30示出了通過如上所述對第一疊層中的各層（事實上，在該示例中由於最底層的第一犧牲層1003a-1最終用來限定隔離層，故而無需對它的圖案進行進一步修整）進行EFEF處理之後得到的結構。如圖中的箭頭所示，在第一疊層中，限定了不同的互連通路。
接下來，如圖31(a)所示，可以將最下的第一犧牲層1003a-1替換為絕緣材料，以實現互連結構與襯底之間的隔離。例如，如圖31(b-1)所示，可以進一步加深加工通道T2，以露出第一犧牲層1003a-1。例如，對電介質層1039的回蝕可以停止於襯底1001的表面，從而加工通道T2的底面可以由襯底1001的頂面限定。然後，對露出的第一犧牲層1003a-1進行選擇性刻蝕，以將其去除。接著，如圖31(b-2)所示，可以在所得結構的空隙中填充電介質材料例如氧化物，實現電隔離。沉積的量足以填充結構中的空隙。然後，可以對沉積的氧化物進行平坦化處理如CMP，CMP可以停止於氮化物的第二子層1043。在此，將結構中的所有氧化物一體示出為1055。
另外，之前形成的硬光罩層1041/1043用來限定加工通道T2，在此可以被去除。例如，可以通過熱磷酸對氮化物的第二子層1043進行選擇性刻蝕，以將其去除。接著，可以對得到的結構進行平坦化處理如CMP，CMP可以停止於氮化物的第二子層1013。這樣，去除了限定加工通道T2的硬光罩層1041/1043，另外網格圖案的硬光罩層1011/1013仍然存在，如圖32(a)和32(b)所示。
在以上示例中，先對第二犧牲層進行逐層修整，然後對第一犧牲層進行逐層修整。但是本發明不限於此。例如，也可以先對第一犧牲層進行逐層修整，然後對第二犧牲層進行逐層修整。
然後，可以第二疊層中的各主動區為基礎，製作豎直型元件。
為此，可以回蝕電介質層1055，以露出第二疊層。例如，如圖33(b-1)所示，可以對電介質層1055進行回蝕如RIE。RIE可以沿大致垂直於襯底表面的方向進行，並且可以進行至露出第二疊層，例如回蝕後電介質層1055的頂面可以在第一疊層中最上方的層的頂面與底面之間。為準確控制回蝕量，可以使用ALE。由於硬光罩層1011/1013的存在，露出的第二疊層呈現網格圖案。然後，如圖33(a)和33(b-2)所示，可以對位置保持層1019進行選擇性刻蝕以將其去除，從而露出第一源/汲層1005和第二源/汲層1009。
可以對露出的第一源/汲層1005和第二源/汲層1009進行摻雜，以在其中形成源/汲區。根據本發明的實施例，可以通過固態摻雜劑源來進行摻雜。但是，本發明不限於此。例如，可以在生長第一源/汲層1005和第二源/汲層1009時對它們進行原位摻雜，或者可以通過離子注入等方式來進行摻雜。
如圖34(a)和34(b)所示，可以在第一源/汲層1005和第二源/汲層1009的表面上形成固態摻雜劑源層1057。例如，為了形成n型元件，固態摻雜劑源層1057可以包括含n型摻雜劑的氧化物薄膜，厚度為約0.5～5 nm。n型摻雜劑可以包括P或As，含量為約0.01～3%。固態摻雜劑源層1057可以通過沉積如CVD或原子層沉積（ALD）以大致共形的方式形成在圖33(a)和33(b-2)所示的結構上，以充分覆蓋第一源/汲層1005和第二源/汲層1009的表面。為避免交叉污染，在固態摻雜劑源層1057上可以形成擴散阻擋層1059。例如，擴散阻擋層1059可以包括SiC，厚度為約1～5 nm。擴散阻擋層1059可以通過沉積如CVD或ALD以大致共形的方式形成在固態摻雜劑源層1057上。
以上形成了針對n型元件的固態摻雜劑源層1057。在襯底上還形成p型元件的情況下，還可以另外形成針對p型元件的固態摻雜劑源層。
例如，如圖35(a)和35(b)所示，可以在圖34(a)和34(b)所示的結構上形成光刻膠1061。可以通過光刻，將光刻膠1061遮蔽要形成n型元件的區域且因此遮蔽該區域中的n型固態摻雜劑源層1057，而露出要形成p型元件的區域且因此露出該區域中的n型固態摻雜劑源層1057。
然後，如圖36所示，可以通過選擇性刻蝕，例如通過氣相HF，依次刻蝕露出的擴散阻擋層1059和n型固態摻雜劑源層1057，以將其去除。在刻蝕過程中，硬光罩層中氧化物的第一子層1011的露出部分也可以被去除。之後，可以去除光刻膠1061。
接著，如圖37所示，可以形成針對p型元件的固態摻雜劑源層1063。例如，p型固態摻雜劑源層1063可以包括含p型摻雜劑的氧化物薄膜，厚度為約0.5～5 nm。p型摻雜劑可以包括B，含量為約0.01～3%。固態摻雜劑源層1063可以通過沉積如CVD或ALD以大致共形的方式形成。
儘管在此描述了先形成n型固態摻雜劑源層1057然後再形成p型固態摻雜劑源層1063，但是本發明不限於此，它們的形成順序可以交換。
之後，可以通過退火，將摻雜劑源層中的摻雜劑驅入相應的第一源/汲層1005和第二源/汲層1009中，以在其中形成源/汲區。在附圖中，以不同的灰度分別示出了n型摻雜和p型摻雜。根據實施例，n型摻雜的濃度可以為約1E18～1E21 cm-3 ，p型摻雜的濃度可以為約1E18～1E21 cm-3 。之後，可以通過選擇性刻蝕如氣相HF，去除各固態摻雜劑源層和擴散阻擋層。
隨後，可以繞溝道層的外周形成柵電極，即可完成元件的製作。為了形成能夠自對準於溝道層的柵電極，可以恢復原本在源/汲層周圍的位置保持層。例如，如圖38(a)和38(b)所示，可以在硬光罩層下方第二疊層的空隙中形成位置保持層1065。關於位置保持層1065，可以參見以上關於位置保持層1019的描述。
另外，為了降低接觸電阻，可以在第一源/汲層1005和第二源/汲層1009的表面上形成矽化物層。例如，在形成位置保持層1065之前，可以大致共形的方式沉積約0.5～5 nm厚的金屬如NiPt、Co或Ti，並進行退火使沉積的金屬與第一源/汲層1005和第二源/汲層1009（Si）發生反應以形成矽化物（未示出）。之後，可以去除未反應的金屬。
隨後，可以形成柵堆疊。針對n型元件和p型元件，可以分別形成不同的柵堆疊（例如，具備不同的等效功函數）。
為此，如圖39(a)和39(b)所示，可以通過選擇性刻蝕，去除位置保持層1017。於是，露出溝道層1007的表面。可以通過沉積，繞溝道層1007的表面形成柵介質層1067。柵介質層1067可以大致共形的方式形成在圖38(a)和38(b)所示的結構上，厚度例如為約1～5 nm。例如，柵介質層1067可以包括高k柵介質如HfO2 。在形成高k柵介質之前，還可以在溝道層1007的表面上形成介面層，例如通過熱氧化形成的氧化物，厚度為約0.3～2 nm。
接著，如圖40(a)和40(b)所示，可以在圖39(a)和39(b)所示的結構上形成柵電極材料。例如，可以沉積針對n型元件的功函數調節金屬，並且可選地還可以沉積柵導電金屬，以完全填充結構中的空隙。對所沉積的柵電極材料進行回蝕如RIE，得到柵電極1069。RIE可以沿大致垂直於襯底表面的方向進行。由於硬光罩層1011/1013的存在，回蝕後的柵電極1069同樣呈網格圖案。也即，柵電極1069可以位於位置保持層1017原本所在的位置處，且因此自對準於溝道層1007。
以上形成了針對n型元件的柵電極1069。還可以另外形成針對p型元件的柵電極。
例如，如圖41所示，可以在圖40(a)和40(b)所示的結構上形成光刻膠1071。可以通過光刻，將光刻膠1071遮蔽要形成n型元件的區域且因此遮蔽該區域中的柵電極1069，而露出要形成p型元件的區域且因此露出該區域中的柵電極1069。可以通過選擇性刻蝕，刻蝕露出的柵電極1069，以將其去除。之後，可以去除光刻膠1071。
然後，如圖42(a)和42(b)所示，可以在由於柵電極1069的去除而釋放的空間中，形成針對p型元件的柵電極1073。柵電極1073可以按形成柵電極1069的相同方式形成，但可以包括不同的材料（例如，具備不同的功函數）。同樣地，柵電極1073可以自對準於溝道層1007。
在該示例中，n型元件和p型元件的柵堆疊共用相同的柵介質層1067。但是本發明不限於此。例如，在p型元件區域也可以去除柵介質層1067，並另外形成針對p型元件的柵介質層。同樣地，n型元件的柵堆疊和p型元件的堆疊的形成順序可以交換。
如上所述，柵電極1069和1073整體上呈現同硬光罩層1011/1013一樣的網格圖案，因此柵電極整體上在溝道層1007所在的平面上通過橋接部分而連接成一體。可以根據電路的連接設計，將柵電極之間不需要的連接切斷。
例如，如圖43(a)和43(b)所示，可以在圖42(a)和42(b)所示的結構上形成光刻膠1075。可以通過光刻，將光刻膠1075構圖為覆蓋需要保留的柵電極之間的連接，而露出需要切斷的柵電極之間的連接。然後，可以通過選擇性刻蝕，對露出的柵電極進行刻蝕，以將它們去除。如圖43(b)所示，柵電極被切斷。然後，可以去除光刻膠1075。然後，如圖44所示，在柵電極被切斷而釋放的空間中，可以填充電介質材料如SiC以形成絕緣部1077，以實現柵電極之間的隔離。絕緣部1077的填充可以通過如上所述的沉積然後回蝕的方法來實現，且因此可以與硬光罩1011/1013的圖案保持一致，處於柵電極被去除部分原本所在的位置處。
在完成元件製作之後，可以進行互連製作。互連製作包括在第一疊層中形成導電通路、形成向第一疊層中的導電通道或柵電極施加電信號的接觸插塞等。
如上所述，在第一疊層中，已經通過半導體材料（在該示例中，為矽）限定了互連通道（第一疊層中的其他部分為電介質材料，實現電隔離）。可以將第一疊層中的這些半導體材料替換或轉換為導電材料來形成互連結構。例如，可以通過矽化反應，將這些半導體材料轉換為導電矽化物。或者，可以將這些半導體材料替換為其他導電材料。在此，以矽化反應為例進行描述。
為避免在矽化處理時柵電極中的金屬被侵蝕，如圖45所示，可以形成保護層1079來覆蓋並因此保護柵電極。根據實施例，可以通過側牆形成製程，來形成側牆形式的保護層1079。例如，可以在圖44所示的結構上以大致共形的方式沉積一層約1～5 nm厚的SiC，並對沉積的SiC沿大致垂直於襯底表面的方向進行RIE，以去除其橫向延伸部分，而留下其豎直延伸部分，從而得到保護層1079。保護層1079可以繞第二疊層中各節點以及橋接部分的外周形成，從而覆蓋繞溝道層形成的柵電極。
另外，第一疊層當前被電介質層1055所覆蓋。為了對其中的半導體材料進行矽化處理，如圖46所示，可以回蝕如RIE電介質層1055（當然，在回蝕電介質層1055之後，需要先對其表面的柵介質層1067進行選擇性刻蝕如RIE）。為準確控制回蝕量，可以使用ALE。
然後，如圖47(a)、47(b)和47(c)所示，可以進一步選擇性刻蝕電介質層1055，以露出第一疊層中的半導體材料的側壁。可以控制刻蝕的量，使得電介質層1005的底部仍然保持覆蓋襯底1001。為準確控制刻蝕量，可以使用ALE。
對於第一疊層中的半導體材料，可以通過它們露出的側壁，進行矽化處理。例如，可以沉積約1～10 nm厚的金屬如NiPt、Co或Ti，並進行退火使沉積的金屬與第一疊層中的半導體材料（Si）發生反應以形成矽化物1081。之後，可以去除未反應的金屬。
在如上所述在第一疊層與第二疊層之間形成接觸介面層的情況下，第一源/汲層1005可以通過接觸介面層連接到矽化物1081，從而可以獲得降低的接觸電阻。
在以上示例中，對第一疊層中的半導體材料進行矽化處理在形成柵電極之後進行。這是因為高k金屬柵可以適應較大範圍的熱處理（溫度），從而可以給出較大的製程視窗。但是，本發明不限於此。例如，可以在第一疊層中完成互連結構之後再在第二疊層中進行元件製作。
對於第一疊層，可以補充其中的電介質層，以實現電隔離。例如，如圖48所示，可以在圖47(a)、47(b)和47(c)所示的結構上沉積氧化物，並對沉積的氧化物回蝕，形成電介質層1055’。在回蝕之前，可以對沉積的氧化物進行平坦化處理如CMP，CMP可以停止於氮化物的第二子層1013。回蝕後的電介質層1055’的頂面可以位於第一疊層和第二疊層之間的邊界附近，以露出保護層1079。
接下來，可以製作接觸插塞。這種接觸插塞可以連接到第一疊層中的互連結構，或者可以連接到柵電極，以便向它們施加電信號。如上所述，這種接觸插塞可以通過將部分主動區替換或轉換為導電材料來形成，從而可以自對準於其需要連接的柵電極或者互連結構中的過孔。
當前，各主動區周圍被保護層1079所覆蓋。可以通過去除需要轉換或替換為接觸插塞的主動區周圍的保護層1079，並對由此露出的主動區進行矽化處理來形成接觸插塞。
例如，如圖49(a)、49(b)、49(c)和49(d)所示，可以在圖48所示的結構上形成光刻膠1083。可以通過光刻，在光刻膠1083中形成一系列開口，這些開口位於需要形成接觸插塞的節點處。可以經光刻膠1083中的開口，通過選擇性刻蝕，去除露出的保護層1079，並依次去除由於保護層1079的去除而露出的柵介質層、柵電極等，以露出相應主動區的側壁。之後，可以去除光刻膠1083。
由於這種刻蝕，這些露出側壁的主動區與相鄰主動區之間原本可能連接在一起的柵電極也被切斷。如前所述，柵電極之間的連接是根據電路的連接布局確定的。為了彌補這種柵電極的切斷，如圖50(a)、50(b)、50(c)和50(d)所示，可以在硬光罩層下方、在第一疊層的空隙中填充半導體材料1085，例如沉積多晶矽或非晶矽，它們隨後也可以被替換或轉換為導電材料。
之後，如圖51(a)、51(b)、51(c)和51(d)所示，可以進行矽化處理，以將未被保護層1079覆蓋的半導體材料轉換為導電矽化物以充當接觸插塞1087。關於矽化處理，可以參考之前的描述，在此不再贅述。
如圖51(a)所示，部分接觸插塞可以與下方的互連結構接觸，以向互連結構施加電信號。例外，如圖51(b)、51(c)和51(d)所示，部分接觸插塞通過絕緣部1035-3a與下方的互連結構電隔離，這些接觸插塞可以用於向柵電極施加電信號。如圖51(d)所示，接觸插塞1087通過橫向延伸部分而接觸柵電極1073。如上所述，這種橫向延伸部分與硬光罩層網格圖案中的橋接部分相對準，處於原本柵電極所在的位置處。
通過以上處理，實現了元件下部源/汲區、柵電極的連接。另外，對於元件的上部源/汲區以及接觸插塞，可以在元件上方形成接觸部。例如，如圖52(a)、52(b)、52(c)和52(d)所示，可以沉積電介質層如氧化物（在此，仍然示出為1055’）以填滿結構中的間隙，以實現元件間電隔離。另外可以形成穿透硬光罩層和/或電介質層1055’的接觸部1091，以向上部源/汲區以及接觸插塞施加電信號。這些接觸部可以通過刻蝕孔洞，並在其中填充導電材料如金屬來形成。
儘管以上以豎直型半導體元件為例進行了描述，但是本發明不限於此，而是可以應用於其他形式的元件，例如FinFET或平面型半導體元件。
圖53至66(b)示出了根據本發明實施例的製造FinFET的流程中部分階段的示意圖。在以下，將主要描述與上述實施例之間的不同之處，而簡化或省略與上述實施例重複的描述。
如圖53所示，可以在襯底2001上形成交替設置的第一犧牲層2003a-1、2003a-2、2003a-3和第二犧牲層2003b-1、2003b-2的第一疊層。關於襯底2001以及第一犧牲層2003a-1、2003a-2、2003a-3和第二犧牲層2003b-1、2003b-2的詳情，可以參見以上關於襯底1001以及第一犧牲層1003a-1、1003a-2、1003a-3和第二犧牲層1003b-1、1003b-2的描述。另外，如上所述，在形成第一疊層之前，可以在襯底上設置接觸層。
在第一疊層上，可以通過例如外延生長，形成鰭前體層2005。鰭前體層2005可以包括合適的半導體材料如Si，以便在後繼形成充當FinFET的主動區的鰭。鰭前體層2005可以形成為具有一定的高度如約20-100 nm。
在鰭前體層2005上，可以形成硬光罩層，例如包括第一子層2011和第二子層2013。關於第一子層2011和第二子層2013的詳情，可以參見以上關於第一子層1011和第二子層1013的描述。
與上述實施例類似，可以在第一疊層和鰭前體層2005中限定網格圖案。為此，如圖54(a)和54(b)所示，可以形成具有網格圖案的光刻膠2015。關於光刻膠2015及其網格圖案的詳情，可以參見以上關於光刻膠1015及其網格圖案的詳情。
這裡需要指出的是，在該示例中，將光刻膠2015示出為其網格圖案中的節點部分粗於橋接部分，與上述光刻膠1015相似。這對於隨後製作到節點處形成的源/汲區的接觸是有利的。但是，本發明不限於此。節點部分的線寬可以與橋接部分的線寬實質上相同。例如，可以通過粗細均勻的相互交叉直線條來限定網格圖案。
接下來，可以限定主動區。
與上述實施例相似，可以將光刻膠2015的圖案轉移到硬光罩層中，並繼而轉移到下方的鰭前體層2005中。具體地，如圖55(a)和55(b)所示，可以構圖後的光刻膠2015為光罩，依次對硬光罩層（2013、2011）、和鰭前體層2005進行選擇性刻蝕如RIE。RIE例如可以按大致垂直於襯底表面的方向進行，並可以停止於第一疊層的頂面。於是，鰭前體層2005可以呈現同硬光罩層一樣的網格圖案。網格的邊（沿行或列方向延伸的線條）可以限定鰭的位置。更具體地，鰭前體層2005的橋接部分的大致中部可以用作溝道區，溝道區兩側的部分（節點部分及其周圍一定長度的橋接部分）可以用作源/汲區。之後，可以去除光刻膠2015。
另外，為了避免在隨後對第一疊層進行處理時影響鰭前體層2005（在該示例中，與第一疊層中的第二犧牲層均為Si），可以在鰭前體層2005的表面上形成保護層。例如，如圖56所示，可以按側牆形成製程，在鰭前體層2005的側壁上形成保護層2101。例如，保護層2101可以包括氮化物，厚度為約1-10 nm。
接下來，可以按照以上描述的EFEF製程，在第一疊層中限定互連結構。對此，可以參見以上結合圖8(a)至47(c)的描述。但是，在此可以省略以上結合圖33(a)至45描述的與源/汲摻雜和金屬柵的形成有關的製程。
於是，可以得到如圖57(a)、57(b)、57(c)和57(d)所示的結構。如圖所示，在第一疊層中形成了矽化物的互連通路2081，其包括過孔層中的過孔以及互連層中的導電通道。關於互連通路2081的詳情，可以參見以上關於矽化物1081的描述。另外，圖中還示出了第一疊層中的絕緣部2035-2a、2035-3a、2035-1b、2035-2b以及電介質層2055，關於它們的詳情，可以參見以上關於絕緣部1035-2a、1035-3a、1035-1b、1035-2b以及電介質層1055的描述。
在限定了互連結構之後，可以進行元件的製作。為此，如圖58所示，可以通過選擇性刻蝕，去除保護層2101。在去除保護層2101時，在該示例中也為氮化物的第二子層2013也可以被去除。
另外，對於第一疊層，可以補充其中的電介質層，以實現電隔離。例如，可以沉積氧化物，並對沉積的氧化物回蝕，形成電介質層2055’。在回蝕之前，可以對沉積的氧化物進行平坦化處理如CMP。回蝕後的電介質層2055’的頂面可以位於第一疊層和第二疊層之間的邊界附近，例如低於該邊界。
鰭前體層2005相對於下方的結構豎直伸出，類似於鰭。本領域存在各種各樣的技術來基於鰭製造FinFET，以下描述僅作為示例。
當前，鰭前體層2005是連續的，也即各元件的主動區連接在一起。可以根據元件布局設計，將鰭前體層2005分離為不同的主動區。可以形成與這些主動區（鰭）相交的柵電極，從而製作元件。根據本發明的實施例，元件主動區之間的分離與柵電極的製作可以結合在一起。
例如，如圖59(a)、59(b)、59(c)和59(d)所示，可以在電介質層2055’上，形成與鰭前體層2005的各橋接部分相交的犧牲柵。例如，可以在電介質層2055’上例如通過沉積，依次形成犧牲柵介質層2103和犧牲柵電極層2105。例如，犧牲柵介質層2103可以包括氧化物，厚度為約1～5 nm；犧牲柵電極層2105可以包括非晶矽或多晶矽，其頂面可以高於鰭前體層2005的頂面以便覆蓋各橋接部分的側壁和頂面。為構圖方便，可以在犧牲柵電極層2105上例如通過沉積，形成硬光罩層2107。例如，硬光罩層2107可以包括氮化物，厚度為約10～150奈米。可以通過光刻膠（未示出），通過選擇性刻蝕如RIE，將硬光罩層2107和犧牲柵電極層2105構圖為所需的形狀，例如與各橋接部分相交（例如，垂直）的條形。刻蝕可以停止於氧化物的犧牲柵介質層2103。
如圖59(a)所示，在鰭前體層2005的各橋接部分的大致中部，均形成了與之相交的犧牲柵。根據布局設計，部分犧牲柵可以連接在一起。這裡需要指出的是，這些犧牲柵在隨後並不一定被全部替換為真正的柵，而是有部分可以限定主動區之間的隔離位置。
在圖59(b)中，僅為了圖示方便起見，沒有示出第一疊層中的構造。關於第一疊層中的構造，可以參見上述實施例中的相關描述。
然後，如圖60(a)、60(b)和60(c)所示，可以在犧牲柵的側壁上，形成柵側牆2109。例如，柵側牆2109可以包括氮化物。本領域存在多種方式來形成柵側牆，在此不再贅述。這裡需要指出的是，柵側牆2109也可能形成在鰭前體層2005的豎直側壁上，但是圖中為方便起見並未示出。
可以通過例如離子注入，對鰭前體層2005（特別是未被犧牲柵遮蔽的部分，主要是各節點及其周圍一定長度的橋接部分）進行摻雜，以形成源/汲區。對於n型元件和p型元件，可以分別進行不同導電類型的摻雜。
根據本發明的另一實施例，可以利用應變源/汲技術。例如，可以對鰭前體層2005未被犧牲柵遮蔽的部分進行選擇性刻蝕如RIE以將其部分地去除，可以留有一部分用作種子層。然後，可以在留下的種子層上，例如通過外延生長，形成源/汲區。生長的源/汲區可以具有與鰭前體層2005不同的材料（例如，具有不同的晶格常數），以便向鰭前體層2005中形成的溝道區施加應力。例如，對於n型元件，源/汲區2111可以包括Si:C；對於p型元件，源/汲區2113可以包括SiGe。源/汲區可以在生長時原位摻雜。
另外，可以進行退火，以使得摻雜劑擴散，從而改善源/汲區與源/汲區下方的過孔之間的電連接。
接下來，可以進行主動區分離和犧牲柵替換。
為此，如圖61所示，可以在圖60(a)、60(b)和60(c)所示的結構上沉積氧化物，並對沉積的氧化物進行平坦化處理如CMP（可以停止於犧牲柵2105），以填充各元件之間的間隙。在此，將沉積的氧化物與電介質層2055’仍然一體示出為2055’。
然後，如圖62(a)和62(b)所示，可以在電介質層2055’上形成光刻膠2115，並根據布局設計將其構圖為覆蓋需要替換為真正柵的犧牲柵，並露出限定主動區之間隔離位置的犧牲柵。接著，如圖63(a)、63(b)和63(c)所示，可以光刻膠2115為光罩，對犧牲柵電極層2105、犧牲柵介質層2103進行選擇性刻蝕，以露出下方的鰭前體層2005（相應橋接部分的中部）。對露出的鰭前體層2005可以進行選擇性刻蝕如RIE，RIE可以停止於下方的電介質層2055’，從而使得鰭前體層2005在相應位置處被切斷。之後，可以去除光刻膠2115。在相應犧牲柵側牆的內側，可以通過沉積然後CMP來填充電介質如氧化物，以實現電隔離。在此，將填充的電介質與電介質層2055’一體示出為2117。
接著，可以進行柵替換。如圖64(a)、64(b)和64(c)所示，可以通過選擇性刻蝕，去除犧牲柵電極層2105和犧牲柵介質層2103，並在由於犧牲柵電極層2105和犧牲柵介質層2103的去除而留下的空間中，形成柵介質層2067和柵電極層2069、2073。關於柵介質層2067和柵電極層2069、2073的詳情，可以參見以上關於柵介質層1067和柵電極1069、1073的描述。本領域存在各種方式來進行柵替換，在此不再贅述。
與上述實施例中類似，部分源/汲區可以限定接觸插塞。如圖65(a)、65(b)和65(c)所示，可以形成光刻膠2083，並將其構圖為在需要形成接觸插塞處具有開口。可以經光刻膠2083中的開口，通過選擇性刻蝕如RIE，使電介質層2117下凹，以露出相應位置處的源/汲區。可以通過矽化處理，使露出的源/汲區轉換為接觸插塞2087。關於矽化處理的詳情，可以參見以上描述。
通過以上處理，實現了元件的部分源/汲區與互連結構的連接。另外，對於元件的一些源/汲區和柵電極以及接觸插塞，可以在元件上方形成接觸部。例如，如圖66(a)和66(b)所示，可以沉積電介質如氧化物（在此，與電介質層2117一起示出為2117’）以填滿結構中的間隙，以實現元件間電隔離。另外可以形成穿透電介質層2117’的接觸部2091。由於到部分源/汲區的電連接可以通過元件下方的互連結構來實現，因此可以使元件上方金屬互連的面積更充裕，利於元件的小型化。
圖67至70(b)示出了根據本發明實施例的製造平面半導體元件的流程中部分階段的示意圖。在以下，將主要描述與上述實施例之間的不同之處，而簡化或省略與上述實施例重複的描述。
如圖67所示，可以在襯底3001上形成交替設置的第一犧牲層3003a-1、3003a-2、3003a-3和第二犧牲層3003b-1、3003b-2的第一疊層。關於襯底3001以及第一犧牲層3003a-1、3003a-2、3003a-3和第二犧牲層3003b-1、3003b-2的詳情，可以參見以上關於襯底1001以及第一犧牲層1003a-1、1003a-2、1003a-3和第二犧牲層1003b-1、1003b-2的描述。
在第一疊層上，可以通過例如外延生長，形成主動層3005。主動層3005可以包括合適的半導體材料如Si。相比於鰭前體層2005，主動層3005可以相對較薄，例如為約5～70 nm。
與上述實施例類似，可以在第一疊層和主動層3005中限定網格圖案。對此，可以參見以上結合圖54(a)至57(d)的描述。然後，如以上結合圖58所述，可以去除主動層3005的網格圖案的側壁上的保護層，並形成電介質層3055。與上述實施例的不同之處在於，在形成電介質層3055時，CMP可以停止於主動層3005的頂面，而並不對電介質層3055再回蝕，從而得到如圖68(a)和68(b)所示的結構。也即，在該實施例中，主動層3005並不需要像FinFET中那樣相對突出。關於圖中示出的矽化物3081、絕緣部3035-2a，可以參見以上關於矽化物1081、絕緣部1035-2a的描述。
之後，可以主動層3005為基礎製作元件。製作元件的過程可以與以上製作FinFET的過程基本相同，除了主動區的形式不同之外。
根據本發明的另一實施例，如圖69(a)和69(b)所示，在如以上結合圖54(a)至57(d)所述限定網格圖案之後，並不去除主動層3005的網格圖案的側壁上的保護層3101。關於保護層3101，可以參見以上關於保護層2101的描述。在保留保護層3101的情況下，形成電介質層3055。在形成電介質層3055時，CMP可以停止於硬光罩層的第二子層3013。這可以降低CMP對於主動層3005的損傷。之後，如圖70(a)和70(b)所示，可以通過選擇性刻蝕，對氮化物的第二子層3013和保護層3101進行回蝕，以露出下方的第一子層3011。為準確控制回蝕量，可以使用ALE。然後，可以選擇性刻蝕第一子層3013，以露出主動層3005的表面。之後，可以主動層3005為基礎製作元件。關於第一子層3011和第二子層3013，可以參見以上關於第一子層1011和第二子層1013的描述。
根據本發明實施例的互連結構和電路可以應用於各種電子設備。例如，可以基於這樣的互連結構或電路形成積體電路（IC），並由此構建電子設備。因此，本發明還提供了一種包括上述半導體元件的電子設備。電子設備還可以包括與積體電路配合的顯示螢幕以及與積體電路配合的無線收發器等部件。這種電子設備例如智慧型電話、電腦、平板電腦（PC）、可穿戴智慧設備、移動電源等。
根據本發明的實施例，還提供了一種晶片系統（SoC）的製造方法。該方法可以包括上述方法。具體地，可以在晶片上積集多種元件，其中至少一些是根據本發明的方法製造的。
根據本發明的實施例，還提供了以下方面。
1. 一種製造用於半導體元件的互連結構的方法，包括： 在襯底上設置交替堆疊的至少一個第一犧牲層和至少一個第二犧牲層的第一疊層，其中，第一疊層的最上層是第一犧牲層； 在第一疊層上設置元件主動材料層； 在元件主動材料層上設置第一硬光罩層，第一硬光罩層具有由沿彼此交叉的第一方向和第二方向延伸的線條限定的網格圖案，包括由線條之間的交叉點限定的節點以及節點之間的橋接部分； 利用第一硬光罩層，在元件主動材料層中限定針對半導體元件的主動區； 利用第一硬光罩層，對第一疊層進行構圖，從而第一疊層中的各層具有與第一硬光罩層相對應的網格圖案，並因此包括節點以及節點之間的橋接部分；以及 在第一疊層中限定互連結構，包括： 針對各第一犧牲層：將該第一犧牲層的各橋接部分至少部分地去除從而該第一犧牲層的節點彼此分離；根據互連結構的布局，去除該第一犧牲層中的一個或多個節點，以及 針對各第二犧牲層：根據互連結構的布局，將該第二犧牲層中的一個或多個橋接部分切斷，以及在各第一犧牲層和各第二犧牲層的殘留部分的區域處形成導電材料。
2. 根據方面1所述的方法，其中，在第一疊層中限定互連結構時， 先根據互連結構的布局對各第一犧牲層進行所述去除處理，然後根據互連結構的布局對各第二犧牲層進行所述切斷處理，或者 先根據互連結構的布局對各第二犧牲層進行所述切斷處理，然後根據互連結構的布局對各第一犧牲層進行所述去除處理。
3. 根據方面1或2所述的方法，其中，從上至下依次對第一疊層中的各層進行處理。
4. 根據方面3所述的方法，其中， 在對各第一犧牲層進行所述去除處理時，該方法還包括：利用第一遮蔽層遮蔽第一疊層；以及逐漸向下回蝕第一遮蔽層以逐一露出各第一犧牲層， 在對各第二犧牲層進行所述切斷處理時，該方法還包括：利用第二遮蔽層遮蔽第一疊層；以及逐漸向下回蝕第二遮蔽層以逐一露出各第二犧牲層。
5. 根據方面4所述的方法，其中， 在對各第一犧牲層進行所述去除處理時，該方法還包括：在第一遮蔽層上形成第二硬光罩層，第二硬光罩層具有與網格圖案的節點部相對應的開口；以及利用第二硬光罩層，在第一遮蔽層中形成到各第一犧牲層的節點的第一加工通道，其中，回蝕第一遮蔽層包括經由第一加工通道回蝕第一遮蔽層， 在對各第二犧牲層進行所述切斷處理時，該方法還包括：在第二遮蔽層上形成第三硬光罩層，第三硬光罩層具有與網格圖案的橋接部分的大致中部相對應的開口；以及利用第三硬光罩層，在第二遮蔽層中形成到各第二犧牲層的橋接部分的第二加工通道，其中，回蝕第二遮蔽層包括經由第二加工通道回蝕第二遮蔽層。
6. 根據方面5所述的方法，其中，對各第一犧牲層進行所述去除處理包括： 遮擋到該第一犧牲層中要去除的所述一個或多個節點的第一加工通道，而露出到該第一犧牲層中的其餘節點的第一加工通道； 經由露出的第一加工通道，通過選擇性刻蝕，去除該第一犧牲層中的相應節點； 在被去除的節點處，填充第一位置保持層； 經由所有的第一加工通道，通過選擇性刻蝕，去除該第一犧牲層中的其餘節點； 在被去除的節點處，填充第一絕緣部。
7. 根據方面5所述的方法，其中，對各第二犧牲層進行所述切斷處理包括： 遮擋到該第二犧牲層中要切斷的所述一個或多個橋接部分的第二加工通道，而露出到該第二犧牲層中的其餘橋接部分的第二加工通道； 經由露出的第二加工通道，通過選擇性刻蝕，切斷該第二犧牲層中的相應橋接部分； 在被切斷的橋接部分處，填充第二位置保持層； 經由所有的第二加工通道，通過選擇性刻蝕，切斷該第二犧牲層中的其餘橋接部分； 在被切斷的橋接部分處，填充第二絕緣部。
8. 根據方面6或7所述的方法，其中，第一犧牲層和第二犧牲層包括半導體材料，且第一位置保持層和第二位置保持層包括半導體材料，所述形成導電材料包括： 使金屬與所述半導體材料發生反應，生成導電的金屬半導體化合物。
9. 根據方面1所述的方法，其中，所述網格圖案的節點的線寬粗於橋接部分的線寬。
10. 根據方面1所述的方法，其中，第一疊層的最下層是第一犧牲層，該方法還包括： 將最下層的第一犧牲層替換為絕緣層。
11. 根據方面1所述的方法，其中，所述半導體元件是豎直半導體元件，所述限定主動區包括：限定分別處於各節點之處的元件主動區。
12. 根據方面1所述的方法，其中，元件主動材料層包括依次堆疊的第一源/汲層、溝道層和第二源/汲層的第二疊層，所述限定主動區包括： 利用第一硬光罩層，對第二疊層進行構圖，從而第一疊層中的各層具有與第一硬光罩層相對應的網格圖案，並因此包括節點以及節點之間的橋接部分； 對溝道層進行進一步選擇性刻蝕，以將溝道層的各橋接部分至少部分地去除從而溝道層的節點彼此分離； 對第一源/汲層和第二源/汲層進一步選擇性刻蝕，以將第一源/汲層和第二源/汲層各自的各橋接部分至少部分地去除從而第一源/汲層和第二源/汲層各自的節點彼此分離。
13. 根據方面12所述的方法，還包括： 在對溝道層進行進一步選擇性刻蝕之後，在溝道層的分離的節點周圍形成圖案與硬光罩層相對應的第一位置保持層； 在對第一源/汲層和第二源/汲層進一步選擇性刻蝕之後，在第一源/汲層和第二源/汲層各自的分離的節點周圍形成圖案與硬光罩層相對應的第二位置保持層。
14. 根據方面13所述的方法，還包括： 通過選擇性刻蝕，去除第二位置保持層，以露出第一源/汲層和第二源/汲層各自的節點； 在第一源/汲層和第二源/汲層各自的節點的表面上形成摻雜劑源層； 通過熱處理，將摻雜劑源層中的摻雜劑驅入第一源/汲層和第二源/汲層各自的節點中。
15. 根據方面13所述的方法，還包括： 通過選擇性刻蝕，去除第一位置保持層，以露出溝道層的節點； 繞溝道層的節點形成柵電極。
16. 根據方面15所述的方法，還包括： 在一個或多個節點位置處形成接觸插塞。
17. 根據方面16所述的方法，其中，所述形成接觸插塞包括： 在所述一個或多個節點位置處，通過選擇性刻蝕，去除主動區外周的結構； 使金屬與所述一個或多個節點位置處的主動區發生反應，生成導電的金屬半導體化合物。
18. 根據方面17所述的方法，還包括： 在主動區外周被去除的結構之處，填充半導體材料，其中，所述金屬也與填充的半導體材料發生反應而生成導電的金屬半導體化合物。
19. 根據方面11所述的方法，其中，所述半導體元件是鰭式場效應電晶體或平面半導體元件，所述限定主動區包括： 利用第一光罩層，對元件主動材料層進行構圖，從而元件主動材料層具有與第一硬光罩層相對應的網格圖案，並因此包括節點以及節點之間的橋接部分。
20. 根據方面19所述的方法，還包括： 形成與元件主動材料層的各橋接部分相交的犧牲柵； 在犧牲柵的側壁上形成側牆； 通過選擇性刻蝕，去除一個或多個犧牲柵； 通過犧牲柵的去除而在相應側牆內留下的空間，切斷元件主動材料層的相應橋接部分； 在側牆內的空間中填充絕緣材料； 將其餘犧牲柵替換為柵電極。
21. 根據方面19所述的方法，還包括： 以犧牲柵和柵側牆為光罩，對主動材料層進行選擇性刻蝕，以去除被犧牲柵和柵側牆露出的元件主動材料層的一部分； 以元件主動材料層的殘留部分為種子，生長外延源/汲。
在以上的描述中，對於各層的構圖、刻蝕等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法並不完全相同的方法。另外，儘管在以上分別描述了各實施例，但是這並不意味著各個實施例中的措施不能有利地結合使用。
以上對本發明的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而並非為了限制本發明的範圍。本發明的範圍由所附請求項請求項及其均等物限定。不脫離本發明的範圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本發明的範圍之內。
1001:襯底 1003a-1:第一犧牲層 1003a-2:第一犧牲層 1003a-3:第一犧牲層 1003b-1:第二犧牲層 1003b-2:第二犧牲層 1005:第一源/汲層 1007:溝道層 1009:第二源/汲層 1011:第一子層（硬光罩層） 1013:第二子層（硬光罩層） 1015:光刻膠 1017:位置保持層 1019:位置保持層 1021:光刻膠 1023:電介質層 1025:第一子層（硬光罩層） 1027:第二子層（硬光罩層） 1029:光刻膠 1031:光刻膠 1033-1b:位置保持層 1033-2b:位置保持層 1035-1b:絕緣部 1035-2a:絕緣部 1035-2b:絕緣部 1035-3a:絕緣部 1037-1b:位置保持層 1037-2a:位置保持層 1037-2b:位置保持層 1037-3a:位置保持層 1037p:矽 1039:電介質層 1041:第一子層 1043:第二子層 1045:光刻膠 1047:光刻膠 1053:光刻膠 1055:電介質層 1055’:電介質層 1057:固態摻雜劑源層 1059:擴散阻擋層 1061:光刻膠 1063:固態摻雜劑源層 1065:位置保持層 1067:柵介質層 1069:柵電極 1071:光刻膠 1073:柵電極 1075:光刻膠 1077:絕緣部 1079:保護層 1081:矽化物 1083:光刻膠 1085:半導體材料 1087:接觸插塞 1091:接觸部 2001:襯底 2003a-1:第一犧牲層 2003a-2:第一犧牲層 2003a-3:第一犧牲層 2003b-1:第二犧牲層 2003b-2:第二犧牲層 2005:鰭前體層 2011:第一子層 2013:第二子層 2015:光刻膠 2101:保護層 2055:電介質層 2035-2a:絕緣部 2035-3a:絕緣部 2035-1b:絕緣部 2035-2b:絕緣部 2067:柵介質層 2069:柵電極層 2073:柵電極層 2081:互連通路 2083:光刻膠 2087:接觸插塞 2091:接觸部 2101:保護層 2103:犧牲柵介質層 2105:犧牲柵電極層 2107:硬光罩層 2109:柵側牆 2111:源/汲區 2113:源/汲區 2115:光刻膠 2117:電介質層 2113’:電介質層 2117’:電介質層 3001:襯底 3003a-1:第一犧牲層 3003a-2:第一犧牲層 3003a-3:第一犧牲層 3003b-1:第二犧牲層 3003b-2:第二犧牲層 3005:主動層 3011:第一子層 3013:第二子層 3055:電介質層 3101:保護層 T1:加工通道 T2:加工通道
通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚，在附圖中：
圖1至52(d)示出了根據本發明實施例的製造豎直半導體元件的流程中部分階段的示意圖，其中，圖2(a)、8(a)、9(a)、12(a)、14(a)、15(a)、23(a)、25(a)、27(a)、32(a)、35(a)、43(a)、49(a)、52(a)是俯視圖，圖1、2(b)、3、4(b)、5(b)、6(b)、7(b)、8(b)、10(b)、11(b)、12(c)、13(b)、14(c)、15(c)、16(b)、17(b)、18(b)、19(b)、20(b)、21(b)、22(b)、23(c)、24(b)、25(c)是沿BB’線的截面圖，圖4(a)、5(a)、6(a)、7(a)、9(b)、10(a)、11(a)、12(b)、13(a)、14(b)、15(b)、16(a)、17(a)、18(a)、19(a)、20(a)、21(a)、22(a)、23(b)、24(a)、25(b)、30、31(a)、32(b)、33(a)、34(a)、35(b)、36、37、38(a)、39(a)、40(a)、41、42(a)、43(b)、44、47(a)、49(b)、50(a)、51(a)、52(b)是沿AA’線的截面圖，圖23(d)、24(c)、25(d)是沿CC’線的截面圖，圖25(e)、26、47(b)、49(c)、50(b)、51(b)、52(c)是沿FF’線的截面圖，圖25(f-1)、25(f-2)、25(f-3)、25(f-4)、27(b)、28(a)、29(a)、31(b-1)、31(b-2)、33(b-1)、33(b-2)、34(b)、38(b)、39(b)、40(b)是沿DD’線的截面圖，圖27(c)、28(b)、29(b)、49(d)、50(c)、51(c)是沿EE’線的截面圖，圖42(b)、45、46、47(c)、48是沿GG’線的截面圖，圖50(d)、51(d)、52(d)是沿1-1’線的截面圖；
圖53至66(b)示出了根據本發明實施例的製造鰭式場效應電晶體（FinFET）的流程中部分階段的示意圖，其中，圖54(a)、59(a)、60(a)、62(a)、63(a)、64(a)、65(a)、66(a)是俯視圖，圖53、54(b)、55(b)、56、59(c)、60(c)、63(c)、64(c)是沿BB’線的截面圖，圖55(a)、57(a)、59(b)、60(b)、61、62(b)、63(b)、64(b)、65(b)、66(b)是沿AA’線的截面圖，圖57(b)是沿FF’線的截面圖，圖57(d)、58、59(d)是沿GG’線的截面圖，圖65(c)是沿HH’線的截面圖，圖57(c)是沿1-1’線的截面圖；
圖67至70(b)示出了根據本發明實施例的製造平面半導體元件的流程中部分階段的示意圖，其中，圖68(a)、69(a)、70(a)是俯視圖，圖67是沿BB’線的截面圖，圖68(b)、69(b)、70(b)是沿GG’線的截面圖。
貫穿附圖，相同或相似的附圖標記表示相同或相似的部件。
1001:襯底
1013:第二子層(硬光罩層)
1035-1b:絕緣部
1035-2a:絕緣部
1035-2b:絕緣部
1055’:電介質層
1065:位置保持層
1067:柵介質層
1077:絕緣部
1081:矽化物
1087:接觸插塞
1091:接觸部

Claims (48)

  1. 一種用於在襯底上形成的多個半導體元件的互連結構，所述互連結構設置在所述多個半導體元件的主動區與所述襯底之間，且包括：沿從半導體元件向著襯底的方向交替設置的至少一個過孔層和至少一個互連層，其中，每一過孔層包括分別設於所述多個半導體元件中至少一部分半導體元件下方的過孔，每一互連層包括分別設於所述多個半導體元件中至少一部分半導體元件下方的導電節點，其中，在同一互連層中，至少一個導電節點與至少另一個節點之間具有導電通道，各過孔層中的過孔與各互連層中的相應導電節點在從半導體元件向著襯底的方向上彼此至少部分地交疊。
  2. 根據請求項1所述的互連結構，其中，各過孔層中的過孔與各互連層中的相應導電節點在從半導體元件向著襯底的方向上彼此實質上對準。
  3. 根據請求項1所述的互連結構，其中，所述多個半導體元件包括豎直半導體元件、平面半導體元件或者鰭式場效應電晶體中的至少一種。
  4. 根據請求項1所述的互連結構，其中，各過孔層中的至少一個過孔、各互連層中的相應導電節點與相應的半導體元件的源/汲區在從半導體元件向著襯底的方向上彼此實質上對準。
  5. 根據請求項1所述的互連結構，其中，從半導體元件向著襯底的方向是實質上垂直於襯底表面的方向。
  6. 根據請求項1所述的互連結構，其中，各過孔層中的過孔實質上共面，各互連層中的導電節點、導電通道實質上共面。
  7. 根據請求項1所述的互連結構，其中，在每一過孔層中，在所述多個半導體元件之中的第一組源/汲區下方設置有過孔，在所述多個半導體元件之中的第二組源/汲區下方設置有絕緣部，各過孔層中的絕緣部與各互連層中的相應導電節點在從半導體元件向著襯底的方向上彼此至少部分地交疊。
  8. 根據請求項7所述的互連結構，其中，各過孔層中的過孔與各互連層中的相應導電節點在從半導體元件向著襯底的方向上彼此實質上對準，且各過孔層中的絕緣部與各互連層中的相應導電節點在半導體元件向著襯底的方向上彼此實質上對準。
  9. 根據請求項7所述的互連結構，其中，各過孔層中的過孔、各互連層中的相應導電節點與相應的半導體元件的源/汲區在從半導體元件向著襯底的方向上彼此實質上對準，且各過孔層中的絕緣部、各互連層中的相應導電節點與相應的半導體元件的源/汲區在從半導體元件向著襯底的方向上彼此實質上對準。
  10. 根據請求項7所述的互連結構，其中，各過孔層中的過孔和絕緣部的布局與各互連層中的導電節點的布局實質上相同。
  11. 根據請求項7所述的互連結構，其中，各過孔層中的過孔、絕緣部實質上共面，各互連層中的導電節點、導電通道實質上共面。
  12. 根據請求項7所述的互連結構，其中，所述絕緣部與所述互連結構中的層間電介質層具有不同的絕緣材料。
  13. 根據請求項7所述的互連結構，其中，所述過孔和所述絕緣部具有實質上相同的橫向尺寸。
  14. 根據請求項1所述的互連結構，其中，在每一互連層中，各導電節點具有設於相應半導體元件下方的主體部以及從主體部向著其相鄰導電節點延伸的延伸部，其中每一對相鄰的導電節點的彼此相向的延伸部實質上沿相同直線延伸，其中至少一對相鄰的導電節點的彼此相向的延伸部延伸為彼此連接在一起從而構成所述導電通道的至少一部分。
  15. 根據請求項14所述的互連結構，其中，所述延伸部細於所述主體部。
  16. 根據請求項14所述的互連結構，其中，至少一對相鄰的導電節點的彼此相向的延伸部之間具有絕緣部，所述絕緣部與所述延伸部實質上沿著相同直線延伸。
  17. 根據請求項16所述的互連結構，其中，所述絕緣部與所述互連結構中的層間電介質層具有不同的絕緣材料。
  18. 根據請求項16所述的互連結構，其中，所述絕緣部與所述延伸部在所述直線的方向上實質上對準。
  19. 根據請求項16所述的互連結構，其中，所述絕緣部與所述延伸部各自垂直於所述直線的截面具有相同的形狀。
  20. 根據請求項16所述的互連結構，其中，所述絕緣部位於其兩側的主體部之間的中心位置。
  21. 根據請求項14所述的互連結構，其中，各互連層中的至少一個主體部與相應的半導體元件的源/汲區在從半導體元件向著襯底的方向上實質上對準。
  22. 根據請求項14所述的互連結構，其中，所述半導體元件是豎直半導體元件，且在俯視圖中，所述延伸部延伸超出相應的半導體元件的主動區的外周。
  23. 根據請求項14所述的互連結構，其中，在每一過孔層中，所述過孔分別處於按行和列排列的二維點陣中的至少一部分點之處，在每一互連層中，所述主體部分別處於所述二維點陣中的至少一部分點之處，且所述延伸部在所述行或列的方向上延伸。
  24. 根據請求項23所述的互連結構，其中，在俯視圖中，各互連層具有由所述行和列限定的網格圖案。
  25. 根據請求項1所述的互連結構，其中，所述過孔、所述導電節點和所述導電通道包括金屬矽化物。
  26. 根據請求項1所述的互連結構，其中，各半導體元件中的至少部分元件的溝道材料是單晶半導體材料。
  27. 一種電路，包括：襯底；設於襯底上的互連結構，所述互連結構包括沿實質上垂直於襯底表面的方向交替設置的至少一個過孔層和至少一個互連層，互連結構的最上層是過孔層；以及 設於互連結構上的多個半導體元件，其中，每一過孔層包括設於按行和列排列的二維點陣中的至少一部分點之處的過孔，每一互連層包括設於所述二維點陣中的至少一部分點之處的主體部以及從所述主體部沿所述行或列的方向延伸的延伸部，至少一部分相鄰主體部各自彼此相向的延伸部相接觸，至少一部分半導體元件的源/汲區與最上層的過孔層中的相應過孔相接觸。
  28. 根據請求項27所述的電路，其中，在每一互連層中，從至少一部分相鄰主體部分別彼此相向延伸的延伸部之間設置有與所述延伸部沿相同方向延伸且實質上共面的絕緣部。
  29. 根據請求項27所述的電路，其中，每一互連層中的主體部粗於延伸部。
  30. 根據請求項27所述的電路，其中，在每一過孔層中，所述二維點陣之中的第一組點之處設置有過孔，在所述二維點陣之中的不同於第一組點的第二組點之處設置有絕緣部，所述絕緣部與所述過孔實質上共面。
  31. 根據請求項27所述的電路，其中，至少一部分所述半導體元件是豎直半導體元件，包括在所述二維點陣的至少一部分點之處沿實質上垂直於襯底表面的方向延伸的豎直主動區；或者至少一部分所述半導體元件是平面半導體元件或鰭式場效應電晶體，包括沿著所述行或列的方向延伸的水平主動區或鰭。
  32. 根據請求項27所述的電路，還包括：在所述互連結構上設置於所述二維點陣之中的一部分點之處的接觸插塞。
  33. 根據請求項32所述的電路，還包括：在所述半導體元件上設置於所述二維點陣之中的至少一部分點之處的接觸部，所述接觸部向下延伸至接觸相應的半導體元件的源/汲區或接觸插塞。
  34. 根據請求項32所述的電路，其中，至少一部分所述半導體元件是豎直半導體元件，包括在所述二維點陣的至少一部分點之處沿實質上垂直於襯底表面的方向延伸的豎直主動區，所述接觸插塞與所述豎直主動區實質上共面；或者至少一部分所述半導體元件是平面半導體元件或鰭式場效應電晶體，包括沿著所述行或列的方向延伸的水平主動區或鰭，所述接觸插塞與所述水平主動區或鰭中的源/汲區實質上共面。
  35. 根據請求項32所述的電路，其中，至少一部分接觸插塞與最上層的過孔相接觸。
  36. 根據請求項32所述的電路，其中，至少一部分所述半導體元件是豎直半導體元件，包括在所述二維點陣的至少一部分點之處沿實質上垂直於襯底表面的方向延伸的豎直主動區，每一豎直半導體元件包括繞豎直主動區中的溝道區形成的柵電極，至少一部分接觸插塞與相鄰的豎直半導體元件的柵電極相接觸。
  37. 根據請求項36所述的電路，其中，所述至少一部分接觸插塞各自包括設於所述二維點陣中的相應點之處的主體部以及從所述主體部沿所述 行或列的方向向著所述相鄰的豎直半導體元件延伸的延伸部，所述延伸部與所述相鄰的豎直半導體元件的柵電極相接觸且彼此實質上共面。
  38. 根據請求項31所述的電路，其中，每一豎直半導體元件包括繞豎直主動區中的溝道區形成的柵電極，各柵電極包括設於所述二維點陣中的相應點之處的主體部以及從所述主體部沿所述行或列的方向延伸的延伸部，至少一部分相鄰柵電極各自彼此相向的延伸部相接觸。
  39. 根據請求項38所述的電路，其中，各柵電極實質上共面。
  40. 根據請求項32所述的電路，其中，所述過孔包括金屬矽化物，所述互連層的主體部和延伸部包括金屬矽化物，以及所述接觸插塞包括金屬矽化物。
  41. 根據請求項31所述的電路，其中，每一平面半導體元件或鰭式場效應電晶體各自的水平主動區或鰭包括位於所述二維點陣中的相鄰點之間的位置處的溝道區以及位於溝道區兩側的源/汲區。
  42. 根據請求項41所述的電路，其中，每一平面半導體元件或鰭式場效應電晶體包括沿與相應水平主動區或鰭的延伸方向交叉的方向延伸、與相應溝道區在豎直方向上重疊的柵電極。
  43. 根據請求項42所述的電路，其中，至少一部分相鄰的平面半導體元件或鰭式場效應電晶體各自的主動區通過彼此之間的隔離部而電隔離，所述電路還包括繞各柵電極以及各隔離部的至少上部側壁形成的電介質側牆。
  44. 根據請求項27所述的電路，還包括：設於所述半導體元件的主動區上方的硬光罩層，所述硬光罩層具有以所述行和列限定的網格圖案。
  45. 根據請求項27所述的電路，其中，所述半導體元件的主動區包括單晶半導體材料。
  46. 根據請求項27所述的電路，其中，所述半導體元件的溝道區包括單晶半導體材料。
  47. 一種電子設備，包括如請求項1至26中任一項所述的互連結構或如請求項27至46中任一項所述的電路。
  48. 根據請求項47所述的電子設備，其中，該電子設備包括智慧型電話、電腦、平板電腦、人工智慧設備、可穿戴設備或移動電源。
TW108129018A 2019-05-05 2019-08-14 互連結構、電路及包括該互連結構或電路的電子設備 TWI731390B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201910369630.9A CN110137134B (zh) 2019-05-05 2019-05-05 互连结构、电路及包括该互连结构或电路的电子设备
CN201910369630.9 2019-05-05

Publications (2)

Publication Number Publication Date
TW202042364A TW202042364A (zh) 2020-11-16
TWI731390B true TWI731390B (zh) 2021-06-21

Family

ID=67576255

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108129018A TWI731390B (zh) 2019-05-05 2019-08-14 互連結構、電路及包括該互連結構或電路的電子設備

Country Status (5)

Country Link
US (1) US20220246520A1 (zh)
CN (1) CN110137134B (zh)
DE (1) DE112019007288T5 (zh)
TW (1) TWI731390B (zh)
WO (1) WO2020224018A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362091B2 (en) * 2019-06-26 2022-06-14 Tokyo Electron Limited Multiple nano layer transistor layers with different transistor architectures for improved circuit layout and performance
CN116169118A (zh) * 2019-12-06 2023-05-26 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200822297A (en) * 2006-10-20 2008-05-16 Samsung Electronics Co Ltd Nonvolatile memory devices and methods of forming the same
TW201023364A (en) * 2008-11-17 2010-06-16 Dongbu Hitek Co Ltd LDMOS transistor and method for manufacturing the same
TW201318076A (zh) * 2011-10-27 2013-05-01 E Ink Holdings Inc 薄膜電晶體基板及其製造方法
US20140071763A1 (en) * 2012-09-13 2014-03-13 Kabushiki Kaisha Toshiba Semiconductor memory device
US20160155744A1 (en) * 2014-02-05 2016-06-02 Conversant Intellectual Property Management Inc. Memory device with manufacturable cylindrical storage node
TW201816982A (zh) * 2016-06-23 2018-05-01 日商瑞薩電子股份有限公司 電子裝置
US20180374896A1 (en) * 2015-09-30 2018-12-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure integrated with magnetic tunneling junction and manufacturing method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355950B1 (en) * 1998-09-23 2002-03-12 Intel Corporation Substrate interconnect for power distribution on integrated circuits
WO2004025734A1 (en) * 2002-09-10 2004-03-25 The Regents Of The University Of California Interconnection architecture and method of assessing interconnection architecture
US6933224B2 (en) * 2003-03-28 2005-08-23 Micron Technology, Inc. Method of fabricating integrated circuitry
US7091614B2 (en) * 2004-11-05 2006-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design for routing an electrical connection
US7501069B2 (en) * 2005-06-01 2009-03-10 The Board Of Trustees Of The University Of Illinois Flexible structures for sensors and electronics
WO2009095998A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
CN102468284B (zh) * 2010-11-10 2014-04-16 中国科学院微电子研究所 堆叠的半导体器件及其制造方法
US8937389B2 (en) * 2012-08-07 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices comprising GSG interconnect structures
CN104347591B (zh) * 2014-09-10 2017-05-31 朱慧珑 柔性集成电路器件及其组件和制造方法
US9698100B2 (en) * 2015-08-19 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for interconnection
DE102015114405A1 (de) * 2015-08-28 2017-03-02 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit sich durch eine zwischenschicht erstreckenden kontaktstrukturen und herstellungsverfahren
US9793211B2 (en) * 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
MY172393A (en) * 2015-12-23 2019-11-22 Intel Corp Through-hole interconnect network and method of making same
EP3217425B1 (en) * 2016-03-07 2021-09-15 IMEC vzw Self-aligned interconnects and corresponding method
CN109285836B (zh) * 2018-08-28 2023-10-10 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN109300874B (zh) * 2018-10-08 2020-06-30 中国科学院微电子研究所 并联结构及其制造方法及包括该并联结构的电子设备

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200822297A (en) * 2006-10-20 2008-05-16 Samsung Electronics Co Ltd Nonvolatile memory devices and methods of forming the same
TW201023364A (en) * 2008-11-17 2010-06-16 Dongbu Hitek Co Ltd LDMOS transistor and method for manufacturing the same
TW201318076A (zh) * 2011-10-27 2013-05-01 E Ink Holdings Inc 薄膜電晶體基板及其製造方法
US20140071763A1 (en) * 2012-09-13 2014-03-13 Kabushiki Kaisha Toshiba Semiconductor memory device
US20160155744A1 (en) * 2014-02-05 2016-06-02 Conversant Intellectual Property Management Inc. Memory device with manufacturable cylindrical storage node
US20180374896A1 (en) * 2015-09-30 2018-12-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure integrated with magnetic tunneling junction and manufacturing method thereof
TW201816982A (zh) * 2016-06-23 2018-05-01 日商瑞薩電子股份有限公司 電子裝置

Also Published As

Publication number Publication date
US20220246520A1 (en) 2022-08-04
CN110137134B (zh) 2021-02-09
WO2020224018A1 (zh) 2020-11-12
TW202042364A (zh) 2020-11-16
CN110137134A (zh) 2019-08-16
DE112019007288T5 (de) 2022-01-20

Similar Documents

Publication Publication Date Title
US20210384351A1 (en) Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
TWI679751B (zh) 半導體存儲設備及其製造方法及包括存儲設備的電子設備
US11652103B2 (en) Semiconductor device, manufacturing method thereof, and electronic device including the device
US9806093B2 (en) Through-memory-level via structures for a three-dimensional memory device
WO2020042253A1 (zh) 半导体存储设备及其制造方法及包括存储设备的电子设备
KR102401486B1 (ko) 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
CN109300874B (zh) 并联结构及其制造方法及包括该并联结构的电子设备
WO2019128076A1 (zh) 半导体器件及其制造方法及包括该器件的电子设备
CN112582377B (zh) 带侧壁互连结构的半导体装置及其制造方法及电子设备
TWI741412B (zh) 具有環狀半導體鰭片之半導體元件結構的製備方法
US11929304B2 (en) Semiconductor apparatus with heat dissipation conduit in sidewall interconnection structure, method of manufacturing the same, and electronic device
KR20200066551A (ko) 반도체 디바이스 및 방법
TW202040824A (zh) 半導體裝置
TWI731390B (zh) 互連結構、電路及包括該互連結構或電路的電子設備
WO2021175136A1 (zh) 包括电容器的半导体装置及其制造方法及电子设备
US20230282743A1 (en) Semiconductor device and manufacturing method thereof and electronic apparatus including the same
CN111063728B (zh) C形有源区半导体器件及其制造方法及包括其的电子设备
WO2018059108A1 (zh) 半导体器件及其制造方法及包括该器件的电子设备
WO2021213115A1 (zh) 具有u形结构的半导体器件及其制造方法及电子设备
CN111063684B (zh) 具有c形有源区的半导体装置及包括其的电子设备
TW202105599A (zh) 半導體元件結構及其製備方法
TWI835129B (zh) 整合背側電源網格的半導體裝置及用於形成非平面半導體裝置之方法