JPWO2019065208A1 - 半導体装置 - Google Patents

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Abstract

電界効果トランジスタのゲート電圧がしきい値電圧未満であるときのドレイン電流の立ち上がりを急峻化することで、半導体装置の消費電力を低減する。その手段として、チャネル領域である半導体層の厚さが２０ｎｍ以下の完全空乏型ＭＯＳＦＥＴにおいて、ゲート電極に接続されたゲートプラグを、ゲート電極上に順に積層された第１プラグ、強誘電体膜および第２プラグにより構成する。ここで、第１プラグおよび強誘電体膜の接触面と、強誘電体膜および第２プラグの接触面とが平面視で重なる面積は、ゲート電極と活性領域である半導体層とが重なる面積よりも小さい。

Description

本発明は、半導体装置に関し、特に、トランジスタを含む半導体装置に適用して有効な技術に関するものである。
ＩｏＴ（Internet of Things）分野では、メンテナンスフリーを実現するため、バッテリーを有さず、微弱な電力を供給する発電手段を備えた装置（センサーノード）が使用される。このため、信号の増幅、解析または送信などを極めて低い消費電力で行うことができるＬＳＩ（Large Scale Integration）の開発が進められている。
消費電力が小さいトランジスタとして、半導体基板上に絶縁膜を介して形成された半導体層を備えたＳＯＩ（Silicon-On-Insulator）型のトランジスタが知られている。
また、消費電力が小さいトランジスタとしてとして、フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）が知られている。フィン型のトランジスタは、例えば、基板上に突出する板状（壁状）の半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
また、不揮発性記憶装置の分野では、分極状態を保持することが可能な強誘電体を記憶部として用いることが知られている。特許文献１（特開平１１−３５４６５３号公報）には、フローティングゲート電極上にプラグ層を介して強誘電体膜を形成した不揮発性半導体記憶装置が記載されている。ここでは、所謂バルクシリコン基板上にゲート酸化膜を介して形成されたフローティングゲート電極と強誘電体膜とのそれぞれを、ほぼ同一の平面積で形成することが記載されている。
特開平１１−３５４６５３号公報
S. Salahuddin and S. Datta "Use of Negative Capacitance to Provide Voltage Amplification for Low Power Nanoscale Devices", Nanoletters 2008, Vol. 8, No. 2, pp.505-410. K.-S. Li et al., "Sub-60mV-Swing Negative-Capacitance FinFET without Hysteresis", Technical Digest of The 2015 International Electron Devices Meeting, pp. 620-623. J. Zhou et al., "Ferroelectric HfZrOx Ge and GeSn PMOSFETs with Sub-60 mV/decade Subthreshold Swing, Negligible Hysteresis, and Improved IDS",Technical Digest of The 2016 International Electron Devices Meeting, pp. 311-314. Ｈ. Fuketa et al., "Device-Circuit Interactions in Extremely Low Voltage CMOS Designs",Technical Digest of The 2011 International Electron Devices Meeting, pp. 559-562. Ｈ. Ota et al., "Structural advantages of silicon-on-insulator FETs over FinFETs in steep subthreshold-swing operation in ferroelectric-gate FETs", Japanese Journal of Applied Physics 56, 04CD10 (2017). Y. Taur and T. H. Ning "Fundamentals of Modern VLSI Devices", (Cambridge University Press, U.S, 1998),p. 128.
現在実現しているＬＳＩの消費電力を劇的に低減するには、しきい値電圧以下でゲート電圧に対して指数関数的に変化するドレイン電流の立ち上がりを急峻にして、電源電圧を低く抑えることが考えられる。ドレイン電流の立ち上がりを急峻にすることは、サブスレッショルド係数（Ｓ係数）を低減することを意味する。ここで、Ｓ係数とは、非特許文献６に記載の通り、しきい値電圧以下のゲート電圧において、ドレイン電流を１桁変化させるために必要なゲート電圧と定義される。しかし、周知のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）では、Ｓ係数の下限が物理限界として６０ｍＶ／ｄｅｃａｄｅに制限されており、Ｓ係数を下げずにしきい値電圧を過度に下げると、逆に消費エネルギーが増大する問題があることが非特許文献４に記載されている。
これに対し、非特許文献１には、強誘電体に負性容量状態が考えられること、および、強誘電体を用いた負性容量ＭＯＳＦＥＴによりＳ係数を低減することが可能である旨が記載されている。そこで、Ｓ係数を６０ｍＶ／ｄｅｃａｄｅ未満に下げるため、負性容量状態にある強誘電体をトランジスタのゲート絶縁膜に用いることが考えられる。
しかし、そのようなトランジスタにおいて、Ｓ係数を６０ｍＶ／ｄｅｃａｄｅ未満に下げるためには、強誘電体の実効的な残留分極値を１μＣ／ｃｍ２程度に調整する必要があることが、非特許文献５で報告されている。これに対し、周知の強誘電体材料の残留分極値は５〜３０μＣ／ｃｍ２程度である。実際、強誘電体材料の残留分極値が大きい強誘電体をトランジスタのゲート絶縁膜に用いたトランジスタでは、Ｓ係数を急峻化できないことが実験事実として非特許文献２、３において報告されている。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、ＳＯＩ型のＭＯＳＦＥＴのゲート電極に接続されたプラグを有し、当該プラグは、第１導電性接続部と、第１導電性接続部上の第２導電性接続部と、当該第１導電性接続部と当該第２導電性接続部との間に介在する強誘電体膜とを有しているものである。
また、一実施の形態である半導体装置は、フィン型のＭＯＳＦＥＴのゲート電極に接続されたプラグを有し、当該プラグは、第１導電性接続部と、第１導電性接続部上の第２導電性接続部と、当該第１導電性接続部と当該第２導電性接続部との間に介在する強誘電体膜とを有しているものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、電界効果トランジスタのドレイン電流の立ち上がりを急峻化し、電界効果トランジスタを省電力化することができる。
本発明の実施の形態１である半導体装置を示す斜視図である。 本発明の実施の形態１である半導体装置を示す断面図である。 本発明の実施の形態１である半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態１の変形例１である半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態１の変形例２である半導体装置を示す断面図である。 本発明の実施の形態１の変形例３である半導体装置を示す断面図である。 本発明の実施の形態２である半導体装置を示す斜視図である。 本発明の実施の形態２である半導体装置を示す断面図である。 本発明の実施の形態２である半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１７に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態２の変形例１である半導体装置を示す断面図である。 本発明の実施の形態２の変形例２である半導体装置を示す斜視図である。 本発明の実施の形態２の変形例３である半導体装置を示す斜視図である。 ＭＯＳＦＥＴのゲート電圧とドレイン電流との関係を示すグラフである。 比較例１である半導体装置を示す断面図である。 比較例２および本実施の形態のそれぞれにおける電界と分極との関係を示すグラフである。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
＜半導体装置の構造＞
本実施の形態における半導体装置について図面を参照しながら説明する。
以下に、図１および図２を用いて、本実施の形態の半導体装置の構造について説明する。図１は、本実施の形態の半導体装置を示す斜視図である。図２は、本実施の形態の半導体装置を示す断面図である。図２は、図１に示す構造のＸ方向およびＺ方向に沿う面における断面図である。図１では、素子分離領域（素子分離膜）、層間絶縁膜、ソース・ドレイン領域に接続されるプラグおよびサイドウォールスペーサの図示を省略している。
図１および図２に示すように、本実施の形態の半導体装置は、完全空乏型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor、ＭＯＳ型電界効果トランジスタ）である。本実施の形態のＭＯＳＦＥＴの一例は、例えば単結晶のＳｉ（シリコン）から成る半導体基板ＳＢと、半導体基板ＳＢに形成された埋込み酸化膜（絶縁膜）ＢＯＸと、埋込み酸化膜ＢＯＸ上に形成された半導体層（ＳＯＩ層）ＳＬとを有している。半導体基板ＳＢ、埋込み酸化膜ＢＯＸおよび半導体層ＳＬから成る積層基板は、ＳＯＩ基板を構成している。埋込み酸化膜ＢＯＸは、例えば酸化シリコン膜から成る。半導体層ＳＬは、例えばシリコン膜から成る。半導体層ＳＬの膜厚は、２０ｎｍ以下である。図１では図示を省略しているが、パターニングされた半導体層ＳＬと隣り合う溝には、例えば酸化シリコン膜から成る素子分離領域が埋め込まれている。
半導体層ＳＬ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥ１が形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜から成り、ゲート電極ＧＥ１は、例えばポリシリコン膜から成る。ゲート電極ＧＥ１は、半導体基板ＳＢの主面および半導体層ＳＬの上面のそれぞれに沿う方向であるＹ方向に延在している。Ｙ方向は、半導体基板ＳＢの主面および半導体層ＳＬの上面のそれぞれに沿う方向である。ゲート電極ＧＥ１およびゲート絶縁膜ＧＩは、同様の平面レイアウトを有しており、平面視で互いに重なっている。よって、ゲート絶縁膜ＧＩは、Ｙ方向に延在している。また、半導体層ＳＬの活性領域とゲート電極ＧＥ１とが重なる面積と、半導体層ＳＬの活性領域とゲート絶縁膜ＧＩとが重なる面積とは、ほぼ同一である。ゲート絶縁膜ＧＩは、強誘電体を含んでいない。
ゲート電極ＧＥ１の短手方向、つまり、半導体基板ＳＢの主面および半導体層ＳＬの上面のそれぞれに沿う方向であり、Ｙ方向に平面視で直交するＸ方向において、ゲート電極ＧＥ１の横の半導体層ＳＬ内には、一対のソース・ドレイン領域ＳＤが形成されている。すなわち、半導体層ＳＬ内には、Ｘ方向に隣り合う２つのソース・ドレイン領域ＳＤが形成されており、それらの相互間のチャネル領域である半導体層ＳＬの直上にゲート電極ＧＥ１が形成されている。言い換えれば、ソース・ドレイン領域ＳＤは、平面視でゲート電極ＧＥ１を挟むように形成されている。実際には、一対のソース・ドレイン領域ＳＤのうち、一方がソース領域として機能し、他方がドレイン領域として機能する。ソース・ドレイン領域ＳＤは、半導体層ＳＬにｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））を導入したｎ型半導体領域である。ソース・ドレイン領域ＳＤは、半導体層ＳＬの上面から下面に亘って形成されている。
図２に示すように、ゲート電極ＧＥ１の側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜、窒化シリコン膜、または、それらの積層膜により構成されている。ソース・ドレイン領域ＳＤの上面の一部は、サイドウォールスペーサＳＷから露出している。なお、ソース・ドレイン領域ＳＤは、所謂ＬＤＤ（Lightly Doped Drain）構造を有していてもよい。また、ここでは図示していないが、ゲート電極ＧＥ１の上面と、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷから露出するソース・ドレイン領域ＳＤの上面とのそれぞれには、シリサイド層が形成されていてもよい。
半導体層ＳＬ、素子分離領域（図示しない）、サイドウォールスペーサＳＷ、ゲート電極ＧＥ１を覆うように、半導体層ＳＬ上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば主に酸化シリコン膜から成る。層間絶縁膜ＩＬ１の上面は、ゲート電極ＧＥ１の上面よりも高い位置で平坦化されている。層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１の上面からゲート電極ＧＥ１の上面に亘って貫通するコンタクトホール（接続孔）ＣＨ１が形成されている。ここでは図示していないが、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１の上面から一対のソース・ドレイン領域ＳＤのそれぞれの上面に亘って貫通するコンタクトホールも形成されている。
ゲート電極ＧＥ１の直上のコンタクトホールＣＨ１内には、プラグ（コンタクトプラグ、導電性接続部）ＰＧ１が埋め込まれている。プラグＰＧ１は、ゲート電極ＧＥ１に電気的に接続されている。プラグＰＧ１は、ゲート電極ＧＥ１に直接接続されていてもよいが、ゲート電極ＧＥ１の上面を覆うシリサイド層（図示しない）が形成されている場合には、プラグＰＧ１は、シリサイド層を介してゲート電極ＧＥ１に接続される。プラグＰＧ１の上面は、層間絶縁膜ＩＬ１の上面と同等の高さで平坦化されている。プラグＰＧ１と同様に、ソース・ドレイン領域ＳＤのそれぞれの直上のコンタクトホール（図示しない）内にもプラグが埋め込まれている。
プラグＰＧ１は、例えば主導体膜であるＷ（タングステン）またはＣｕ（銅）から成る。当該主導体膜の側面および底面は、バリア導体膜に覆われていてもよい。バリア導体膜としては、Ｔａ（タンタル）若しくはＴｉ（チタン）またはそれらの窒化物などから成る導体膜を用いることができる。この場合、プラグＰＧ１は主導体膜とバリア導体膜とにより構成される。図では、図面の簡略化のために、プラグＰＧ１を構成するバリア導体膜および主導体膜を区別せず一体化して示している。
層間絶縁膜ＩＬ１上およびプラグＰＧ１上には、強誘電体膜ＦＲが形成されており、プラグＰＧ１の上面の全体は、強誘電体膜ＦＲにより覆われている。層間絶縁膜ＩＬ１の上面の殆どは、強誘電体膜ＦＲから露出している。すなわち、プラグＰＧ１の直上に強誘電体膜ＦＲが形成されている。強誘電体膜ＦＲの膜厚は、例えば１〜２００ｎｍである。
ここで、強誘電体とは、あるしきい値電界以上の強度の外部電界（これを抗電界という）を当該材料に印加すれば、内部の分極が自発的に整列し、その後、当該外部電界を０にしたとしても、内部分極量がある一定値に保持される材料である。したがって、通常の誘電体とは明瞭に区別される。誘電体は電場内でだけ誘電分極を生じるのに対し、強誘電体は一旦外部電界を印加すれば、誘電分極を起こしそれが保持される。すなわち、強誘電体は自発分極を起こしている物質である。電界が０である場合、誘電体の分極も０であるのに対し、電界が０であっても、強誘電体の分極は０であるとは限らない。さらに、強誘電体は、誘電体に比べて誘電率（比誘電率）が大きい。このように、強誘電体は、強磁性体に似た性質を有している。
また、強誘電体の誘電分極の大きさは現在の電場の強さだけで決まらず、過去の状態に依存する。例えば、強誘電体膜に対して所定の向きの電界を印加し、強誘電体膜の分極を上向きに変化させた後、電界を弱めて０にしても、強誘電体膜の分極は変化せずに上向きのまま保持される。その後、高い強度の電界を逆向に強誘電体膜に印加して強誘電体膜の分極を下向きに変化させた後、電界を弱めて０にしても、強誘電体膜の分極は変化せずに下向きのまま保持される。このように、例えば電界が０であるとき、分極（電気変位）は電界の値に応じて決まった向き（値）となるのではなく、過去の状態に依存する。この現象は、ヒステリシスと呼ばれる（図２４の実線を参照）。電界の大きさが、強誘電体膜の分極状態が変化しない程度に小さい場合または０である場合において保持されている強誘電体膜の分極は、残留分極と呼ばれる。
ここで、本願でいう強誘電体の「負性容量」について説明する。強誘電体の負性容量とは、公知文献１において提唱された新しい概念であり、強誘電体の特異な状態である。すなわち、金属／強誘電体／金属の積層構造においては、上記のように、外部電界に対する強誘電体の分極がヒステレシスを伴った特性となる（図２４の実線参照）。しかしながら、金属／強誘電体／(金属)／誘電体／金属の積層構造では、強誘電体膜厚と誘電体膜厚とを適宜調整することにより、図２４の破線のようにヒステレシスを持たないＳ字型の特性となる。負性容量状態とは分極の電界に対する微分係数が負になる領域（図２４の破線における電界０付近）である。
ただし、負性容量状態ではヒステレシスは持たないが、電界０の領域では±残留分極、または分極０の３つの状態を取り得る。どの状態を取るかは、電界の印加履歴に依存する。いずれにせよ、金属／強誘電体／(金属)／誘電体／金属の積層構造を形成することにより、図２４の破線に見られるＳ字型の分極特性における分極の電界に対する微分係数が負になる負性容量状態が発現する。なお、負性容量状態では強誘電体内部の電界の向きと分極の向き（負の分極電荷から正の分極電界に向けた方向が正である）とは逆になる。
図２に示すように、層間絶縁膜ＩＬ１上および強誘電体膜ＦＲ上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２は、例えば主に酸化シリコン膜から成る。層間絶縁膜ＩＬ２の上面は、強誘電体膜ＦＲの上面よりも高い位置で平坦化されている。層間絶縁膜ＩＬ２には、層間絶縁膜ＩＬ２の上面から強誘電体膜ＦＲの上面に亘って貫通するコンタクトホール（接続孔）ＣＨ２が形成されている。ここでは図示していないが、一対のソース・ドレイン領域ＳＤのそれぞれに接続されたプラグの上面を露出し、層間絶縁膜ＩＬ２を貫通するコンタクトホールも形成されている。
強誘電体膜ＦＲの直上のコンタクトホールＣＨ２内には、プラグ（コンタクトプラグ、導電性接続部）ＰＧ２が埋め込まれている。コンタクトホールＣＨ２およびプラグＰＧ２は、平面視で強誘電体膜ＦＲ、コンタクトホールＣＨ２およびプラグＰＧ１のそれぞれに重なって形成されている。ここでは、プラグＰＧ２は、強誘電体膜ＦＲの上面に直接接続されている。プラグＰＧ２は、例えば主導体膜であるＷ（タングステン）またはＣｕ（銅）から成る。当該主導体膜の側面および底面は、バリア導体膜に覆われていてもよい。バリア導体膜としては、Ｔａ（タンタル）またはＴｉ（チタン）またはそれらの窒化物などから成る導体膜を用いることができる。この場合、プラグＰＧ２は主導体膜とバリア導体膜とにより構成される。プラグＰＧ２の上面は、層間絶縁膜ＩＬ２の上面と同等の高さで平坦化されている。プラグＰＧ２と同様に、ソース・ドレイン領域ＳＤのそれぞれに接続されたプラグの直上のコンタクトホール（図示しない）内にもプラグが埋め込まれている。
ゲート電極ＧＥ１に電気的に接続されたプラグＰＧ１と、プラグＰＧ１上に積層された強誘電体膜ＦＲと、強誘電体膜ＦＲ上に積層されたプラグＰＧ２とから成る積層プラグは、ゲート電極ＧＥ１にゲート電圧を印加するために用いられるゲートプラグを構成している。つまり、ゲートプラグは層間絶縁膜ＩＬ１およびＩＬ２を貫通している。また、図示はしていないが、ソース・ドレイン領域ＳＤのそれぞれに接続された積層プラグは、ソース領域およびドレイン領域のそれぞれに電圧を印加するために用いられるソースプラグおよびドレインプラグである。ソースプラグおよびドレインプラグは、２つのプラグ（導電膜、導電性接続部）が直接接して積層された構造を有しているのに対し、ゲートプラグは２つのプラグ（導電膜、導電性接続部）の相互間に強誘電体膜ＦＲが介在している点で異なる。プラグＰＧ１、ＰＧ２、および、それらを含むゲートプラグは、Ｚ方向に延在している柱状のパターンである。Ｚ方向は、Ｘ方向およびＹ方向の両方に対して直交する方向（縦方向、垂直方向）である。
本実施の形態の主な特徴は、ゲートプラグを構成するプラグＰＧ１およびＰＧ２の相互間に強誘電体膜ＦＲが介在する点にある。本実施の形態の他の特徴は、プラグＰＧ１および強誘電体膜ＦＲの接触面と、強誘電体膜ＦＲおよびプラグＰＧ２の接触面とが平面視で重なる面積が、ゲート電極ＧＥ１と活性領域である半導体層ＳＬとが重なる面積よりも小さいことにある。
強誘電体膜ＦＲの材料としては、例えば、Ｈｆ（ハフニウム）の酸化物、Ｔｉ（チタン）の酸化物またはＺｒ（ジルコニウム）の酸化物を用いることができる。具体的には、ＨｆＯ２、Ｐｂ（Ｚｒ，Ｔｉ）ＯＸ、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２、または、Ｂｉ４Ｔｉ３Ｏ１２を用いることができる。言い換えれば、ＨｆＯ２、ＰｂＺｒ１−ＹＴｉＹＯＸ、Ｂｉ４−ＹＬａＹＴｉ３Ｏ１２、または、Ｂｉ４Ｔｉ３Ｏ１２を用いることができる。ここで、Ｙの値は０≦Ｙ≦１で表される。ただし、強誘電体膜ＦＲがＨｆＯ２から成る場合、当該ＨｆＯ２は直方晶（orthorhombic）を含む必要がある。結晶構造が直方晶ではなく結晶構造が斜方晶、立方晶または正方晶であるＨｆＯ２は誘電体であり、強誘電体であるＨｆＯ２は直方晶のＨｆＯ２のみであるためである。
また、強誘電体膜ＦＲがＨｆＯ２から成る場合、強誘電体膜ＦＲにはＹ（イットリウム）、Ｚｒ（ジルコニウム）、Ｎ（窒素）、Ａｌ（アルミニウム）、Ｇｄ（ガドリニウム）、Ｓｒ（ストロンチウム）、Ｌａ（ランタン）またはＳｉ（シリコン）が添加（導入）されていてもよい。これらを添加することで、強誘電体膜ＦＲを構成する結晶のうち、直方晶の割合を増大させることができ、結晶化温度を低減することができ、さらに、強誘電体膜ＦＲの周囲の絶縁膜を貫通して漏れ電流が流れることを防ぐことができる。すなわち、強誘電体膜ＦＲの誘電性を高めることができる。
図１および図２では、ゲートプラグが活性領域である半導体層ＳＬの直上でゲート電極ＧＥ１に接続されているが、ゲートプラグは半導体層ＳＬと隣り合う素子分離領域（図示しない）の直上に形成されたゲート電極ＧＥ１の上面に接続されていてもよい。その場合、ゲート電極ＧＥ１は、半導体層ＳＬ上から素子分離領域上に亘って延在している。
図示はしていないが、プラグＰＧ２上には、プラグＰＧ２に電気的に接続された配線が形成されている。また、ここではソース・ドレイン領域ＳＤのそれぞれに接続された１層目のプラグの上面上にさらに２層目のプラグを積層することについて説明したが、当該１層目のプラグの上面には、配線が接続されていてもよい。その場合、当該配線は、強誘電体膜ＦＲと隣り合う高さに形成される。
＜半導体装置の製造方法＞
以下に、図３〜図８を用いて、本実施の形態の半導体装置の製造方法について説明する。図３〜図８は、本実施の形態の半導体装置の製造工程を説明する断面図である。
まず、図３に示すように、半導体基板ＳＢと、半導体基板ＳＢ上に順に積層された埋込み酸化膜ＢＯＸおよび半導体層ＳＬとから成る積層基板であるＳＯＩ基板を準備する。半導体層ＳＬの膜厚は、２０ｎｍ以下である。もしも準備した基板において半導体層ＳＬが２０ｎｍよりも厚い場合は、溶液エッチングまたはＲＩＥ（Reactive Ion Etching）法などにより膜厚を調整する。たとえば、半導体層ＳＬがシリコンの場合、酸素気流中で加熱し、余分なシリコン層をＳｉＯ２に酸化させ、当該ＳｉＯ２を希釈フッ酸などで除去すれば、容易に半導体層ＳＬを所望の膜厚にすることができる。
半導体基板ＳＢは通常は単結晶シリコンから成る。埋込み酸化膜ＢＯＸは、例えば酸化シリコン膜から成る。半導体層ＳＬは、例えばシリコン（Ｓｉ）膜から成る。その他にもゲルマニウム（Ｇｅ）膜、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）膜（０＜ｘ＜１）、または、インジウムヒ素、ガリウムヒ素若しくはインジウムガリウムヒ素（Ｉｎ１−ｙＧａｙＡｓ）（０≦ｙ≦１）などの半導体材料でもよい。続いて、フォトリソグラフィ技術およびエッチング法を用いて、半導体層ＳＬを加工し、これにより埋込み酸化膜ＢＯＸの上面の一部を露出させる。つまり、半導体層ＳＬの周囲に溝を形成する。続いて、当該溝内を酸化シリコン膜により埋込み、当該酸化シリコン膜から成る素子分離領域（図示しない）を形成する。
次に、図４に示すように、半導体層ＳＬの上面上に、絶縁膜およびポリシリコン膜（導電膜）を順に形成する。当該絶縁膜は、例えば酸化シリコン膜から成り、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。当該ポリシリコン膜は、例えばＣＶＤ法により形成する。なお、上記導電膜の材料はポリシリコンのみに限らない。ＣＶＤ法などで成膜した、ＴｉＮまたはＴａＮから成る膜を用いることにより、ポリシリコンよりも電気抵抗率が小さい良好な導電膜を形成することができる。ＴｉＮは塩化チタン（ＩＶ）ＴｉＣｌ４、ＴａＮは塩化タンタル（Ｖ）ＴａＣｌ５を原料としたＣＶＤ法により、窒素プラズマまたはアンモニアガスなどと反応させることにより形成することが望ましい。
続いて、フォトリソグラフィ技術およびエッチング法を用いて、ポリシリコン等の導電膜および絶縁膜を加工し、これにより半導体層ＳＬの上面を露出させる。ポリシリコン、ＴｉＮ、ＴａＮ等の導電膜の加工にはハロゲン系ガスを用いたＲＩＥが好ましい。特に塩素ガス（Ｃｌ２）は下地の絶縁膜との選択比が高いのでより好ましい。下地の酸化膜は希釈フッ酸(1wt%程度)の溶液によるエッチングが好ましい。これにより、Ｙ方向に延在する当該導電膜から成るゲート電極ＧＥ１と、ゲート電極ＧＥ１の直下においてＹ方向に延在する当該絶縁膜から成るゲート絶縁膜ＧＩとが形成される。つまり、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ１から成る積層パターンを形成する。
次に、図５に示すように、ゲート電極ＧＥ１をマスクとして用いて、半導体層ＳＬの上面に対しイオン注入を行う。これにより、半導体層ＳＬの上面に、ｎ型の半導体領域である一対のエクステンション領域を形成する。エクステンション領域は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成することができる。
続いて、半導体層ＳＬ上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば主に窒化シリコン膜から成る。その後、ドライエッチングを行って当該絶縁膜の一部を除去する。これにより、素子分離膜（図示しない）、半導体層ＳＬ、およびゲート電極ＧＥ１のそれぞれの上面を露出させる。これにより、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ１を含む積層体の側面には、当該絶縁膜から成るサイドウォールスペーサＳＷが自己整合的に形成される。
続いて、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷをマスクとして用いて、半導体層ＳＬの上面に対しイオン注入を行う。ここでは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで、半導体層ＳＬの上面にｎ型の半導体領域である一対の拡散領域を形成する。拡散領域の形成工程では、エクステンション領域を形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。その後、半導体層ＳＬ内の不純物を拡散、活性化させるための熱処理を行う。熱処理は窒素雰囲気で行うことが望ましく、熱処理温度は８００〜１０００℃が望ましい。熱処理には、ランプ加熱またはレーザー加熱方式による急速熱処理等で１ｍｓ〜１ｓ程度の短時間の熱処理を行ってもよい。なお、ゲート電極ＧＥ１がＴｉＮ、ＴａＮなどから成る導電膜である場合、注入されたドーパントは導電特性に殆ど影響がない。
これにより、拡散領域およびエクステンション領域を含むソース・ドレイン領域ＳＤを形成する。ソース・ドレイン領域ＳＤおよびゲート電極ＧＥ１は、ＳＯＩ型のＭＯＳＦＥＴを構成している。当該ＭＯＳＦＥＴは、半導体層ＳＬの表面をチャネルとして有するトランジスタである。なお、図では、拡散領域およびエクステンション領域のそれぞれを区別して示しておらず、それらが一体となったソース・ドレイン領域ＳＤを示している。
次に、周知のサリサイド（Salicide：Self Align silicide）プロセスを用いて、ゲート電極ＧＥ１およびソース・ドレイン領域ＳＤのそれぞれの上面を覆うシリサイド層（図示しない）を形成する。ここでは、まず、半導体層ＳＬおよびゲート電極ＧＥ１を覆う金属膜を形成する。その後、半導体基板ＳＢに対し熱処理を行うことで、半導体層ＳＬおよびゲート電極ＧＥ１それぞれの表面と当該金属膜とを反応させる。これによりシリサイド層を形成する。
次に、図６に示すように、半導体基板ＳＢの主面上に、例えば窒化シリコン膜から成る薄いライナー膜（図示しない）と、酸化シリコン膜から成る熱い層間絶縁膜とを順に形成する。ここでは、ライナー膜および層間絶縁膜をまとめて、層間絶縁膜ＩＬ１として図示している。ライナー膜および層間絶縁膜は、例えばＣＶＤ法により形成することができる。層間絶縁膜ＩＬ１は、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ１から成る積層体の高さよりも大きい膜厚を有する。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて層間絶縁膜ＩＬ１の上面を平坦化する。この平坦化工程では、ゲート電極ＧＥ１を露出させない。
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１を貫通する複数のコンタクトホールＣＨ１を形成する。各コンタクトホールＣＨ１の底部では、ソース・ドレイン領域ＳＤの上面の一部、または、ゲート電極ＧＥ１の上面の一部が層間絶縁膜ＩＬ１から露出している。なお、ソース・ドレイン領域ＳＤの直上のコンタクトホールＣＨ１は図示していない領域に形成されている。
続いて、各コンタクトホールＣＨ１内に、接続用の導電部として、主にタングステン（Ｗ）などから成る導電性のプラグＰＧ１を形成する。プラグＰＧ１は、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（例えばタングステン膜）との積層構造を有している。バリア導体膜および主導体膜は、例えばスパッタリング法により形成することができる。主導体膜は、Ｃｕ（銅）により形成してもよく、その場合、主導体膜はめっき法により形成することができる。プラグＰＧ１は、ゲート電極ＧＥ１に電気的に接続されている。
次に、図７に示すように、層間絶縁膜ＩＬ１上およびプラグＰＧ１上に強誘電体膜ＦＲを形成する。すなわち、層間絶縁膜ＩＬ１上およびプラグＰＧ１上に、強誘電体膜ＦＲを例えばスパッタリング法、ＡＬＤ（Atomic-Layer-Deposition：原子層堆積）法、ＣＶＤ法により形成した後、フォトリソグラフィ技術およびエッチング法を用いて、強誘電体膜ＦＲを加工することで、層間絶縁膜ＩＬ１の上面を露出させる。これにより形成された強誘電体膜ＦＲのパターンは、プラグＰＧ１の上面の全体を覆い、プラグＰＧ１の上面近傍のみに残る。強誘電体膜ＦＲの膜厚は、例えば１〜２００ｎｍである。
次に、図８に示すように、半導体基板ＳＢの主面上に、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えばＣＶＤ法により形成することができる。その後、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ２の上面を平坦化する。この平坦化工程では、強誘電体膜ＦＲを露出させない。
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ２を貫通する複数のコンタクトホールＣＨ２を形成する。各コンタクトホールＣＨ２の底部では、ソース・ドレイン領域ＳＤに接続されたプラグ、または、強誘電体膜ＦＲの上面の一部が層間絶縁膜ＩＬ２から露出している。なお、ソース・ドレイン領域ＳＤの直上のコンタクトホールＣＨ２は図示していない領域に形成されている。
続いて、各コンタクトホールＣＨ２内に、接続用の導電部として、主にタングステン（Ｗ）などから成る導電性のプラグＰＧ２を形成する。プラグＰＧ２は、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（例えばタングステン膜）との積層構造を有している。バリア導体膜および主導体膜は、例えばスパッタリング法により形成することができる。主導体膜は、Ｃｕ（銅）により形成してもよく、その場合、主導体膜はめっき法により形成することができる。プラグＰＧ２の下面は、強誘電体膜ＦＲに接続されている。プラグＰＧ１および強誘電体膜ＦＲの接触面と、強誘電体膜ＦＲおよびプラグＰＧ２の接触面とが平面視で重なる面積は、ゲート電極ＧＥ１と活性領域である半導体層ＳＬとが重なる面積よりも小さい。
その後の工程では、プラグＰＧ２の上面に接続された配線と、層間絶縁膜ＩＬ２上の積層配線とを形成することで、本実施の形態の半導体装置が完成する。
＜本実施の形態の効果＞
以下に、図２２〜図２４を用いて、本実施の形態の効果について説明する。
ＭＯＳＦＥＴの消費電力を低減するためには、電源電圧を低減することが最も有効である。しかし、単純に電源電圧を下げるだけでは、電源電圧がしきい値電圧に近付いた際に、ＭＯＳＦＥＴの駆動電流が下がり、動作速度が遅くなる問題が生じる。しきい値電圧とは、ＭＯＳＦＥＴをオン状態にする際に必要なゲート電極への印加電圧であり、ゲート・ソース間の電位差である。
ここで、図２２に、ＭＯＳＦＥＴのゲート電圧とドレイン電流との関係をグラフで示す。図２２のグラフの横軸はゲート電圧を示しており、縦軸はドレイン電流を示している。なお、図２２は片対数グラフであり、当該グラフの縦軸ではドレイン電流を対数目盛で示している。
ＭＯＳＦＥＴの駆動電流および動作速度の低下を防ぎつつ、ＭＯＳＦＥＴの消費電力を低減するためには、しきい値電圧Ｖｔｈよりも低いゲート電圧印加時（サブスレッショルド領域、カットオフ領域）において、ゲート電圧の微小な増加に対してドレイン電流を急峻に立ち上がらせることが重要である。言い換えれば、ゲート電圧が０Ｖの状態からゲート電圧を印加し、ゲート電圧がしきい値電圧Ｖｔｈに達するまでの間において、ドレイン電流の値を所定の値に高めるために必要な電圧の増加量を低減することが重要である。以下にその理由を説明する。
トランジスタの消費電力は、動作電力項とスタンバイ電力項の２つの項からなる。動作電力項は電源電圧の２乗×ドレイン電流に比例する。したがって、Ｓ係数を急峻にして所定のドレイン電流を得るために必要なゲート電圧または電源電圧がＶｄｄ１からＶｄｄ２に下げることができた場合、トランジスタの動作時の消費電力は（Ｖｄｄ２／Ｖｄｄ１)の２乗に比例して劇的に低減する。また、ドレイン電極に電源電圧を印加し、ゲート電極に０Ｖの電圧を印加した時のドレイン電流をオフリーク電流と定義した場合、スタンバイ電力は、オフリーク電流×電源電圧に比例する。したがって、電源電圧が小さくなれば、スタンバイ電力も小さくなる。さらに、一般にトランジスタの動作速度は動作時のドレイン電流に比例することから、結果としてＳ係数を急峻化できれば、ＭＯＳＦＥＴの動作速度を向上しつつ、消費電力を劇的に下げることができる。
ゲート電圧がしきい値電圧Ｖｔｈ以下においてドレイン電流の立ち上がりはゲート電圧に対して指数関数的に変化し、その傾きは、サブスレッショルド係数（Ｓ係数、Ｓファクタ、サブスレッショルド特性）と呼ばれる。Ｓ係数の定義は、非特許文献６に記載の通り、閾値電圧以下のゲート電圧において、ドレイン電流を一桁変化させるのに必要なゲート電圧と定義される。Ｓ係数を小さくする程、ドレイン電流の立ち上がりを鋭くすることができ、従ってスイッチング特性を向上させることができる。しかし、通常の誘電体をゲート絶縁膜に用いる従来のＭＯＳＦＥＴではＳ係数を際限なく低減することはできず、Ｓ係数には６０ｍＶ／ｄｅｃａｄｅという物理限界がある。６０ｍＶ／ｄｅｃａｄｅは、ドレイン電流を１桁上昇させるために必要なゲート電圧の増大幅が６０ｍＶであることを意味している。図２２には、Ｓ係数が６０ｍＶ／ｄｅｃａｄｅである場合のグラフを実線で示し、Ｓ係数が６０ｍＶ／ｄｅｃａｄｅより小さい場合のグラフを破線で示している。
Ｓ係数を小さくしなくても、しきい値電圧を低減することは可能である。しかし、その場合、オフ状態のＭＯＳＦＥＴに流れる電流（オフ電流、オフリーク電流）が増大するため、ＭＯＳＦＥＴの消費電力を低減することができない。つまり、例えば図２２に示す実線のグラフ全体を横軸の負側にずらすように調整を行うことで、しきい値電圧Ｖｔｈの値を下げることが可能であるが、その場合、ゲート電圧が０Ｖの際にオフ電流が流れる。
Ｓ係数を小さくし、ドレイン電流の立ち上がりが急峻になれば、オフ電流が流れることを防ぎつつ、ＭＯＳＦＥＴをオンさせる際の電圧を低減することができる。つまり、ＭＯＳＦＥＴの動作速度を速め、かつ、ＭＯＳＦＥＴを省電力化することができる。
室温（３００Ｋ）におけるＳ係数は、１＋（Ｃｓ／Ｃｉｎｓ）で求められる値に６０ｍＶ／ｄｅｃａｄｅを乗じることで算出することができる。このことは、非特許文献６に記載されている。ここで、Ｃｓはゲート絶縁膜の下のチャネルが形成される半導体層（例えば半導体基板）の容量であり、Ｃｉｎｓはゲート絶縁膜の容量である。なお、Ｃｉｎｓはゲート電極の容量であってもよい。つまり、Ｓ係数は、ゲート電極またはゲート絶縁膜の容量と、半導体基板の容量との関係で決まる。つまり、Ｓ係数を６０ｍＶ／ｄｅｃａｄｅ未満に低減するためには、１＋（Ｃｓ／Ｃｉｎｓ）を１未満の値にすればよい。そのためには、容量Ｃｓ、Ｃｉｎｓのいずれか一方の値を負にする必要がある。容量Ｃｓを負の値にすることは困難であるから、Ｓ係数を６０ｍＶ／ｄｅｃａｄｅ未満に低減するためには、ゲート電極またはゲート絶縁膜の容量Ｃｉｎｓを負の値にすればよい。
すなわち、ゲート絶縁膜の容量Ｃｉｎｓが正の値である場合、Ｓ係数の下限は６０ｍＶ／ｄｅｃａｄｅであるが、ゲート絶縁膜の容量Ｃｉｎｓが負の値である場合、Ｓ係数を６０ｍＶ／ｄｅｃａｄｅ未満に低減することが可能となる。このような負の容量は、負性容量と呼ばれる。また、ゲート電極またはゲート絶縁膜の容量が負の値であるＭＯＳＦＥＴを、ここでは負性容量ＭＯＳＦＥＴと呼ぶ。負性容量ＭＯＳＦＥＴを実現するための構造の１つとして、以下に比較例１を用いて説明するように、ゲート絶縁膜に強誘電体膜を用いることが考えられる。
ここで、比較例１の半導体装置であるＭＯＳＦＥＴの断面を図２３に示す。当該比較例１は、ＭＯＳＦＥＴのゲート絶縁膜を構成する積層膜の一部に、強誘電体膜を用いたものである。ここでは、比較例１としてフィン型のＭＯＳＦＥＴを図示している。フィン型のＭＯＳＦＥＴ（ＦｉｎＦＥＴ）は、後述する実施の形態２で説明するように、例えば半導体基板の上面から上方に突出する壁状の半導体層にソース・ドレイン領域およびチャネル領域を形成したＭＯＳＦＥＴである。
図２３に示すように、半導体基板ＳＢの一部であるフィン（突出部、半導体層）ＦＡは、半導体基板ＳＢ上に突出した直方体状の半導体層である。フィンＦＡは半導体基板ＳＢの主面に沿う方向であるＸ方向に延在しており、フィンＦＡのＸ方向の幅、つまり長手方向の幅は、フィンＦＡの短手方向、つまりＹ方向の幅より大きい。Ｙ方向は、半導体基板ＳＢの主面に沿う方向であり、平面視でＸ方向に直交する方向である。フィンＦＡのＹ方向の両側の側面の下側の一部は、フィンＦＡと隣り合う溝に埋め込まれた素子分離領域ＥＩに覆われており、素子分離領域ＥＩ上には、フィンＦＡの当該側面の上側の一部が素子分離領域ＥＩから露出している。つまり、フィンＦＡは素子分離領域ＥＩ上に突出している。
フィンＦＡのＹ方向の両側の側面と上面とは、Ｙ方向に延在するゲート絶縁膜ＧＩＡおよびゲート電極ＧＥ２により覆われている。ゲート絶縁膜ＧＩＡおよびゲート電極ＧＥ２のそれぞれは、半導体基板ＳＢ上に順に積層されており、フィンＦＡを跨ぐようにＹ方向に延在している。平面視でゲート絶縁膜ＧＩＡおよびゲート電極ＧＥ２のそれぞれは互いに同様のレイアウトを有しており、１つの積層膜を構成している。また、Ｘ方向において当該積層膜から露出するフィンＦＡ内には、ソース・ドレイン領域ＳＤのそれぞれが平面視でゲート電極ＧＥ２を挟むように形成されている。ソース・ドレイン領域ＳＤおよびゲート電極ＧＥ２は、フィン型のＭＯＳＦＥＴを構成している。
ここで、ゲート絶縁膜ＧＩＡは、例えば酸化シリコン膜から成る絶縁膜ＩＦＡと、絶縁膜ＩＦＡ上の金属膜ＭＦと、金属膜ＭＦ上の強誘電体膜ＦＲＡとにより構成される積層膜である。強誘電体膜ＦＲＡは下向きに分極しており、強誘電体膜ＦＲＡの上面には負の電荷が表れており、強誘電体膜ＦＲＡの下面には正の電荷が表れているが、強誘電体ＦＲＡ内部の電界は上向きになっている。よって、強誘電体ＦＲＡの分極の向きと電界の向きとが逆になることにより、強誘電体ＦＲＡは負性容量状態となっている。さらに、ゲート絶縁膜ＧＩＡの容量ＣＧＩＡは絶縁膜ＩＦＡの容量（ＣＩＦＡ）と負性容量状態にある強誘電体層ＦＲＡ（ＣＦＲＡ＜０）の直列合成容量であり、１／ＣＧＩＡ＝１／ＣＩＦＡ＋１／ＣＦＲＡと表記できる。したがって、ＣＧＩＡ＜０になるように膜厚を調整することで、ゲート絶縁膜ＧＩＡの全体の合成容量を負にできる。このため、比較例１のＭＯＳＦＥＴでは、Ｓ係数を６０ｍＶ／ｄｅｃａｄｅ未満に低減することが容易であるようにも思える。
しかし、比較例１のようにゲート絶縁膜の一部に強誘電体膜ＦＲＡを用いたＭＯＳＦＥＴでは、ゲート電圧が極限られた値のときにのみＳ係数が６０ｍＶ／ｄｅｃａｄｅを下回るが、ゲート電圧が他の値であるときにはＳ係数が６０ｍＶ／ｄｅｃａｄｅ以上となり、ＭＯＳＦＥＴの設計および低消費電力化が困難である。すなわち、例えばゲート電圧が０．５ＶのときのみＳ係数が６０ｍＶ／ｄｅｃａｄｅを下回り、ゲート電圧が他の値のときにはＳ係数が６０ｍＶ／ｄｅｃａｄｅ以上となる。このような現象は非特許文献２、３でも報告されているところである。このように安定してＳ係数を６０ｍＶ／ｄｅｃａｄｅ未満にすることができない理由は、強誘電体膜をゲート絶縁膜の一部に加えたことによる残留分極の値が過度に大きいことにあると本発明者らは考えた。
本発明者らは、実験と数値解析により、Ｓ係数を６０ｍＶ／ｄｅｃａｄｅ未満に下げるためには、強誘電体の分極を１μＣ／ｃｍ２程度に調整する必要があることを見出した。これに対し、周知の強誘電体材料の残留分極は５〜３０μＣ／ｃｍ２程度ある。したがって、周知の強誘電体材料の負性容量効果を用いてＳ係数を６０ｍＶ／ｄｅｃａｄｅ未満に下げることは困難である。また、Ｓ係数の急峻性を高めるためには、残留分極値を０．２μＣ／ｃｍ２程度の単位で細かく調整することが必要とされる一方、強誘電体材料の残留分極値は当該材料固有の物性値であるため、細かい調整が困難である。したがって、比較例１のように、ゲート絶縁膜の一部に周知の強誘電体材料から成る強誘電体膜を用い、これによりＳ係数が急峻なトランジスタを実現することは、極めて困難である。
比較例１のＭＯＳＦＥＴのＳ係数は、ゲート電極ＧＥ２が、強誘電体膜ＦＲＡを介して覆う活性領域であるフィンＦＡの面積に大きく影響を受ける。周知の強誘電体材料の残留分極値は５〜３０μＣ／ｃｍ２程度であるため過度に大きく、Ｓ係数を６０ｍＶ／ｄｅｃａｄｅ未満に低減することができない。しかし、残留分極値がさらに低い強誘電体材料を開発することは困難である。そこで、強誘電体膜ＦＲＡの面積を、ゲート電極ＧＥ２がフィンＦＡを覆う面積に比べて小さくなるように強誘電体膜ＦＲＡのレイアウトを調整することで、強誘電体材料の残留分極値がＳ係数に与える影響を低減し、６０ｍＶ／ｄｅｃａｄｅ未満のＳ係数を実現することが考えられる。しかし、比較例１では、積層構造を有するゲート絶縁膜ＧＩＡを構成する１つの層として強誘電体膜ＦＲＡを形成しているため、強誘電体膜ＦＲＡの面積はゲート電極ＧＥ２がフィンＦＡを覆う面積と同等の大きさであり、強誘電体膜ＦＲＡの面積をより小さく調整することは困難である。
また、負性容量ＭＯＳＦＥＴを実現するためには、ＭＯＳＦＥＴのチャネルが形成される領域、つまりチャネル領域が完全空乏化する素子であることが必要である。完全空乏化とは、ソース領域とドレイン領域との間の領域における電子、正孔キャリアが全て空乏化されることを意味する。このようなＭＯＳＦＥＴは、完全空乏型ＭＯＳＦＥＴと呼ばれる。このため、ＳＯＩ型またはフィン型のＭＯＳＦＥＴではなく、所謂バルクシリコン基板の上面にチャネルが形成されるＭＯＳＦＥＴでは、チャネルが完全空乏化しないため、負性容量ＭＯＳＦＥＴを形成することはできない。
なぜならば、上述したように、Ｓ係数は、１＋（Ｃｓ／Ｃｉｎｓ）で求められる値に６０ｍＶ／ｄｅｃａｄｅを乗じることで算出することできる。バルクシリコン基板は膜厚が大きいため、基板の容量Ｃｓは、その膜厚に反比例して非常に小さくなる。これに対し、ゲート絶縁膜は薄いため、容量Ｃｉｎｓの絶対値は大きい。つまり、バルクシリコン基板にチャネルが形成される場合、容量Ｃｉｎｓを負性容量にしても、１＋（Ｃｓ／Ｃｉｎｓ）の値は１に限りなく近くなり、Ｓ係数を６０ｍＶ／ｄｅｃａｄｅから大きく低減することはできない。よって、チャネルが形成される半導体層の厚さは、完全空乏化ができる程度の大きさ、つまり、２０ｎｍ以下である必要がある。
これに対し、本実施の形態では、ゲート電極の面積よりも十分小さな面積を有する強誘電体を接続するものである。図１および図２に示すように、ゲート絶縁膜ＧＩには強誘電体を用いず、ゲートプラグを構成するプラグＰＧ１およびＰＧ２の相互間に強誘電体膜ＦＲを介在させている。ここで、プラグＰＧ１および強誘電体膜ＦＲの接触面と、強誘電体膜ＦＲおよびプラグＰＧ２の接触面とが平面視で重なる面積Ｓｆは、ゲート電極ＧＥ１と活性領域である半導体層ＳＬとが重なる面積Ｓｇよりも小さい。言い換えれば、面積Ｓｇは、ゲート電極ＧＥ１が覆う活性領域の面積であり、面積Ｓｆは、プラグＰＧ１の上面と、強誘電体膜ＦＲと、プラグＰＧ２の下面との全てが平面視で互いに重なる面積である。
ゲート電極ＧＥ１がプラグＰＧ１を介して強誘電体膜ＦＲから感じる残留分極値は、ゲート電極ＧＥ１と強誘電体膜ＦＲとの面積比Ｒ１に従って小さくなる。例えば、面積Ｓｇの大きさが１０であり、面積Ｓｆの大きさが１である場合、面積Ｓｇに対する面積Ｓｆの面積比Ｒ１、つまりＳｆ／Ｓｇは、１／１０である。この場合、ゲート電極ＧＥ１が感じる残留分極値は、強誘電体膜ＦＲの残留分極値の１／１０となる。つまり、面積Ｓｇ、Ｓｆの面積比（Ｒ１＝Ｓｆ／Ｓｇ）に残留分極値Ｐｒをかけた値ＲＰｒが、ゲート電極が感じる実効的な残留分極値となる。このように、面積Ｓｇよりも小さい面積Ｓｆの強誘電体膜ＦＲをゲートプラグであるプラグＰＧ１を介してゲート電極ＧＥ１に接続することで、残留分極値が大きい材料から成る強誘電体膜ＦＲを用いた場合でも、面積比Ｒ１の値を適宜調整することで、ゲート電極ＧＥ１の感じる残留分極値を１μＣ／ｃｍ２程度に調整することが容易となる。つまり、ゲート電極ＧＥ１の分極量を実質的にを１μＣ／ｃｍ２程度に調整することができる。よって、強誘電体膜ＦＲの固有の残留分極値を低減しなくても、Ｓ係数を安定して６０ｍＶ／ｄｅｃａｄｅ未満に低減することができる。
このようにＳ係数を低減し、ＭＯＳＦＥＴのサブスレッショルド領域でのドレイン電流の立ち上がりを急峻にすることで、ＭＯＳＦＥＴの電源電圧を低減することができる。このため、ＭＯＳＦＥＴの消費エネルギーを、周知のＭＯＳＦＥＴに比べて１／１０〜１／１００程度に低減することができる。よって、電源電圧を低減することができるため、半導体装置の性能を向上させることができる。
ここで、図２４に、比較例２および本実施の形態のそれぞれにおける電界と分極との関係をグラフで示す。図２４では、比較例２のグラフを実線で示し、本実施の形態のグラフを破線で示している。図２４の横軸は電界を示し、縦軸は分極の値を示している。
ヒステリシス特性を有する分極のグラフは、図２４に実線で示すように、原点を通らないことが考えられる。つまり、分極の値は、正の電界中で負側から正側に変動し、負の電界中で正側から負側に変動する。比較的厚い強誘電体膜を用いた場合、分極はこの比較例２のようなヒステリシス特性を示す。
ただし、負性容量ＭＯＳＦＥＴに用いられる強誘電体の電界−分極特性は、図２４の破線のグラフに示すように、原点を通る。言い換えれば、当該破線のグラフに示すような分極特性を有する強誘電体膜でなければ、負性容量ＭＯＳＦＥＴを実現することができない。
そこで、本実施の形態では、図２４の破線で示すグラフのように、分極のグラフが原点を通るように、調整を行っている。この調整とは、例えば、図１、図２を例に説明すれば、強誘電体膜ＦＲとゲート絶縁膜ＧＩとの膜厚を調整することで、強誘電体膜ＦＲの容量ＣＦＲＡとゲート絶縁膜ＧＩの容量ＣＧＩとの直列合成容量Ｃｔｏｔａｌ、１／Ｃｔｏｔａｌ＝１／ＣＧＩ＋１／ＣＦＲＡが負になるようにすること、強誘電体膜とその上下のプラグとの接触面積を変更すること、強誘電体膜と、当該強誘電体膜の上若しくは下の導電体膜（プラグ）との間に絶縁膜（誘電体膜）を挿入すること、または、当該強誘電体膜の上若しくは下の導電体膜（プラグ）との間に所定の金属膜を挿入することなどである。上記のように絶縁膜（誘電体膜）または金属膜を挿入することについては、本実施の形態の変形例２、３で後述する。
本発明者らは、本実施の形態の半導体装置により、強誘電体膜ＦＲの残留分極値が４０μＣ以下であれば、ＭＯＳＦＥＴのＳ係数を６０ｍＶ／ｄｅｃａｄｅ未満に低減することが可能であることを実験により見出した。具体的には、残留分極値が４〜４０μＣ／ｃｍ２である強誘電体、および、抗電界が０．６〜１．６ＭＶ／ｃｍである強誘電体であれば、本実施の形態によりＳ係数を６０ｍＶ／ｄｅｃａｄｅ未満に低減することが可能である。
すなわち、強誘電体膜ＦＲの残留分極値または抗電界を調整しなくても、強誘電体膜ＦＲの材料の固有の残留分極値に応じて、例えば強誘電体膜ＦＲの膜厚、または、面積Ｓｇと面積Ｓｆとの面積比Ｒ１などを調整することで、幅広い種類の強誘電体材料の負性容量効果を用いて、Ｓ係数を６０ｍＶ／ｄｅｃａｄｅ未満に低減することができる。なお、Ｓ係数を６０ｍＶ／ｄｅｃａｄｅ未満に低減する観点から、面積Ｓｆに対する面積Ｓｇの面積比Ｒ２、つまりＳｇ／Ｓｆの値が大きい程、強誘電体膜ＦＲの膜厚を低減する必要がある。面積Ｓｆは、強誘電体膜ＦＲを挟み込むプラグＰＧ１およびプラグＰＧ２のそれぞれの断面積を変更することで、容易に調整することが可能である。
面積比Ｒ２の望ましい値は、１．１〜２０である。これは、以下に説明する変形例および他の実施の形態においても同様である。
なお、本実施の形態のＭＯＳＦＥＴの動作時には、強誘電体膜ＦＲの残留分極値は、図２４に示す破線のグラフのうち、例えば分極値が−１３〜１３μＣ／ｃｍ２の間で変動する。言い換えれば、ＭＯＳＦＥＴの動作時には、電界を−１〜１ＭＶ／ｃｍの範囲で変化させる。
また、本実施の形態のＭＯＳＦＥＴでは、チャネル領域を完全空乏化するため、チャネルが形成される半導体層ＳＬの膜厚を２０ｎｍ以下としている。半導体層ＳＬの膜厚が２０ｎｍより大きいＳＯＩ構造のＭＯＳＦＥＴでは、チャネルを完全空乏化することは困難となる。本実施の形態では、ＭＯＳＦＥＴの動作時において、半導体層ＳＬの上面から、埋込み酸化膜ＢＯＸの上面に亘って空乏化が起こる。これにより、負性容量ＭＯＳＦＥＴを実現することができる。
＜変形例１＞
図１〜図８では、２つのプラグを重ね、それらの間に強誘電体膜を挿入することについて説明したが、以下に説明するように、ゲート電極上にプラグを介さずに強誘電体およびプラグを順に積層してもよい。
以下に、図９〜図１１を用いて、本実施の形態の変形例１である半導体装置の製造工程について説明する。図９〜図１１は、本実施の形態の変形例１である半導体装置の製造工程を説明する断面図である。
ここでは、まず、図３〜図５を用いて説明した工程を行う。次に、図９に示すように、図６を用いて説明したように、層間絶縁膜ＩＬ１およびコンタクトホールＣＨ１を形成する。
次に、図１０に示すように、層間絶縁膜ＩＬ１上およびコンタクトホールＣＨ１内を含むゲート電極ＧＥ１上に、強誘電体膜ＦＲおよび金属膜ＭＦ１を順に積層する。強誘電体膜ＦＲは、例えばＣＶＤ法により形成する。金属膜ＭＦ１は、例えばスパッタリング法により形成する。金属膜ＭＦ１の材料は、例えば主にＷ（タングステン）から成る。これにより、コンタクトホールＣＨ１内には、強誘電体膜ＦＲを介して金属膜ＭＦ１が埋め込まれる。すなわち、コンタクトホールＣＨ１の底面であるゲート電極ＧＥ１の上面またはシリサイド層（図示しない）の上面の上には、強誘電体膜ＦＲを介して金属膜ＭＦ１がコンタクトホールＣＨ１内に埋め込まれる。コンタクトホールＣＨ１の側面および底面は強誘電体膜ＦＲにより覆われるが、強誘電体膜ＦＲの膜厚はコンタクトホールＣＨ１の直径の１／２より小さいため、コンタクトホールＣＨ１内は強誘電体膜ＦＲのみにより完全には埋め込まれない。強誘電体膜ＦＲの膜厚は、例えば１〜２００ｎｍである。
次に、図１１に示すように、例えばＣＭＰ法を用いて研磨を行うことで、層間絶縁膜ＩＬ１上の余分な強誘電体膜ＦＲおよび金属膜ＭＦ１を除去する。これにより層間絶縁膜ＩＬ１の上面が露出し、コンタクトホールＣＨ１内に残った金属膜ＭＦ１から成るプラグＰＧ３が形成される。すなわち、コンタクトホールＣＨ１内の強誘電体膜ＦＲおよびプラグＰＧ３は、ゲートプラグを構成している。
その後の工程では、プラグＰＧ３の上面に接続された配線と、層間絶縁膜ＩＬ１上の積層配線とを形成することで、本実施の形態の半導体装置が完成する。
ここで、ゲート電極ＧＥ１の上面、強誘電体膜ＦＲのおよびプラグＰＧ３の下面の全てが平面視で互いに重なる面積Ｓｆは、ゲート電極ＧＥ１が覆う活性領域の面積Ｓｇの大きさよりも小さい。このため、図１〜図８を用いて説明した半導体装置と同様の効果を得ることができる。上記のように、ゲート電極ＧＥ１と強誘電体膜ＦＲとの間にプラグを介在させなくても、本実施の形態の効果を得ることができる。なお、図２に示すように、本変形例の強誘電体膜ＦＲとゲート電極ＧＥ１との間にプラグＰＧ１を介在させてもよい。
＜変形例２＞
本実施の形態の負性容量ＭＯＳＦＥＴを実現するため、ゲート電極に接続された強誘電体膜の誘電性の調整を行うことが可能である。この調整を行うため、本変形例２では、強誘電体膜と、当該強誘電体膜の上または下の導電体膜（プラグ）との間に絶縁膜（誘電体膜）を挿入する。以下では、図１２を用いて、本実施の形態の変形例２の半導体装置について説明する。図１２は、本実施の形態の変形例２である半導体装置を示す断面図である。
図１２に示すように、ここでは、層間絶縁膜ＩＬ１上およびプラグＰＧ１上に、順に誘電体膜ＦＲ１および強誘電体膜ＦＲを積層している。その他の構造は、図２に示す構造と同様である。図１２では、強誘電体膜ＦＲの下に誘電体膜ＦＲ１を形成しているが、強誘電体膜ＦＲ上に誘電体膜ＦＲ１を形成してもよい。
誘電体膜（絶縁膜）ＦＲ１の材料としては、例えば、ＳｉＯ２（酸化シリコン）、直方晶ではないＨｆＯ２（酸化ハフニウム）、Ａｌ２Ｏ３（アルミナ）またはＺｒＯ２（酸化ジルコニウム）を用いることができる。直方晶ではないＨｆＯ２とは、例えば結晶構造が斜方晶、立方晶または正方晶であるＨｆＯ２膜を指す。
このように、強誘電体膜ＦＲと誘電体膜ＦＲ１とを積層することで、これらの膜から成る積層膜の誘電性を調整することができる。これにより、負性容量ＭＯＳＦＥＴの分極の特性を、図２４に破線で示すような、原点を通る特性に近付けることができる。つまり、負性容量の実現が容易となる。
＜変形例３＞
本実施の形態の負性容量ＭＯＳＦＥＴを実現するため、ゲート電極に接続された強誘電体膜の誘電性の調整を行うことが可能である。この調整を行うため、本変形例３では、強誘電体膜と、当該強誘電体膜の上または下の導電体膜（プラグ）との間に金属膜を挿入する。以下では、図１３を用いて、本実施の形態の変形例３の半導体装置について説明する。図１３は、本実施の形態の変形例３である半導体装置を示す断面図である。
図１３に示すように、ここでは、層間絶縁膜ＩＬ１上およびプラグＰＧ１上に、順に金属膜ＭＦ２および強誘電体膜ＦＲを積層している。その他の構造は、図２に示す構造と同様である。図１３では、強誘電体膜ＦＲの下に金属膜ＭＦ２を形成しているが、強誘電体膜ＦＲ上に金属膜ＭＦ２を形成してもよい。あるいは、強誘電体膜ＦＲの上下にＭＦ２層を積層してもよい。
当該金属膜の材料としては、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、Ｐｔ（白金）、ＳｒＲｕＯ３（ルテニウム酸ストロンチウム）またはＷ（タングステン）などを用いることができる。特に、強誘電体膜がＨｆを含む場合に、当該金属膜を強誘電体膜の上または下に重ねることで、効果的に分極を調整することができる。すなわち、当該金属膜がＴｉＮまたはＴａＮから成る場合、強誘電体膜を構成する結晶の大きさを大きくすることができる。また、当該金属膜がＰｔまたはＷから成る場合、強誘電体膜を構成する結晶のうち、直方晶の割合を増加させることができる。また、当該金属膜ＳｒＲｕＯ３から成る場合、当該金属膜はバリアメタル膜として機能するため、強誘電体膜を構成する原子または分子が、当該金属膜を介して強誘電体膜と重なるプラグに拡散することを防ぐことができる。
このように、強誘電体膜ＦＲと金属膜ＭＦ２とを積層することで、これらの膜から成る積層膜の誘電性を調整することができる。これにより、負性容量ＭＯＳＦＥＴの分極の特性を、図２４に破線で示すような、原点を通る特性に近付けることができる。つまり、負性容量の実現が容易となる。
（実施の形態２）
＜半導体装置の構造＞
以下に、図１４および図１５を用いて、本実施の形態２の半導体装置の構造について説明する。図１４は、本実施の形態の半導体装置の斜視図である。図１５は、本実施の形態の半導体装置の断面図である。ここでは、本願発明をＦｉｎ型のＭＯＳＦＥＴに適用する場合について説明する。図１５は、図１４に示すＭＯＳＦＥＴをＹ方向に沿って破断した場合の断面を示すものである。つまり、図１５はフィンの短手方向に沿う断面であり、当該断面はゲート電極およびゲートプラグを含み、ソース・ドレイン領域を含まない。
図１４および図１５に示すように、本実施の形態の半導体装置であるＦｉｎ型のＭＯＳＦＥＴは、半導体基板ＳＢと、半導体基板ＳＢの一部であって、半導体基板ＳＢの上面から情報に突出するフィンＦＡとを有している。すなわち、フィンＦＡは突出部（凸部）であり、半導体基板ＳＢの上面上に形成された直方体の半導体層から成る。フィンＦＡは、Ｘ方向およびＺ方向のそれぞれに延在する壁状（板状）のパターンであり、長手方向（Ｘ方向）の幅は、短手方向（Ｙ方向）の幅よりも大きい。フィンＦＡは、半導体基板ＳＢの主面から、主面に対して垂直な方向（Ｚ方向）に突出している。フィンＦＡは、必ずしも直方体である必要はなく、短辺方向に沿う断面視にて、長方形の上端の角部が丸みを帯びていてもよい。
平面視において、フィンＦＡの周囲の半導体基板ＳＢの上面は、素子分離領域ＥＩにより覆われており、フィンＦＡの上端を含む一部は、素子分離領域ＥＩの上面上に突出している。素子分離領域ＥＩ上のフィンＦＡは、ＭＯＳＦＥＴの活性領域として機能する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどから成る。Ｙ方向におけるフィンＦＡの幅は、２０ｎｍ以下である。
フィンＦＡ上には、Ｙ方向に延在するゲート電極ＧＥ２がゲート絶縁膜ＧＩを介して形成されている。Ｙ方向においてフィンＦＡと隣り合うゲート電極ＧＥ２は、素子分離領域ＥＩ上においてＹ方向に延在している。フィンＦＡのＹ方向の両側の側面のそれぞれの一部と、それらの側面の間のフィンＦＡの上面とは、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ２から成る積層膜により覆われている。当該積層膜は、素子分離領域ＥＩ上のフィンＦＡを跨ぐように、フィンＦＡの側面および上面に沿って形成されている。
また、Ｘ方向において当該積層膜から露出するフィンＦＡの側面および上面には、平面視でゲート電極ＧＥ２を挟むように、一対のソース・ドレイン領域ＳＤが形成されている。一対のソース・ドレイン領域ＳＤのそれぞれは、ｎ型の半導体領域である。つまり、ソース・ドレイン領域ＳＤは、フィンＦＡにｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された領域である。ゲート電極ＧＥ２および一対のソース・ドレイン領域ＳＤは、Ｆｉｎ型のＭＯＳＦＥＴ（ＦｉｎＦＥＴ）を構成している。
図１４では、１つのフィンＦＡに１つのＭＯＳＦＥＴが形成されている構造を示しているが、フィンＦＡはさらにＸ方向に延在し、当該フィンＦＡを跨ぐゲート電極ＧＥ２がＸ方向に並んで複数形成されていてもよい。その場合、隣り合うゲート電極ＧＥ２のそれぞれは別々のＭＯＳＦＥＴを構成しており、それらのＭＯＳＦＥＴは、互いにソース・ドレイン領域ＳＤの一部または全部を共有していてもよい。つまり、隣り合うＭＯＳＦＥＴ同士は、例えばソース領域を共有していてもよい。
フィンＦＡを含む半導体基板ＳＢは例えば単結晶シリコンから成り、素子分離領域ＥＩおよびゲート絶縁膜ＧＩのそれぞれは例えば酸化シリコン膜から成り、ゲート電極ＧＥ２は例えばポリシリコンから成る。ゲート絶縁膜ＧＩは、強誘電体を含んでいない。ゲート電極ＧＥ２の上面、および、ソース・ドレイン領域ＳＤのそれぞれの表面は、シリサイド層により覆われていてもよい。
図１５に示すように、半導体基板ＳＢ上には、フィンＦＡの表面、素子分離領域ＥＩの上面、ゲート電極ＧＥ２を覆うように、層間絶縁膜ＩＬ１およびＩＬ２が順に形成されている。層間絶縁膜ＩＬ１は、ゲート電極ＧＥ２の最上面を覆っており、層間絶縁膜ＩＬ１の上面はゲート電極ＧＥ２よりも高い位置で平坦化されている。また、層間絶縁膜ＩＬ２の上面も平坦化されている。層間絶縁膜ＩＬ１、ＩＬ２は、例えば主に酸化シリコン膜から成る。層間絶縁膜ＩＬ１には、その上面からゲート電極ＧＥ２の上面に亘って貫通するコンタクトホールＣＨ１が開口されている。ここで、図１４および図１５では、コンタクトホールＣＨ１は、フィンＦＡを覆うゲート電極ＧＥ２の表面ではなく、フィンＦＡを覆うゲート電極ＧＥ２とＹ方向で隣り合う領域において、素子分離領域ＥＩの直上のゲート電極ＧＥ２の上面を露出するように開口されている。つまり、コンタクトホールＣＨ１とフィンＦＡとは、平面視で離間している。ただし、コンタクトホールＣＨ１の開口位置はこれに限らず、フィンＦＡの最上面、すなわちフィンＦＡの頂辺を被覆するゲート電極ＧＥ２の表面の直上に開口してもよい。この場合、コンタクトホールＣＨ１とフィンＦＡとは、平面視で重なっている。
コンタクトホールＣＨ１内には、プラグＰＧ１が埋め込まれている。また、プラグＰＧ１上には、プラグＰＧ１の上面の全体に接続された強誘電体膜ＦＲが形成されており、強誘電体膜ＦＲの上面には、層間絶縁膜ＩＬ２を貫通するコンタクトホールＣＨ２内に埋め込まれたプラグＰＧ２が接続されている。プラグＰＧ１、強誘電体膜ＦＲおよびプラグＰＧ２は、ゲート電極ＧＥ２に電圧を供給するためのゲートプラグを構成しており、当該ゲートプラグの構造は、前記実施の形態１と同様である。すなわち、プラグＰＧ１はゲート電極ＧＥ２の上面に直接接続されているか、または、シリサイド層を介して電気的に接続されている。また、プラグＰＧ１の上面は強誘電体膜ＦＲと接続されている。また、プラグＰＧ１とプラグＰＧ２とは、平面視で互いに重なっている。プラグＰＧ１、ＰＧ２およびゲートプラグは、Ｚ方向に延在している柱状のパターンである。強誘電体膜ＦＲの膜厚は、例えば１〜２００ｎｍである。
なお、図示はしていないが、ゲート電極ＧＥ２の側面のうち、フィンＦＡの側面と対向していない側面は、サイドウォールスペーサにより覆われていてもよい。
本実施の形態の主な特徴は、ゲートプラグを構成するプラグＰＧ１およびＰＧ２の相互間に強誘電体膜ＦＲが介在する点にある。プラグＰＧ１および強誘電体膜ＦＲの接触面と、強誘電体膜ＦＲおよびプラグＰＧ２の接触面とが平面視で重なる面積は、ゲート電極ＧＥ２が活性領域であるフィンＦＡを覆う面積よりも小さい。
＜半導体装置の製造工程＞
以下に、図１６〜図１８を用いて、本実施の形態の半導体装置の製造方法について説明する。図１６〜図１８は、本実施の形態の半導体装置の形成工程中の断面図である。図１６〜図１８は、Ｙ方向（図１４参照）に沿う断面を示す図である。
ここではまず、図１６に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、Ｘ方向に延在するハードマスクを形成する。当該ハードマスクは、例えば窒化シリコン膜と酸化シリコン膜との積層膜から成る。続いて、当該ハードマスクをエッチング阻止マスクとして用いてドライエッチングを行うことで、半導体基板ＳＢの上面を後退させる。これにより、ハードマスクの下に、半導体基板ＳＢの一部であるフィン（突出部）ＦＡを形成する。フィンＦＡは、Ｘ方向に延在する壁状の半導体層から成るパターンである。続いて、フィンＦＡの表面を含む半導体基板ＳＢの上面を覆うように、例えばＣＶＤ法を用いて酸化シリコン膜を形成する。その後、酸化シリコン膜の上面をエッチバックすることで後退させる。これにより、酸化シリコン膜の上面の位置は、フィンＦＡの上面よりも低くなる。つまり、フィンＦＡのそれぞれの側面の一部および上面を露出させる。当該エッチバック工程により、酸化シリコン膜から成る素子分離領域ＥＩを形成する。
続いて、イオン注入法を用いて半導体基板ＳＢの主面に不純物を導入することにより、フィンＦＡ内にｐ型ウェルを形成する。ｐ型ウェルは、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。
次に、図１７に示すように、複数のフィンＦＡのそれぞれの上面および側面を覆う絶縁膜を形成する。当該絶縁膜は、例えば熱酸化法により形成することができ、例えば２ｎｍ程度の膜厚を有する酸化シリコン膜から成る。ここでは、素子分離領域ＥＩ上にも当該絶縁膜が形成される場合について説明するが、酸化法で当該絶縁膜を形成する場合は、当該絶縁膜は素子分離領域ＥＩの上面に殆ど形成されない場合もある。
続いて、当該絶縁膜上に、半導体膜、または、より好ましくは金属膜を例えばＣＶＤ法により堆積する。当該半導体膜は、例えばポリシリコン膜から成る。また、金属膜としては、ＴｉＮ膜またはＴａＮ膜などをＣＶＤ法により堆積する。その後、フィンＦＡの一部の直上を覆い、Ｙ方向に延在するフォトレジスト膜（図示しない）を形成する。続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、当該絶縁膜および当該半導体膜のそれぞれの一部を除去し、これにより素子分離領域ＥＩの上面およびフィンＦＡの表面のそれぞれの一部を露出させる。これにより、フィンＦＡ上には、当該半導体膜から成るゲート電極ＧＥ２が形成される。また、これにより、ゲート電極ＧＥ２とフィンＦＡとの間の当該絶縁膜から成るゲート絶縁膜ＧＩが形成される。
なお、ここでは、ゲート電極ＧＥ２から露出するフィンＦＡの表面を覆う絶縁膜が、上記エッチングおよびその後に行う洗浄工程により除去され、フィンＦＡの表面が露出される場合について説明するが、ゲート電極ＧＥ２と平面視で重ならない位置のフィンＦＡの上面および側面は、当該絶縁膜（ゲート絶縁膜ＧＩ）に覆われたままでもよい。
次に、図１８に示すように、ゲート電極ＧＥ２をマスクとして用いて、フィンＦＡの上面に対しイオン注入を行う。これにより、フィンＦＡの上面には、ｎ型の半導体領域である一対のエクステンション領域（図示しない）を形成する。エクステンション領域は、ｎ型の不純物（例えばＡｓ（ヒ素））を打ち込むことで形成することができる。続いて、図５を用いて説明した方法と同様にして、ゲート電極ＧＥ２の側面を覆うサイドウォールスペーサ（図示しない）を形成する。
続いて、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷをマスクとして用いて、フィンＦＡの上面に対しイオン注入を行う。ここでは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで、フィンＦＡの上面にｎ型の半導体領域である一対の拡散領域（図示しない）を形成する。拡散領域の形成工程では、エクステンション領域を形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。その後、半導体基板ＳＢ内の不純物などを拡散させるため、活性化のための熱処理を行う。これにより、拡散領域およびエクステンション領域を含む一対のソース・ドレイン領域ＳＤ（図１４参照）を形成する。ソース・ドレイン領域ＳＤおよびゲート電極ＧＥ２は、ＭＯＳＦＥＴを構成している。当該ＭＯＳＦＥＴは、フィンＦＡの側面および上面をチャネル領域として有するＦＩＮＦＥＴである。続いて、周知のサリサイドプロセスを用いて、ゲート電極ＧＥ２の上面と、ソース・ドレイン領域の表面とのそれぞれを覆うシリサイド層（図示しない）を形成する。
続いて、図６〜図８を用いて説明した方法と同様にして、層間絶縁膜ＩＬ１、ＩＬ２と、ゲート電極ＧＥ２に接続されたゲートプラグとを形成する。すなわち、半導体基板ＳＢの主面上に、ライナー膜（図示しない）と、酸化シリコン膜から成る層間絶縁膜ＩＬ１を形成し、その後、層間絶縁膜ＩＬ１の上面を平坦化する。この平坦化工程では、ゲート電極ＧＥ２を露出させない。続いて、層間絶縁膜ＩＬ１を貫通するコンタクトホールＣＨ１を複数形成する。コンタクトホールＣＨ１の底部では、素子分離領域ＥＩの直上のゲート電極ＧＥ２の上面が、層間絶縁膜ＩＬ１から露出している。また、図示していない領域では、ソース・ドレイン領域ＳＤのそれぞれの表面を層間絶縁膜ＩＬ１から露出させるコンタクトホールＣＨ１も形成される。
続いて、各コンタクトホールＣＨ１内に、接続用の導電部として、主にタングステン（Ｗ）などから成る導電性のプラグＰＧ１を形成する。その後、プラグＰＧ１上に、プラグＰＧ１の上面の全体を覆う強誘電体膜ＦＲのパターンを形成する。その後、層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成し、続いて、層間絶縁膜ＩＬ２を貫通し、強誘電体膜ＦＲの上面に接続されたプラグＰＧ２を形成する。
その後の工程では、プラグＰＧ２の上面に接続された配線と、層間絶縁膜ＩＬ２上の積層配線とを形成することで、本実施の形態の半導体装置が完成する。
＜本実施の形態の効果＞
本実施の形態では、負性容量ＭＯＳＦＥＴを形成する際に、図１５に示すゲート絶縁膜ＧＩに強誘電体膜を挿入するのではなく、ゲート電極ＧＥ２に接続されたゲートプラグに強誘電体膜ＦＲを挿入している。また、プラグＰＧ１および強誘電体膜ＦＲの接触面と、強誘電体膜ＦＲおよびプラグＰＧ２の接触面とが平面視で重なる面積Ｓｆは、ゲート電極ＧＥ２が活性領域であるフィンＦＡを覆う面積Ｓｇよりも小さい。このように、面積Ｓｇよりも小さい面積Ｓｆの強誘電体膜ＦＲをゲートプラグであるプラグＰＧ１を介してゲート電極ＧＥ２に接続することで、残留分極値が大きい材料から成る強誘電体膜ＦＲを用いた場合でも、ゲート電極ＧＥ２の感じる残留分極値を１μＣ／ｃｍ２程度に調整することが容易となる。
よって、強誘電体膜ＦＲの固有の残留分極値を低減しなくても、Ｓ係数を安定して６０ｍＶ／ｄｅｃａｄｅ未満に低減することができる。これにより、サブスレッショルド領域におけるＭＯＳＦＥＴのドレイン電流の立ち上がりを急峻にすることができるため、ＭＯＳＦＥＴの消費電力を低減することができる。したがって、半導体装置の性能を向上させることができる。
すなわち、本実施の形態では、前記実施の形態１と同様の効果を得ることができる。ただし、本実施の形態のフィン型ＭＯＳＦＥＴの方が、ＳＯＩ型ＭＯＳＦＥＴに比べて、Ｓ係数を顕著に低減することが可能であるという効果がある。なぜならば、ＳＯＩ基板は、半導体層（ＳＯＩ層）の他に、半導体層の下の埋込み酸化膜および半導体基板を有しており、埋込み酸化膜および半導体基板のそれぞれが有する容量が、前記実施の形態１で説明した容量Ｃｓを小さくするためである。つまり、Ｓ係数は、１＋（Ｃｓ／Ｃｉｎｓ）で求められる値に６０ｍＶ／ｄｅｃａｄｅを乗じることで算出することできるが、（Ｃｓ／Ｃｉｎｓ）が負の値となる負性容量ＭＯＳＦＥＴにおいて容量Ｃｓが小さくなると、Ｓ係数の低下量が小さくなる。
これに対し、フィン型ＭＯＳＦＥＴでは、容量ＣｓはフィンＦＡのＹ方向の厚さに依存して決まり、フィンＦＡの下の半導体基板ＳＢの容量は、容量Ｃｓに殆ど影響を及ぼさない。したがって、フィン型ＭＯＳＦＥＴでは、Ｓ係数を低減することが容易となる。
また、本実施の形態のＭＯＳＦＥＴでは、チャネル領域を完全空乏化するため、チャネルが形成されるフィンＦＡの短手方向の幅を２０ｎｍ以下としている。短手方向の幅が２０ｎｍより大きいＦｉｎＦＥＴでは、チャネルを完全空乏化することは困難となる。つまり、ここでは、ＭＯＳＦＥＴの動作時において、フィンＦＡの短手方向における一方の側面から他方の側面に亘って空乏化が起こる。これにより、負性容量ＭＯＳＦＥＴを実現することができる。
＜変形例１＞
図１４には、ゲート電極が１つのフィンを跨いでいる構造を示したが、ここでは、１つのゲート電極が複数のフィンを跨ぐマルチフィン型トランジスタについて説明する。
図１９に、本実施の形態の変形例１である半導体装置の斜視図を示す。図１９に示す構造は、半導体基板ＳＢ上において２つのフィンＦＡ、ＦＢがＹ方向に並んで形成されており、フィンＦＡ、ＦＢのそれぞれにＦｉｎＦＥＴが形成されている点を除き、図１４〜図１８を用いて説明した構造と同じである。つまり、フィンＦＡ、ＦＢのそれぞれに形成されたＭＯＳＦＥＴは、図１４および図１５を用いて説明したＭＯＳＦＥＴと同様の構造を有している。ただし、フィンＦＡに形成されたＭＯＳＦＥＴとフィンＦＢに形成されたＭＯＳＦＥＴとは、同一のゲート電極ＧＥ２を共有しており、ゲート電極ＧＥ２には、強誘電体膜ＦＲを含む１つのゲートプラグが接続されている。強誘電体膜ＦＲの膜厚は、例えば１〜２００ｎｍである。ここでは、面積Ｓｇは、ゲート電極ＧＥ２が覆うフィンＦＡの面積と、ゲート電極ＧＥ２が覆うフィンＦＢの面積との和により求められる。
本変形例のように、ゲートプラグを構成する強誘電体膜ＦＲにプラグＰＧ１を介して接続されたゲート電極ＧＥ２が、複数のフィンＦＡ、ＦＢのそれぞれに形成されたＭＯＳＦＥＴを構成している場合であっても、それらのＭＯＳＦＥＴにおいて、Ｓ係数を低減し、消費電力を低減する効果を得ることができる。
＜変形例２＞
次に、フィン型ＭＯＳＦＥＴに似た構造であって、ソース領域およびドレイン領域の間のチャネル領域が、横方向に延在する円筒形の半導体層から成るナノワイヤ型トランジスタに本願発明を適用する場合について説明する。
図２０に、本実施の形態の変形例２である半導体装置の斜視図を示す。図２０に示すように、本変形例の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上の埋込み酸化膜ＢＯＸとから成る積層体を有している。埋込み酸化膜ＢＯＸ上には、互いに離間する一対のパターンであるソース・ドレイン領域ＳＤが形成されている。つまり、当該一対のパターンのうち一方はソース領域を構成し、他方はドレイン領域を構成している。当該パターンは、直方体の半導体膜から成る。
一対のソース・ドレイン領域ＳＤの相互間は、埋込み酸化膜ＢＯＸ上に形成され、Ｘ方向に延在する円筒状の半導体層であるナノワイヤＮＷにより接続されている。つまり、ナノワイヤＮＷの長手方向の両端は、一対のソース・ドレイン領域ＳＤのそれぞれに接続されている。Ｙ方向のナノワイヤＮＷの幅（直径）は、Ｙ方向のソース・ドレイン領域ＳＤの幅、および、ソース・ドレイン領域ＳＤのＺ方向の厚さのいずれよりも小さい。なお、実際には、ナノワイヤＮＷの断面は台形に近い形になることが考えられる。
一対のソース・ドレイン領域ＳＤの相互間において、ナノワイヤＮＷの表面の一部は、ゲート絶縁膜ＧＩを介してゲート電極ＧＥ３により覆われている。ゲート絶縁膜ＧＩおよびゲート電極ＧＥ３は、Ｙ方向およびＺ方向に沿う断面において、円筒形のナノワイヤＮＷの周囲を囲むように形成されている。つまり、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ３は、ナノワイヤ（半導体層）ＮＷの直径方向における周囲を囲んでいる。ただし、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ３は、当該断面においてナノワイヤＮＷの周囲を完全に囲んでいなくてもよい。例えば、ナノワイヤＮＷの下部はゲート絶縁膜ＧＩおよびゲート電極ＧＥ３に覆われていないことが考えられる。
ゲート電極ＧＥ３は、埋込み酸化膜ＢＯＸ上でＹ方向に延在する直方体の高不純濃度の半導体膜あるは金属膜であり、例えば高不純物濃度半導体であればリンドープのポリシリコン膜、金属膜であれば例えばＴｉＮまたはＴａＮなどから成る。ゲート電極ＧＥ３を円柱あるいは四角柱のナノワイヤＮＷの表面上に均一に付着堆積させるためには、ゲート電極ＧＥ３を構成する導電膜をＣＶＤ法により成膜することが好ましい。また、ゲート電極ＧＥ３にポリシリコンを用いる場合は、ポリシリコンの電気伝導率を１〜１０ｍΩｃｍにするために、不純物（ｎ型であればリン、ヒ素、ｐ型であればボロン）を１０２０ｃｍ−３程度導入する必要がある。しかし、この不純物導入をイオン注入方法で行った場合、円柱または四角柱のナノワイヤＮＷの一部の側面にしか不純物を注入できない懸念がある。そこで、ナノワイヤＮＷの周囲のポリシリコン電極の形成は、ＣＶＤ法による成膜時に、ポリシリコンの原料であるシランガスに不純物を含むガスを供給することで達成される。当該ガスには、導入する不純物がＰ（リン）の場合はＰＨ３（フォスフィン）を用い、不純物がＡｓ（ヒ素）の場合はＡｓＨ３（アルシン）、不純物がＢ（ボロン）の場合はＢＨ３（ボラン）を用いる。ソース・ドレイン領域ＳＤおよびゲート電極ＧＥ３は、ナノワイヤ型のＭＯＳＦＥＴを構成している。
ゲート電極ＧＥ３の上面には、プラグＰＧ１、強誘電体膜ＦＲおよびプラグＰＧ２が順に積層された構造を有するゲートプラグが接続されている。強誘電体膜ＦＲの膜厚は、例えば１〜２００ｎｍである。プラグＰＧ１および強誘電体膜ＦＲの接触面と、強誘電体膜ＦＲおよびプラグＰＧ２の接触面とが平面視で重なる面積Ｓｆは、ゲート電極ＧＥ３が活性領域であるナノワイヤＮＷを覆う面積Ｓｇよりも小さい。このように、面積Ｓｇよりも小さい面積Ｓｆの強誘電体膜ＦＲをゲートプラグであるプラグＰＧ１を介してゲート電極ＧＥ３に接続することで、残留分極値が大きい材料から成る強誘電体膜ＦＲを用いた場合でも、ゲート電極ＧＥ３の感じる残留分極値を１μＣ／ｃｍ２程度に調整することが容易となる。よって、ナノワイヤ型のトランジスタにおいても、Ｓ係数を低減し、消費電力を低減する効果を得ることができる。
＜変形例３＞
ナノワイヤ型トランジスタ縦方向に複数重ねたマルチナノワイヤ型トランジスタに本願発明を適用する場合について説明する。
図２１に、本実施の形態の変形例３である半導体装置の斜視図を示す。図２１に示すように、本変形例の半導体装置は、図２０を用いて説明したナノワイヤ型トランジスタ上に、さらにナノワイヤ型トランジスタを積層させた形を有している。積層された２つのナノワイヤ型トランジスタのそれぞれは、ソース・ドレイン領域ＳＤおよびゲート電極ＧＥ３を共有している。そのため、ソース・ドレイン領域ＳＤおよびゲート電極ＧＥ３のそれぞれは、図２０に示す構造に比べて上方に延在している。一対のソース・ドレイン領域ＳＤの相互間は、縦方向（Ｚ方向）において互いに離間して並ぶ２つのナノワイヤＮＷにより接続されている。当該２つのナノワイヤＮＷは、ゲート電極ＧＥ３を貫通しており、それぞれのナノワイヤＮＷとゲート電極ＧＥ３との間には、ゲート絶縁膜ＧＩが介在している。つまり、Ｙ方向およびＺ方向に沿う断面において、２つのナノワイヤＮＷのそれぞれの周囲は、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ３により囲まれている。
ゲート電極ＧＥ３の上面には、プラグＰＧ１、強誘電体膜ＦＲおよびプラグＰＧ２が順に積層された構造を有するゲートプラグが接続されている。強誘電体膜ＦＲの膜厚は、例えば１〜２００ｎｍである。プラグＰＧ１および強誘電体膜ＦＲの接触面と、強誘電体膜ＦＲおよびプラグＰＧ２の接触面とが平面視で重なる面積Ｓｆは、ゲート電極ＧＥ３が活性領域であるナノワイヤＮＷを覆う面積Ｓｇよりも小さい。ここでいう面積Ｓｇは、２つのナノワイヤＮＷのそれぞれをゲート電極ＧＥ３が覆う面積の和により求められる。
このように、面積Ｓｇよりも小さい面積Ｓｆの強誘電体膜ＦＲをゲートプラグであるプラグＰＧ１を介してゲート電極ＧＥ３に接続することで、残留分極値が大きい材料から成る強誘電体膜ＦＲを用いた場合でも、ゲート電極ＧＥ３の感じる残留分極値を１μＣ／ｃｍ２程度に調整することが容易となる。よって、ナノワイヤ型のトランジスタにおいても、Ｓ係数を低減し、消費電力を低減する効果を得ることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１の変形例１〜３を、前記実施の形態２に適用しても構わない。また、前記実施の形態１、２ではｎチャネル型ＭＯＳＦＥＴについて説明したが、ｐ型のソース・ドレイン領域を備えたｐチャネル型ＭＯＳＦＥＴに本願発明を適用してもよい。
また、前記実施の形態１、２では、ゲート電極を形成した後、ソース・ドレイン領域を形成するＭＯＳＦＥＴについて説明したが、ソース領域・ドレイン領域を形成した後、ゲート絶縁膜およびゲート電極を形成する製造工程に本願発明を適用してもよい。
本発明は、トランジスタを含む半導体装置に幅広く利用することができる。
ＢＯＸ 埋込み酸化膜
ＦＲ 強誘電体膜
ＧＥ１〜ＧＥ３ ゲート電極
ＧＩ、ＧＩＡ ゲート絶縁膜
ＰＧ１〜ＰＧ３ プラグ
ＳＬ 半導体層
ＳＢ 半導体基板

Claims (11)

  1. 膜厚が２０ｎｍ以下の半導体層と、
    前記半導体層上にゲート絶縁膜を介して形成された、ゲート電極と、
    前記ゲート電極の横の前記半導体層内に、第１導電型の不純物が導入された一対のソース・ドレイン領域と、
    前記ゲート電極に電気的に接続された第１プラグと、
    前記第１プラグの上面に接続された強誘電体膜と、
    前記強誘電体膜の上面に接続された第２プラグと、
    を有し、
    前記ゲート電極および前記ソース・ドレイン領域は、第１電界効果トランジスタを構成し、
    前記第１プラグと前記強誘電体膜との接触面と、前記強誘電体膜と前記第２プラグとの接触面とが平面視で重なる第１面積は、前記ゲート電極と前記半導体層とが重なる第２面積よりも小さい、半導体装置。
  2. 請求項１記載の半導体装置において、
    半導体基板と、
    前記半導体基板上の第１絶縁膜と、
    をさらに有し、
    前記半導体層は、前記第１絶縁膜上に形成されている、半導体装置。
  3. 半導体基板と、
    前記半導体基板の一部分であって、前記半導体基板の上面から上方に突出し、前記半導体基板の前記上面に沿う第１方向に延在する突出部と、
    前記突出部の上面上にゲート絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在するゲート電極と、
    前記ゲート電極の直下の前記突出部を前記第１方向において挟むように前記突出部の表面に形成された、第１導電型の一対のソース・ドレイン領域と、
    前記ゲート電極に電気的に接続された第１プラグと、
    前記第１プラグの上面に接続された強誘電体膜と、
    前記強誘電体膜の上面に接続された第２プラグと、
    を有し、
    前記ゲート電極および前記ソース・ドレイン領域は、電界効果トランジスタを構成し、
    前記第２方向の前記突出部の幅は、２０ｎｍ以下であり、
    前記第１プラグと前記強誘電体膜との接触面と、前記強誘電体膜と前記第２プラグとの接触面とが平面視で重なる第１面積は、前記ゲート電極が前記突出部を覆う第２面積よりも小さい、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１プラグと前記強誘電体膜との間、または、前記強誘電体膜と前記第２プラグとの間に、誘電体膜が介在している、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記誘電体膜は、ＴｉまたはＺｒの酸化膜、または、斜方晶、立方晶若しくは正方晶の結晶構造を有するＨｆ酸化膜から成る、半導体装置。
  6. 請求項３記載の半導体装置において、
    強誘電体膜は、立方晶のＨｆＯ２を含む、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記強誘電体膜には、Ｙ、Ｚｒ、Ｎ、Ａｌ、Ｇｄ、Ｓｒ、ＬａまたはＳｉが添加されている、半導体装置。
  8. 請求項３記載の半導体装置において、
    前記第１プラグと前記強誘電体膜との間、または、前記強誘電体膜と前記第２プラグとの間に、ＴｉＮ、ＴａＮ、ＰｔまたはＳｒＲｕＯ３を含む金属膜が介在している、半導体装置。
  9. 請求項３記載の半導体装置において、
    前記ゲート電極上に形成され、上面から下面に亘って貫通する接続孔を備えた層間絶縁膜をさらに有し、
    前記強誘電体膜は、前記接続孔の底面および側面を覆っており、
    前記接続孔は、前記強誘電体膜および前記第２プラグにより埋め込まれている、半導体装置。
  10. 半導体基板と、
    前記半導体基板上の第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記半導体基板の上面に沿う第１方向に延在する円筒形の第１半導体層と、
    前記第１半導体層の直径方向における周囲を第１ゲート絶縁膜を介して囲んでいるゲート電極と、
    前記第１半導体層の延在方向における両端部にそれぞれ接続され、第１導電型の不純物が導入された一対のソース・ドレイン領域と、
    前記ゲート電極に電気的に接続された第１プラグと、
    前記第１プラグの上面に接続された強誘電体膜と、
    前記強誘電体膜の上面に接続された第２プラグと、
    を有し、
    前記ゲート電極および前記ソース・ドレイン領域は、第１電界効果トランジスタを構成し、
    前記第１プラグと前記強誘電体膜との接触面と、前記強誘電体膜と前記第２プラグとの接触面とが平面視で重なる第１面積は、前記ゲート電極が前記第１半導体層を覆う第２面積よりも小さい、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第１半導体層上に、前記第１半導体層と離間して形成された第２半導体層をさらに有し、
    前記第２半導体層は、前記第１方向に延在する円筒形の構造を有しており、
    前記第２半導体層の両端部は、前記一対のソース・ドレイン領域のそれぞれに接続されており、
    前記第２半導体層の直径方向における周囲は、第２ゲート絶縁膜を介して前記ゲート電極に囲まれている、半導体装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11222958B2 (en) 2018-09-28 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor with external ferroelectric structure
CN110534562A (zh) * 2019-08-29 2019-12-03 上海华力集成电路制造有限公司 静态随机存取存储器
US11139315B2 (en) * 2019-10-31 2021-10-05 Qualcomm Incorporated Ferroelectric transistor
US11289602B2 (en) * 2020-01-03 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FeFET of 3D structure for capacitance matching
KR20220169503A (ko) * 2021-06-18 2022-12-28 삼성전자주식회사 반도체 소자
KR20230124417A (ko) * 2022-02-18 2023-08-25 삼성전자주식회사 강유전체 전계 효과 트랜지스터, 뉴럴 네트워크 장치, 및 전자 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004019414A1 (en) * 2002-08-23 2004-03-04 Intel Corporation Tri-gate devices and methods of fabrication
WO2015059986A1 (ja) * 2013-10-22 2015-04-30 独立行政法人産業技術総合研究所 電界効果トランジスタ
US20160336312A1 (en) * 2015-05-15 2016-11-17 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and transistor
US20170162702A1 (en) * 2015-12-04 2017-06-08 The Regents Of The University Of California 3d transistor having a gate stack including a ferroelectric film

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354653A (ja) 1998-06-03 1999-12-24 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6630724B1 (en) * 2000-08-31 2003-10-07 Micron Technology, Inc. Gate dielectric antifuse circuits and methods for operating same
KR100487566B1 (ko) * 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
JP4357289B2 (ja) * 2003-12-26 2009-11-04 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法及び半導体装置
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7008833B2 (en) * 2004-01-12 2006-03-07 Sharp Laboratories Of America, Inc. In2O3thin film resistivity control by doping metal oxide insulator for MFMox device applications
KR100624906B1 (ko) * 2004-06-25 2006-09-19 매그나칩 반도체 유한회사 반도체 소자의 병렬 커패시터
US7601649B2 (en) * 2004-08-02 2009-10-13 Micron Technology, Inc. Zirconium-doped tantalum oxide films
US8288813B2 (en) * 2004-08-13 2012-10-16 Infineon Technologies Ag Integrated memory device having columns having multiple bit lines
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US20070131142A1 (en) * 2005-10-21 2007-06-14 E.I. Du Pont Denemours And Company, Inc. Barium Titanate Thin Films with Titanium Partially Substituted by Zirconium, Tin or Hafnium
TWI636526B (zh) * 2011-06-21 2018-09-21 鈺創科技股份有限公司 動態記憶體結構
DE102012205977B4 (de) * 2012-04-12 2017-08-17 Globalfoundries Inc. Halbleiterbauelement mit ferroelektrischen Elementen und schnellen Transistoren mit Metallgates mit großem ε sowie Herstellungsverfahren

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004019414A1 (en) * 2002-08-23 2004-03-04 Intel Corporation Tri-gate devices and methods of fabrication
WO2015059986A1 (ja) * 2013-10-22 2015-04-30 独立行政法人産業技術総合研究所 電界効果トランジスタ
US20160336312A1 (en) * 2015-05-15 2016-11-17 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and transistor
US20170162702A1 (en) * 2015-12-04 2017-06-08 The Regents Of The University Of California 3d transistor having a gate stack including a ferroelectric film

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