KR20230124417A - 강유전체 전계 효과 트랜지스터, 뉴럴 네트워크 장치, 및 전자 장치 - Google Patents

강유전체 전계 효과 트랜지스터, 뉴럴 네트워크 장치, 및 전자 장치 Download PDF

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KR20230124417A
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neural network
field effect
effect transistor
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문태환
최덕현
허진성
이현재
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삼성전자주식회사
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Abstract

강유전체 전계 효과 트랜지스터, 뉴럴 네트워크 장치, 및 전자 장치가 개시된다. 개시된 강유전체 전계 효과 트랜지스터는, 기판; 상기 기판의 상부 표면으로부터 제1 방향을 따라 돌출하여 배치된 소스; 상기 기판의 상부 표면으로부터 상기 제1 방향을 따라 돌출하여 배치된 드레인; 상기 기판의 상부 표면으로부터 이격되도록 배치되며 상기 소스와 드레인 사이에 상기 제1 방향과 상이한 제2 방향을 따라 연장된 채널; 상기 채널의 외주면을 둘러싸는 강유전체막; 및 상기 강유전체막을 둘러싸는 게이트 전극;을 포함하며, 상기 채널은 복수의 상이한 곡률 반경을 갖는 곡면 형태의 단면을 가질 수 있다.

Description

강유전체 전계 효과 트랜지스터, 뉴럴 네트워크 장치, 및 전자 장치 {Ferroelectric field effect transistor, neural network apparatus, and electronic apparatus}
개시된 실시예들은 다양한 곡률의 전극 구조를 갖는 강유전체 전계 효과 트랜지스터, 다양한 곡률의 전극 구조를 갖는 뉴럴 네트워크 장치, 및 뉴럴 네트워크 장치를 포함하는 전자 장치에 관한 것이다.
뉴럴 네트워크 연산들을 수행하는 뉴로모픽(neuromorphic) 프로세서에 관한 관심이 증대되고 있다. 뉴로모픽 프로세서는 CNN(Convolutional Neural Network), RNN(Recurrent Neural Network), FNN(Feedforward Neural Network) 등과 같은 다양한 뉴럴 네트워크들을 구동하기 위한 뉴럴 네트워크 장치로 이용될 수 있고, 데이터 분류(classification) 또는 이미지 인식(recognition)을 포함하는 분야들에서 활용될 수 있다.
이러한 뉴로모픽 프로세서는 웨이트들을 저장하기 위한 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 다양한 소자들로 구현될 수 있으며, 최근에는, 메모리 셀의 면적을 줄이고 전력소모를 낮추기 위하여 간단한 구조의 비휘발성 메모리가 뉴로모픽 프로세서의 메모리 셀로서 제안되고 있다.
인가 전압에 대해 선형적인 응답 특성을 갖는 강유전체 전계 효과 트랜지스터가 제공된다.
인가 전압에 대해 선형적인 응답 특성을 갖는 시냅스 소자를 포함하는 뉴럴 네트워크 장치가 제공된다.
또한, 뉴럴 네트워크 장치를 포함하는 전자 장치가 제공된다.
일 실시예에 따른 강유전체 전계 효과 트랜지스터는, 기판; 상기 기판의 상부 표면으로부터 제1 방향을 따라 돌출하여 배치된 소스; 상기 기판의 상부 표면으로부터 상기 제1 방향을 따라 돌출하여 배치된 드레인; 상기 기판의 상부 표면으로부터 이격되도록 배치되며 상기 소스와 드레인 사이에 상기 제1 방향과 상이한 제2 방향을 따라 연장된 채널; 상기 채널의 외주면을 둘러싸는 강유전체막; 및 상기 강유전체막을 둘러싸는 게이트 전극;을 포함하며, 상기 채널은 복수의 상이한 곡률 반경을 갖는 곡면 형태의 단면을 가질 수 있다.
상기 채널은 상기 제1 방향 및 제2 방향과 상이한 방위각 방향을 따라 반경이 연속적으로 변화하는 타원 기둥 형태를 가질 수 있다.
상기 채널은 상기 제2 방향을 따라 반경이 점진적으로 변화하는 테이퍼 구조를 가질 수 있다.
상기 채널은 제1 반경을 갖는 제1 채널; 및 상기 제1 반경과 상이한 제2 반경을 갖는 제2 채널;을 포함할 수 있다.
상기 강유전체막은 상기 제1 채널의 외주면을 둘러싸는 제1 강유전체막; 및 상기 제2 채널의 외주면을 둘러싸는 제2 강유전체막;을 포함하고, 상기 게이트 전극은 상기 제1 강유전체막과 상기 제2 강유전체막을 모두 둘러싸도록 배치될 수 있다.
또한, 상기 채널은 상기 제1 반경 및 제2 반경과 상이한 제3 반경을 갖는 제3 채널을 더 포함하고, 상기 강유전체막은 상기 제3 채널의 외주면을 둘러싸는 제3 강유전체막을 더 포함하며, 상기 게이트 전극은 상기 제1 강유전체막, 상기 제2 강유전체막 및 상기 제3 강유전체막을 모두 둘러싸도록 배치될 수 있다.
예를 들어, 상기 강유전체막의 두께(t)에 대한 상기 채널의 반경(r)의 비율(t/r)은 0보다 크고 2 이하일 수 있다.
상기 게이트 전극은, 예를 들어, TiN, TaN, WN, NbN, W, Mo, Pt 중에서 적어도 하나의 도전성 재료를 포함할 수 있다.
상기 강유전체막은, 예를 들어, Si, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 N 중에서 선택된 적어도 하나의 도펀트로 도핑된 Si, Al, Hf, 또는 Zr의 산화물, MgZnO, AlScN, BaTiO3, Pb(Zr,Ti)O3, SrBiTaO7, 및 PVDF(polyvinylidene fluoride) 중에서 적어도 하나의 재료를 포함할 수 있다.
일 실시예에 따른 뉴럴 네트워크 장치는, 복수의 워드 라인; 상기 복수의 워드 라인과 서로 교차하도록 배치된 복수의 비트 라인; 및 상기 복수의 워드 라인과 상기 복수의 비트 라인들이 교차하는 교차점들에 각각 배치된 것으로, 상기 복수의 워드 라인 중 어느 하나의 워드 라인 및 상기 복수의 비트 라인 중 어느 하나의 비트 라인에 각각 전기적으로 연결된 복수의 시냅스 소자;를 포함하며, 상기 복수의 시냅스 소자 각각은 곡면 기둥 형태를 갖는 커패시터를 포함하고, 상기 커패시터는 내부 전극, 상기 내부 전극의 외주면을 둘러싸는 강유전체막, 및 상기 강유전체막의 외주면을 둘러싸는 외부 전극을 포함하며, 상기 내부 전극은 복수의 상이한 곡률 반경을 가질 수 있다.
상기 커패시터의 내부 전극은 타원 기둥 형태를 가질 수 있다.
상기 커패시터의 내부 전극은 반경이 점진적으로 변화하는 테이퍼 구조를 가질 수 있다.
상기 커패시터는: 상기 내부 전극이 제1 반경을 갖는 제1 커패시터 요소; 및
상기 내부 전극이 상기 제1 반경과 상이한 제2 반경을 갖는 제2 커패시터 요소;를 포함하며, 상기 제1 커패시터 요소와 상기 제2 커패시터 요소가 서로 병렬 연결될 수 있다.
또한, 상기 커패시터는 상기 내부 전극이 상기 제1 반경 및 제2 반경과 상이한 제3 반경을 갖는 제3 커패시터 요소를 더 포함하며, 상기 제1 커패시터 요소, 상기 제2 커패시터 요소 및 제3 커패시터 요소가 서로 병렬 연결될 수 있다.
예를 들어, 상기 강유전체막의 두께(t)에 대한 상기 내부 전극의 반경(r)의 비율(t/r)은 0보다 크고 2 이하일 수 있다.
예를 들어, 상기 내부 전극 및 상기 외부 전극은 TiN, TaN, WN, NbN, W, Mo, Pt 중에서 적어도 하나의 도전성 재료를 포함할 수 있다.
상기 복수의 시냅스 소자 각각은 액세스 트랜지스터를 더 포함하며, 상기 커패시터의 내부 전극과 외부 전극 중 어느 하나는 상기 액세스 트랜지스터의 드레인에 전기적으로 연결되고, 상기 액세스 트랜지스터의 게이트는 상기 복수의 워드 라인 중에서 어느 하나의 워드 라인에 전기적으로 연결되며, 상기 액세스 트랜지스터의 소스는 상기 복수의 비트 라인 중에서 어느 하나의 비트 라인에 전기적으로 연결될 수 있다.
상기 뉴럴 네트워크 장치는 상기 복수의 비트 라인으로부터 신호를 출력하는 출력 회로를 더 포함할 수 있다.
상기 복수의 시냅스 소자 각각은 전계 효과 트랜지스터를 더 포함하며, 상기 커패시터의 내부 전극과 외부 전극 중 어느 하나는 상기 전계 효과 트랜지스터의 게이트에 전기적으로 연결될 수 있다.
상기 복수의 시냅스 소자 각각은 액세스 트랜지스터 및 전계 효과 트랜지스터를 더 포함하며, 상기 액세스 트랜지스터의 게이트는 상기 복수의 워드 라인 중에서 어느 하나의 워드 라인에 전기적으로 연결되며, 상기 액세스 트랜지스터의 소스는 상기 복수의 비트 라인 중에서 어느 하나의 비트 라인에 전기적으로 연결되고, 상기 전계 효과 트랜지스터의 게이트는 상기 액세스 트랜지스터의 드레인에 전기적으로 연결되고, 상기 커패시터의 내부 전극과 외부 전극 중 어느 하나는 상기 전계 효과 트랜지스터의 드레인에 전기적으로 연결될 수 있다.
다른 실시예에 따른 뉴럴 네트워크 장치는, 복수의 워드 라인; 상기 복수의 워드 라인과 서로 교차하도록 배치된 복수의 비트 라인; 및 상기 복수의 워드 라인과 상기 복수의 비트 라인들이 교차하는 교차점들에 각각 배치된 것으로, 상기 복수의 워드 라인 중 어느 하나의 워드 라인 및 상기 복수의 비트 라인 중 어느 하나의 비트 라인에 각각 전기적으로 연결된 복수의 시냅스 소자;을 포함하며, 상기 복수의 시냅스 소자 각각은 액세스 트랜지스터 및 강유전체 전계 효과 트랜지스터를 포함하고, 상기 강유전체 전계 효과 트랜지스터는: 기판; 상기 기판의 상부 표면으로부터 제1 방향을 따라 돌출하여 배치된 소스; 상기 기판의 상부 표면으로부터 상기 제1 방향을 따라 돌출하여 배치된 드레인; 상기 기판의 상부 표면으로부터 이격되도록 배치되며 상기 소스와 드레인 사이에 상기 제1 방향과 상이한 제2 방향을 따라 연장된 채널; 상기 채널의 외주면을 둘러싸는 강유전체막; 및 상기 강유전체막을 둘러싸는 게이트 전극;을 포함하며, 상기 채널은 복수의 상이한 곡률 반경을 갖는 곡면 형태의 단면을 가질 수 있다.
상기 액세스 트랜지스터의 게이트는 상기 복수의 워드 라인 중 어느 하나의 워드 라인에 전기적으로 연결되고, 상기 액세스 트랜지스터의 소스는 상기 복수의 비트 라인 중 어느 하나의 비트 라인에 전기적으로 연결되고, 상기 액세스 트랜지스터의 드레인은 상기 강유전체 전계 효과 트랜지스터의 게이트에 전기적으로 연결될 수 있다.
상기 뉴럴 네트워크 장치는 복수의 입력 라인 및 복수의 출력 라인을 더 포함하며, 상기 강유전체 전계 효과 트랜지스터의 소스는 상기 복수의 입력 라인 중에서 어느 하나의 입력 라인에 전기적으로 연결되고, 상기 강유전체 전계 효과 트랜지스터의 드레인은 상기 복수의 출력 라인 중에서 어느 하나의 출력 라인에 전기적으로 연결될 수 있다.
일 실시예에 따른 전자 장치는, 상술한 구성을 갖는 뉴럴 네트워크 장치; 메모리; 및 상기 메모리에 저장된 프로그램들을 실행함으로써 상기 뉴럴 네트워크 장치의 기능을 제어하는 프로세서;를 포함하고, 상기 뉴럴 네트워크 장치는, 상기 프로세서로부터 수신되는 입력 데이터에 기초하여 뉴럴 네트워크 연산을 수행하고, 상기 뉴럴 네트워크 연산의 결과에 기초하여 상기 입력 데이터에 대응되는 정보 신호를 생성할 수 있다.
개시된 실시예에 따른 강유전체 전계 효과 트랜지스터는 다양한 곡률의 전극 구조를 이용함으로써 인가 전압에 대해 선형적인 응답 특성을 가질 수 있다. 예를 들어, 소스와 드레인 사이의 전도도가 게이트에 인가되는 프로그램 전압에 따라 선형적으로 변화할 수 있다. 또한 다양한 곡률의 전극 구조를 이용함으로써 인가 전압에 대해 선형적인 응답 특성을 갖는 시냅스 소자가 제공될 수 있다. 따라서, 실시예에 따른 강유전체 전계 효과 트랜지스터 또는 시냅스 소자를 포함하는 뉴럴 네트워크 장치는 우수한 다치(multi-level) 특성, 선형성(linearity), 신뢰성을 확보할 수 있다. 또한 적은 스위칭 에너지를 갖는 강유전체 재료를 사용함으로써 뉴럴 네트워크 장치가 저전압 저전력으로 동작할 수 있다.
도 1은 일 실시예에 따른 뉴럴 네트워크의 아키텍처를 설명하기 위한 도면이다.
도 2는 일 실시예에 따른 뉴럴 네트워크에서 수행되는 연산을 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 인 메모리 컴퓨팅 뉴럴 네트워크 장치의 구성을 개략적으로 보이는 블록도이다.
도 4a 내지 도 4e는 다양한 곡률의 전극 구조를 갖는 곡면 기둥 형태의 강유전체 커패시터의 다양한 구조들을 예시적으로 보이는 사시도이다.
도 5는 다양한 반경을 갖는 원기둥 형태의 강유전체 커패시터에서 방사 방향 전기장 분포를 예시적으로 보이는 그래프이다.
도 6은 다양한 반경을 갖는 원기둥 형태의 강유전체 커패시터에서 인가 전압과 전기장 사이의 관계를 보이는 그래프이다.
도 7은 다양한 곡률의 전극 구조를 갖는 강유전체 커패시터의 전압-전류 특성을 예시적으로 보이는 그래프이다.
도 8은 다양한 곡률의 전극 구조를 갖는 강유전체 커패시터의 분극 스위칭 특성을 예시적으로 보이는 그래프이다.
도 9는 도 8의 그래프를 일부 전압 구간에서 확대한 그래프이다.
도 10은 일 실시예에 따른 강유전체 전계 효과 트랜지스터의 구조를 개략적으로 보이는 사시도이다.
도 11은 도 10에 도시된 강유전체 전계 효과 트랜지스터의 채널 및 게이트 구조를 보이는 단면도이다.
도 12는 다른 실시예에 따른 강유전체 전계 효과 트랜지스터의 채널 및 게이트 구조를 보이는 단면도이다.
도 13은 또 다른 실시예에 따른 강유전체 전계 효과 트랜지스터의 채널 및 게이트 구조를 보이는 단면도이다.
도 14는 또 다른 실시예에 따른 강유전체 전계 효과 트랜지스터의 구조를 보이는 단면도이다.
도 15는 또 다른 실시예에 따른 강유전체 전계 효과 트랜지스터의 구조를 보이는 단면도이다.
도 16은 실시예에 따른 강유전체 전계 효과 트랜지스터의 스위칭 특성 및 강유전체 전계 효과 트랜지스터가 선형적인 상태 변화 특성을 갖게 되는 원리를 예시적으로 보이는 그래프이다.
도 17은 도 3에 도시된 뉴럴 네트워크 장치의 시냅스 소자의 일 예를 개략적으로 보인다.
도 18은 도 3에 도시된 뉴럴 네트워크 장치의 시냅스 소자의 다른 예를 개략적으로 보인다.
도 19는 도 3에 도시된 뉴럴 네트워크 장치의 시냅스 소자의 또 다른 예를 개략적으로 보인다.
도 20은 다른 실시예에 따른 뉴럴 네트워크 장치의 구성을 개략적으로 보이는 블록도이다.
도 21은 도 20에 도시된 뉴럴 네트워크 장치의 시냅스 소자의 일 예를 개략적으로 보인다.
도 22는 뉴럴 네트워크 장치를 포함하는 전자 장치의 예시적인 구성을 개략적으로 보이는 블록도이다.
이하, 첨부된 도면들을 참조하여, 강유전체 전계 효과 트랜지스터, 뉴럴 네트워크 장치, 및 전자 장치에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 다수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 뉴럴 네트워크의 아키텍처를 설명하기 위한 도면이다. 도 1을 참고하면, 일 실시예에 따른 뉴럴 네트워크(10)는 노드들과 에지들을 이용하여 수학적 모델로 표현될 수 있다. 뉴럴 네트워크(10)는 딥 뉴럴 네트워크(Deep Neural Network, DNN) 또는 n-계층 뉴럴 네트워크(n-layers neural networks)의 아키텍처일 수 있다. DNN 또는 n-계층 뉴럴 네트워크는 CNN(Convolutional Neural Network), RNN(Recurrent Neural Network), FNN(Feedforward Neural Network), LSTM(long short-term memor), SNN(stacked neural network), SSDNN(state-space dynamic neural network), DBNdeep belief networks), RBM(restricted Boltzmann machines) 등을 포함할 수 있다. 예를 들어, 뉴럴 네트워크(10)는 CNN으로 구현될 수 있으나, 이에 제한되지 않는다. 도 1의 뉴럴 네트워크(10)는 CNN 중 일부의 레이어들에 해당될 수 있다. 따라서, 뉴럴 네트워크(10)는 CNN의 컨볼루션 레이어, 풀링 레이어(pooling layer), 풀리 커넥티드(fully connected) 레이어 등에 해당될 수 있다. 다만, 이하에서는 편의상, 뉴럴 네트워크(10)가 CNN의 컨볼루션 레이어에 해당되는 것으로 가정하여 설명한다.
컨볼루션 레이어에서, 제1 피처 맵(feature map)(FM1)은 입력 피처 맵에 해당될 수 있고, 제2 피처 맵(FM2)은 출력 피처 맵에 해당될 수 있다. 피처 맵은 입력 데이터의 다양한 특징이 표현된 데이터 세트를 의미할 수 있다. 피처 맵들(FM1, FM2)은 2차원 이상의 고차원 매트릭스일 수 있고, 각각의 액티베이션(activation) 파라미터들을 갖는다. 피처 맵들(FM1, FM2)이 예를 들어 3차원 피처 맵들에 해당되는 경우, 피처 맵들(FM1, FM2)은 너비(W)(또는 칼럼이라고 함), 높이(H)(또는 로우라고 함) 및 깊이(C)를 가진다. 이때, 깊이(C)는 채널들의 개수에 대응될 수 있다.
컨볼루션 레이어에서, 제1 피처 맵(FM1) 및 웨이트 맵(WM)에 대한 컨볼루션 연산이 수행될 수 있고, 그 결과 제2 피처 맵(FM2)이 생성될 수 있다. 웨이트 맵(WM)은 제1 피처 맵(FM1)을 필터링할 수 있으며, 웨이트 필터 또는 웨이트 커널(kernel)로 지칭된다. 일 예에서, 웨이트 맵(WM)의 깊이, 즉 채널 개수는 제1 피처 맵(FM1)의 깊이, 즉 채널 개수와 동일하다. 웨이트 맵(WM)은 제1 피처 맵(FM1)을 슬라이딩 윈도로 하여 횡단하는 방식으로 시프트된다. 각 시프트 동안, 웨이트 맵(WM)에 포함되는 웨이트들 각각이 제1 피처 맵(FM1)과 중첩된 영역에서의 모든 피처 값과 곱해지고 더해질 수 있다. 제1 피처 맵(FM1)과 웨이트 맵(WM)이 컨볼루션됨에 따라, 제2 피처 맵(FM2)의 하나의 채널이 생성될 수 있다.
도 1에는 하나의 웨이트 맵(WM)이 표시되었으나, 실질적으로는 복수의 웨이트 맵들이 제1 피처 맵(FM1)과 컨볼루션 되어, 제2 피처 맵(FM2)의 복수의 채널들이 생성될 수 있다. 한편, 컨벌루션 레이어의 제2 피처 맵(FM2)은 다음 레이어의 입력 피처 맵이 될 수 있다. 예를 들어, 제2 피처 맵(FM2)은 풀링(pooling) 레이어의 입력 피처 맵이 될 수 있다. 다만, 이에 제한되는 것은 아니다.
도 2는 일 실시예에 따른 뉴럴 네트워크에서 수행되는 연산을 설명하기 위한 도면이다. 도 2를 참조하면, 뉴럴 네트워크(20)는 입력 레이어, 히든 레이어들 및 출력 레이어를 포함하는 구조를 가지며, 수신되는 입력 데이터(예를 들어, I1 및 I2)를 기초로 연산을 수행하고, 연산 수행 결과를 기초로 출력 데이터(예를 들어, O1 및 O2)를 생성할 수 있다.
뉴럴 네트워크(20)는 앞서 설명된 바와 같이, 2개 이상의 히든 레이어들을 포함하는 DNN 또는 n-계층 뉴럴 네트워크일 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 뉴럴 네트워크(20)는 입력 레이어(Layer 1), 2개의 히든 레이어들(Layer 2 및 Layer 3) 및 출력 레이어(Layer 4)를 포함하는 DNN일 수 있다. 뉴럴 네트워크(20)가 DNN 아키텍처로 구현된 경우 유효한 정보를 처리할 수 있는 보다 많은 레이어들을 포함하므로, 뉴럴 네트워크(20)는 싱글 레이어를 갖는 뉴럴 네트워크보다 복잡한 데이터 집합들을 처리할 수 있다. 한편, 뉴럴 네트워크(20)는 4개의 레이어들을 포함하는 것으로 도시되어 있으나, 이는 예시에 불과할 뿐 뉴럴 네트워크(20)는 더 적거나 많은 레이어들을 포함하거나, 더 적거나 많은 채널들을 포함할 수 있다. 다시 말해, 뉴럴 네트워크(20)는 도 2에 도시된 것과는 다른, 다양한 구조의 레이어들을 포함할 수 있다.
뉴럴 네트워크(20)에 포함된 레이어들 각각은 복수의 채널들을 포함할 수 있다. 채널은 뉴런(neuron), 프로세싱 엘리먼트(Processing element, PE), 유닛(unit) 또는 이와 유사한 용어들로 알려진, 복수의 인공 노드(artificial node)들에 해당될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, Layer 1은 2개의 채널들(노드들), Layer 2 및 Layer 3 각각은 3개의 채널들을 포함할 수 있다. 다만, 이는 예시에 불과할 뿐 뉴럴 네트워크(20)에 포함된 레이어들 각각은 다양한 개수의 채널들(노드들)을 포함할 수 있다.
뉴럴 네트워크(20)의 레이어들 각각에 포함된 채널들은 서로 연결되어 데이터를 처리할 수 있다. 예를 들어, 하나의 채널은 다른 채널들로부터 데이터를 수신하여 연산할 수 있고, 연산 결과를 또 다른 채널들로 출력할 수 있다.
채널의 입력 및 출력은 각각 입력 액티베이션 및 출력 액티베이션이라고 지칭될 수 있다. 다시 말해, 액티베이션은 한 채널의 출력임과 동시에, 다음 레이어에 포함된 채널들의 입력에 해당되는 파라미터일 수 있다. 한편, 채널들 각각은 이전 레이어에 포함된 채널들로부터 수신된 액티베이션들 및 웨이트들에 기초하여 자신의 액티베이션을 결정할 수 있다. 웨이트는 각 채널에서의 출력 액티베이션을 계산하기 위해 이용되는 파라미터로서, 채널들 간의 연결관계에 할당되는 값일 수 있다.
채널들 각각은 입력을 수신하여 출력 액티베이션을 출력하는 연산 유닛(computational unit) 또는 프로세싱 엘리먼트(processing element)에 의해 처리될 수 있고, 채널들 각각의 입력-출력은 매핑될 수 있다. 예를 들어, σ는 액티베이션 함수(activation function)이고, 는 (i-1) 번째 레이어에 포함된 k 번째 채널로부터 i 번째 레이어에 포함된 j번째 채널로의 웨이트며, 는 i 번째 레이어에 포함된 j 번째 채널의 바이어스(bias)이고, 는 i 번째 레이어의 j 번째 채널의 액티베이션이라고 할 때, 액티베이션 는 다음과 같은 수학식 1을 이용하여 계산될 수 있다.
도 2에 도시된 바와 같이, 2번째 레이어(Layer 2)의 첫 번째 채널(CH 1)의 액티베이션은 로 표현될 수 있다. 또한, 은 수학식 1에 따라 의 값을 가질 수 있다. 액티베이션 함수 σ는 Rectified Linear Unit (ReLU)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 액티베이션 함수 σ는 시그모이드(Sigmoid), 하이퍼볼릭 탄젠트(tanh), 맥스아웃(Maxout) 등일 수도 있다.
앞서 설명한 것과 같이, 뉴럴 네트워크(20)에서는 수많은 데이터 집합들이 상호 연결된 복수의 채널들 간에 교환되고, 레이어를 지나면서 연산 과정을 거친다. 이와 같은 연산 과정에서 수많은 MAC(Multiply-accumulate) 연산들이 수행되며, MAC 연산의 피연산자인 액티베이션 및 웨이트를 적절한 시점에 로드(load)하기 위한 수많은 메모리 접근 동작들이 함께 수행되어야 한다.
한편, 일반적인 디지털 컴퓨터는 연산부와 메모리가 분리되고, 분리된 두 블록들 간의 데이터 전달을 위한 공통의 데이터 버스를 포함하는 폰 노이만(Von Neumann) 구조를 이용한다. 따라서, 데이터의 이동과 연산이 계속해서 반복되는 뉴럴 네트워크(20)를 실시하는 과정에서 데이터 전달을 위해 많은 시간이 소요되고, 과도한 전력이 소모될 수 있다. 이러한 문제를 극복하기 위해, MAC 연산을 수행하기 위한 메모리와 연산부를 하나로 통합시키는 아키텍쳐로서, 인 메모리 컴퓨팅(In-memory Computing) 뉴럴 네트워크 장치가 제안되었다.
도 3은 일 실시예에 따른 인 메모리 컴퓨팅 뉴럴 네트워크 장치의 구성을 개략적으로 보이는 블록도이다. 도 3을 참조하면, 뉴럴 네트워크 장치(500)는 복수의 워드 라인(WL), 복수의 비트 라인(BL), 복수의 입력 라인(IL), 복수의 출력 라인(OL), 복수의 시냅스 소자(550), 복수의 워드 라인(WL)에 신호를 제공하는 워드 라인 드라이버(510), 복수의 비트 라인(BL)에 신호를 제공하는 비트 라인 드라이버(520), 복수의 입력 라인(IL)에 신호를 제공하는 입력 회로(530), 및 복수의 출력 라인(OL)으로부터 신호를 출력하는 출력 회로(540)를 포함할 수 있다. 출력 회로(540)는 복수의 출력 라인(OL) 각각에 연결된 ADC(analog to digital converter)를 포함할 수 있다. 비록 편의상 도시되지는 않았지만, 뉴럴 네트워크 장치(500)는 도 3에 도시된 구성요소들 외에 다른 범용적인 구성요소들을 더 포함할 수도 있다.
복수의 워드 라인(WL)과 복수의 비트 라인(BL)은 서로 교차하도록 배열될 수 있다. 복수의 시냅스 소자(550)는 복수의 워드 라인(WL)과 복수의 비트 라인(BL)이 교차하는 교차점들에 각각 배치될 수 있다. 따라서, 복수의 시냅스 소자(550)는 2차원 어레이의 형태로 배열될 수 있다. 도 3에는 복수의 입력 라인(IL)이 복수의 워드 라인(WL)와 평행하게 배열되고 복수의 출력 라인(OL)이 복수의 비트 라인(BL)과 평행하게 배열된 것으로 도시되었으나, 이는 단지 예시를 위한 것이며 복수의 입력 라인(IL)과 복수의 출력 라인(OL)의 연장 방향이 반드시 이에 한정되는 것은 아니다. 복수의 시냅스 소자(550) 각각은 복수의 워드 라인(WL) 중 어느 하나의 워드 라인, 복수의 비트 라인(BL) 중 어느 하나의 비트 라인, 복수의 입력 라인(IL) 중 어느 하나의 입력 라인, 및 복수의 출력 라인(OL) 중 어느 하나의 출력 라인에 각각 전기적으로 연결될 수 있다.
뉴럴 네트워크 장치(500)의 학습 동작 시에, 개별 워드 라인(WL)을 통해 한 행(row)의 시냅스 소자(550)들을 개별적으로 선택하고, 선택된 행에서 각각의 시냅스 소자(550)에 비트 라인(BL)을 통해 열(column) 별로 프로그램 펄스가 인가될 수 있다. 또한, 선택된 시냅스 소자(550)에 입력 라인(IL)을 통해 학습 데이터의 신호가 인가될 수 있다. 이러한 과정을 통해 각각의 선택된 시냅스 소자(550)에 웨이트가 저장될 수 있다. 뉴럴 네트워크 장치(500)의 학습 동작 시에, 워드 라인 드라이버(510)는 복수의 워드 라인(WL)에 순차적으로 턴온 신호를 제공하도록 구성되며, 비트 라인 드라이버(520)는 복수의 비트 라인(BL)에 웨이트 신호를 제공하도록 구성되고, 입력 회로(530)는 복수의 입력 라인(IL)에 학습 데이터 신호를 제공하도록 구성될 수 있다.
뉴럴 네트워크 장치(500)의 추론 동작 시에, 전체 워드 라인(WL)을 통해 전체 시냅스 소자(550)들을 모두 선택하고, 비트 라인(BL)을 통해 읽기 전압(Vread)이 시냅스 소자(550)들에 인가될 수 있다. 또한, 입력 라인(IL)을 통해 추론에 사용될 입력 데이터 신호가 시냅스 소자(550)들에 인가될 수 있다. 그러면 각각의 출력 라인(OL)에는 그 출력 라인(OL)에 병렬로 연결된 시냅스 소자(550)들로부터의 전류가 합산되어 흐르게 된다. 각각의 출력 라인(OL)에 흐르는 전류는 복수의 시냅스 소자(550)에 저장된 웨이트에 따라 달라질 수 있다. 출력 회로(540)는 각각의 출력 라인(OL)을 흐르는 전류를 디지털 신호로 변환할 수 있다. 뉴럴 네트워크 장치(500)의 추론 동작 시에, 워드 라인 드라이버(510)는 복수의 워드 라인(WL) 전체에 턴온 신호를 제공하도록 구성되고, 비트 라인 드라이버(520)는 복수의 비트 라인(BL)에 읽기 전압을 인가하도록 구성되고, 입력 회로(530)는 복수의 입력 라인(IL)에 입력 데이터 신호를 제공하도록 구성될 수 있다.
시냅스 소자(550)는 비휘발성 메모리로 구현될 수 있다. 예를 들어, 저전압 저전력으로 동작이 가능하고 동작 반복 수명이 비교적 길며 동작 속도가 비교적 빠른 강유전체 메모리를 이용하여 시냅스 소자(550)가 구현될 수 있다. 한편, 뉴럴 네트워크 장치(500)에 의해 수행되는 뉴럴 네트워크 연산의 정확성 및 정교성을 확보하기 위하여, 시냅스 소자(550)는 다치(Multi-level) 특성과 함께 선형적인 상태 변화 특성을 갖는 것이 유리하다. 일반적으로 강유전체는 항복 전압 근처에서 급격한 분극 반전(polarization switching)이 일어나기 때문에, 강유전체 메모리의 선형적인 상태 변화 특성을 유도하기 위하여 다양한 곡률의 전극 구조를 갖는 곡면 기둥 형태의 강유전체 커패시터를 제안한다.
예를 들어, 도 4a 내지 도 4e는 다양한 곡률의 전극 구조를 갖는 곡면 기둥 형태의 강유전체 커패시터의 다양한 구조들을 예시적으로 보이는 사시도이다.
먼저, 도 4a를 참조하면, 강유전체 커패시터(100)는 서로 다른 반경을 갖는 제1 커패시터 요소(100a) 및 제2 커패시터 요소(100b)를 포함할 수 있다. 제1 및 제2 커패시터 요소(100a, 100b) 각각은 원기둥 형태를 갖는 내부 전극(101), 내부 전극(101)의 외주면을 둘러싸는 강유전체막(102), 및 강유전체막(102)의 외주면을 둘러싸는 외부 전극(103)을 포함할 수 있다. 강유전체막(102)과 외부 전극(103)은 원통 형태를 가질 수 있다. 제1 커패시터 요소(100a)의 내부 전극(101)은 제1 반경을 가지며 제2 커패시터 요소(100b)의 내부 전극(101)은 제1 반경과 상이한 제2 반경을 가질 수 있다. 예를 들어, 제1 반경은 제2 반경보다 클 수 있다. 다시 말해, 제1 커패시터 요소(100a)의 내부 전극(101)의 곡률은 제2 커패시터 요소(100b)의 내부 전극(101)의 곡률보다 작을 수 있다.
내부 전극(101)과 외부 전극(103)은, 예를 들어, TiN, TiAlN, TaN, Co, WN, NbN, W, Mo, 및 Pt 중에서 선택된 적어도 하나의 금속성 재료를 포함할 수 있다. 강유전체막(102)은, 예를 들어, Si, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 N 중에서 선택된 적어도 하나의 도펀트로 도핑된 Si의 산화물, Al의 산화물, Hf의 산화물, 또는 Zr의 산화물, 또는 MgZnO, AlScN, BaTiO3, Pb(Zr,Ti)O3, SrBiTaO7, 및 PVDF(polyvinylidene fluoride) 중에서 선택된 적어도 하나의 강유전체 재료를 포함할 수 있다. 강유전체는 외부에서 전기장이 가해지지 않아도 내부의 전기 쌍극자 모멘트가 정렬하여 자발적인 분극(polarizatiion)을 유지하는 강유전성을 갖는 물질이다. 강유전체막(102) 내의 강유전체 재료의 분극 방향에 따라 강유전체 커패시터(100)의 특성, 예컨대, 전도도(conductance)가 변화할 수 있다. 강유전체막(102)의 두께(t)에 대한 내부 전극(101)의 반경(r)의 비율(t/r)은 0보다 크고 2 이하일 수 있다.
도 4a에는 강유전체 커패시터(100)가 2개의 커패시터 요소를 포함하는 것으로 도시되었으나, 반드시 이에 한정되는 것은 아니며 3개 또는 4개 이상의 커패시터 요소를 포함할 수도 있다. 도 4b를 참조하면, 강유전체 커패시터(100')는 서로 다른 반경을 갖는 제1 커패시터 요소(100a), 제2 커패시터 요소(100b), 제3 커패시터 요소(100c), 및 제4 커패시터 요소(100d)를 포함할 수 있다. 제1 커패시터 요소(100a)의 내부 전극(101)은 제1 반경을 가지며, 제2 커패시터 요소(100b)의 내부 전극(101)은 제1 반경보다 작은 제2 반경을 갖고, 제3 커패시터 요소(100c)의 내부 전극(101)은 제2 반경보다 작은 제3 반경을 갖고, 제4 커패시터 요소(100d)의 내부 전극(101)은 제3 반경보다 작은 제4 반경을 가질 수 있다.
도 4a 및 도 4b에서, 복수의 커패시터 요소들은 공통의 중심축 상에서 일 방향을 따라 배열될 수 있다. 예를 들어, 제1 커패시터 요소(100a)과 제2 커패시터 요소(100b)는 동축 상에서 서로 인접하여 배치되고, 제3 커패시터 요소(100c)는 제2 커패시터 요소(100b)와 동축 상에서 제2 커패시터 요소(100b)에 인접하여 배치되고, 제4 커패시터 요소(100d)는 제3 커패시터 요소(100c)와 동축 상에서 제3 커패시터 요소(100c)에 인접하여 배치될 수 있다. 그러면, 제1 내지 제4 커패시터 요소(100a, 100b, 100c, 100d)들의 내부 전극(101)들이 서로 전기적으로 연결되고 외부 전극(103)들이 서로 전기적으로 연결될 수 있다. 따라서, 복수의 커패시터 요소들은 전기적으로 병렬 연결될 수 있다.
도 4c를 참조하면, 강유전체 커패시터(110)는 중심축들이 서로 평행하도록 배열된 복수의 커패시터 요소를 포함할 수 있다. 예컨대, 강유전체 커패시터(110)는 제1 커패시터 요소(110a), 제1 커패시터 요소(110a)에 평행하게 인접한 제2 커패시터 요소(110b), 제2 커패시터 요소(110b)에 평행하게 인접한 제3 커패시터 요소(110c) 및 제3 커패시터 요소(110c)에 평행하게 인접한 제4 커패시터 요소(110d)를 포함할 수 있다. 제1 내지 제4 커패시터 요소(110a, 110b, 110c, 110d) 각각은 원기둥 형태를 갖는 내부 전극(111), 내부 전극(111)의 외주면을 둘러싸는 강유전체막(112), 및 강유전체막(112)의 외주면을 둘러싸는 외부 전극(113)을 포함할 수 있다. 강유전체막(112)과 외부 전극(113)은 원통 형태를 가질 수 있다. 제1 커패시터 요소(110a)의 내부 전극(111)은 제1 반경을 가지며, 제2 커패시터 요소(110b)의 내부 전극(111)은 제1 반경보다 작은 제2 반경을 갖고, 제3 커패시터 요소(110c)의 내부 전극(111)은 제2 반경보다 작은 제3 반경을 갖고, 제4 커패시터 요소(110d)의 내부 전극(111)은 제3 반경보다 작은 제4 반경을 가질 수 있다. 제1 내지 제4 커패시터 요소(110a, 110b, 110c, 110d)들의 중심축들은 서로 평행하되 일치하지는 않는다. 이 경우, 제1 내지 제4 커패시터 요소(110a, 110b, 110c, 110d)들의 외부 전극(113)들의 외주면들이 서로 접촉할 수 있다. 제1 내지 제4 커패시터 요소(110a, 110b, 110c, 110d)의 내부 전극(111)들은 도시되지 않은 별도의 배선을 통해 서로 전기적으로 연결될 수 있다.
도 4d를 참조하면, 강유전체 커패시터(120)는 타원 기둥 형태를 갖는 내부 전극(121), 내부 전극(121)의 외주면을 둘러싸는 강유전체막(122), 및 강유전체막(122)의 외주면을 둘러싸는 외부 전극(123)을 포함할 수 있다. 이 경우, 내부 전극(121)의 곡률은 방위각 방향을 따라 연속적으로 변화할 수 있다. 따라서, 도 4d에 도시된 강유전체 커패시터(120)도 역시 상이한 곡률을 갖는 내부 전극들을 포함하는 복수의 커패시터 요소들이 중심축에 수직한 측면 방향을 따라 배열됨으로써 전기적으로 병렬 연결된 구조로 간주될 수 있다.
도 4e를 참조하면, 강유전체 커패시터(130)는 중심축 방향을 따라 반경이 점진적으로 변화하는 테이퍼 구조를 갖는 내부 전극(131), 내부 전극(131)의 외주면을 둘러싸는 강유전체막(132), 및 강유전체막(132)의 외주면을 둘러싸는 외부 전극(133)을 포함할 수 있다. 내부 전극(131)은 예를 들어 원뿔 형태, 또는 꼭지가 잘린 원뿔 형태를 가질 수 있다. 도 4e에 도시된 강유전체 커패시터(130)는 상이한 곡률을 갖는 내부 전극들을 포함하는 복수의 커패시터 요소들이 중심축 방향을 따라 배열됨으로써 전기적으로 병렬 연결된 구조로 간주될 수 있다.
유전막 두께가 t인 일반적인 평판 커패시터에 V의 전압이 인가될 때, 2개의 평판 전극 사이의 전기장은 E=V/t로 표현된다. 반면, 원기둥 형태를 갖는 커패시터의 내부 전극과 외부 전극에 전압을 인가할 경우, 외부 전극으로부터 내부 전극으로 갈수록 전계가 증가한다. 예를 들어, 유전막 두께가 t, 내부 전극의 반경이 r 인 원기둥 커패시터에 V의 전압이 가해졌을 경우, 유전막 내부의 전기장은 다음의 수학식 2와 같이 표현될 수 있다.
여기서, x는 유전막 내부의 한 점의 반경 방향 거리이며, 0 ≤ x ≤ t이다. 예컨대, 내부 전극의 반경이 5 nm이고, 유전막의 두께가 10 nm인 원기둥 커패시터를 가정하면, 내부 전극 표면에서 전기장 세기는 외부 전극 표면에서 전기장 세기의 약 2배이며, 내부 전극 표면에서는 평판 커패시터에 비해 약 2배 정도 큰 전기장이 발생하게 된다. 또한, 내부 전극의 반경이 작아질수록 내부 전극 표면에서 전기장 세기는 더욱 증가할 수 있다.
도 5는 다양한 반경을 갖는 원기둥 형태의 강유전체 커패시터에서 방사 방향 전기장 분포를 예시적으로 보이는 그래프이다. 강유전체막의 두께를 10 nm로 가정하고, 내부 전극의 반경이 5 nm, 10 nm, 20 nm, 50 nm, 500 nm, 및 ∞일 때 강유전체막 내부의 전기장 분포들을 비교하였다. 내부 전극의 반경이 ∞라는 것은 커패시터가 평판 커패시터라는 것을 의미한다. 도 5를 참조하면, 평판 커패시터에서는 두께 방향으로 전기장이 일정하게 유지된다. 내부 전극의 반경이 비교적 큰 500 nm인 경우, 강유전체막 내부의 전기장 분포는 평판 커패시터와 큰 차이를 보이지 않는다. 내부 전극의 반경이 작아질수록 내부 전극 표면에서 전기장의 세기가 증가하게 되며, 내부 전극의 반경이 5 nm인 경우에 내부 전극 표면에서 전기장의 세기는 평판 커패시터에 비해 약 2배에 가깝게 된다는 것을 알 수 있다.
한편, 강유전체 커패시터에 인가되는 전압을 점진적으로 증가시키면, 강유전체막 내부의 전기장 세기는 항복(coercive) 전계에 도달할 때가지 계속 증가하며, 전기장의 세기가 항복 전계에 도달하면 강유전체막에서 분극 반전이 일어나게 된다. 원기둥 형태를 갖는 강유전체 커패시터의 경우, 강유전체막의 두께가 동일하더라도 내부 전극의 반경에 따라 강유전체막 내부의 전기장 세기가 다르기 때문에 내부 전극의 반경에 따라 분극 반전이 일어나는 인가 전압이 달라질 수 있다. 예를 들어, 내부 전극의 반경이 작을수록 내부 전극 표면에서 전기장의 세기가 증가하므로, 강유전체 커패시터에 더 작은 인가 전압해도 분극 반전이 유도될 수 있다.
도 6은 다양한 반경을 갖는 원기둥 형태의 강유전체 커패시터에서 인가 전압과 전기장 사이의 관계를 보이는 그래프이다. 강유전체막의 두께를 10 nm로 가정하고, 내부 전극의 반경이 5 nm, 10 nm, 20 nm, 50 nm, 500 nm, 및 ∞일 때 인가 전압과 전기장 사이의 관계들을 비교하였다. 도 6에서 가로 방향으로 연장된 점선은 항복 전계(Ec)를 나타낸다. 도 6을 참조하면, 강유전체막의 두께가 동일하더라도 내부 전극의 반경에 따라 서로 다른 인가 전압에서 분극 반전이 일어날 수 있다. 예를 들어, 평판 커패시터의 경우에는 약 1.5 V에서 분극 반전이 일어나지만, 내부 전극의 반경이 5 nm인 원기둥 강유전체 커패시터의 경우에는 그보다 약 0.83 V 더 낮은 약 0.67 V에서 분극 반전이 일어난다. 따라서, 내부 전극의 반경이 작을수록 분극 반전이 일어나는 인가 전압이 작아짐을 알 수 있다.
내부 전극의 반경이 서로 다른 2개 이상의 원기둥 강유전체 커패시터를 병렬 연결한 경우에는, 서로 다른 2개 이상의 전압 영역에서 2회 이상의 분극 반전이 일어날 수 있다. 예를 들어, 도 7은 다양한 곡률의 전극 구조를 갖는 강유전체 커패시터의 전압-전류 특성을 예시적으로 보이는 그래프이다. 항복 전계의 산포는 로렌츠 분포(Lorentzian distribution)를 가정하였다. 강유전체막의 두께가 10 nm이고, 내부 전극의 반경이 5 nm, 10 nm, 20 nm, 50 nm, 500 nm인 강유전체 커패시터들 및 평판 강유전체 커패시터에 각각 인가되는 전압을 0 V부터 2.5 V까지 증가시키면, 분극 반전이 일어날 때까지 전류가 급격하게 증가하며, 분극 반전이 일어난 후에는 전류가 급격히 감소하게 된다. 강유전체 커패시터의 내부 전극의 반경이 작아질수록 스위칭 피크(switching peak)가 일어나는 전압이 작아지게 된다. 내부 전극의 반경이 5 nm, 10 nm, 20 nm, 50 nm, 500 nm인 강유전체 커패시터들이 동일한 정전용량 비율로 병렬 연결되어 있을 때, 도 7에서 '평균(mean)'으로 표시된 바와 같이 넓은 전압 범위에 걸쳐서 스위칭 전류(switching current)가 발생할 수 있다.
도 8은 다양한 곡률의 전극 구조를 갖는 강유전체 커패시터의 분극 스위칭 특성을 예시적으로 보이는 그래프로서, 시간에 따라 발생한 전류를 적분하여 분극-전압 관계를 나타낸 것이다. 또한, 도 9는 도 8의 그래프를 일부 전압 구간에서 확대한 그래프이다. 도 8을 참조하면, 내부 전극의 반경이 5 nm, 10 nm, 20 nm, 50 nm, 500 nm인 강유전체 커패시터들이 병렬 연결된 경우에는 평판 강유전체 커패시터에 비하여 완만한 분극의 변화가 확인되었다. 특히, 도 9를 참조하면, 내부 전극의 반경이 5 nm, 10 nm, 20 nm, 50 nm, 500 nm인 강유전체 커패시터들이 병렬 연결된 경우에는 약 1.2 V부터 약 1.8 V까지 약 0.6V의 비교적 넓은 전압 구간에서 선형적인 특성을 확인할 수 있다.
따라서, 도 4a 내지 도 4e에 도시된 것과 같은 다양한 곡률의 전극 구조를 갖는 곡면 기둥 형태의 강유전체 커패시터들이 병렬 연결된 경우, 복수의 전압 영역에서 복수의 분극 반전이 일어날 수 있다. 또한, 다양한 곡률의 전극 구조를 갖는 곡면 기둥 형태의 강유전체 커패시터들이 병렬 연결된 경우, 강유전체 커패시터의 평균적인 상태 변화, 예를 들어, 평균적인 전도도(conductance) 변화는, 한 번의 분극 반전이 일어나는 강유전체 커패시터 또는 평판 강유전체 커패시터에 비하여, 비교적 넓은 전압 범위에 걸쳐 완만하고 선형적인 특성을 가질 수 있다. 강유전체 메모리를 활용한 시냅스 소자에 이와 같은 원리를 적용하면 비교적 선형적인 시냅스 연결 강도 변화를 얻을 수 있다.
또한, 상술한 강유전체 커패시터의 원리는 강유전체 전계 효과 트랜지스터에도 적용될 수 있다. 예를 들어, 도 10은 일 실시예에 따른 강유전체 전계 효과 트랜지스터의 구조를 개략적으로 보이는 사시도이다. 도 11은 도 10에 도시된 강유전체 전계 효과 트랜지스터의 채널 및 게이트 구조를 보이는 단면도로서, 특히 도 10에 도시된 강유전체 전계 효과 트랜지스터(200)를 A-A' 라인을 따라 절단한 단면을 개략적으로 보인다. 도 10 및 도 11을 참조하면, 일 실시예에 따른 강유전체 전계 효과 트랜지스터(200)는 기판(201), 기판(201)의 상부 표면으로부터 Z 방향으로 돌출된 소스(210), 기판(201)의 상부 표면으로부터 Z 방향으로 돌출된 드레인(220), 기판(201)의 상부 표면으로부터 Z 방향으로 이격되어 Y 방향을 따라 연장된 타원형 막대 형상을 갖는 채널(230), 채널(230)을 둘러싸도록 배치된 강유전체막(241), 및 강유전체막(241)을 둘러싸도록 배치된 게이트 전극(240)을 포함할 수 있다. 게이트 전극(240)은 기판(201)의 상부 표면으로부터 Z 방향으로 돌출하도록 배치될 수 있다. 강유전체 전계 효과 트랜지스터(200)는 또한 도시되지 않은 인접한 다른 강유전체 전계 효과 트랜지스터와 전기적으로 분리시키기 위한 소자 분리막(202)을 더 포함할 수 있다. 소스(210)는 채널(230)과 동일한 형상을 가지며 Y 방향으로 연장되어 채널(230)과 연결되는 연장부(210a)를 포함할 수 있다. 드레인(220)은 채널(230)과 형상을 가지며 Y 방향으로 연장되어 채널(230)과 연결되는 연장부(220a)를 포함할 수 있다.
소스(210)와 드레인(220)은 제1 도전형으로 도핑될 수 있으며, 채널(230)은 제1 도전형과 전기적으로 상반되는 제2 도전형으로 도핑될 수 있다. 예를 들어, 채널(230)은 p형 반도체를 포함하고 소스(210)와 드레인(220)은 n형 반도체를 포함하거나, 또는 채널(230)은 n형 반도체를 포함하고 소스(210)와 드레인(220)은 p형 반도체를 포함할 수 있다. 채널(230)은 약 1014~1018/cm3의 비교적 저농도로 도핑될 수 있으며, 소스(210)와 드레인(220)은 낮은 저항을 위해 약 1019~1021/cm3의 비교적 고농도로 도핑될 수 있다. 소스(210), 드레인(220), 채널(230)은, 예를 들어, 실리콘(Si), 게르마늄(Ge), SiGe 등의 IV족 반도체, GaN, SiC, GaAs, InGaAs, GaP 등의 Ⅲ-Ⅴ족 화합물 반도체, ZnO, SnO, GaO, InO, InGaZnO, ZnSnO 등의 산화물 반도체, 또는 MoS2, SnS2, WTe2 등 이차원 반도체 중에서 적어도 하나의 반도체 재료를 포함할 수 있다.
도 10 및 도 11에 도시된 강유전체 전계 효과 트랜지스터(200)의 게이트 구조는 도 4d에 도시된 강유전체 커패시터(120)에 대응할 수 있다. 예를 들어, 채널(230)은 강유전체 커패시터(120)의 내부 전극(121)에 대응하고, 강유전체 전계 효과 트랜지스터(200)의 강유전체막(241)은 강유전체 커패시터(120)의 강유전체막(122)에 대응하고, 게이트 전극(240)은 강유전체 커패시터(120)의 외부 전극(123)에 대응할 수 있다. 차이점은, 강유전체 커패시터(120)의 내부 전극(121)은 금속성 재료를 포함하고 강유전체 전계 효과 트랜지스터(200)의 채널(230)은 반도체 재료를 포함한다는 점이다. 그 외에는 강유전체 커패시터(120)에 관한 설명은 강유전체 전계 효과 트랜지스터(200)의 게이트 구조에도 그대로 적용될 수 있다.
예를 들어, 강유전체막(241)은 Si, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 N 중에서 선택된 적어도 하나의 도펀트로 도핑된 Si의 산화물, Al의 산화물, Hf의 산화물, 또는 Zr의 산화물, 또는 MgZnO, AlScN, BaTiO3, Pb(Zr,Ti)O3, SrBiTaO7, 및 PVDF(polyvinylidene fluoride) 중에서 선택된 적어도 하나의 강유전체 재료를 포함할 수 있다. 또한, 게이트 전극(240)은, 예를 들어, TiN, TiAlN, TaN, Co, WN, NbN, W, Mo, 및 Pt 중에서 선택된 적어도 하나의 금속성 재료를 포함할 수 있다.
실시예에 따른 강유전체 전계 효과 트랜지스터(200)에서, 소스(210)와 드레인(220) 사이의 전도도는 강유전체막(241)의 분극 방향에 따라 변화할 수 있다. 또한 강유전체막(241)의 분극 방향에 따라 강유전체 전계 효과 트랜지스터(200)의 문턱 전압(threshold voltage)이 변화할 수 있다. 한편, 채널(230)은 XZ 평면 상에서 방위각 방향을 따라 연속적으로 변화하는 곡률을 가질 수 있다. 따라서 게이트 전극(240)에 게이트 전압이 인가될 때, 채널(230)의 표면에서 전기장의 세기는 XZ 평면 상에서 방위각 방향에 따라 달라질 수 있다. 결과적으로, 강유전체 전계 효과 트랜지스터(200)는 문턱 전압이 연속적으로 변화하는 무수히 많은 수의 채널들이 병렬 연결된 것과 같은 효과를 가질 수 있다.
도 12는 다른 실시예에 따른 강유전체 전계 효과 트랜지스터의 채널 및 게이트 구조를 보이는 단면도이다. 도 12를 참조하면, 강유전체 전계 효과 트랜지스터는 기판(201)의 상부 표면으로부터 Z 방향으로 이격되어 Y 방향을 따라 연장된 원기둥 막대 형상을 갖는 제1 내지 제4 채널(230a, 230b, 230c, 230d), 제1 내지 제4 채널(230a, 230b, 230c, 230d)을 각각 둘러싸도록 배치된 제1 내지 제4 강유전체막(241a, 241b, 241c, 241d), 및 제1 내지 제4 강유전체막(241a, 241b, 241c, 241d)을 둘러싸는 게이트 전극(240)을 포함할 수 있다. 도 12에 도시되지는 않았지만, 소스(210)는 제1 내지 제4 채널(230a, 230b, 230c, 230d)과 동일한 원기둥 막대 형상을 가지며 Y 방향으로 연장되어 제1 내지 제4 채널(230a, 230b, 230c, 230d)과 각각 연결되는 제1 내지 제4 연장부를 포함할 수 있다. 드레인(220)은 제1 내지 제4 채널(230a, 230b, 230c, 230d)과 동일한 원기둥 막대 형상을 가지며 Y 방향으로 연장되어 제1 내지 제4 채널(230a, 230b, 230c, 230d)과 각각 연결되는 제1 내지 제4 연장부를 포함할 수 있다. 제1 내지 제4 채널(230a, 230b, 230c, 230d)은 Z 방향을 따라 서로 간격을 두고 배열될 수 있다. 제1 내지 제4 강유전체막(241a, 241b, 241c, 241d)은 대응하는 제1 내지 제4 채널(230a, 230b, 230c, 230d)을 각각 둘러싸는 원통 형태를 가질 수 있다.
도 12에 도시된 강유전체 전계 효과 트랜지스터의 게이트 구조는 도 4c에 도시된 강유전체 커패시터(110)에 대응할 수 있다. 예컨대, 제1 내지 제4 채널(230a, 230b, 230c, 230d)은 제1 내지 제4 커패시터 요소(110a, 110b, 110c, 110d)의 내부 전극(111)에 대응하고, 제1 내지 제4 강유전체막(241a, 241b, 241c, 241d)은 제1 내지 제4 커패시터 요소(110a, 110b, 110c, 110d)의 강유전체막(112)에 대응하고, 게이트 전극(240)은 제1 내지 제4 커패시터 요소(110a, 110b, 110c, 110d)의 외부 전극(113)에 대응할 수 있다. 차이점은, 강유전체 커패시터(110)의 내부 전극(111)은 금속성 재료를 포함하고 제1 내지 제4 채널(230a, 230b, 230c, 230d)은 반도체 재료를 포함한다는 점이다. 그 외에는 강유전체 커패시터(110)에 관한 설명은 강유전체 전계 효과 트랜지스터의 게이트 구조에도 그대로 적용될 수 있다. 예를 들어, 제1 내지 제4 강유전체막(241a, 241b, 241c, 241d)의 두께(t)에 대한 대응하는 제1 내지 제4 채널(230a, 230b, 230c, 230d)의 반경(r)의 비율(t/r)은 0보다 크고 2 이하일 수 있다.
도 12에 도시된 게이트 구조를 갖는 강유전체 전계 효과 트랜지스터는 문턱 전압이 서로 다른 4개의 채널들이 병렬 연결된 것과 같은 효과를 가질 수 있다. 병렬로 연결된 복수의 채널을 포함하는 실시예에 따른 강유전체 전계 효과 트랜지스터의 경우, 게이트 전압이 하나의 채널에 대해서는 항복 전압 근처의 값이더라도, 그 채널에 병렬 연결된 다른 채널에서는 비교적 완만한 채널의 전도도 변화가 일어날 수 있다. 결과적으로, 복수의 채널에 대한 평균적인 전도도는 선형적으로 변화할 수 있다. 도 12에는 예시적으로 4개의 채널들이 병렬 연결된 것으로 도시되었으나, 이에 반드시 한정되는 것은 아니다. 예를 들어, 강유전체 전계 효과 트랜지스터는 2개, 3개, 또는 5개 이상의 병렬 연결된 채널들을 포함할 수도 있다.
도 13은 또 다른 실시예에 따른 강유전체 전계 효과 트랜지스터의 채널 및 게이트 구조를 보이는 단면도이다. 도 12에서는 제1 내지 제4 채널(230a, 230b, 230c, 230d)들이 Z 방향을 따라 서로 간격을 두고 배열된 것으로 도시되었으나, 이에 한정되지 않는다. 도 13에 도시된 바와 같이, 제1 내지 제4 채널(230a, 230b, 230c, 230d)들은 X 방향을 따라 서로 간격을 두고 배열될 수도 있다. 다시 말해, 제1 내지 제4 채널(230a, 230b, 230c, 230d)들은 소스(210)와 드레인(220) 사이에서 높이 방향 또는 수직 방향을 따라 배열될 수도 있으며 또는 수평 방향을 따라 배열될 수도 있다.
도 14는 또 다른 실시예에 따른 강유전체 전계 효과 트랜지스터의 채널 및 게이트 구조를 보이는 단면도이다. 도 14를 참조하면, 강유전체 전계 효과 트랜지스터(300)는 기판(301), 소자 분리막(302), 기판(301) 또는 소자 분리막(302)의 상부 표면으로부터 Z 방향으로 돌출된 소스(310), 기판(301) 또는 소자 분리막(302)의 상부 표면으로부터 Z 방향으로 돌출된 드레인(320), 기판(201)의 상부 표면으로부터 Z 방향으로 이격되어 Y 방향을 따라 연장된 원기둥 막대 형상을 갖는 제1 내지 제4 채널(330a, 330b, 330c, 330d), 제1 내지 제4 채널(330a, 330b, 330c, 330d)을 둘러싸도록 배치된 제1 내지 제4 강유전체막(341a, 341b, 341c, 341d), 및 제1 내지 제4 강유전체막(341a, 341b, 341c, 341d)을 둘러싸도록 배치된 게이트 전극(340)을 포함할 수 있다. 드레인(320)은 제1 채널(330a)과 동일한 형상을 가지며 제1 채널(330a)에 접촉하는 연장부(320a)를 포함하고, 소스(310)는 제4 채널(330d)과 동일한 형상을 가지며 제4 채널(330d)에 접촉하는 연장부(310a)를 포함할 수 있다.
제1 내지 제4 채널(330a, 330b, 330c, 330d)은 소스(310)와 드레인(320) 사이에서 Y 방향을 따라 순차적으로 배열될 수 있다. 또한, 제1 내지 제4 채널(330a, 330b, 330c, 330d)들은 공통의 중심축 상에서 배열될 수 있다. 도 14에 도시된 강유전체 전계 효과 트랜지스터의 게이트 구조는 도 4b에 도시된 강유전체 커패시터(100')에 대응할 수 있다.
도 15는 또 다른 실시예에 따른 강유전체 전계 효과 트랜지스터의 채널 및 게이트 구조를 보이는 단면도이다. 도 15를 참조하면, 강유전체 전계 효과 트랜지스터(400)는 기판(401), 소자 분리막(402), 기판(401) 또는 소자 분리막(402)의 상부 표면으로부터 Z 방향으로 돌출된 소스(410), 기판(401) 또는 소자 분리막(402)의 상부 표면으로부터 Z 방향으로 돌출된 드레인(420), 기판(401)의 상부 표면으로부터 Z 방향으로 이격되어 Y 방향을 따라 연장된 원뿔 형상을 갖는 채널(430), 채널(430)을 둘러싸도록 배치된 강유전체막(441), 및 강유전체막(441)을 둘러싸도록 배치된 게이트 전극(440)을 포함할 수 있다. 드레인(420)은 채널(430)과 동일한 형상을 가지며 채널(430)의 일측에 접촉하는 연장부(420a)를 포함하고, 소스(410)는 채널(430)과 동일한 형상을 가지며 채널(430)의 타측에 접촉하는 연장부(410a)를 포함할 수 있다.
채널(430)은 Y 방향을 따라 반경이 점진적으로 변화하는 테이퍼 구조를 가질 수 있다. 예를 들어, 채널(430)은 원뿔 형태 또는 꼭지가 잘린 원뿔 형태를 가질 수 있다. 도 15에 도시된 강유전체 전계 효과 트랜지스터의 게이트 구조는 도 4e에 도시된 강유전체 커패시터(130)에 대응할 수 있다.
도 16은 실시예들에 따른 강유전체 전계 효과 트랜지스터의 스위칭 특성 및 강유전체 전계 효과 트랜지스터가 선형적인 상태 변화 특성을 갖게 되는 원리를 예시적으로 보이는 그래프이다. 강유전체 전계 효과 트랜지스터의 스위칭 특성을 나타내는 도 16의 전압-전류 특성 곡선(50)에서 전류는 게이트 전극과 기판 사이의 변위 전류(displacement current)를 나타낸다. 전압-전류 특성 곡선(50)의 양의 전압 부분을 참조하면, 게이트 전압이 0부터 점진적으로 증가한다고 할 때, 상이한 반경을 갖는 3개의 채널의 전도도는 서로 다른 게이트 전압 구간에서 급격하게 변화한다는 것을 알 수 있다. 상이한 반경으로 인하여 3개의 채널의 표면에서 전기장의 세기가 달라지기 때문이다. 결과적으로, 3개의 채널에 대응하는 3개의 강유전체막에 항복 전계가 걸리게 하기 위한 게이트 전압이 3개의 채널마다 달라지게 된다.
예를 들어, 제1 반경을 갖는 제1 채널의 경우에는 구간 a에 대응되는 게이트 전압 범위에서 강유전체막의 분극 반전이 일어나며, 제1 반경과 상이한 제2 반경을 갖는 제2 채널의 경우에는 구간 b에 대응되는 게이트 전압 범위에서 강유전체막의 분극 반전이 일어나고, 제1 및 제2 반경과 상이한 제3 반경을 갖는 제3 채널의 경우에는 구간 c에 대응되는 게이트 전압 범위에서 강유전체막의 분극 반전이 일어난다고 가정한다. 그러면, 제1 채널은 구간 a에서 전도도가 크게 변화하고, 제2 채널은 구간 b에서 전도도가 크게 변화하고, 제3 채널은 구간 c에서 전도도가 크게 변화할 수 있다.
전압-전류 특성 곡선(50)의 구간 a에 대응되는 제1 채널의 전도도 변화는 제1 PD(Potentiation and Depression) 곡선(51)으로 표현되고, 전압-전류 특성 곡선(50)의 구간 b에 대응되는 제2 채널의 전도도 변화는 제2 PD 곡선(52)으로 표현되며, 전압-전류 특성 곡선(50)의 구간 c에 대응되는 제3 채널의 전도도 변화는 제3 PD 곡선(53)으로 표현될 수 있다. 제1 PD 곡선(51), 제2 PD 곡선(52) 및 제3 PD 곡선(53) 각각은 모두 게이트 전압에 대해 비선형적인 특성을 갖는다.
한편, 제1 PD 곡선(52)과 제3 PD 곡선(53)을 정규화(nomarlize)하여 결합한 결과인 합성 PD 곡선(54)을 제2 PD 곡선(52)과 비교하여 보면, 합성 PD 곡선(54)이 게이트 전압 변화에 대해 보다 선형적임을 알 수 있다. 이러한 합성 PD 곡선(54)은 제1 채널과 제3 채널의 합성 전도도에 대응할 수 있다. 따라서 분극 반전을 일으키기 위한 게이트 전압 구간이 서로 다른 제1 채널과 제3 채널을 병렬 연결함으로써 게이트 전압 변화에 대해 보다 선형적인 전도도를 얻을 수 있으며, 병렬 연결된 제1 내지 제3 채널의 합성 전도도는 더욱 선형적인 특성을 가질 수 있다. 강유전체 메모리를 활용한 시냅스 소자에 이와 같은 원리를 적용하면 비교적 선형적인 시냅스 연결 강도 변화를 얻을 수 있다.
도 17은 도 3에 도시된 뉴럴 네트워크 장치(500)의 시냅스 소자(550)의 일 예를 개략적으로 보인다. 도 17을 참조하면, 각각의 시냅스 소자(550)는 액세스 트랜지스터(access transistor)(551) 및 강유전체 전계 효과 트랜지스터(552)를 포함할 수 있다. 강유전체 전계 효과 트랜지스터(552)는 도 10 내지 도 15에서 설명한 실시예들에 따른 강유전체 전계 효과 트랜지스터들 중 어느 하나일 수 있다. 액세스 트랜지스터(551)는 시냅스 소자(550)를 온/오프시키는 선택 소자로서 역할하며, 강유전체 전계 효과 트랜지스터(552)는 메모리의 역할을 할 수 있다. 액세스 트랜지스터(551)의 게이트는 복수의 워드 라인(WL) 중 어느 하나의 워드 라인에 전기적으로 연결되고, 소스는 복수의 비트 라인(BL) 중 어느 하나의 비트 라인에 전기적으로 연결되고, 드레인은 강유전체 전계 효과 트랜지스터(552)의 게이트에 연결될 수 있다. 또한, 강유전체 전계 효과 트랜지스터(552)의 소스는 복수의 입력 라인(IL) 중 어느 하나의 입력 라인에 전기적으로 연결되고, 드레인은 복수의 출력 라인(OL) 중 어느 하나의 출력 라인에 전기적으로 연결될 수 있다.
뉴럴 네트워크 장치(500)의 학습 동작 시에, 개별 워드 라인(WL)을 통해 액세스 트랜지스터(551)를 개별적으로 턴온시키고, 비트 라인(BL)을 통해 프로그램 펄스가 강유전체 전계 효과 트랜지스터(552)의 게이트에 인가될 수 있다. 입력 라인(IL)을 통해 학습 데이터의 신호가 인가될 수 있다. 이러한 과정을 통해 각각의 강유전체 전계 효과 트랜지스터(552)에 웨이트가 저장될 수 있다. 이를 위해, 워드 라인 드라이버(510)는, 뉴럴 네트워크 장치(500)의 학습 동작 시에, 복수의 워드 라인(WL)에 순차적으로 턴온 신호를 인가하도록 구성될 수 있다. 비트 라인 드라이버(520)는, 뉴럴 네트워크 장치(500)의 학습 동작 시에, 복수의 비트 라인(BL)에 웨이트 신호를 인가하도록 구성될 수 있다.
뉴럴 네트워크 장치(500)의 추론 동작 시에는 전체 워드 라인(WL)을 통해 전체 액세스 트랜지스터(551)들을 모두 턴온시키고, 비트 라인(BL)을 통해 읽기 전압(Vread)이 인가될 수 있다. 그러면 각각의 출력 라인(OL)에는 그 출력 라인(OL)에 병렬로 연결된 시냅스 소자(550)들로부터의 전류가 합산되어 흐르게 된다. 출력 회로(540)는 각각의 출력 라인(OL)을 흐르는 전류를 디지털 신호로 변환할 수 있다. 이를 위해, 워드 라인 드라이버(510)는, 뉴럴 네트워크 장치(500)의 추론 동작 시에, 복수의 워드 라인(WL) 전체에 턴온 신호를 인가하도록 구성될 수 있다. 비트 라인 드라이버(520)는, 뉴럴 네트워크 장치(500)의 추론 동작 시에, 복수의 비트 라인(BL)에 읽기 전압을 인가하도록 구성될 수 있다.
실시예에 따르면, 강유전체 전계 효과 트랜지스터(552)가 선형적인 상태 변화 특성을 갖기 때문에, 뉴럴 네트워크 장치(500)의 시냅스 소자(550)에서 웨이트가 선형적으로 업데이트 가능할 수 있다. 다시 말해, 비트 라인(BL)을 통해 제공되는 프로그램 펄스에 비례하여 선형적으로 웨이트 또는 시냅스 연결 강도가 변화할 수 있다.
도 18은 도 3에 도시된 뉴럴 네트워크 장치(500)의 시냅스 소자의 다른 예를 개략적으로 보인다. 도 18을 참조하면, 각각의 시냅스 소자(550a)는 액세스 트랜지스터(551), 강유전체 커패시터(553), 및 전계 효과 트랜지스터(554)를 포함할 수 있다. 강유전체 커패시터(553)는 도 4a 내지 도 4e에서 설명한 실시예들에 따른 강유전체 커패시터들 중 어느 하나일 수 있다. 다시 말해, 강유전체 커패시터(553)는 병렬 연결된 복수의 강유전체 커패시터 요소를 포함하고, 복수의 강유전체 커패시터 요소는 상이한 반경의 내부 전극을 가질 수 있다. 전계 효과 트랜지스터(554)는 강유전체를 포함하지 않는 일반적인 전계 효과 트랜지스터일 수 있다. 강유전체 커패시터(553)의 내부 전극과 외부 전극 중 하나는 액세스 트랜지스터(551)의 드레인에 전기적으로 연결될 수 있으며, 다른 하나는 전계 효과 트랜지스터(554)의 게이트에 전기적으로 연결될 수 있다. 또한, 전계 효과 트랜지스터(554)의 소스는 복수의 입력 라인(IL) 중 어느 하나의 입력 라인에 전기적으로 연결되고, 드레인은 복수의 출력 라인(OL) 중 어느 하나의 출력 라인에 전기적으로 연결될 수 있다.
또는, 시냅스 소자(550a)에서 강유전체 커패시터(553)는 전계 효과 트랜지스터(554)의 게이트로서 배치될 수도 있다. 이 경우, 강유전체 커패시터(553)와 전계 효과 트랜지스터(554)가 함께 하나의 MFMIS(metal-ferroelectric-metal-insulator) 전계 효과 트랜지스터를 형성할 수 있다. 이 경우, 강유전체 커패시터(553)와 전계 효과 트랜지스터(554)가 함께 메모리의 역할을 할 수 있다.
도 19는 도 3에 도시된 뉴럴 네트워크 장치(550)의 시냅스 소자의 또 다른 예를 개략적으로 보인다. 도 19를 참조하면, 각각의 시냅스 소자(550b)는 액세스 트랜지스터(551), 전계 효과 트랜지스터(554), 및 강유전체 커패시터(553)를 포함할 수 있다. 전계 효과 트랜지스터(554)의 게이트는 액세스 트랜지스터(551)의 드레인에 전기적으로 연결되고, 소스는 복수의 입력 라인(IL) 중 어느 하나의 입력 라인에 전기적으로 연결될 수 있다. 강유전체 커패시터(553)의 내부 전극과 외부 전극 중 하나는 전계 효과 트랜지스터(554)의 드레인에 전기적으로 연결되고, 다른 하나는 복수의 출력 라인(OL) 중 어느 하나의 출력 라인에 전기적으로 연결될 수 있다. 강유전체 커패시터(553)는 도 4a 내지 도 4e에서 설명한 실시예들에 따른 강유전체 커패시터들 중 어느 하나일 수 있다. 도 19에 도시된 시냅스 소자(550b)에서 강유전체 커패시터(553)는 강유전체 터널 접합(ferroelectric tunnel junction) 메모리를 형성할 수 있다.
도 20은 다른 실시예에 따른 뉴럴 네트워크 장치의 구성을 개략적으로 보이는 블록도이다. 도 20을 참조하면, 뉴럴 네트워크 장치(600)는 복수의 워드 라인(WL), 복수의 비트 라인(BL), 복수의 시냅스 소자(640), 복수의 워드 라인(WL)에 신호를 제공하는 워드 라인 드라이버(610), 복수의 비트 라인(BL)에 신호를 제공하는 비트 라인 드라이버(620), 및 복수의 비트 라인(BL)으로부터 신호를 출력하는 출력 회로(630)를 포함할 수 있다. 출력 회로(630)는 복수의 비트 라인(BL) 각각에 연결된 ADC(analog to digital converter)를 포함할 수 있다.
복수의 워드 라인(WL)과 복수의 비트 라인(BL)은 서로 교차하도록 배열될 수 있다. 복수의 시냅스 소자(640)는 복수의 워드 라인(WL)과 복수의 비트 라인(BL)이 교차하는 교차점들에 각각 배치될 수 있다. 따라서, 복수의 시냅스 소자(640)는 2차원 어레이의 형태로 배열될 수 있다. 복수의 시냅스 소자(640) 각각은 복수의 워드 라인(WL) 중 어느 하나의 워드 라인, 및 복수의 비트 라인(BL) 중 어느 하나의 비트 라인에 각각 전기적으로 연결될 수 있다.
도 21은 도 20에 도시된 뉴럴 네트워크 장치(600)의 시냅스 소자(640)의 일 예를 개략적으로 보인다. 도 21을 참조하면, 시냅스 소자(640)는 액세스 트랜지스터(641) 및 강유전체 커패시터(642)를 포함할 수 있다. 강유전체 커패시터(642)는 도 4a 내지 도 4e에서 설명한 실시예들에 따른 강유전체 커패시터들 중 어느 하나일 수 있다. 액세스 트랜지스터(641)는 시냅스 소자(640)를 온/오프시키는 선택 소자로서 역할하며, 강유전체 커패시터(642)는 메모리의 역할을 할 수 있다. 액세스 트랜지스터(641)의 게이트는 복수의 워드 라인(WL) 중 어느 하나의 워드 라인에 전기적으로 연결되고, 소스는 복수의 비트 라인(BL) 중 어느 하나의 비트 라인에 전기적으로 연결되고, 드레인은 강유전체 커패시터(642)의 내부 전극과 외부 전극 중 하나에 연결될 수 있다. 강유전체 커패시터(642)의 내부 전극과 외부 전극 중 다른 하나는 강유전체 커패시터(642)의 내부 전극과 외부 전극 사이의 전압차를 조절하기 위한 플레이트 라인(PL)에 연결될 수 있다.
뉴럴 네트워크 장치(600)의 학습 동작 시에, 개별 워드 라인(WL)을 통해 한 행(row)의 시냅스 소자(640)들을 개별적으로 선택하고, 선택된 행에 배열된 시냅스 소자(640)들에 워드 라인(WL)을 통해 학습 데이터의 신호가 인가될 수 있다. 그리고, 선택된 행에서 각각의 시냅스 소자(550)에 비트 라인(BL)을 통해 열(column) 별로 웨이트 신호가 인가될 수 있다. 이러한 과정을 통해 복수의 시냅스 소자(640)에 웨이트가 저장될 수 있다. 뉴럴 네트워크 장치(600)의 학습 동작 시에, 워드 라인 드라이버(610)는 복수의 워드 라인(WL)에 순차적으로 학습 데이터 신호를 인가하도록 구성될 수 있으며, 비트 라인 드라이버(620)는 복수의 비트 라인(BL)에 웨이트 신호를 인가하도록 구성될 수 있다.
뉴럴 네트워크 장치(600)의 추론 동작 시에, 전체 워드 라인(WL)을 통해 추론에 사용될 입력 데이터 신호가 시냅스 소자(640)들에 인가될 수 있다. 그러면 각각의 비트 라인(BL)에는 그 비트 라인(BL)에 병렬로 연결된 시냅스 소자(640)들로부터의 전류가 합산되어 흐르게 된다. 각각의 비트 라인(BL)에 흐르는 전류는 복수의 시냅스 소자(640)에 저장된 웨이트에 따라 달라질 수 있다. 출력 회로(630)는 각각의 비트 라인(BL)을 흐르는 전류를 디지털 신호로 변환할 수 있다.
도 22는 뉴럴 네트워크 장치를 포함하는 전자 장치의 예시적인 구성을 개략적으로 보이는 블록도이다. 도 22를 참고하면, 전자 장치(700)는 뉴럴 네트워크를 기초로 입력 데이터를 실시간으로 분석하여 유효한 정보를 추출하고, 추출된 정보를 기초로 상황 판단을 하거나 또는 전자 장치(700)가 탑재된 디바이스의 구성들을 제어할 수 있다. 예컨대, 전자 장치(700)는 드론(drone), 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS) 등과 같은 로봇 장치, 스마트 TV, 스마트폰, 의료 디바이스, 모바일 디바이스, 영상 표시 디바이스, 계측 디바이스, IoT 디바이스 등에 적용될 수 있으며, 이 외에도 다양한 종류의 디바이스들 중 적어도 하나에 탑재될 수 있다.
전자 장치(700)는 프로세서(710), RAM(Random Access Memory)(720), 뉴럴 네트워크 장치(730), 메모리(740), 센서 모듈(750) 및 통신 모듈(760)을 포함할 수 있다. 전자 장치(700)는 입출력 모듈, 보안 모듈, 전력 제어 장치 등을 더 포함할 수 있다. 전자 장치(700)의 하드웨어 구성들 중 일부는 적어도 하나의 반도체 칩에 탑재될 수 있다.
프로세서(710)는 전자 장치(700)의 전반적인 동작을 제어한다. 프로세서(710)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 프로세서(710)는 메모리(740)에 저장된 프로그램들 및/또는 데이터를 처리 또는 실행할 수 있다. 일부 실시예에 있어서, 프로세서(710)는 메모리(740)에 저장된 프로그램들을 실행함으로써, 뉴럴 네트워크 장치(730)의 기능을 제어할 수 있다. 프로세서(710)는 CPU(Central Processing Unit), GPU(Graphics Processing Unit), AP(Application Processor) 등으로 구현될 수 있다.
RAM(720)은 프로그램들, 데이터, 또는 명령들(instructions)을 일시적으로 저장할 수 있다. 예컨대 메모리(740)에 저장된 프로그램들 및/또는 데이터는 프로세서(710)의 제어 또는 부팅 코드에 따라 RAM(720)에 일시적으로 저장될 수 있다. RAM(720)은 DRAM(Dynamic RAM) 또는 SRAM(Static RAM) 등의 메모리로 구현될 수 있다.
뉴럴 네트워크 장치(730)는 수신되는 입력 데이터를 기초로 뉴럴 네트워크의 연산을 수행하고, 수행 결과를 기초로 정보 신호를 생성할 수 있다. 뉴럴 네트워크는 CNN, RNN, FNN, LSTM(long short-term memor), SNN(stacked neural network), SSDNN(state-space dynamic neural network), DBNdeep belief networks), RBM(restricted Boltzmann machines) 등을 포함할 수 있으나 이에 제한되지 않는다. 뉴럴 네트워크 장치(730)는 뉴럴 네트워크 전용 하드웨어 가속기 자체 또는 이를 포함하는 장치일 수 있다. 뉴럴 네트워크 장치(730)는 뉴럴 네트워크의 연산뿐만이 아니라 독출 또는 기입하는 동작을 수행할 수 있다.
뉴럴 네트워크 장치(730)는 도 3 또는 도 20에 도시된 실시예에 따른 뉴럴 네트워크 장치(500, 600)에 대응될 수 있다. 뉴럴 네트워크 장치(730)는 선형적인 상태변화 특성을 갖는 웨이트를 구현할 수 있으므로, 뉴럴 네트워크 장치(730)에 의해 수행되는 뉴럴 네트워크 연산의 정확성이 증가될 수 있고, 보다 정교한 뉴럴 네트워크가 구현될 수 있다.
정보 신호는 음성 인식 신호, 사물 인식 신호, 영상 인식 신호, 생체 정보 인식 신호 등과 같은 다양한 종류의 인식 신호 중 하나를 포함할 수 있다. 예를 들어, 뉴럴 네트워크 장치(730)는 비디오 스트림에 포함되는 프레임 데이터를 입력 데이터로서 수신하고, 프레임 데이터로부터 프레임 데이터가 나타내는 이미지에 포함된 사물에 대한 인식 신호를 생성할 수 있다. 그러나, 이에 제한되는 것은 아니며, 전자 장치(700)가 탑재된 디바이스의 종류 또는 기능에 따라 뉴럴 네트워크 장치(730)는 다양한 종류의 입력 데이터를 수신할 수 있고, 입력 데이터에 따른 인식 신호를 생성할 수 있다.
뉴럴 네트워크 장치(730)는, 예컨대, 선형 회귀분석(linear regression), 로지스틱 회귀분석(logistic regression), 통계적 군집화(statistical clustering), 베이즈 분류(Bayesian classification), 의사결정 나무(decision trees), 주성분 분석(principal component analysis), 및/또는 전문가 시스템과 같은 머신 러닝 모델, 및/또는 랜덤 포레스트(random forest)와 같은 앙상블 기법 등의 머신 러닝 모델을 수행할 수 있다. 이러한 머신 러닝 모델은, 예컨대, 영상 분류 서비스, 생체 정보 또는 생체 데이터에 기반한 사용자 인증 서비스, 첨단 운전자 지원 시스템(ADAS, advanced driver assistance system), 음성 인식 비서 서비스(voice assistant service), 자동 음성 인식(ASR, automatic speech recognition) 서비스 등과 같은 다양한 서비스를 제공하는 데 사용될 수 있다.
메모리(740)는 데이터를 저장하기 위한 저장 장소로서, OS(Operating System), 각종 프로그램들, 및 각종 데이터를 저장할 수 있다. 실시예에 있어서, 메모리(740)는 뉴럴 네트워크 장치(730)의 연산 수행 과정에서 생성되는 중간 결과들을 저장할 수 있다.
메모리(740)는 DRAM일 수 있으나, 이에 한정되는 것은 아니다. 메모리(740)는 휘발성 메모리 또는 비휘발성 메모리 중 적어도 하나를 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함한다. 휘발성 메모리는 DRAM(Dynamic RAM), SRAM(Static RAM), SDRAM(Synchronous DRAM), PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FeRAM(Ferroelectric RAM) 등을 포함한다. 실시예에 있어서, 메모리(740)는 HDD(Hard Disk Drive), SSD(Solid State Drive), CF(compact flash), SD(secure digital), Micro-SD(micro secure digital), Mini-SD(mini secure digital) 또는 Memory Stick 중 적어도 하나를 포함할 수 있다.
센서 모듈(750)은 전자 장치(700)가 탑재되는 디바이스 주변의 정보를 수집할 수 있다. 센서 모듈(750)은 전자 장치(700)의 외부로부터 신호(예컨대 영상 신호, 음성 신호, 자기 신호, 생체 신호, 터치 신호 등)를 센싱 또는 수신하고, 센싱 또는 수신된 신호를 데이터로 변환할 수 있다. 이를 위해, 센서 모듈(750)은 센싱 장치, 예컨대 마이크, 촬상 장치, 이미지 센서, 라이더(LIDAR; light detection and ranging) 센서, 초음파 센서, 적외선 센서, 바이오 센서, 및 터치 센서 등 다양한 종류의 센싱 장치 중 적어도 하나를 포함할 수 있다.
센서 모듈(750)은 변환된 데이터를 뉴럴 네트워크 장치(730)에 입력 데이터로서 제공할 수 있다. 예를 들어, 센서 모듈(750)은 이미지 센서를 포함할 수 있으며, 전자 장치(700)의 외부 환경을 촬영하여 비디오 스트림을 생성하고, 비디오 스트림의 연속하는 데이터 프레임을 뉴럴 네트워크 장치(730)에 입력 데이터로서 순서대로 제공할 수 있다. 그러나 이에 제한되는 것은 아니며 센서 모듈(750)은 다양한 종류의 데이터를 뉴럴 네트워크 장치(730)에 제공할 수 있다.
통신 모듈(760)은 외부 디바이스와 통신할 수 있는 다양한 유선 또는 무선 인터페이스를 구비할 수 있다. 예컨대 통신 모듈(760)은 유선 근거리통신망(Local Area Network; LAN), Wi-fi(Wireless Fidelity)와 같은 무선 근거리 통신망 (Wireless Local Area Network; WLAN), 블루투스(Bluetooth)와 같은 무선 개인 통신망(Wireless Personal Area Network; WPAN), 무선 USB (Wireless Universal Serial Bus), Zigbee, NFC (Near Field Communication), RFID (Radio-frequency identification), PLC(Power Line communication), 또는 3G (3rd Generation), 4G (7th Generation), LTE (Long Term Evolution) 등 이동 통신망(mobile cellular network)에 접속 가능한 통신 인터페이스 등을 포함할 수 있다.
상술한 강유전체 전계 효과 트랜지스터, 뉴럴 네트워크 장치, 및 전자 장치는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
10, 20.....뉴럴 네트워크
100, 110, 120, 130.....강유전체 커패시터
101, 111, 121, 131.....내부 전극
102, 112, 122, 132.....강유전체막
103, 113, 123, 133.....외부 전극
200, 300, 400.....강유전체 전계 효과 트랜지스터
201, 301, 401.....기판 202, 302, 402.....소자 분리막
210, 310, 410.....소스 220, 320, 420.....드레인
230, 330, 430.....채널 240, 340, 440.....게이트 전극
241, 341, 441.....강유전체막 500, 600.....뉴럴 네트워크 장치
510, 610.....워드 라인 드라이버 520, 620.....비트 라인 드라이버
530.....입력 회로 540, 630.....출력 회로
550, 640.....시냅스 소자 700.....전자 장치

Claims (33)

  1. 기판;
    상기 기판의 상부 표면으로부터 제1 방향을 따라 돌출하여 배치된 소스;
    상기 기판의 상부 표면으로부터 상기 제1 방향을 따라 돌출하여 배치된 드레인;
    상기 기판의 상부 표면으로부터 이격되도록 배치되며 상기 소스와 드레인 사이에 상기 제1 방향과 상이한 제2 방향을 따라 연장된 채널;
    상기 채널의 외주면을 둘러싸는 강유전체막; 및
    상기 강유전체막을 둘러싸는 게이트 전극;을 포함하며,
    상기 채널은 복수의 상이한 곡률 반경을 갖는 곡면 형태의 단면을 갖는, 강유전체 전계 효과 트랜지스터.
  2. 제1 항에 있어서,
    상기 채널은 상기 제1 방향 및 제2 방향과 상이한 방위각 방향을 따라 반경이 연속적으로 변화하는 타원 기둥 형태를 갖는, 강유전체 전계 효과 트랜지스터.
  3. 제1 항에 있어서,
    상기 채널은 상기 제2 방향을 따라 반경이 점진적으로 변화하는 테이퍼 구조를 갖는, 강유전체 전계 효과 트랜지스터.
  4. 제1 항에 있어서,
    상기 채널은:
    제1 반경을 갖는 제1 채널; 및
    상기 제1 반경과 상이한 제2 반경을 갖는 제2 채널;을 포함하는, 강유전체 전계 효과 트랜지스터.
  5. 제4 항에 있어서,
    상기 강유전체막은:
    상기 제1 채널의 외주면을 둘러싸는 제1 강유전체막; 및
    상기 제2 채널의 외주면을 둘러싸는 제2 강유전체막;을 포함하고,
    상기 게이트 전극은 상기 제1 강유전체막과 상기 제2 강유전체막을 모두 둘러싸도록 배치된, 강유전체 전계 효과 트랜지스터.
  6. 제5 항에 있어서,
    상기 채널은 상기 제1 반경 및 제2 반경과 상이한 제3 반경을 갖는 제3 채널을 더 포함하고,
    상기 강유전체막은 상기 제3 채널의 외주면을 둘러싸는 제3 강유전체막을 더 포함하며,
    상기 게이트 전극은 상기 제1 강유전체막, 상기 제2 강유전체막 및 상기 제3 강유전체막을 모두 둘러싸도록 배치된, 강유전체 전계 효과 트랜지스터.
  7. 제1 항에 있어서,
    상기 강유전체막의 두께(t)에 대한 상기 채널의 반경(r)의 비율(t/r)은 0보다 크고 2 이하인, 강유전체 전계 효과 트랜지스터.
  8. 제1 항에 있어서,
    상기 게이트 전극은 TiN, TaN, WN, NbN, W, Mo, Pt 중에서 적어도 하나의 도전성 재료를 포함하는, 강유전체 전계 효과 트랜지스터.
  9. 제1 항에 있어서,
    상기 강유전체막은 Si, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 N 중에서 선택된 적어도 하나의 도펀트로 도핑된 Si, Al, Hf, 또는 Zr의 산화물, MgZnO, AlScN, BaTiO3, Pb(Zr,Ti)O3, SrBiTaO7, 및 PVDF(polyvinylidene fluoride) 중에서 적어도 하나의 재료를 포함하는, 강유전체 전계 효과 트랜지스터.
  10. 복수의 워드 라인;
    상기 복수의 워드 라인과 서로 교차하도록 배치된 복수의 비트 라인; 및
    상기 복수의 워드 라인과 상기 복수의 비트 라인들이 교차하는 교차점들에 각각 배치된 것으로, 상기 복수의 워드 라인 중 어느 하나의 워드 라인 및 상기 복수의 비트 라인 중 어느 하나의 비트 라인에 각각 전기적으로 연결된 복수의 시냅스 소자;를 포함하며,
    상기 복수의 시냅스 소자 각각은 곡면 기둥 형태를 갖는 커패시터를 포함하고,
    상기 커패시터는 내부 전극, 상기 내부 전극의 외주면을 둘러싸는 강유전체막, 및 상기 강유전체막의 외주면을 둘러싸는 외부 전극을 포함하며,
    상기 내부 전극은 복수의 상이한 곡률 반경을 갖는, 뉴럴 네트워크 장치.
  11. 제10 항에 있어서,
    상기 커패시터의 내부 전극은 타원 기둥 형태를 갖는, 뉴럴 네트워크 장치.
  12. 제10 항에 있어서,
    상기 커패시터의 내부 전극은 반경이 점진적으로 변화하는 테이퍼 구조를 갖는, 뉴럴 네트워크 장치.
  13. 제10 항에 있어서,
    상기 커패시터는:
    상기 내부 전극이 제1 반경을 갖는 제1 커패시터 요소; 및
    상기 내부 전극이 상기 제1 반경과 상이한 제2 반경을 갖는 제2 커패시터 요소;를 포함하며,
    상기 제1 커패시터 요소와 상기 제2 커패시터 요소가 서로 병렬 연결되어 있는, 뉴럴 네트워크 장치.
  14. 제13 항에 있어서,
    상기 커패시터는 상기 내부 전극이 상기 제1 반경 및 제2 반경과 상이한 제3 반경을 갖는 제3 커패시터 요소를 더 포함하며,
    상기 제1 커패시터 요소, 상기 제2 커패시터 요소 및 제3 커패시터 요소가 서로 병렬 연결되어 있는, 뉴럴 네트워크 장치.
  15. 제10 항에 있어서,
    상기 강유전체막의 두께(t)에 대한 상기 내부 전극의 반경(r)의 비율(t/r)은 0보다 크고 2 이하인, 뉴럴 네트워크 장치.
  16. 제10 항에 있어서,
    상기 내부 전극 및 상기 외부 전극은 TiN, TaN, WN, NbN, W, Mo, Pt 중에서 적어도 하나의 도전성 재료를 포함하는, 뉴럴 네트워크 장치.
  17. 제10 항에 있어서,
    상기 강유전체막은 Si, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 N 중에서 선택된 적어도 하나의 도펀트로 도핑된 Si, Al, Hf, 또는 Zr의 산화물, MgZnO, AlScN, BaTiO3, Pb(Zr,Ti)O3, SrBiTaO7, 및 PVDF(polyvinylidene fluoride) 중에서 적어도 하나의 재료를 포함하는, 뉴럴 네트워크 장치.
  18. 제10 항에 있어서,
    상기 복수의 시냅스 소자 각각은 액세스 트랜지스터를 더 포함하며, 상기 커패시터의 내부 전극과 외부 전극 중 어느 하나는 상기 액세스 트랜지스터의 드레인에 전기적으로 연결되고,
    상기 액세스 트랜지스터의 게이트는 상기 복수의 워드 라인 중에서 어느 하나의 워드 라인에 전기적으로 연결되며, 상기 액세스 트랜지스터의 소스는 상기 복수의 비트 라인 중에서 어느 하나의 비트 라인에 전기적으로 연결된, 뉴럴 네트워크 장치.
  19. 제18 항에 있어서,
    상기 복수의 비트 라인으로부터 신호를 출력하는 출력 회로를 더 포함하는, 뉴럴 네트워크 장치.
  20. 제10 항에 있어서,
    상기 복수의 시냅스 소자 각각은 전계 효과 트랜지스터를 더 포함하며, 상기 커패시터의 내부 전극과 외부 전극 중 어느 하나는 상기 전계 효과 트랜지스터의 게이트에 전기적으로 연결되어 있는, 뉴럴 네트워크 장치.
  21. 제10 항에 있어서,
    상기 복수의 시냅스 소자 각각은 액세스 트랜지스터 및 전계 효과 트랜지스터를 더 포함하며,
    상기 액세스 트랜지스터의 게이트는 상기 복수의 워드 라인 중에서 어느 하나의 워드 라인에 전기적으로 연결되며, 상기 액세스 트랜지스터의 소스는 상기 복수의 비트 라인 중에서 어느 하나의 비트 라인에 전기적으로 연결되고,
    상기 전계 효과 트랜지스터의 게이트는 상기 액세스 트랜지스터의 드레인에 전기적으로 연결되고,
    상기 커패시터의 내부 전극과 외부 전극 중 어느 하나는 상기 전계 효과 트랜지스터의 드레인에 전기적으로 연결되어 있는, 뉴럴 네트워크 장치.
  22. 복수의 워드 라인;
    상기 복수의 워드 라인과 서로 교차하도록 배치된 복수의 비트 라인; 및
    상기 복수의 워드 라인과 상기 복수의 비트 라인들이 교차하는 교차점들에 각각 배치된 것으로, 상기 복수의 워드 라인 중 어느 하나의 워드 라인 및 상기 복수의 비트 라인 중 어느 하나의 비트 라인에 각각 전기적으로 연결된 복수의 시냅스 소자;을 포함하며,
    상기 복수의 시냅스 소자 각각은 액세스 트랜지스터 및 강유전체 전계 효과 트랜지스터를 포함하고,
    상기 강유전체 전계 효과 트랜지스터는:
    기판;
    상기 기판의 상부 표면으로부터 제1 방향을 따라 돌출하여 배치된 소스;
    상기 기판의 상부 표면으로부터 상기 제1 방향을 따라 돌출하여 배치된 드레인;
    상기 기판의 상부 표면으로부터 이격되도록 배치되며 상기 소스와 드레인 사이에 상기 제1 방향과 상이한 제2 방향을 따라 연장된 채널;
    상기 채널의 외주면을 둘러싸는 강유전체막; 및
    상기 강유전체막을 둘러싸는 게이트 전극;을 포함하며,
    상기 채널은 복수의 상이한 곡률 반경을 갖는 곡면 형태의 단면을 갖는, 뉴럴 네트워크 장치.
  23. 제22 항에 있어서,
    상기 채널은 상기 제1 방향 및 제2 방향과 상이한 방위각 방향을 따라 반경이 연속적으로 변화하는 타원 기둥 형태를 갖는, 뉴럴 네트워크 장치.
  24. 제22 항에 있어서,
    상기 채널은 상기 제2 방향을 따라 반경이 점진적으로 변화하는 테이퍼 구조를 갖는, 뉴럴 네트워크 장치.
  25. 제22 항에 있어서,
    상기 채널은:
    제1 반경을 갖는 제1 채널; 및
    상기 제1 반경과 상이한 제2 반경을 갖는 제2 채널;을 포함하는, 뉴럴 네트워크 장치.
  26. 제25 항에 있어서,
    상기 강유전체막은:
    상기 제1 채널의 외주면을 둘러싸는 제1 강유전체막; 및
    상기 제2 채널의 외주면을 둘러싸는 제2 강유전체막;을 포함하고,
    상기 게이트 전극은 상기 제1 강유전체막과 상기 제2 강유전체막을 모두 둘러싸도록 배치된, 뉴럴 네트워크 장치.
  27. 제26 항에 있어서,
    상기 채널은 상기 제1 반경 및 제2 반경과 상이한 제3 반경을 갖는 제3 채널을 더 포함하고,
    상기 강유전체막은 상기 제3 채널의 외주면을 둘러싸는 제3 강유전체막을 더 포함하며,
    상기 게이트 전극은 상기 제1 강유전체막, 상기 제2 강유전체막 및 상기 제3 강유전체막을 모두 둘러싸도록 배치된, 뉴럴 네트워크 장치.
  28. 제22 항에 있어서,
    상기 강유전체막의 두께(t)에 대한 상기 채널의 반경(r)의 비율(t/r)은 0보다 크고 2 이하인, 뉴럴 네트워크 장치.
  29. 제22 항에 있어서,
    상기 게이트 전극은 TiN, TaN, WN, NbN, W, Mo, Pt 중에서 적어도 하나의 도전성 재료를 포함하는, 뉴럴 네트워크 장치.
  30. 제22 항에 있어서,
    상기 강유전체막은 Si, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 N 중에서 선택된 적어도 하나의 도펀트로 도핑된 Si, Al, Hf, 또는 Zr의 산화물, MgZnO, AlScN, BaTiO3, Pb(Zr,Ti)O3, SrBiTaO7, 및 PVDF(polyvinylidene fluoride) 중에서 적어도 하나의 재료를 포함하는, 뉴럴 네트워크 장치.
  31. 제22 항에 있어서,
    상기 액세스 트랜지스터의 게이트는 상기 복수의 워드 라인 중 어느 하나의 워드 라인에 전기적으로 연결되고, 상기 액세스 트랜지스터의 소스는 상기 복수의 비트 라인 중 어느 하나의 비트 라인에 전기적으로 연결되고, 상기 액세스 트랜지스터의 드레인은 상기 강유전체 전계 효과 트랜지스터의 게이트에 전기적으로 연결되는, 뉴럴 네트워크 장치.
  32. 제31 항에 있어서,
    상기 뉴럴 네트워크 장치는 복수의 입력 라인 및 복수의 출력 라인을 더 포함하며,
    상기 강유전체 전계 효과 트랜지스터의 소스는 상기 복수의 입력 라인 중에서 어느 하나의 입력 라인에 전기적으로 연결되고, 상기 강유전체 전계 효과 트랜지스터의 드레인은 상기 복수의 출력 라인 중에서 어느 하나의 출력 라인에 전기적으로 연결되는, 뉴럴 네트워크 장치.
  33. 제10 항 내지 제32 항 중 어느 한 항에 따른 뉴럴 네트워크 장치;
    메모리; 및
    상기 메모리에 저장된 프로그램들을 실행함으로써 상기 뉴럴 네트워크 장치의 기능을 제어하는 프로세서;를 포함하고,
    상기 뉴럴 네트워크 장치는,
    상기 프로세서로부터 수신되는 입력 데이터에 기초하여 뉴럴 네트워크 연산을 수행하고, 상기 뉴럴 네트워크 연산의 결과에 기초하여 상기 입력 데이터에 대응되는 정보 신호를 생성하는, 전자 장치.
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