DE10331560A1 - Halbleitervorrichtung mit einem Verbundbereich und ein Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung mit einem Verbundbereich und ein Verfahren zur Herstellung derselben Download PDF

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Abstract

Eine Halbleitervorrichtung enthält ein isoliertes Gate-Elektrodenmuster, das auf einem Wannenbereich ausgebildet ist. Die Halbleitervorrichtung enthält ferner einen Seitenwand-Spacer, der auf Seitenwänden des Gate-Elektrodenmusters ausgebildet ist. Ein Source-Bereich und ein Drain-Bereich sind zu benachbarten gegenüberliegenden Seiten des Gate-Musters ausgebildet. In Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung enthält einer der Source- oder Drain-Bereiche einen Störstellbereich einer ersten Konzentration, der unterhalb des Seitenwand-Spacers ausgebildet ist. Die Halbleitervorrichtung enthält weiterhin eine Silizidschicht, die innerhalb des Wannenbereichs ausgebildet ist, wobei zumindest ein Teil der Silizidschicht einen Abschnitt des Wannenbereichs zum Vorspannen bzw. für ein Biasing des Wannenbereichs kontaktiert. Ein Verfahren zur Herstellung der Halbleitervorrichtung ist ebenso vorgesehen.

Description

  • HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung
  • Diese Erfindung betrifft im allgemeinen Halbleitervorrichtungen und insbesondere eine Halbleitervorrichtungsstruktur für ein Wannen-Biasing, um einen Latch-Up oder Soft-Error zu verhindern.
  • 2. Beschreibung des Standes der Technik
  • Komplementäre Metalloxidhalbleiterschaltungen bzw. CMOS-Schaltungen, wie etwa CMOS-Speicherzellen eines statischen Schreib-Lese-Speichers (SRAM), weisen Probleme wie etwa Latch-Up oder Soft-Error auf.
  • Bei CMOS-Schaltungen tritt ein Latch-Up aufgrund des Vorhandenseins von komplementären parasitären Bipolartransistorstrukturen auf. Da sich n-Kanal- und p-Kanal-Vorrichtungen in enger Nachbarschaft zueinander in CMOS-Schaltungen befinden, können zufällige (parasitäre) p-n-p-n-Bipolarstrukturen entstehen. Unter bestimmten Biasing-Bedingungen bzw. Vorspannungsbedingungen kann folglich der p-n-p-Teil der Struktur einen Basisstrom zu der n-p-n-Struktur liefern, was einen großen Stromfluß bewirkt. Dies kann eine Fehlfunktion der Schaltung bewirken oder sogar die Schaltung selbst aufgrund der erzeugten hohen Verlustwärme zerstören. Das Latch-Up-Phänomen wird durch eine zufällige Stromänderung aufgrund einer Schwankung in der Leistungsversorgungsspannung, durch einen Punchthrough-Strom (d.h. Durchgriffsstrom) an der Wannengrenze oder anderer ähnlicher Umstände ausgelöst. Derartige Auslöseströme können auf verschiedenste Wege erzeugt werden, einschließlich einer Anschlußüberspannungsbelastung, Transientenverschiebungsströmen, Ioneneinstrahlung oder Stoßionisation durch heiße Elektronen.
  • Falls energetische Teilchen aus der Umgebung, wie etwa Alpha-Partikel, auf einen Übergang treffen, etwa den Drain-Übergang, der von einem Verarmungsbereich umgeben ist, werden zusätzlich zu dem Latch-Up-Problem Elektronen und Löcher innerhalb des darunterliegenden Halbleitermaterials erzeugt und sammeln sich an der Grenze zu dem Verarmungsbereich an. Die an dem Übergang anliegende Spannung wird durch diese Ladungsstörung verringert. Falls die Ladungsstörung ausreichend groß ist, kann der gespeicherte Logikzustand kippen, was einen sogenannten "Soft-Error" verursacht. Der Latch-Up und Soft-Error werden beide durch das instabile Potential der Wanne während eines Stand-By-Betriebs mit verringerter Spannung verstärkt.
  • Es wurden eine Vielzahl von Verfahren zum Unterdrücken des Latch-Up und des Soft-Errors vorgeschlagen. Beispielsweise kann ein Latch-Up durch Vorsehen von Bias-Spannungen, wie etwa VSS (Masse) an die p-Wanne und VCC (Versorgungsspannung) an die n-Wanne zum Einstellen der Potentiale der p–-Wanne und der n–-Wanne, unterdrückt werden. Ein solches Beispiel wird in 1 gezeigt. Gemäß 1 ist ein Wannenverbindungsimplantierungsbereich (well-tie implant region) 18 ausgebildet, der den gleichen Leitungstyp bzw. Ladungsträgertyp wie der Wannenbereich 16 aufweist, um den Wannenbereich 16 vorzuspannen. Der Wannenverbindungsimplantierungsbereich 18 ist von dem Source-Bereich 20 in der Zelle getrennt. Unglücklicherweise benötigt dieses Verfahren eine relativ große Fläche innerhalb der Zelle zum Ausbilden eines separaten Wannenverbindungsimplantierungsbereichs 18 und getrennten Kontakten 28, 30, was die Packungsdichte einer integrierten Schaltung wesentlich verschlechtert. Andere Verfahren nach dem Stand der Technik, beispielsweise wie in US-Patent Nr. 6,300,661 offenbart, benötigen ebenso einen separaten Abschnitt des Zellbereichs neben dem Source-Bereich zum Ausbilden eines Wannenverbindungsbereichs, was die Packungsdichte verringert. Zudem sind die herkömmlichen Verfahren aufgrund der dem Photolithographieverfahren, das zum Ausbilden dieser feinen Strukturen verwendet wird, inhärenten Genauigkeitsgrenzen eingeschränkt.
  • Daher ist es wünschenswert, den Platzbedarf, der für ein Biasing bzw. zum Vorspannen eines Wannenbereichs zum Verhindern eines Latch-Up und Soft-Errors in den CMOS-Schaltungen erforderlich ist, zu verringern, und dadurch die Zellengröße zu verringern und die Packungsdichte zu erhöhen, ohne durch die Grenzen der Photolithographietechnologie eingeschränkt zu sein.
    •
  • KURZFASSUNG
  • Diese Aufgabe wird erfindungsgemäß jeweils durch die Merkmalskombination der unabhängigen Ansprüche 1, 3, 13, 20, 24 und 27 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen bilden Gegenstand der nachgeordneten Patentansprüche, deren Inhalt hierdurch ausdrücklich zum Bestandteil der Beschreibung gemacht wird, ohne an dieser Stelle den Wortlaut zu wiederholen.
  • Die vorliegende Erfindung sieht eine Halbleitervorrichtung vor, die ein isoliertes Gate-Elektrodenmuster aufweist, das auf einem Wannenbereich ausgebildet ist, und ein Verfahren zum Ausbilden derselben. Die Halbleitervorrichtung enthält ferner eine Seitenwand-Spacer, der auf den Seitenwänden des Gate-Musters ausgebildet ist, einen Source-Bereich und einen Drain-Bereich, die auf gegenüberliegenden Seiten benachbart zu dem Gate-Muster ausgebildet sind. In Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung enthält der Source-Bereich einen Störstellenbereich einer ersten Konzentration, der unter dem Seitenwand-Spacer ausgebildet ist. Der Source-Bereich enthält ferner eine Silizidschicht, die innerhalb des Wannenbereichs ausgebildet ist, wobei zumindest ein Teil der Silizidschicht einen Abschnitt des Wannenbereichs für ein Biasing bzw. zum Vorspannen des Wannenbereichs kontaktiert.
  • Im Stand der Technik wird ein separater Wannenverbindungsbereich neben dem Source-Bereich für ein Biasing eines Wannenbereichs benötigt. Gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung kann ein zusätzlicher Raum, der herkömmlicher Weise zum Ausbilden eines Wannenverbindungsbereichs benötigt wird, vermieden werden, da ein Source-Bereich eine Silizidschicht enthält, die innerhalb des Wannenbereichs ausgebildet ist und da zumindest ein Teil der Silizidschicht einen Abschnitt des Wannenbereichs für ein Biasing des Wannenbereichs kontaktiert. Somit kann durch die Zusammenlegung eines Wannenverbindungsbereichs mit einem Source-Bereich die Zellgrößen verringert werden und die Packungsdichte kann erhöht werden, ohne einer Einschränkung durch die Photolithographietechnologie.
    •
  • Die vorangehenden und andere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung bevorzugter Ausführungsformen der Erfindung besser ersichtlich, welche im Zusammenhang mit der Zeichnung gemacht werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
  • 1 ist eine Querschnittsansicht einer herkömmlichen Halbleitervorrichtung.
  • 2A bis 7 sind Querschnittsansichten einer Halbleitervorrichtung in fortgeschrittenem Zustand ihrer Herstellung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
  • 8A und 8B sind Querschnittsansichten einer Halbleitervorrichtung in Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Bei der folgenden Beschreibung werden zahlreiche spezifische Details für ein umfassendes Verständnis der vorliegenden Erfindung dargelegt. Jedoch erkennt der Fachmann, daß die Erfindung auch ohne diese spezifischen Details verwirklicht werden kann. Bei einigen Beispielen werden bekannte Strukturen und Techniken nicht gezeigt oder im Detail beschrieben, um das Erkennen des Grundprinzips der vorliegenden Erfindung nicht unnötig zu erschweren. Es ist zu beachten, daß die Figuren, die hier gezeigt sind, zum besseren Verständnis nicht maßstabsgetreu ausgeführt sind.
  • Gemäß 2A ist ein Wannenbereich 100 eines ersten Leitungstyps in einem Halbleitersubstrat, wie etwa einem Siliziumsubstrat ausgebildet. Eine Gate-Isolationsschicht 102 und ein Gate-Elektrodenmuster 104 werden sequentiell auf dem Wannenbereich 100 ausgebildet. Ein Source-Bereich 130 und ein Drain-Bereich 140 sind auf benachbarten gegenüberliegenden Seiten des Gate-Elektrodenmusters 104 ausgebildet. Der Source-Bereich 130 enthält einen Störstellenbereich 106 einer ersten Konzentration von einem zweiten Leitungstyp, der innerhalb des Wannenbereichs 100 ausgebildet ist. Der zweite Leitungstyp besitzt eine dem ersten Leitungstyp entgegengesetzte Polarität. Zum Beispiel kann der erste Leitungstyp bzw. Ladungsträgertyp vom n-Typ sein und der zweite Leitungstyp bzw. zweite Ladungsträgertyp kann vom p-Typ sein.
  • Ein Seitenwand-Spacer 108 eines Isolationsmaterials, z.B. Oxid oder Nitrid, ist auf den Seitenwänden des Gate-Elektrodenmusters 104 ausgebildet. Der Störstellenbereich 106 einer ersten Konzentration ist unterhalb der Seitenwand-Spacer 108 ausgebildet. Die Tiefe des Störstellenbereichs einer ersten Konzentration liegt in einem Bereich von ungefähr 500 bis 1500Å. Der Source-Bereich 130 enthält ferner eine Silizidschicht 120a innerhalb des Wannenbereichs 100. Die Tiefe der Silizidschicht 120a liegt in einem Bereich von ungefähr 300 bis 1000Å. Gemäß einer Ausführungsform der vorliegenden Erfindung kontaktiert zumindest ein Teil der Silizidschicht einen Abschnitt des Wannenbereichs. um den Wannenbereich 100 ausreichend zum Verhindern eines Latch-Up oder Soft-Errors vorzuspannen. Gemäß einem Aspekt der vorliegenden Erfin dung muß der Source-Bereich 130 keinen Störstellenbereich 110 einer zweiten Konzentration enthalten, wie er in dem Drain-Bereich 140 enthalten ist. Somit sind die Störstellenbereiche dieser Ausführungsform der vorliegenden Erfindung vorzugsweise asymetrisch.
  • Die Silizidschicht 120a kann auf dem Störstellenbereich 106 einer ersten Konzentration ausgebildet sein. In diesem Fall beträgt die gesamte Dicke der Silizidschicht 120a des Source-Bereichs 130 weniger als die Dicke des Störstellenbereichs einer ersten Konzentration des Source-Bereichs 130, (obwohl ein Teil der Silizidschicht 120a immer noch einen Abschnitt des Wannenbereichs 100 kontaktiert). Jedoch muß die Silizidschicht 120a nahe genug an dem p-n-Übergang 109, d.h., dem Überigang zwischen dem Störstellenbereich 106 einer ersten Konzentration und dem Wannenbereich 100, angeordnet sein, um den Wannenbereich 100 zum Verhindern von Latch-Ups oder Soft-Errors vorzuspannen. Der Unterschied zwischen der Tiefe der Silizidschicht 120a und der Tiefe des Störstellenbereichs 106 einer ersten Konzentration in dem Source-Bereich 130 beträgt vorzugsweise weniger als ungefähr 500Å.
  • Alternativ kann, wie in 2B gezeigt, die Tiefe der Silizidschicht 120a gleich der Tiefe des Störstellenbereichs 106 einer ersten Konzentration in dem Source-Bereich 130 sein. Die Tiefe der Silizidschicht 120a kann ebenso auch größer als die Tiefe des Störstellenbereichs 106 einer ersten Konzentration gemacht werden.
  • Die Halbleitervorrichtung der vorliegenden Erfindung kann ferner eine Silizidschicht 120c aufweisen, die auf dem Gate-Elektrodenmuster 104 ausgebildet ist.
  • Gemäß 2A und 2B enthält der Drain-Bereich 140 vorzugsweise einen Störstellenbereich 106 einer ersten Konzentration, der unter dem Seitenwand-Spacer 108 ausgebildet ist, eine Silizidschicht 120b, die nahe dem Seitenwand-Spacer 108 ausgebildet ist, und einen zweiten Störstellenbereich 110 einer zweiten Konzentration enthalten, der unter der Silizidschicht 120b ausgebildet ist. Im Gegensatz zu der Silizidschicht 120a in dem Source-Bereich 130, kontaktiert die Silizidschicht 120b in dem Drain-Bereich 140 den Wannenbereich 100 zum Verhindern von unerwünschten Leckströmen nicht. Der Störstellenbereich 110 einer zweiten Konzentration weist vorzugsweise eine Konzentration auf, die größer ist als die Konzentration des Störstellenbereichs 106. Mit anderen Worten, der Störstellenbereich 110 einer zweiten Konzentration von einem zweiten Leitungstyp ist lediglich in dem Drain-Bereich 140 ausgebildet. Dazu wird eine hochdosierte Ionenimplantation in dem Source-Bereich 130 mit dem Wannenverbindungsbereich (der Silizidschicht 120a), die hierin zusammengelegt bzw. verbunden sind, vermieden.
  • Unter Verwendung des vorstehenden Aufbaus kann das Anlegen einer Bias-Spannung an den Wannenbereich 100 und den Source-Bereich 130 einer Halbleitervorrichtung, insbesondere einer CMOS-Schaltung, gleichzeitig vorgesehen werden, wobei lediglich ein Leitungskontakt verwendet wird. Da überdies die Silizidschicht (oder der Wannenverbindungsbereich) 120a mit dem Source-Bereich 130 zusammengelegt bzw. verbunden ist, wird kein zusätzlicher Raum für ein Biasing der Referenzspannung an die Wanne benötigt. Falls beispielsweise eine p-Wanne und ein NMOS-Transistor ausgebildet sind, kann der Wannenbereich 100 und der Source-Bereich 130 durch die Silizidschicht 120a in dem Source-Bereich 130 gleichzeitig mit der Massespannung (VSS) vorgespannt werden. Falls der Wannenbereich 100 eine n-Wanne ist und ein PMOS-Transistor ausgebildet ist, kann sowohl an den Source-Bereich 130 als auch an dem Wannenbereich 100 eine Versorgungsspannung (VCC) angelegt werden. Daher kann die Packungsdichte der Halbleitervorrichtung beträchtlich erhöht werden, verglichen mit herkömmlichen CMOS-Schaltungsstrukturen.
  • 3 bis 7 stellen eine Schrittsequenz dar, welche zum Ausbilden der Halbleitertopographie einer bevorzugten Ausführungsform, wie sie in 2A und 2B gezeigt ist, durchgeführt werden können.
  • Gemäß 3 wird ein Gate-Elektrodenmuster 104 über der Gate-Isolationsschicht 102 ausgebildet. Insbesondere läßt man vorzugsweise eine erste Isolationsschicht durch thermische Oxidation auf der Oberfläche eines Wannenbereichs 100 eines ersten Leitungstyps in einem Halbleitersubstrat, wie etwa einem Siliziumsubstrat aufwachsen. Anschließend wird eine Leitungsschicht über der ersten Isolationsschicht ausgebildet. Eine dotierte Polysiliziumschicht, die durch chemische Dampfphasenabscheidung (CVD) ausgebildet worden ist, kann als die Leitungsschicht verwendet werden. Die Leitungsschicht und die erste Isolationsschicht werden anschließend durch Photolithographie in das Gate-Elektrodenmuster 104 bzw. die Gate-Isolationsschicht 102 gemustert.
  • Gemäß 4 werden anschließend Störstellenbereiche 106 einer ersten Konzentration in dem Wannenbereich 100 ausgebildet. Nach der Ausbildung des Gate-Elektrodenmusters 104 werden die Störstellenbereiche 106 einer ersten Konzentration als LDD-Bereiche in dem Wannenbereich 100 auf gegenüberliegenden Seiten der Gate-Elektrode 104 durch Ionenimplantieren mit einer ersten Dosis einer ersten Störstelle eines zweiten Leitungstyps unter Verwendung der Gate-Elektrodenmuster 104 als eine Maske ausgebildet. Der zweite Leitungstyp bzw. Ladungsträgertyp besitzt die entgegengesetzte Polarität des ersten Leitungstyps bzw. Ladungsträgertyps.
  • Bei einer Ausführungsform, bei welcher beispielsweise eine p-Wanne in dem Substrat ausgebildet ist, sind n–-Störstellenbereiche 106 einer ersten Konzentration als LDD-Bereiche in dem p-Wannenbereich 100 an gegenüberliegenden Seiten des Gate-Elektrodenmusters 104 durch Ionenimplantieren eines n-Dotierstoffs 105 unter Verwendung des Gate-Elektrodenmusters 104 als eine Ionenimplantationsmaske ausgebildet. Phosphor mit einer Dosis von 1×1013 Ionen pro cm2 oder darüber können verwendet werden. Die erste Dosierung kann 1×1013 Ionen pro cm2 oder mehr betragen und die zweite Dosis kann 1×1015 Ionen pro cm2 oder mehr betragen.
  • Gemäß 5 sind die Seitenwand-Spacer 108 auf gegenüberliegenden Seiten des Gate-Elektrodenmusters 104 ausgebildet. Nachdem die n-Typ-Störstellenbereiche 106 einer ersten Konzentration ausgebildet worden sind, wird eine Isolationsschicht auf der resultierenden Struktur abgeschieden. Die Isolationsschicht wird anschließend unter Verwendung von anisotropem Ätzen, wie etwa reaktivem Ionenätzen (RIE) zurückgeätzt, um die Seitenwand-Spacer 108 auf den Seitenwänden des Gate-Elektrodenmusters 104 auszubilden. Die Isolationsschicht besteht vorzugsweise aus einem Silidationsblockierungsmaterial, wie etwa ein Nitrid oder ein Oxid.
  • Gemäß 6 wird anschließend ein n+-Störstellenbereich 110 einer zweiten Konzentration ausgebildet. Nach dem Ausbilden der Seitenwand-Spacer 108 wird ein Photoresistmuster 50 zum Maskieren des Source-Bereichs 130 mittels Photolithographie ausgebildet. Anschließend wird der n+-Störstellenbereich 110 einer zweiten Konzentration als ein hochkonzentrierter Drain-Berich entlang einer Seite des Seitenwand-Spacers 108 durch Ionenimplantieren von n-Dotierungsmittel 111 unter Verwendung des Photoresistmusters 50 als eine Ionenimplantationsmaske ausgebildet. Das Dotiermittel 111 kann beispielsweise Arsen mit einer Dosierung von 1×1015 Ionen pro cm2 oder mehr sein. Da der Bereich, der durch das Photoresistmuster maskiert ist, keine n+-Ionenimplantation erfährt, ist lediglich ein n–-Störstellenbereich einer ersten Konzentration in diesem Bereich vorhanden.
  • 7 stellt die Ausbildung einer Silizidschicht 120 dar. Gemäß 7 wird das Photoresistmuster 50 entfernt, nachdem der n+-Störstellenbereich 110 einer zweiten Konzentration ausgebildet worden ist. Ein Silizid bildendes Metallmaterial, wie etwa Titan (Ti), Nickel (Ni), Kobalt (Co) oder Tantal (Ta) wird auf der resultierenden Struktur abgeschieden. Das Silizid bildende Metallmaterial wird anschließend einem schnellen Tempern (rapid thermal anneal = RTA) oder einem Tempern unter Verwendung eines Ofens unterzogen, so daß die Silidation in einem Bereich stattfindet, bei dem das Metallmaterial das Silizium kontaktiert. Folglich wird auf den Oberflächen des freigelegten Abschnitts der Störstellenbereiche 130, 140 einer ersten bzw. zweiten Konzentration und auf dem Gate-Elektrodenmuster 104 die Silizidschicht 120, wie etwa eine Titansilizidschicht (TiSi2), eine Nickelsilizidschicht (NiSi), eine Kobaltsilizidschicht (CoSi2) oder eine Tantalsilizidschicht (TaSi2) ausgebildet. Die Dicke des Silizid bildenden Metallmaterials und die Verfahrensbedingungen für die Silidation werden derart gesteuert, daß zumindest ein Teil der Silizidschicht einen Abschnitt des Wannenbereichs kontaktiert, um den Wannenbereich 100 zum Verhindern eines Latch-Up oder von Soft-Errors ausreichend vorzuspannen. Daher kann die Silizidschicht 120 des Source-Bereichs 130 den Wannenbereich 100 direkt kontaktieren. Metallmaterial, das nicht reagiert hat, wird anschließend unter Verwendung eines Ätzmittels, das die Silizidschicht 120 das Halbleitersubstrat oder die Gate-Isolationsschicht 102 nicht beschädigt, selektiv entfernt.
  • Ein Kontaktfenster (nicht gezeigt) wird zum Freilegen eines Abschnitts des Source-Bereichs 130 durch Abscheiden einer Isolationsschicht auf der resultierenden Struktur und anisotropem Ätzen der Isolationsschicht ausgebildet. Das Ätzen kann beispielsweise mittels RIE durchgeführt werden. Anschließend wird zum Kontaktieren der Silizidschicht 120 des Source-Bereichs 130 eine Metallschicht durch Auffüllen des Kontaktfensters mit einem Metall ausgebildet.
  • Gemäß 8A und 8B wird eine CMOS-Vorrichtung (z.B. eine SRAM-Zelle) mit Substratanschlüssen, die mit einem Masseknoten (VSS) oder einem Versorgungsspannungsknoten (VCC) verbunden sind, in Übereinstimmung mit einer anderen Ausführungsform der vorliegenden Erfindung dargestellt. Insbesondere werden vorzugsweise in einem vorbestimmten Bereich eines Halbleitersubstrats (wie etwa einem Siliziumsubstrat) Grabenisolationsstrukturen 200 ausgebildet. Ein p-Wannenbereich 210 und ein n-Wannenbereich 220 werden benachbart zueinander auf dem Substrat vorgesehen. Gate-Isolationsschichten 230 und Gate-Elektrodenmuster 232 werden auf dem p-Wannenbereich 210 und dem n-Wannenbereich 220 schichtweise aufgebracht. Ein NMOS-Transistor, der in dem p-Wannenbereich 210 ausgebildet ist, weist einen Source-Bereich 280 mit einem n–-Störstellenbereich 240 einer ersten Konzentration und einen Drain-Bereich 281 mit einem n+-Störstellenbereich 260 einer zweiten Konzentration auf, der mit einem n–-Störstellenbereich 240 einer ersten Konzentration in dem Substrat benachbart zu einer Seite des Gate-Elektrodenmusters 132 überlappt. Der n+-Störstellenbereich 260 einer zweiten Konzentration ist schmaler bzw. kürzer als der n–-Störstellenbe reich 240 einer ersten Konzentration in dem Drain-Bereich 281. In ähnlicher Weise weist der in dem n-Wannenbereich 220 ausgebildete PMOS-Transistor einen Source-Bereich 282 mit einem p–-Störstellenbereich 245 einer ersten Konzentration und einen Drain-Bereich 283 mit einem p+-Störstellenbereich 265 einer zweiten Konzentration auf, der mit einem p–-Störstellenbereich 245 einer ersten Konzentration in dem Substrat benachbart zu einer Seite des Gate-Elektrodenmusters 232 überlappt. Seitenwand-Spacer 250 eines Isolationsmaterials (z.B. Oxid oder Nitrid) werden auf den Seitenwänden der Gate-Elektrodenmuster 232 ausgebildet.
  • Die Source-Bereiche 280, 282 und die Drain-Bereiche 281, 283 der CMOS-Vorrichtung, die in 8 dargestellt sind, weisen ähnliche strukturelle Eigenschaften wie die im Zusammenhang mit den 2A und 2B beschriebenen. Beispielsweise ist der Störstellenbereich 240, 245 einer ersten Konzentration unter den Seitenwand-Spacern 250 ausgebildet. Die Tiefe des Störstellenbereichs 240, 245 einer ersten Konzentration liegt ungefähr in einem Bereich von ungefähr 500 bis 1500Å. Die Source-Bereiche 280, 282 enthalten jeweils eine Silizidschicht 270a innerhalb des Wannenbereichs 210, 220. Die Tiefe der Silizidschicht 270a liegt vorzugsweise in einem Bereich von 300 bis 1000Å. Eine Silizidschicht 270c kann ebenso über den Gate-Elektrodenmustern 232 ausgebildet sein.
  • Gemäß einem Aspekt der vorliegenden Erfindung enthält die in 8 dargestellte CMOS-Vorrichtung eine Silizidschicht 270, die in den Drain-Bereichen 281, 283 in den Wannenbereichen 210, 220 ausgebildet ist. Die Silizidschicht 270b in den Drain-Bereichen 281, 283 kontaktiert keinen Abschnitt der Wannenbereiche 210, 220, um unerwünschte Leckströme, wie vorhergehend beschrieben, zu verhindern.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung kontaktiert zumindest einen Teil der Silizidschicht 270a, einen Abschnitt der Wannenbereiche 210, 220, um die Wannenbereiche 210, 220 ausreichend vorzuspannen, um einen Latch-Up oder Soft-Errors zu verhindern.
  • Um dies zu realisieren, enthalten die Source-Bereiche 280, 282 gemäß einem Aspekt der vorliegenden Erfindung keinen Störstellenbereich einer zweiten Konzentration. Die Silizidschicht 270a in den Source-Bereichen 280, 282 können auf den Störstellenbereichen 240, 245 einer ersten Konzentration ausgebildet sein. In diesem Fall ist die Gesamttiefe der Silizidschicht 270a der Source-Bereiche 280, 282 vorzugsweise geringer als die Tiefe der Störstellenbereiche 240, 245 einer ersten Konzentration des Source-Bereichs 280, 282. Jedoch muß die Silizidschicht 270a und der p-n-Übergang 209, der durch den Übergang zwischen den Störstellenbereichen 240, 245 einer ersten Konzentration und den Wannenbereichen 210, 220 ausgebildet wird, nahe genug sein, um die Wannenbereiche 210, 220 zum Verhindern eines Latch-Up oder Soft-Errors vorzuspannen. Der Unterschied zwischen der Tiefe der Silizidschicht 270a und der Tiefe der Störstellenbereiche 240, 245 einer ersten Konzentration in den Source-Bereichen 280, 282 ist geringer als ungefähr 500Å. (Wie zuvor erwähnt, kontaktiert ein Teil der Silizidschicht 270a weiterhin einen Abschnitt der Wannenbereiche 210, 220, wie in 2A gezeigt).
  • Wie in 8B gezeigt, kann die Tiefe der Silizidschicht 270a alternativ gleich der Tiefe der Störstellenbereiche 240, 245 einer ersten Konzentration in den Source-Bereichen 280, 282 sein. Die Tiefe der Silizidschicht 270a kann ebenso größer als die Tiefe der Störstellenbereiche 240, 245 in den Source-Bereiche 280, 282 gemacht werden. Der p-Wannenbereich 210, ebenso wie die Source-Bereiche 280 des NMOS-Transistors, können daher mit der Masseleitung (VSS) durch die Silizidschicht 270a in den Source-Bereich 280 elektrisch verbunden sein. In ähnlicher Weise kann der n-Wannenbereich 220 ebenso wie der Source-Bereich 282 des PMOS-Transistors mit der Leistungsversorgungsleitung (VCC) durch die Silizidschicht 270a in den Source-Bereiche 282 elektrisch verbunden sein.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist die CMOS-Vorrichtung eine Silizidschicht 270b in den Drain-Bereichen 281, 283 auf, welche die Wannenbereiche 210, 220 nicht kontaktiert.
  • Es ist zu beachten, daß dieses Schema nicht nur auf SRAM-Zellen anwendbar ist, sondern ebenso auf andere Vorrichtungen, die ähnliche Strukturen zum Anlegen einer Referenzspannung für ein Biasing an den Wannenbereich benutzen. Obgleich in 8A und 8B die Source-Bereiche 280, 282 und die Drain-Bereiche 281, 283 von sowohl NMOS- als auch PMOS-Transistoren den gleichen Aufbau aufweisen, ist dem Fachmann außerdem ersichtlich, daß die NMOS- bzw. PMOS-Transistoren verschiedene Strukturen abhängig von der Anwendung aufweisen können.
  • Wie vorangehend beschrieben, verringern verschiedene Aspekte und Ausführungsformen der vorliegenden Erfindung die Zellengröße durch Weglassen eines zusätzlichen Raums, der für herkömmliches Biasing einer Wanne und der Source/Drain-Bereiche einer Halbleitervorrichtung erforderlich ist. Mit anderen Worten der Grundgedanke der vorliegenden Erfindung erhöht wesentlich die Packungsdichte durch das Zusammenlegen bzw. Verbinden des Wannenverbindungsbereichs mit dem Source-Bereich. Folglich kann die Struktur der CMOS-Vorrichtung minimiert werden, und sogleich weiterhin ein Latch-Up durch Vorsehen einer stabilen Bias-Spannung in der Wanne jeder Zelle einer CMOS-SRAM-Vorrichtung verhindert werden. Dies kann in vorteilhafter Weise ohne einer Verkleinerung des Abmessungen des Wannenverbindungsbereichs erzielt werden. Die Verfahren der vorliegenden Erfindung sind daher nicht auf die derzeitige Photolithographietechnologie beschränkt und die Verfahurensschritte sind einfacher und weniger kostenträchtig als solche des Stands der Technik.
  • Obgleich die Erfindung unter Bezugnahme von bevorzugten Ausführungsformen beschrieben worden ist, ist es dem Fachmann offensichtlich, daß Modifikationen an den beschriebenen Ausführungsformen vorgenommen werden können, ohne von dem gedanklichen Grundkonzept und dem Umfang der Erfindung abzuweichen.

Claims (35)

  1. Halbleitervorrichtung aufweisend: ein isoliertes Gate-Elektrodenmuster, das in einem Wannenbereich ausgebildet ist; einen Seitenwand-Spacer, der auf den Seitenwänden des Gate-Musters ausgebildet ist; einen Source-Bereich und ein Drain-Bereich, die auf gegenüberliegenden Seiten benachbart zu dem Gate-Muster ausgebildet sind, wobei der Source-Bereich oder der Drain-Bereich enthält: einen Störstellenbereich einer ersten Konzentration, der unterhalb des Seitenwand-Spacers ausgebildet ist, und eine Silizidschicht, die innerhalb des Wannenbereichs ausgebildet ist, wobei zumindest ein Teil der Silizidschicht einen Abschnitt des Wannenbereichs für ein Biasing des Wannenbereichs kontaktiert.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Silizidschicht innerhalb und auf dem Störstellenbereich einer ersten Konzentration ausgebildet ist.
  3. Halbleitervorrichtung aufweisend: ein isoliertes Gate-Elektrodenmuster, das in einem Wannenbereich ausgebildet ist; einen Seitenwand-Spacer, der an den Seitenwänden des Gate-Musters ausgebildet ist; einen Source-Bereich und einen Drain-Bereich, die auf gegenüberliegenden Seiten benachbart zu dem Gate-Muster ausgebildet sind, wobei der Source-Bereich enthält: einen Störstellenbereich einer ersten Konzentration, der unterhalb des Seitenwand-Spacers ausgebildet ist, und eine Silizidschicht, die innerhalb und auf dem Störstellenbereich einer ersten Konzentration ausgebildet ist, wobei zumindest ein Teil der Silizidschicht einen Abschnitt des Wannenbereichs für ein Biasing des Wannenbereichs kontaktiert.
  4. Halbleitervorrichtung nach Anspruch 3, die ferner eine Masseleitung aufweist, die mit dem Wannenbereich und dem Source-Bereich durch die Silizidschicht elektrisch verbunden ist.
  5. Halbleitervorrichtung nach Anspruch 3, die ferner eine Leistungsversorgungsleitung aufweist, die mit dem Wannenbereich und dem Source-Bereich durch die Silizidschicht elektrisch verbunden ist.
  6. Halbleitervorrichtung nach Anspruch 3, wobei der Drain-Bereich einen Störstellenbereich einer ersten Konzentration, der unter dem Seitenwand-Spacer ausgebildet ist, und eine Silizidschicht, die benachbart zu den Seitenwand-Spacer ausgebildet ist, und einen Störstellenbereich einer zweiten Konzentration enthält, der unterhalb der Silizidschicht ausgebildet ist, wobei die Silizidschicht keinen Abschnitt des Wannenbereichs kontaktiert.
  7. Halbleitervorrichtung nach Anspruch 6, wobei der Source-Bereich keinen Störstellenbereich einer zweiten Konzentration enthält.
  8. Halbleitervorrichtung nach Anspruch 6, wobei der Störstellenbereich einer zweiten Konzentration eine Konzentration aufweist, die größer als die des Störstellenbereichs einer ersten Konzentration ist.
  9. Halbleitervorrichtung nach Anspruch 3, die ferner eine Silizidschicht auf dem Gate-Elektrodenmuster aufweist.
  10. Halbleitervorrichung nach Anspruch 3, wobei eine Tiefe der Silizidschicht größer oder gleich einer Tiefe des Störstellenbereichs einer ersten Konzentration ist.
  11. Halbleitervorrichtung nach Anspruch 3, wobei eine Tiefe der Silizidschicht weniger als eine Tiefe des Störstellenbereichs einer ersten Konzentration beträgt, und wobei die Silizidschicht nahe genug an den p-n-Übergang, der zwischen dem Störstellenbereich einer ersten Konzentration und dem Wannenbereich ausgebildet ist, liegt, um den Wannenbereich zum Verhindern eines Latch-Up vorzuspannen.
  12. Halbleitervorrichtungen nach Anspruch 11, wobei ein Unterschied zwischen einer Tiefe der Silizidschicht und einer Tiefe des Störstellenbereichs einer ersten Konuzentration in dem Source-Bereich weniger als ungefähr 500Å beträgt.
  13. Halbleitervorrichtung aufweisend: ein isoliertes Gate-Elektrodenmuster, das in einem Wannenbereich mit einem ersten Leitungstyp ausgebildet ist; einen Seitenwand-Spacer, der auf den Seitenwänden des Gate-Musters ausgebildet ist; einen Source-Bereich und einen Drain-Bereich, die auf gegenüberliegenden Seiten benachbart zu dem Gate-Muster ausgebildet sind, wobei der Source-Bereich enthält: einen Störstellenbereich einer ersten Konzentration eines zweiten Leitungstyp, der unterhalb des Seitenwand-Spacers ausgebildet ist, und eine Silizidschicht, die innerhalb des Wannenbereichs ausgebildet ist; wobei zumindest ein Teil der Silizidschicht einen Abschnitt des Wannenbereichs für ein Biasing des Wannenbereichs kontaktiert; und wobei der Drain-Bereich enthält: einen Störstellenbereich einer ersten Konzentration eines zweiten Leitungstyp, der unterhalb des Seitenwand-Spacers ausgebildet ist, eine Silizidschicht, die benachbart zu dem Seitenwand-Spacer ausgebildet ist, und einen Störstellenbereich einer zweiten Konzentration eines zweiten Leitungstyp unterhalb der Silizidschicht, wobei die Silizidschicht keinen Abschnitt des Wannenbereichs kontaktiert.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die Silizidschicht in dem Source-Bereich auf dem Bereich einer ersten Konzentration ausgebildet ist.
  15. Halbleitervorrichtung nach Anspruch 13, wobei eine Tiefe des Störstellenbereichs einer zweiten Konzentration größer ist als die Tiefe des Störstellenbereichs einer ersten Konzentration.
  16. Halbleitervorrichtung nach Anspruch 13, wobei der Wannenbereich vom p-Typ ist und die Source- und Drain-Bereiche vom n-Typ sind.
  17. Halbleitervorrichtung nach Anspruch 16, die ferner eine Masseleitung aufweisen, die über die Silizidschicht mit dem Wannenbereich und dem Source-Bereich elektrisch verbunden ist.
  18. Halbleitervorrichtung nach Anspruch 13, wobei der Wannenbereich vom n-Typ ist und die Source- und Drain-Bereiche vom p-Typ sind.
  19. Halbleitervorrichtung nach Anspruch 18, die ferner eine Leistungsversorgungsleitung aufweist, die über die Silizidschicht mit dem Bandbereich und dem Source-Bereich elektrisch verbunden ist.
  20. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren aufweist: Ausbilden eines isolierten Gate-Elektrodenmusters auf einem Wannenbereich; Ausbilden eines Störstellenbereichs einer ersten Konzentration benachbart zu den ersten und zweiten Seiten des Gate-Musters, wobei die erste Seite der zweiten Seite gegenüberliegt; Ausbilden eines Seitenwand-Spacers auf Seitenwänden des Gate-Musters; Bedecken der ersten Seite des Gate-Musters mit einer Maske, und Ionenimplantieren von Störstellen in die resultierende Struktur, um einen Störstellenbereich einer zweiten Konzentration unterhalb der zweiten Seite des Gate-Musters benachbart zu dem Seitenwand-Spacer auszubilden; und Ausbilden einer Silizidschicht innerhalb des Wannenbereichs benachbart zu der ersten Seite des Gate-Musters, wobei zumindest ein Teil der Silizidschicht, die benachbart zu der ersten Seite des Gate-Musters ist, einen Abschnitt des Wannenbereichs für ein Biasing des Wannenbereichs kontaktiert;
  21. Verfahren nach Anspruch 20, wobei die Silizidschicht auf einer Störstellenschicht einer ersten Konzentration ausgebildet ist.
  22. Verfahren nach Anspruch 20, ferner aufweisend: Ausbilden einer Silizidschicht benachbart zu dem Seitenwand-Spacer der zweiten Seite des Gate-Musters, wobei die Silizidschicht keinen Abschnitt des Wannenbereichs kontaktiert.
  23. Verfahren nach Anspruch 20, das ferner ein Ausbilden einer Silizidschicht auf dem Gate-Elektrodenmuster aufweist.
  24. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren aufweist: Ausbilden eines isolierten Gate-Elektrodenmusters auf einem Wannenbereich; Ausbilden eines Störstellenbereichs einer ersten Konzentration benachbart zu ersten und zweiten Seiten des Gate-Musters, wobei die erste Seite der zweiten Seite gegenüberliegt; Ausbilden eines Seitenwand-Spacers auf den Seitenwänden des Gate-Musters; Ionenimplantieren von Störstellen in die resultierende Struktur, um einen Störstellenbereich einer zweiten Konzentration unter der zweiten Seite des Gate-Musters benachbart zu dem Seitenwand-Spacer auszubilden; und Ausbilden einer Silizidschicht innerhalb des Wannenbereichs benachbart zu dem Seitenwand-Spacer, wobei zumindest ein Teil der Silizidschicht, der benachbart zu der ersten Seite des Gate-Musters ist, einen Abschnitt des Wannenbereichs für ein Biasing des Wannenbereichs kontaktiert.
  25. Verfahren nach Anspruch 24, wobei die Silizidschicht auf dem Störstellenbereich der ersten Konzentration ausgebildet wird.
  26. Verfahren nach Anspruch 24, das ferner ein Ausbilden einer Silizidschicht auf dem Gate-Elektrodenmuster aufweist.
  27. Halbleitervorrichtung aufweisend: einen ersten Transistor und einen zweiten Transistor mit einem dazwischen angeordneten Isolationsbereich, wobei der erste bzw. zweite Transistor auf den ersten bzw. zweiten Wannenbereichen ausgebildet sind, wobei der erste Transistor enthält: ein erstes isoliertes Gate-Elektrodenmuster, das auf dem ersten Wannenbereich des ersten Leitungstyps ausgebildet ist, einen erste Seitenwand-Spacer, der auf den Seitenwänden des ersten Gate-Musters ausgebildet ist, einen ersten Source-Bereich und einen ersten Drain-Bereich eines zweiten Leitungstyps, die auf gegenüberliegenden Seiten benachbart zu dem ersten Gate-Muster ausgebildet sind, wobei der erste Source-Bereich enthält: einen Störstellenbereich einer ersten Konzentration eines zweiten Leitungstyps, der unter dem ersten Seitenwand-Spacer ausgebildet ist, und eine erste Silizidschicht, die innerhalb des ersten Wannenbereichs ausgebildet ist, wobei zumindest ein Teil der ersten Silizidschicht einen Abschnitt des ersten Wannenbereichs für ein Biasing des ersten Wannenbereichs kontaktiert; und wobei der zweite Transistor enthält: ein zweites isoliertes Gate-Elektrodenmuster, das auf den zweiten Wannenbereich eines zweiten Leitungstyps ausgebildet ist, ein zweiter Seitenwand-Spacer, der auf den Seitenwänden des zweiten Gate-Musters ausgebildet ist; ein zweiter Source-Bereich und ein Drain-Bereich eines ersten Leitungstyps, die auf gegenüberliegenden Seiten benachbart zu dem zweiten Gate-Muster ausgebildet sind, wobei der zweite Source-Bereich enthält: einen zweiten Störstellenbereich einer ersten Konzentration eines ersten Leitungstyps, der unter dem zweiten Seitenwand-Spacer ausgebildet ist, und eine zweite Silizidschicht, die innerhalb des zweiten Wannenbereichs ausgebildet ist, wobei zumindest ein Teil der zweiten Silizidschicht einen Abschnitt des zweiten Wannenbereichs für ein Biasing des zweiten Wannenbereichs kontaktiert.
  28. Halbleitervorrichtung nach Anspruch 27, wobei der erste Leitungstyp ein p-Typ ist und der zweite Leitungstyp ein n-Typ ist.
  29. Halbleitervorrichtung nach Anspruch 28, die ferner eine Masseleitung aufweist, die über die erste Silizidschicht den ersten Wannenbereich und den ersten Source-Bereich elektrisch verbindet, und ein Leistungsversorgungsleitung aufweist, die über die zweite Silizidschicht, den zweiten Wannenbereich und den zweiten Source-Bereich elektrisch verbindet.
  30. Halbleitervorrichtung nach Anspruch 27, wobei der erste Leitungstyp vom n-Typ ist und der zweite Leitungstyp vom p-Typ ist.
  31. Halbleitervorrichtung nach Anspruch 30, die ferner eine Masseleitung aufweist, die über die zweite Silizidschicht mit dem zweiten Wannenbereich und dem zweiten Source-Bereich elektrisch verbunden ist, und eine Leistungsversorgungsleitung aufweist, die über die erste Silizidschicht mit dem ersten Wannenbereich und dem ersten Source-Bereich elektrisch verbunden ist.
  32. Halbleitervorrichtung nach Anspruch 27, die ferner Silizidschichten in den Drain-Bereichen in dem ersten Wannenbereich und dem zweiten Wannenbereich aufweist, wobei die Silizidschichten einen Abschnitt der ersten und zweiten Wannenbereiche kontaktieren.
  33. Halbleitervorrichtung nach Anspruch 27, die ferner Silizidschichten aufweist, die auf dem ersten und zweiten Gate-Elektrodenmuster ausgebildet sind.
  34. Halbleitervorrichtung nach Anspruch 27, wobei die erste Silizidschicht innerhalb und auf der Störstellenschicht einer ersten Konzentration ausgebildet ist.
  35. Halbleitervorrichtung nach Anspruch 27, wobei die zweite Silizidschicht innerhalb und auf dem zweiten Störstellenbereich einer ersten Konzentration ausgebildet ist.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093907A (ja) * 2003-09-19 2005-04-07 Sharp Corp 半導体装置およびその製造方法
JP4748951B2 (ja) 2004-06-01 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7199431B2 (en) * 2004-10-25 2007-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor devices with reduced impact from alien particles
KR100764737B1 (ko) * 2006-02-09 2007-10-08 삼성전자주식회사 에스램 셀 및 그 형성 방법
US20090057784A1 (en) * 2007-09-04 2009-03-05 Applied Intellectual Propersties Co., Ltd. Extension tailored device
US20100155858A1 (en) * 2007-09-04 2010-06-24 Yuan-Feng Chen Asymmetric extension device
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US9761494B2 (en) * 2012-05-07 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4821085A (en) * 1985-05-01 1989-04-11 Texas Instruments Incorporated VLSI local interconnect structure
JP2510710B2 (ja) * 1988-12-13 1996-06-26 三菱電機株式会社 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ
JPH02290059A (ja) * 1989-02-16 1990-11-29 Mitsubishi Electric Corp 半導体集積回路装置
JP2910838B2 (ja) * 1990-03-05 1999-06-23 富士通株式会社 半導体装置及びその製造方法
EP0465961B1 (de) * 1990-07-09 1995-08-09 Sony Corporation Halbleiteranordnung auf einem dielektrischen isolierten Substrat
JPH0837283A (ja) 1994-07-21 1996-02-06 Toshiba Corp 半導体集積回路
US6917083B1 (en) * 1995-07-27 2005-07-12 Micron Technology, Inc. Local ground and VCC connection in an SRAM cell
JP3039336B2 (ja) * 1995-08-16 2000-05-08 日本電気株式会社 半導体装置
US5573961A (en) * 1995-11-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contact for a MOSFET device fabricated in an SOI layer
KR100214841B1 (ko) * 1996-03-29 1999-08-02 김주용 반도체 소자 및 그의 제조방법
JPH1074843A (ja) * 1996-06-28 1998-03-17 Toshiba Corp 多電源集積回路および多電源集積回路システム
US6114733A (en) * 1997-10-24 2000-09-05 Texas Instruments Incorporated Surface protective layer for improved silicide formation
US6724052B2 (en) * 1997-12-31 2004-04-20 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating a semiconductor device
KR100255135B1 (ko) * 1997-12-31 2000-05-01 윤종용 반도체 장치의 제조 방법
US6555438B1 (en) * 1998-02-19 2003-04-29 Shye-Lin Wu Method for fabricating MOSFETs with a recessed self-aligned silicide contact and extended source/drain junctions
US6300661B1 (en) * 1998-04-14 2001-10-09 Advanced Micro Devices, Inc. Mutual implant region used for applying power/ground to a source of a transistor and a well of a substrate
JPH11345952A (ja) 1998-05-29 1999-12-14 Sanyo Electric Co Ltd 半導体装置及び半導体装置の動作方法
JP3319511B2 (ja) * 1998-09-30 2002-09-03 株式会社栗本鐵工所 管継ぎ手
JP2000124450A (ja) 1998-10-13 2000-04-28 Mitsubishi Electric Corp 半導体装置
KR20000045475A (ko) 1998-12-30 2000-07-15 김영환 웰 바이어싱 트랜지스터 형성방법
US5965917A (en) * 1999-01-04 1999-10-12 Advanced Micro Devices, Inc. Structure and method of formation of body contacts in SOI MOSFETS to elimate floating body effects
KR20010043359A (ko) * 1999-03-10 2001-05-25 모리시타 요이찌 박막 트랜지스터와 패널 및 그들의 제조 방법
US6268630B1 (en) * 1999-03-16 2001-07-31 Sandia Corporation Silicon-on-insulator field effect transistor with improved body ties for rad-hard applications
US6737710B2 (en) * 1999-06-30 2004-05-18 Intel Corporation Transistor structure having silicide source/drain extensions
US6339005B1 (en) * 1999-10-22 2002-01-15 International Business Machines Corporation Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET
US6441434B1 (en) * 2000-03-31 2002-08-27 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact and method
US6373103B1 (en) * 2000-03-31 2002-04-16 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact using additional drain-side spacer, and method
JP2002198325A (ja) * 2000-12-26 2002-07-12 Toshiba Corp 半導体装置およびその製造方法
US6376343B1 (en) * 2001-02-15 2002-04-23 Advanced Micro Devices, Inc. Reduction of metal silicide/silicon interface roughness by dopant implantation processing
KR100384782B1 (ko) * 2001-04-27 2003-05-23 주식회사 하이닉스반도체 에스램의 제조방법

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