JPH0837283A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0837283A
JPH0837283A JP6169639A JP16963994A JPH0837283A JP H0837283 A JPH0837283 A JP H0837283A JP 6169639 A JP6169639 A JP 6169639A JP 16963994 A JP16963994 A JP 16963994A JP H0837283 A JPH0837283 A JP H0837283A
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power supply
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mos transistor
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Masashi Someya
正志 染谷
Masami Masuda
正美 増田
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Toshiba Corp
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Abstract

(57)【要約】 【目的】基板バイアス回路を備えるＣＭＯＳ回路におけ
る電源投入時のラッチアップを防止する。 【構成】電源端子２２には、電源電位ＶＤＤが印加さ
れ、電源端子２３には、接地電位ＶＳＳが印加される。
電源電位ＶＤＤが供給されると、スイッチ３１はオンに
なり、電源端子２３とＰ- 型ウェル１２が短絡される。
電源電位ＶＤＤが供給されて一定期間が経過し電源電位
ＶＤＤが上昇してくると、検出回路３３がこれを検出
し、制御回路３２は、電源電位ＶＤＤが所定値を越えた
ときにスイッチ３１をオフにする。この時、バイアス回
路２４は、正常動作を行っている。これにより、バイア
ス回路２４からＮチャネル型ＭＯＳトランジスタが形成
されるＰ- 型ウェル１２に負電位ＶＢＮが供給される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、基板バイアス用電源を
内蔵したＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の電
源投入時における異常動作防止技術に関する。
【０００２】
【従来の技術】近年の高速動作が要求されるＣＭＯＳ半
導体集積回路では、Ｎチャネル型ＭＯＳトランジスタが
形成されるＰ型領域（基板又はウェル）に負電位を供給
するための電源回路を備えたものが増えている。
【０００３】図１６は、ＣＭＯＳインバ−タ回路を示す
ものである。Ｎ型シリコン基板１１には、Ｐ- 型ウェル
領域１２及びＮ- 型ウェル領域１３が形成されている。
Ｐ- 型ウェル領域１２には、Ｎチャネル型ＭＯＳトラン
ジスタＴＮが形成されている。Ｎチャネル型ＭＯＳトラ
ンジスタＴＮは、Ｎ+ 型ソ−ス領域１４、Ｎ+ 型ドレイ
ン領域１５及びゲ−ト電極１６を有している。
【０００４】Ｎ- 型ウェル領域１３には、Ｐチャネル型
ＭＯＳトランジスタＴＰが形成されている。Ｐチャネル
型ＭＯＳトランジスタＴＰは、Ｐ+ 型ソ−ス領域１７、
Ｐ+型ドレイン領域１８及びゲ−ト電極１９を有してい
る。
【０００５】また、Ｐ- 型ウェル領域１２には、Ｐ+ 型
不純物領域２０が形成され、Ｎ- 型ウェル領域１３に
は、Ｎ+ 型不純物領域２１が形成されている。入力信号
ＩＮは、Ｎチャネル型ＭＯＳトランジスタＴＮのゲ−ト
電極１６及びＰチャネル型ＭＯＳトランジスタＴＰのゲ
−ト電極１９に印加され、出力信号ＯＵＴは、Ｎチャネ
ル型ＭＯＳトランジスタＴＮのＮ+ 型ドレイン領域１５
及びＰチャネル型ＭＯＳトランジスタＴＰのＮ+ 型ドレ
イン領域１８から出力される。
【０００６】電源端子２２は、Ｐチャネル型ＭＯＳトラ
ンジスタＴＰのＰ+ 型ソ−ス領域１７及びＮ+ 型不純物
領域２１に接続されている。電源端子２２は、Ｐチャネ
ル型ＭＯＳトランジスタＴＰのＰ+ 型ソ−ス領域１７及
びＮ- 型ウェル領域１３に高電位ＶＤＤを供給する。
【０００７】電源端子２３は、Ｎチャネル型ＭＯＳトラ
ンジスタＴＮのＮ+ 型ソ−ス領域１４に接続されてい
る。電源端子２３は、Ｎチャネル型ＭＯＳトランジスタ
ＴＮのＮ+ 型ソ−ス領域１４に低電位ＶＳＳを供給す
る。
【０００８】また、このＣＭＯＳ半導体集積回路は、バ
イアス回路２４を有している。このバイアス回路２４
は、Ｎチャネル型ＭＯＳトランジスタＴＮが形成される
Ｐ- 型ウェル領域１２に、上記低電位ＶＳＳよりも低い
電位ＶＢＮ（＜ＶＳＳ）を供給する。例えば、低電位Ｖ
ＳＳが接地電位（０Ｖ）のときは、電位ＶＢＮは、負電
位となる。
【０００９】上記低電位ＶＳＳよりも低い電位ＶＢＮを
Ｐ- 型ウェル領域１２に供給する理由は、Ｎ+ 型ドレイ
ン領域１５とＰ- 型ウェル領域１２との間の寄生容量を
低減できるからである。
【００１０】図１７は、Ｎ+ 型ドレイン領域及びＰ- 型
ウェル領域間の寄生容量と、Ｐ- 型ウェル領域の電位と
の関係を示すものである。縦軸は、Ｎ+ 型ドレイン領域
及びＰ- 型ウェル領域間の単位面積あたりの静電容量を
示し、横軸は、Ｐ- 型ウェル領域に印加される電位の絶
対値｜ＶＢＮ｜を示している。
【００１１】同図によれば、Ｐ- 型ウェル領域に印加さ
れる電位の絶対値｜ＶＢＮ｜が大きくなるに従って、Ｎ
+ 型ソ−ス，ドレイン領域及びＰ- 型ウェル領域間の単
位面積あたりの静電容量が小さくなっていくのがわか
る。
【００１２】図１８は、図１６のバイアス回路２４の一
例を示すものである。この電源回路は、リング発振器２
５と、キャパシタＣ１及びダイオ−ド接続されたＮチャ
ネル型ＭＯＳトランジスタＱ１，Ｑ２からなるポンプ回
路とから構成されている。なお、リング発振器２５は、
例えばリング状に接続された３つのインバ−タＩ１〜Ｉ
３から構成されている。
【００１３】図１９は、図１６及び図１８のバイアス回
路の主要ノ−ドの波形を示すものである。図１６及び図
１８のバイアス回路における電位ＶＢＮの供給能力は、
リング発振器２５の発振周波数ｆと、ポンプ回路のキャ
パシタＣ１の容量Ｃと、ノ−ドａの電圧波形の振幅Ｖａ
との積（ｆ・Ｃ・Ｖａ）に比例している。
【００１４】通常、ポンプ回路のキャパシタＣ１は、集
積回路全体のＰ- 型ウェル領域とシリコン基板間の容量
より小さいので、ＣＭＯＳ半導体集積回路の電源が投入
された後、リング発振器が発振を開始し、ポンプ回路が
低電位ＶＳＳよりも低い電位をＰ- 型ウェル領域に供給
し始めるまでの時間は、数マイクロ〜数十マイクロ秒を
要することになる。
【００１５】
【発明が解決しようとする課題】このように、従来で
は、ＣＭＯＳ半導体集積回路の電源が投入された後、リ
ング発振器が発振を開始し、バイアス回路が低電位ＶＳ
Ｓよりも低い電位ＶＢＮを供給するまでの時間が、数マ
イクロ〜数十マイクロ秒と長かった。
【００１６】従って、この数マイクロ〜数十マイクロ秒
の間、Ｐ- 型ウェル領域は、直流的にフロ−ティング状
態となり、その電位が不安定になる欠点がある。図２０
は、ＣＭＯＳ半導体集積回路の電源が投入された後の電
源電位ＶＤＤの立ち上がり波形とＰ- 型ウェル領域の電
位変化を示すものである。
【００１７】縦軸は、電位を示し、横軸は、時間Ｔを示
している。時間Ｔ＝ｔ１においてＣＭＯＳ半導体集積回
路に電源が投入されたとする。時間Ｔ＝ｔ１から一定期
間、Ｐ- 型ウェル領域は、直流的にフロ−ティング状態
となり、その電位が不安定になっている。
【００１８】従って、電源電位ＶＤＤの立ち上がり時の
過渡変化により、Ｐ- 型ウェル領域には、電源端子とＰ
- 型ウェル領域間の容量結合による過渡電圧が発生す
る。この電圧により、電位ＶＢＮは、（＞ＶＳＳ）とな
る欠点がある。
【００１９】これにより、ＮチャネルＭＯＳトランジス
タＴＮのＮ+ 型ソ−ス，ドレイン領域及びＰ- 型ウェル
領域間は、順方向にバイアスされる。よって、Ｎチャネ
ルＭＯＳトランジスタＴＮのＮ+ 型ソ−ス，ドレイン領
域及びＰ- 型ウェル領域間の電位差がダイオ−ドの順方
向電圧を越えると、当該Ｎ+ 型ソ−ス，ドレイン領域と
Ｐ- 型ウェル領域との間に順方向電流が流れる。
【００２０】図２１は、図１６のＣＭＯＳインバ−タに
寄生トランジスタのシンボルを記載したものである。図
２２は、図２１の寄生トランジスタによって構成される
等価回路を示すものである。
【００２１】ＣＭＯＳ半導体集積回路は、その構造上、
寄生バイポ−ラトランジスタを有している。そして、図
２２の等価回路は、サイリスタそのものを構成してい
る。従って、電源投入時の過渡現象によりＶＳＳ＜ＶＢ
Ｎになると、寄生バイポ−ラトランジスタＴｒ２にベ−
ス電流が流れる。また、このベ−ス電流が寄生バイポ−
ラトランジスタＴｒ２をオンするに十分であれば、寄生
バイポ−ラトランジスタＴｒ２はオン状態になる。
【００２２】寄生バイポ−ラトランジスタＴｒ２がオン
状態になると、寄生バイポ−ラトランジスタＴｒ１にベ
−ス電流が流れ、寄生バイポ−ラトランジスタＴｒ１は
オン状態になる。寄生バイポ−ラトランジスタＴｒ１が
オン状態になると、寄生バイポ−ラトランジスタＴｒ２
にベ−ス電流を供給する。
【００２３】つまり、寄生バイポ−ラトランジスタＴｒ
１，Ｔｒ２は、互いにベ−ス電流を供給し合うようにな
る。このため、寄生バイポ−ラトランジスタＴｒ１，Ｔ
ｒ２のエミッタ接地電流利得ｈｆｅ１，ｈｆｅ２が、
（ｈｆｅ１×ｈｆｅ２）＞１の条件を満たしていれば、
この後、ＶＳＳ≧ＶＢＮになっても、電源端子２２から
電源端子２３へ大電流が長れ続ける（ラッチアップ現
象）。
【００２４】ＣＭＯＳ構造の半導体集積回路において、
上述のようなラッチアップ現象が発生すると、ＣＭＯＳ
回路が正常に動作しないばかりでなく、半導体装置の破
壊を招くことになる。
【００２５】以上のように、基板バイアス回路を備えた
ＣＭＯＳ半導体集積回路においては、当該ＣＭＯＳ半導
体集積回路の電源投入時にラッチアップ現象が発生し易
いという欠点がある。
【００２６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、基板バイアス回路を備えたＣＭＯ
Ｓ半導体集積回路において、当該ＣＭＯＳ半導体集積回
路の電源投入時におけるラッチアップ現象を防止するこ
とである。
【００２７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路は、第１電位を供給するた
めの第１電源端子と、第２電位を供給するための第２電
源端子と、ソ−ス又はドレインが前記第１電源端子に接
続される第１導電型の第１ＭＯＳトランジスタと、前記
第１ＭＯＳトランジスタが形成される第２導電型の第１
領域と、前記第１領域に第３電位を供給するための第１
バイアス回路と、少なくとも前記第１及び第２電源端子
間に電源電圧を供給してから前記第１バイアス回路が動
作するまで前記第１電源端子と前記第１領域を短絡し、
前記第１バイアス回路が動作を開始した後に前記第１電
源端子と前記第１領域を切断する手段とを備える。
【００２８】本発明の半導体集積回路は、第１電位を供
給するための第１電源端子と、第２電位を供給するため
の第２電源端子と、ソ−ス又はドレインが前記第１電源
端子に接続される第１導電型の第１ＭＯＳトランジスタ
と、前記第１ＭＯＳトランジスタが形成される第２導電
型の第１領域と、前記第１領域に第３電位を供給するた
めの第１バイアス回路と、少なくとも前記第１及び第２
電源端子間に印加される電源電圧が前記第１バイアス回
路を動作させる電圧に満たない場合には前記第１電源端
子と前記第１領域を短絡し、前記電源電圧が前記第１バ
イアス回路を動作させる電圧以上になった後に前記第１
電源端子と前記第１領域を切断する手段とを備える。
【００２９】前記第１電位は、低電位であり、前記第２
電位は、高電位である。前記第１電位は、接地電位であ
り、前記第２電位は、正電位である。前記第１電位は、
負電位であり、前記第２電位は、接地電位である。
【００３０】前記手段は、前記第１電源端子と前記第１
領域を短絡又は切断するためのスイッチ回路と、少なく
とも前記第２電位が所定レベルに満たないときには前記
スイッチ回路を閉じ、前記第２電位が所定レベル以上に
なったときに前記スイッチ回路を開くスイッチング制御
回路とから構成される。
【００３１】本発明の半導体集積回路は、さらに、ソ−
ス又はドレインが前記第２電源端子に接続される第２導
電型の第２ＭＯＳトランジスタと、前記第２ＭＯＳトラ
ンジスタが形成される第１導電型の第２領域と、前記第
２領域に第４電位を供給するための第２バイアス回路と
を備え、前記手段は、少なくとも前記第１及び第２電源
端子間に電源電圧を供給してから前記第２バイアス回路
が動作するまで前記第２電源端子と前記第２領域を短絡
し、前記第２バイアス回路が動作を開始した後に前記第
２電源端子と前記第２領域を切断する。
【００３２】本発明の半導体集積回路は、さらに、ソ−
ス又はドレインが前記第２電源端子に接続される第２導
電型の第２ＭＯＳトランジスタと、前記第２ＭＯＳトラ
ンジスタが形成される第１導電型の第２領域と、前記第
２領域に第４電位を供給するための第２バイアス回路と
を備え、前記手段は、少なくとも前記第１及び第２電源
端子間に印加される電源電圧が前記第２バイアス回路を
動作させる電圧に満たない場合には前記第２電源端子と
前記第２領域を短絡し、前記電源電圧が前記第２バイア
ス回路を動作させる電圧以上になった後に前記第２電源
端子と前記第２領域を切断する。
【００３３】前記第１ＭＯＳトランジスタは、Ｎチャネ
ル型ＭＯＳトランジスタであり、前記第３電位は、前記
第１電位よりも低い電位である。前記第２ＭＯＳトラン
ジスタは、Ｐチャネル型ＭＯＳトランジスタであり、前
記第４電位は、前記第２電位よりも高い電位である。
【００３４】
【作用】上記構成によれば、少なくとも第１及び第２電
源端子間に電源電圧を供給してから第１バイアス回路が
動作するまでは、第１電源端子と第１領域が短絡され、
第１バイアス回路が動作を開始した後に第１電源端子と
第１領域が切断される。また、少なくとも第１及び第２
電源端子間に印加される電源電圧が第１バイアス回路を
動作させる電圧に満たない場合には、第１電源端子と第
１領域が短絡され、電源電圧が第１バイアス回路を動作
させる電圧以上になった後に第１電源端子と第１領域が
切断される。
【００３５】これにより、電源投入時から一定期間だ
け、第１又は第２ＭＯＳトランジスタが形成される第１
又は第２領域に第１又は第２電位を印加し、当該一定期
間が経過した後、即ち、第１又は第２バイアス回路が動
作を開始した後に第１又は第２領域に第３又は第４電位
を印加することができる。
【００３６】従って、電源投入時において、第１又は第
２ＭＯＳトランジスタが形成される第１又は第２領域の
電位が、過渡的に第１又は第２電位よりも大きくなった
り、又は小さくなったりする事態がなくなる。つまり、
第１又は第２ＭＯＳトランジスタのソ−スと第１又は第
２領域の間で順方向電圧が印加されることがなく、ラッ
チアップを防止できる。
【００３７】また、前記手段を、例えば第１電源端子と
第１領域を短絡又は切断するためのスイッチ回路と、少
なくとも第２電位が所定レベルに満たないときにはスイ
ッチ回路を閉じ、第２電位が所定レベル以上になったと
きにスイッチ回路を開くスイッチング制御回路により構
成すれば、簡単な回路構成によりラッチアップを防止で
きる。
【００３８】
【実施例】以下、図面を参照しながら、本発明の半導体
集積回路を詳細に説明する。 ［Ａ］ 図１は、本発明の第１実施例に係わるＣＭＯＳ
半導体集積回路を示している。この半導体集積回路は、
例えばＣＭＯＳインバ−タを備えている。
【００３９】まず、ＣＭＯＳインバ−タの構成について
述べる。Ｎ型シリコン基板１１には、Ｐ- 型ウェル領域
１２及びＮ- 型ウェル領域１３が形成されている。Ｐ-
型ウェル領域１２には、Ｎチャネル型ＭＯＳトランジス
タＴＮが形成されている。Ｎチャネル型ＭＯＳトランジ
スタＴＮは、Ｎ+ 型ソ−ス領域１４、Ｎ+ 型ドレイン領
域１５及びゲ−ト電極１６を有している。
【００４０】Ｎ- 型ウェル領域１３には、Ｐチャネル型
ＭＯＳトランジスタＴＰが形成されている。Ｐチャネル
型ＭＯＳトランジスタＴＰは、Ｐ+ 型ソ−ス領域１７、
Ｐ+型ドレイン領域１８及びゲ−ト電極１９を有してい
る。
【００４１】また、Ｐ- 型ウェル領域１２には、Ｐ+ 型
不純物領域２０が形成され、Ｎ- 型ウェル領域１３に
は、Ｎ+ 型不純物領域２１が形成されている。入力信号
ＩＮは、Ｎチャネル型ＭＯＳトランジスタＴＮのゲ−ト
電極１６及びＰチャネル型ＭＯＳトランジスタＴＰのゲ
−ト電極１９に印加され、出力信号ＯＵＴは、Ｎチャネ
ル型ＭＯＳトランジスタＴＮのＮ+ 型ドレイン領域１５
及びＰチャネル型ＭＯＳトランジスタＴＰのＮ+ 型ドレ
イン領域１８から出力される。
【００４２】電源端子２２は、Ｐチャネル型ＭＯＳトラ
ンジスタＴＰのＰ+ 型ソ−ス領域１７及びＮ+ 型不純物
領域２１に接続されている。電源端子２２は、Ｐチャネ
ル型ＭＯＳトランジスタＴＰのＰ+ 型ソ−ス領域１７及
びＮ- 型ウェル領域１３に高電位ＶＤＤを供給する。
【００４３】電源端子２３は、Ｎチャネル型ＭＯＳトラ
ンジスタＴＮのＮ+ 型ソ−ス領域１４に接続されてい
る。電源端子２３は、Ｎチャネル型ＭＯＳトランジスタ
ＴＮのＮ+ 型ソ−ス領域１４に低電位ＶＳＳを供給す
る。
【００４４】また、このＣＭＯＳ半導体集積回路は、バ
イアス回路２４を有している。このバイアス回路２４
は、Ｎチャネル型ＭＯＳトランジスタＴＮが形成される
Ｐ- 型ウェル領域１２に、上記低電位ＶＳＳよりも低い
電位ＶＢＮ（＜ＶＳＳ）を供給する。例えば、低電位Ｖ
ＳＳが接地電位（０Ｖ）のときは、電位ＶＢＮは、負電
位となる。
【００４５】なお、低電位ＶＳＳよりも低い電位ＶＢＮ
をＰ- 型ウェル領域１２に供給するのは、Ｎ+ 型ドレイ
ン領域１５とＰ- 型ウェル領域１２との間の寄生容量を
低減できるからである。
【００４６】次に、本発明の半導体集積回路の主要部の
構成について述べる。図１において、Ｘで囲った部分
は、本発明の主要部を示している。Ｐ+ 型不純物領域２
０と電源端子２３の間には、スイッチ回路３１が接続さ
れている。スイッチ回路３１は、スイッチング制御回路
３２からの命令に基づいて、Ｐ+ 型不純物領域２０と電
源端子２３を短絡させたり、又は互いに絶縁させたりす
る。
【００４７】一方、ＶＤＤレベル検出回路３３は、電源
端子２２の電位（高電位）ＶＤＤのレベルを検出し、そ
の情報をスイッチング制御回路３２に与える。スイッチ
ング制御回路３２は、ＶＤＤレベル検出回路３３からの
情報に基づいて、ＣＭＯＳ半導体集積回路に電源が投入
された後、ＶＤＤがある一定レベルに達したときにスイ
ッチ回路３１をオフ状態にする。
【００４８】図２は、本発明の主要部である図１のＸで
囲った部分の回路例である。スイッチ回路３１は、例え
ばＮチャネル型ＭＯＳトランジスタＴ１とダイオ−ドＤ
とから構成される。ＭＯＳトランジスタＴ１の一方のソ
−ス・ドレイン領域及びダイオ−ドＤのアノ−ドは、Ｐ
+ 型不純物領域２０に接続されている。従って、ＭＯＳ
トランジスタＴ１の一方のソ−ス・ドレイン領域及びダ
イオ−ドＤのアノ−ドには、バイアス回路２４の出力電
位ＶＢＮが印加される。ＭＯＳトランジスタＴ１の他方
のソ−ス・ドレイン領域及びダイオ−ドＤのカソ−ド
は、低電位ＶＳＳを供給する電源端子２３に接続されて
いる。
【００４９】ＶＤＤレベル検出回路３３は、例えば直列
接続されたｎ個のダイオ−ドＤ１〜Ｄｎから構成され
る。直列接続されたｎ個のダイオ−ドＤ１〜Ｄｎのアノ
−ド側の一端は、高電位ＶＤＤを供給する電源端子２２
に接続され、カソ−ド側の一端は、スイッッチング制御
回路３２のラッチ回路３４に接続されている。
【００５０】スイッッチング制御回路３２は、例えばラ
ッチ回路３４及びコンデンサＣ１，Ｃ２から構成されて
いる。ラッチ回路３４は、２つのインバ−タＩ１，Ｉ２
から構成されている。
【００５１】インバ−タＩ１の出力端及びインバ−タＩ
２の入力端は、それぞれＭＯＳトランジスタＴ１のゲ−
ト及びコンデンサＣ１を介して電源端子２２に接続され
ている。また、インバ−タＩ１の入力端及びインバ−タ
Ｉ２の出力端は、それぞれＶＤＤレベル検出回路３３の
カソ−ド側の一端及びコンデンサＣ２を介して電源端子
２３に接続されている。
【００５２】次に、図１及び図２のＣＭＯＳ半導体集積
回路の動作について説明する。図３は、図１及び図２の
ＣＭＯＳ半導体集積回路の動作を示す波形図である。同
図には、任意の時間ｔ１において電源を投入した際の電
源電位（高電位）ＶＤＤの立ち上がり波形、Ｐ- 型ウェ
ル領域の電位変化及び主要ノ−ドの電位変化が示されて
いる。なお、縦軸は、電位Ｖの大きさを示し、横軸は、
時間Ｔを示している。
【００５３】電源電位ＶＤＤの立ち上がり時、容量結合
によりＰ- 型ウェル領域１２に発生した正電荷は、ダイ
オ−ドＤを通じて電源端子２３に放電される。また、ノ
−ドＡの電位は、コンデンサＣ１を介しての容量結合に
より次第に上昇する。
【００５４】ノ−ドＡの電位ＶＡは、（１）式で示され
るレベルＶＡｍａｘまで上昇する。但し、（１）式にお
いて、Ｃ１は、コンデンサＣ１の容量、ＣＸは、ノ−ド
Ａと電源端子２３間の容量とする。
【００５５】 ＶＡｍａｘ ＝ （Ｃ１×ＶＤＤ）／（Ｃ１＋ＣＸ） …（１） ＭＯＳトランジスタＴ１の閾値をＶＴＮ、ラッチ回路３
４の回路閾値をＶＴＬとしたときに、ＶＡｍａｘ＞ＶＴ
Ｎ、ＶＡｍａｘ＞ＶＴＬなる条件を満たすように、コン
デンサＣ１の容量が設定されている。
【００５６】電源が投入され、ノ−ドＡの電位ＶＡが、
ＭＯＳトランジスタＴ１の閾値ＶＴＮを越えると、ＭＯ
ＳトランジスタＴ１は、オン状態になる。これにより、
Ｐ-型ウェル領域１２と電源端子２３が短絡される。
【００５７】この時、ラッチ回路３４がセットされ、ラ
ッチ回路３４は、ノ−ドＡの電位ＶＡを高電位ＶＤＤに
充電しようと作用する。これにより、ＭＯＳトランジス
タＴ１は、オン状態を維持する。
【００５８】これに対し、ノ−ドＢの電位ＶＢは、ラッ
チ回路３４がセットされることにより低電位ＶＳＳを維
持する。しかし、ノ−ドＢの電位ＶＢは、ＶＤＤレベル
検出回路３３により、（２）式で示される条件を満たす
と、上昇する。但し、直列接続されたｎ個のダイオ−ド
の１個分の閾値をＶＴＤとし、高電位ＶＤＤは、電源投
入時の過渡期のため時間Ｔの関数になっているとする。
【００５９】ＶＤＤ ≧ ｎ×ＶＴＤ …（２） そして、ノ−ドＢの電位ＶＢが、ＶＢ＞ＶＴＬを満たす
ようになると、ラッチ回路３４は、リセットされる。従
って、ノ−ドＡの正電荷は、ラッチ回路３４を介して電
源端子２３に放電される。
【００６０】ノ−ドＡの電位ＶＡが、ＶＡ＜ＶＴＮを満
たすようになると、ＭＯＳトランジスタＴ１がオフ状態
になる。これにより、Ｐ- 型ウェル領域１２と電源端子
２３が絶縁され、バイアス回路２４から電位ＶＢＮ（＜
ＶＳＳ）がＰ- 型ウェル領域１２に供給される。
【００６１】ここで、バイアス回路２４が正常動作を行
うための必要最小限の電源電位をＶＤＤｍｉｎとする
と、基本的には、スイッチ回路によるＰ- 型ウェル領域
１２と電源端子２３の短絡が終了する前に、ＶＤＤ≧Ｖ
ＤＤｍｉｎなる条件を満たしていることが必要である。
【００６２】例えば、（３）及び（４）式に示す条件を
満たすように、ＶＤＤレベル検出回路３３のダイオ−ド
の数（ｎ）を決めてやればよい。 ＶＤＤｍｉｎ ＝ ｎ×ＶＴＤ …（３） ＶＤＤ ＞ ｎ×ＶＴＤ＋ＶＴＬ …（４） これにより、電源投入時において、Ｎチャネル型ＭＯＳ
トランジスタが形成される基板、例えばＰ- 型ウェル領
域の電位が、過渡的に低電位ＶＳＳよりも大きくなると
いう事態がなくなる。例えば、低電位ＶＳＳが接地電位
のとき、Ｐ- 型ウェル領域の電位は、接地電位より負電
位になる。 ［Ｂ］ 図４は、本発明の第２実施例に係わるＣＭＯＳ
半導体集積回路を示している。この半導体集積回路は、
例えばＣＭＯＳインバ−タを備えている。
【００６３】まず、ＣＭＯＳインバ−タの構成について
述べる。Ｎ型シリコン基板１１には、Ｐ- 型ウェル領域
１２及びＮ- 型ウェル領域１３が形成されている。Ｐ-
型ウェル領域１２には、Ｎチャネル型ＭＯＳトランジス
タＴＮが形成されている。Ｎチャネル型ＭＯＳトランジ
スタＴＮは、Ｎ+ 型ソ−ス領域１４、Ｎ+ 型ドレイン領
域１５及びゲ−ト電極１６を有している。
【００６４】Ｎ- 型ウェル領域１３には、Ｐチャネル型
ＭＯＳトランジスタＴＰが形成されている。Ｐチャネル
型ＭＯＳトランジスタＴＰは、Ｐ+ 型ソ−ス領域１７、
Ｐ+型ドレイン領域１８及びゲ−ト電極１９を有してい
る。
【００６５】また、Ｐ- 型ウェル領域１２には、Ｐ+ 型
不純物領域２０が形成され、Ｎ- 型ウェル領域１３に
は、Ｎ+ 型不純物領域２１が形成されている。入力信号
ＩＮは、Ｎチャネル型ＭＯＳトランジスタＴＮのゲ−ト
電極１６及びＰチャネル型ＭＯＳトランジスタＴＰのゲ
−ト電極１９に印加され、出力信号ＯＵＴは、Ｎチャネ
ル型ＭＯＳトランジスタＴＮのＮ+ 型ドレイン領域１５
及びＰチャネル型ＭＯＳトランジスタＴＰのＮ+ 型ドレ
イン領域１８から出力される。
【００６６】電源端子２２は、Ｐチャネル型ＭＯＳトラ
ンジスタＴＰのＰ+ 型ソ−ス領域１７に接続されてい
る。電源端子２２は、Ｐチャネル型ＭＯＳトランジスタ
ＴＰのＰ+ 型ソ−ス領域１７に高電位ＶＤＤを供給す
る。
【００６７】電源端子２３は、Ｎチャネル型ＭＯＳトラ
ンジスタＴＮのＮ+ 型ソ−ス領域１４に接続されてい
る。電源端子２３は、Ｎチャネル型ＭＯＳトランジスタ
ＴＮのＮ+ 型ソ−ス領域１４に低電位ＶＳＳを供給す
る。
【００６８】また、このＣＭＯＳ半導体集積回路は、バ
イアス回路２４，２５を有している。バイアス回路２４
は、Ｎチャネル型ＭＯＳトランジスタＴＮが形成される
Ｐ-型ウェル領域１２に、上記低電位ＶＳＳよりも低い
電位ＶＢＮ（＜ＶＳＳ）を供給し、バイアス回路２５
は、Ｐチャネル型ＭＯＳトランジスタＴＰが形成される
Ｎ- 型ウェル領域１３に、上記高電位ＶＤＤよりも高い
電位ＶＢＰ（＞ＶＤＤ）を供給する。
【００６９】次に、本発明の半導体集積回路の主要部の
構成について述べる。図４において、Ｘで囲った部分
は、本発明の主要部を示している。Ｐ+ 型不純物領域２
０と電源端子２３の間には、スイッチ回路３１ａが接続
されている。スイッチ回路３１ａは、スイッチング制御
回路３２からの命令に基づいて、Ｐ+ 型不純物領域２０
と電源端子２３を短絡させたり、又は互いに絶縁させた
りする。
【００７０】同様に、Ｎ+ 型不純物領域２１と電源端子
２２の間には、スイッチ回路３１ｂが接続されている。
スイッチ回路３１ｂは、スイッチング制御回路３２から
の命令に基づいて、Ｎ+ 型不純物領域２１と電源端子２
２を短絡させたり、又は互いに絶縁させたりする。
【００７１】一方、ＶＤＤレベル検出回路３３は、電源
端子２２の電位（高電位）ＶＤＤのレベルを検出し、そ
の情報をスイッチング制御回路３２に与える。スイッチ
ング制御回路３２は、ＶＤＤレベル検出回路３３からの
情報に基づいて、ＣＭＯＳ半導体集積回路に電源が投入
された後、ＶＤＤがある一定レベルに達したときにスイ
ッチ回路３１ａ，３１ｂをオフ状態にする。
【００７２】図５は、本発明の主要部である図４のＸで
囲った部分の回路例である。スイッチ回路３１ａは、例
えばＮチャネル型ＭＯＳトランジスタＴ１とダイオ−ド
Ｄとから構成される。ＭＯＳトランジスタＴ１の一方の
ソ−ス・ドレイン領域及びダイオ−ドＤのアノ−ドは、
Ｐ+ 型不純物領域２０に接続されている。従って、ＭＯ
ＳトランジスタＴ１の一方のソ−ス・ドレイン領域及び
ダイオ−ドＤのアノ−ドには、バイアス回路２４の出力
電位ＶＢＮが印加される。ＭＯＳトランジスタＴ１の他
方のソ−ス・ドレイン領域及びダイオ−ドＤのカソ−ド
は、低電位ＶＳＳを供給する電源端子２３に接続されて
いる。
【００７３】スイッチ回路３１ｂは、例えばＰチャネル
型ＭＯＳトランジスタＴ２とダイオ−ドＤ´とから構成
される。ＭＯＳトランジスタＴ２の一方のソ−ス・ドレ
イン領域及びダイオ−ドＤ´のカソ−ドは、Ｎ+ 型不純
物領域２１に接続されている。従って、ＭＯＳトランジ
スタＴ２の一方のソ−ス・ドレイン領域及びダイオ−ド
Ｄ´のカソ−ドには、バイアス回路２５の出力電位ＶＢ
Ｐが印加される。ＭＯＳトランジスタＴ２の他方のソ−
ス・ドレイン領域及びダイオ−ドＤ´のアノ−ドは、高
電位ＶＤＤを供給する電源端子２２に接続されている。
【００７４】ＶＤＤレベル検出回路３３は、例えば直列
接続されたｎ個のダイオ−ドＤ１〜Ｄｎから構成され
る。直列接続されたｎ個のダイオ−ドＤ１〜Ｄｎのアノ
−ド側の一端は、高電位ＶＤＤを供給する電源端子２２
に接続され、カソ−ド側の一端は、スイッチング制御回
路３２のラッチ回路３４に接続されている。
【００７５】スイッチング制御回路３２は、例えばラッ
チ回路３４、コンデンサＣ１，Ｃ２及びインバ−タＩ３
から構成されている。ラッチ回路３４は、２つのインバ
−タＩ１，Ｉ２から構成されている。
【００７６】インバ−タＩ１の出力端及びインバ−タＩ
２の入力端は、それぞれＭＯＳトランジスタＴ１のゲ−
ト、インバ−タＩ３を介してＭＯＳトランジスタＴ２の
ゲ−ト及びコンデンサＣ１を介して電源端子２２に接続
されている。また、インバ−タＩ１の入力端及びインバ
−タＩ２の出力端は、それぞれＶＤＤレベル検出回路３
３のカソ−ド側の一端及びコンデンサＣ２を介して電源
端子２３に接続されている。
【００７７】この実施例は、バイアス回路２４により、
Ｎチャネル型ＭＯＳトランジスタが形成されるＰ- 型ウ
ェル領域１２に低電位ＶＳＳよりも低い電位ＶＢＮを与
え、かつ、バイアス回路２５により、Ｐチャネル型ＭＯ
Ｓトランジスタが形成されるＮ- 型ウェル領域１３に高
電位ＶＤＤよりも高い電位を与えるＣＭＯＳ半導体集積
回路に関するものである。
【００７８】即ち、電源投入時においては、Ｐ- 型ウェ
ル領域１２と電源端子２３を短絡させると共にＮ- 型ウ
ェル領域１３と電源端子２２を短絡させる。この後、例
えば高電位ＶＤＤが、各バイアス回路２４，２５が正常
動作し得るに十分な値に上昇すると、Ｐ- 型ウェル領域
１２と電源端子２３が絶縁され、Ｎ- 型ウェル領域１３
と電源端子２２が絶縁される。
【００７９】次に、図４及び図５のＣＭＯＳ半導体集積
回路の動作について説明する。図６は、図４のＣＭＯＳ
半導体集積回路の電源投入時のＮ- 型ウェル領域の電位
波形図である。
【００８０】同図には、任意の時間ｔ１において電源を
投入した際の電源電位（高電位）ＶＤＤの立ち上がり波
形、Ｎ- 型ウェル領域の電位変化が示されている。な
お、縦軸は、電位Ｖの大きさを示し、横軸は、時間Ｔを
示している。Ｐ- 型ウェル領域の電位変化は、第１実施
例（図３参照）と同じである。
【００８１】電源電位ＶＤＤの立ち上がり時、容量結合
により、Ｐ- 型ウェル領域１２に発生した正電荷は、ダ
イオ−ドＤを通じて電源端子２３に放電され、Ｎ- 型ウ
ェル領域１３に発生した負電荷は、ダイオ−ドＤ´を通
じて電源端子２２に放電される。また、ノ−ドＡの電位
は、コンデンサＣ１を介しての容量結合により次第に上
昇する。
【００８２】ノ−ドＡの電位ＶＡは、上記（１）式で示
されるレベルＶＡｍａｘまで上昇する。ＭＯＳトランジ
スタＴ１の閾値をＶＴＮ、ラッチ回路３４の回路閾値を
ＶＴＬとしたときに、ＶＡｍａｘ＞ＶＴＮ、ＶＡｍａｘ
＞ＶＴＬなる条件を満たすように、コンデンサＣ１の容
量が設定されている。
【００８３】電源が投入され、ノ−ドＡの電位ＶＡが、
ＭＯＳトランジスタＴ１の閾値ＶＴＮを越えると、ＭＯ
ＳトランジスタＴ１は、オン状態になる。同時に、ノ−
ドＣの電位ＶＣが、ＭＯＳトランジスタＴ２の閾値ＶＴ
Ｐを越えると、ＭＯＳトランジスタＴ２は、オン状態に
なる。
【００８４】これにより、Ｐ- 型ウェル領域１２と電源
端子２３が短絡されると共に、Ｎ-型ウェル領域１３と
電源端子２２が短絡される。つまり、電源投入後、Ｐ-
型ウェル領域１２は、低電位ＶＳＳを維持し、Ｎ- 型ウ
ェル領域１３は、高電位ＶＤＤを維持する。
【００８５】この時、ラッチ回路３４がセットされ、ラ
ッチ回路３４は、ノ−ドＡの電位ＶＡを高電位ＶＤＤ、
ノ−ドＣの電位ＶＣを低電位ＶＳＳに充電しようと作用
する。これにより、ＭＯＳトランジスタＴ１，Ｔ２は、
オン状態を維持する。
【００８６】これに対し、ノ−ドＢの電位ＶＢは、ラッ
チ回路３４がセットされることにより低電位ＶＳＳを維
持する。しかし、ノ−ドＢの電位ＶＢは、ＶＤＤレベル
検出回路３３により、上記（２）式で示される条件を満
たすと、上昇する。
【００８７】そして、ノ−ドＢの電位ＶＢが、ＶＢ＞Ｖ
ＴＬを満たすようになると、ラッチ回路３４は、リセッ
トされる。従って、ノ−ドＡの正電荷は、ラッチ回路３
４を介して電源端子２３に放電され、ノ−ドＣの負電荷
は、インバ−タＩ３を介して電源端子２２に放電され
る。
【００８８】ノ−ドＡの電位ＶＡが、ＶＡ＜ＶＴＮを満
たすようになると、ＭＯＳトランジスタＴ１がオフ状態
になる。これにより、Ｐ- 型ウェル領域１２と電源端子
２３が絶縁され、バイアス回路２４から電位ＶＢＮ（＜
ＶＳＳ）がＰ- 型ウェル領域１２に供給される。
【００８９】また、ノ−ドＣの電位ＶＣが、ＶＣ＜｜Ｖ
ＴＰ｜を満たすようになると、ＭＯＳトランジスタＴ２
がオフ状態になる。但し、ＶＴＰは、ＭＯＳトランジス
タＴ２の閾値である。これにより、Ｎ- 型ウェル領域１
３と電源端子２２が絶縁され、バイアス回路２５から電
位ＶＢＰ（＞ＶＤＤ）がＮ- 型ウェル領域１３に供給さ
れる。
【００９０】ここで、バイアス回路２４，２５が正常動
作を行うための必要最小限の電源電位をＶＤＤｍｉｎと
すると、基本的には、スイッチ回路によるＰ- 型ウェル
領域１２と電源端子２３の短絡及びＮ- 型ウェル領域１
３と電源端子２２の短絡が終了する前に、ＶＤＤ≧ＶＤ
Ｄｍｉｎなる条件を満たしていることが必要である。例
えば、上記（３）及び（４）式に示す条件を満たすよう
に、ＶＤＤレベル検出回路３３のダイオ−ドの数（ｎ）
を決めてやればよい。
【００９１】これにより、電源投入時において、Ｎチャ
ネル型ＭＯＳトランジスタが形成される基板、例えばＰ
- 型ウェル領域の電位が、過渡的に低電位ＶＳＳよりも
大きくなるという事態がなくなる。例えば、低電位ＶＳ
Ｓが接地電位のとき、Ｐ- 型ウェル領域の電位が正電位
になることはなく、接地電位から、直ちにバイアス回路
により負電位になる。
【００９２】また、電源投入時において、Ｐチャネル型
ＭＯＳトランジスタが形成される基板、例えばＮ- 型ウ
ェル領域の電位が、過渡的に高電位ＶＤＤよりも小さく
なるという事態がなくなる。
【００９３】よって、電源投入時におけるラッチアップ
現象を防止できる。これに対し、従来のＣＭＯＳ半導体
集積回路では、図７に示すように、電源の投入からバイ
アス回路２５が正常動作するまでの間、Ｎ- 型ウェル領
域１３の電位ＶＢＰが高電位ＶＤＤよりも低くなる事態
が生じる。そして、Ｎ- 型ウェル領域１３とＰチャネル
型ＭＯＳトランジスタのＰ+ 型ソ−ス領域１７が順方向
にバイアスされる。従って、Ｎ- 型ウェル領域１３とＰ
+ 型ソ−ス領域１７間の電位差が所定値を越えると、ラ
ッチアップ現象を引き起こす欠点がある。 ［Ｃ］ 図８は、本発明の第３実施例に係わるＣＭＯＳ
半導体集積回路を示している。
【００９４】この半導体集積回路は、上述の第１実施例
に比べると、ＶＤＤレベル検出回路の構成が異なってお
り、その他の構成については、上記第１実施例の構成と
同じである。
【００９５】即ち、ＶＤＤレベル検出回路３３は、ｎ個
のＮチャネル型ＭＯＳトランジスタＭ１，Ｍ２，〜Ｍｎ
から構成されている。各ＭＯＳトランジスタＭ１，Ｍ
２，〜Ｍｎは、Ｐ- 型ウェル領域又はＰ型シリコン基板
に形成され、図１のバイアス回路により、このＰ- 型ウ
ェル領域又はＰ型シリコン基板にも、低電位ＶＳＳより
も低い電位ＶＢＮが印加される。
【００９６】各ＭＯＳトランジスタＭ１，Ｍ２，〜Ｍｎ
のゲ−トとソ−ス（又はドレイン）は、互いに接続され
ている。ｎ個のＭＯＳトランジスタＭ１，Ｍ２，〜Ｍｎ
は、その電流経路に対して互いに直列に接続されてい
る。
【００９７】スイッチ回路３１は、例えばＮチャネル型
ＭＯＳトランジスタＴ１とダイオ−ドＤとから構成され
る。ＭＯＳトランジスタＴ１の一方のソ−ス・ドレイン
領域及びダイオ−ドＤのアノ−ドは、Ｐ+ 型不純物領域
２０に接続されている。従って、ＭＯＳトランジスタＴ
１の一方のソ−ス・ドレイン領域及びダイオ−ドＤのア
ノ−ドには、バイアス回路２４の出力電位ＶＢＮが印加
される。ＭＯＳトランジスタＴ１の他方のソ−ス・ドレ
イン領域及びダイオ−ドＤのカソ−ドは、低電位ＶＳＳ
を供給する電源端子２３に接続されている。
【００９８】スイッッチング制御回路３２は、例えばラ
ッチ回路３４及びコンデンサＣ１，Ｃ２から構成されて
いる。ラッチ回路３４は、２つのインバ−タＩ１，Ｉ２
から構成されている。
【００９９】インバ−タＩ１の出力端及びインバ−タＩ
２の入力端は、それぞれＭＯＳトランジスタＴ１のゲ−
ト及びコンデンサＣ１を介して電源端子２２に接続され
ている。また、インバ−タＩ１の入力端及びインバ−タ
Ｉ２の出力端は、それぞれＶＤＤレベル検出回路３３の
一端及びコンデンサＣ２を介して電源端子２３に接続さ
れている。
【０１００】上記構成においても、電源投入時におい
て、Ｎチャネル型ＭＯＳトランジスタが形成される基
板、例えばＰ- 型ウェル領域の電位が、過渡的に低電位
ＶＳＳよりも大きくならないという効果が得られる。 ［Ｄ］ 図９は、本発明の第４実施例に係わるＣＭＯＳ
半導体集積回路を示している。
【０１０１】この半導体集積回路は、上述の第２実施例
に比べると、ＶＤＤレベル検出回路の構成が異なってお
り、その他の構成については、上記第２実施例の構成と
同じである。
【０１０２】即ち、ＶＤＤレベル検出回路３３は、ｎ個
のＮチャネル型ＭＯＳトランジスタＭ１，Ｍ２，〜Ｍｎ
から構成されている。各ＭＯＳトランジスタＭ１，Ｍ
２，〜Ｍｎは、Ｐ- 型ウェル領域又はＰ型シリコン基板
に形成され、図１のバイアス回路により、このＰ- 型ウ
ェル領域又はＰ型シリコン基板にも、低電位ＶＳＳより
も低い電位ＶＢＮが印加される。
【０１０３】各ＭＯＳトランジスタＭ１，Ｍ２，〜Ｍｎ
のゲ−トとソ−ス（又はドレイン）は、互いに接続され
ている。ｎ個のＭＯＳトランジスタＭ１，Ｍ２，〜Ｍｎ
は、その電流経路に対して互いに直列に接続されてい
る。
【０１０４】スイッチ回路３１ａは、例えばＮチャネル
型ＭＯＳトランジスタＴ１とダイオ−ドＤとから構成さ
れる。ＭＯＳトランジスタＴ１の一方のソ−ス・ドレイ
ン領域及びダイオ−ドＤのアノ−ドは、Ｐ+ 型不純物領
域２０に接続されている。従って、ＭＯＳトランジスタ
Ｔ１の一方のソ−ス・ドレイン領域及びダイオ−ドＤの
アノ−ドには、バイアス回路２４ａの出力電位ＶＢＮが
印加される。ＭＯＳトランジスタＴ１の他方のソ−ス・
ドレイン領域及びダイオ−ドＤのカソ−ドは、低電位Ｖ
ＳＳを供給する電源端子２３に接続されている。
【０１０５】スイッチ回路３１ｂは、例えばＰチャネル
型ＭＯＳトランジスタＴ２とダイオ−ドＤ´とから構成
される。ＭＯＳトランジスタＴ２の一方のソ−ス・ドレ
イン領域及びダイオ−ドＤ´のカソ−ドは、Ｎ+ 型不純
物領域２１に接続されている。従って、ＭＯＳトランジ
スタＴ２の一方のソ−ス・ドレイン領域及びダイオ−ド
Ｄ´のカソ−ドには、バイアス回路２４ｂの出力電位Ｖ
ＢＰが印加される。ＭＯＳトランジスタＴ２の他方のソ
−ス・ドレイン領域及びダイオ−ドＤ´のアノ−ドは、
高電位ＶＤＤを供給する電源端子２２に接続されてい
る。
【０１０６】スイッッチング制御回路３２は、例えばラ
ッチ回路３４、コンデンサＣ１，Ｃ２及びインバ−タＩ
３から構成されている。ラッチ回路３４は、２つのイン
バ−タＩ１，Ｉ２から構成されている。
【０１０７】インバ−タＩ１の出力端及びインバ−タＩ
２の入力端は、それぞれＭＯＳトランジスタＴ１のゲ−
ト、インバ−タＩ３を介してＭＯＳトランジスタＴ２の
ゲ−ト及びコンデンサＣ１を介して電源端子２２に接続
されている。また、インバ−タＩ１の入力端及びインバ
−タＩ２の出力端は、それぞれＶＤＤレベル検出回路３
３のカソ−ド側の一端及びコンデンサＣ２を介して電源
端子２３に接続されている。
【０１０８】上記構成においても、電源投入時におい
て、Ｎチャネル型ＭＯＳトランジスタが形成される基
板、例えばＰ- 型ウェル領域の電位が、過渡的に低電位
ＶＳＳよりも大きくならない。
【０１０９】また、電源投入時において、Ｐチャネル型
ＭＯＳトランジスタが形成される基板、例えばＮ- 型ウ
ェル領域の電位が過渡的に高電位ＶＤＤよりも小さくな
らないという効果が得られる。 ［Ｅ］ 図１０は、本発明の第５実施例に係わるＣＭＯ
Ｓ半導体集積回路を示している。
【０１１０】この半導体集積回路は、上述の第１実施例
に比べると、ＶＤＤレベル検出回路の構成が異なってお
り、その他の構成については、上記第１実施例の構成と
同じである。
【０１１１】即ち、ＶＤＤレベル検出回路３３は、２つ
の抵抗Ｒ１，Ｒ２から構成されている。抵抗Ｒ１の一端
は、電源端子２２に接続され、抵抗Ｒ２の一端は、電源
端子２３に接続されている。抵抗Ｒ１の他端と抵抗Ｒ２
の他端は、互いに接続され、その接続点は、ラッチ回路
３４の一端に接続されている。
【０１１２】スイッチ回路３１は、例えばＮチャネル型
ＭＯＳトランジスタＴ１とダイオ−ドＤとから構成され
る。ＭＯＳトランジスタＴ１の一方のソ−ス・ドレイン
領域及びダイオ−ドＤのアノ−ドは、Ｐ+ 型不純物領域
２０に接続されている。従って、ＭＯＳトランジスタＴ
１の一方のソ−ス・ドレイン領域及びダイオ−ドＤのア
ノ−ドには、バイアス回路２４の出力電位ＶＢＮが印加
される。ＭＯＳトランジスタＴ１の他方のソ−ス・ドレ
イン領域及びダイオ−ドＤのカソ−ドは、低電位ＶＳＳ
を供給する電源端子２３に接続されている。
【０１１３】スイッッチング制御回路３２は、例えばラ
ッチ回路３４及びコンデンサＣ１から構成されている。
ラッチ回路３４は、２つのインバ−タＩ１，Ｉ２から構
成されている。
【０１１４】インバ−タＩ１の出力端及びインバ−タＩ
２の入力端は、それぞれＭＯＳトランジスタＴ１のゲ−
ト及びコンデンサＣ１を介して電源端子２２に接続され
ている。また、インバ−タＩ１の入力端及びインバ−タ
Ｉ２の出力端は、それぞれＶＤＤレベル検出回路３３の
抵抗Ｒ１，Ｒ２の接続点に接続されている。
【０１１５】なお、本実施例の場合においても、スイッ
チ回路３１は、バイアス回路が正常動作し得る最低限の
電位ＶＤＤｍｉｎ以上に電源電位ＶＤＤが上昇した時点
で、電源端子２３とＰ- 型ウェル領域１２を切断する必
要がある。
【０１１６】そこで、ラッチ回路３４の回路閾値をＶＴ
Ｌとし、抵抗Ｒ１，Ｒ２の抵抗値をそれぞれｒ１，ｒ２
とすると、（５）式を満たすように、抵抗Ｒ１，Ｒ２の
抵抗値ｒ１，ｒ２を設定する。
【０１１７】 ＶＴＬ ＝ ＶＤＤｍｉｎ｛ｒ２／（ｒ１＋ｒ２）｝ …（５） 上記構成においても、電源投入時において、Ｎチャネル
型ＭＯＳトランジスタが形成される基板、例えばＰ- 型
ウェル領域の電位が、過渡的に低電位ＶＳＳよりも大き
くならないという効果が得られる。 ［Ｆ］ 図１１は、本発明の第６実施例に係わるＣＭＯ
Ｓ半導体集積回路を示している。
【０１１８】この半導体集積回路は、上述の第２実施例
に比べると、ＶＤＤレベル検出回路の構成が異なってお
り、その他の構成については、上記第２実施例の構成と
同じである。
【０１１９】即ち、ＶＤＤレベル検出回路３３は、２つ
の抵抗Ｒ１，Ｒ２から構成されている。抵抗Ｒ１の一端
は、電源端子２２に接続され、抵抗Ｒ２の一端は、電源
端子２３に接続されている。抵抗Ｒ１の他端と抵抗Ｒ２
の他端は、互いに接続され、その接続点は、ラッチ回路
３４の一端に接続されている。
【０１２０】スイッチ回路３１ａは、例えばＮチャネル
型ＭＯＳトランジスタＴ１とダイオ−ドＤとから構成さ
れる。ＭＯＳトランジスタＴ１の一方のソ−ス・ドレイ
ン領域及びダイオ−ドＤのアノ−ドは、Ｐ+ 型不純物領
域２０に接続されている。従って、ＭＯＳトランジスタ
Ｔ１の一方のソ−ス・ドレイン領域及びダイオ−ドＤの
アノ−ドには、バイアス回路２４の出力電位ＶＢＮが印
加される。ＭＯＳトランジスタＴ１の他方のソ−ス・ド
レイン領域及びダイオ−ドＤのカソ−ドは、低電位ＶＳ
Ｓを供給する電源端子２３に接続されている。
【０１２１】スイッチ回路３１ｂは、例えばＰチャネル
型ＭＯＳトランジスタＴ２とダイオ−ドＤ´とから構成
される。ＭＯＳトランジスタＴ２の一方のソ−ス・ドレ
イン領域及びダイオ−ドＤ´のカソ−ドは、Ｎ+ 型不純
物領域２１に接続されている。従って、ＭＯＳトランジ
スタＴ２の一方のソ−ス・ドレイン領域及びダイオ−ド
Ｄ´のカソ−ドには、バイアス回路２５の出力電位ＶＢ
Ｐが印加される。ＭＯＳトランジスタＴ２の他方のソ−
ス・ドレイン領域及びダイオ−ドＤ´のアノ−ドは、高
電位ＶＤＤを供給する電源端子２２に接続されている。
【０１２２】スイッチング制御回路３２は、例えばラッ
チ回路３４、コンデンサＣ１及びインバ−タＩ３から構
成されている。ラッチ回路３４は、２つのインバ−タＩ
１，Ｉ２から構成されている。
【０１２３】インバ−タＩ１の出力端及びインバ−タＩ
２の入力端は、それぞれＭＯＳトランジスタＴ１のゲ−
ト、インバ−タＩ３を介してＭＯＳトランジスタＴ２の
ゲ−ト及びコンデンサＣ１を介して電源端子２２に接続
されている。また、インバ−タＩ１の入力端及びインバ
−タＩ２の出力端は、それぞれＶＤＤレベル検出回路３
３の抵抗Ｒ１，Ｒ２の接続点に接続されている。
【０１２４】なお、本実施例の場合においても、バイア
ス回路が正常動作し得る最低限の電位ＶＤＤｍｉｎ以上
に電源電位ＶＤＤが上昇した時点で、スイッチ回路３１
ａは、電源端子２３とＰ- 型ウェル領域１２を切断し、
スイッチ回路３１ｂは、電源端子２２とＮ- 型ウェル領
域１３を切断する必要がある。
【０１２５】そこで、ラッチ回路３４の回路閾値をＶＴ
Ｌとし、抵抗Ｒ１，Ｒ２の抵抗値をそれぞれｒ１，ｒ２
とすると、上記（５）式を満たすように、抵抗Ｒ１，Ｒ
２の抵抗値ｒ１，ｒ２を設定する。
【０１２６】上記構成においても、電源投入時におい
て、Ｎチャネル型ＭＯＳトランジスタが形成される基板
（例えばＰ- 型ウェル領域）とＮ+ 型ソ−ス領域が順方
向にバイアスされない、Ｐチャネル型ＭＯＳトランジス
タが形成される基板（例えばＮ- 型ウェル領域）とＰ+
型ソ−ス領域が順方向にバイアスされないという効果が
得られる。 ［Ｇ］ 図１２及び図１３は、本発明の第７実施例に係
わるＣＭＯＳ半導体集積回路を示している。
【０１２７】この半導体集積回路は、上述の第１実施例
に比べると、ＶＤＤレベル検出回路を有しない点、及び
スイッチング制御回路の構成の点において異なってお
り、その他の構成については、上記第１実施例の構成と
同じである。
【０１２８】即ち、スイッチ回路３１は、例えばＮチャ
ネル型ＭＯＳトランジスタＴ１とダイオ−ドＤとから構
成される。ＭＯＳトランジスタＴ１の一方のソ−ス・ド
レイン領域及びダイオ−ドＤのアノ−ドは、Ｐ+ 型不純
物領域２０に接続されている。従って、ＭＯＳトランジ
スタＴ１の一方のソ−ス・ドレイン領域及びダイオ−ド
Ｄのアノ−ドには、バイアス回路２４の出力電位ＶＢＮ
が印加される。ＭＯＳトランジスタＴ１の他方のソ−ス
・ドレイン領域及びダイオ−ドＤのカソ−ドは、低電位
ＶＳＳを供給する電源端子２３に接続されている。
【０１２９】タイマ−＆スイッチング制御回路３２は、
例えばコンデンサＣ及び抵抗Ｒから構成されている。コ
ンデンサＣの一端は、電源端子２２に接続され、抵抗Ｒ
の一端は、電源端子２３に接続されている。コンデンサ
Ｃの他端と抵抗Ｒの他端は、互いに接続され、その接続
点は、ＭＯＳトランジスタＴ１のゲ−トに接続されてい
る。
【０１３０】上記構成の半導体集積回路は、電源投入
時、スイッチ回路３１により電源端子２３とＰ- 型ウェ
ル領域１２を短絡し、かつ、電源投入時から一定時間が
経過した後に、スイッチ回路３１により電源端子２３と
Ｐ- 型ウェル領域１２を切断するという動作を行う。
【０１３１】即ち、電源が投入されると、ノ−ドａは上
記（１）式に従い電位が上昇し、ＭＯＳトランジスタＴ
１がオン状態になる。従って、電源端子２３とＰ- 型ウ
ェル領域１２は、互いに短絡する。
【０１３２】この後、ノ−ドａの電位は、コンデンサＣ
の容量と抵抗Ｒの抵抗値で決まる時定数に従って、次第
に電源端子２３に放電されていく。電源投入時から一定
時間が経過し、ノ−ドａの電位ＶａがＭＯＳトランジス
タＴ１の閾値ＶＴ以下になると、ＭＯＳトランジスタＴ
１は、オフ状態になる。従って、電源端子２３とＰ-型
ウェル領域１２は、互いに切断される。
【０１３３】なお、本実施例においても、スイッチ回路
３１は、バイアス回路が正常動作し得る最低限の電位Ｖ
ＤＤｍｉｎ以上に電源電位ＶＤＤが上昇した時点で、電
源端子２３とＰ- 型ウェル領域１２を切断する必要があ
る。
【０１３４】つまり、電源投入時からＶａ≦ＶＴとなる
時までに要する時間が、電源投入時からバイアス回路が
正常動作し得るまでに要する時間よりも長くなるよう
に、コンデンサＣの容量及び抵抗Ｒの抵抗値を設定して
やればよい。
【０１３５】上記構成においても、電源投入時におい
て、Ｎチャネル型ＭＯＳトランジスタが形成される基
板、例えばＰ- 型ウェル領域の電位が、過渡的に低電位
ＶＳＳよりも大きくならないという効果が得られる。 ［Ｈ］ 図１４及び図１５は、本発明の第８実施例に係
わるＣＭＯＳ半導体集積回路を示している。
【０１３６】この半導体集積回路は、高電位ＶＤＤが一
定（例えば接地電位）であり、電源投入により低電位Ｖ
ＳＳが負電位になるものである。従って、バイアス回路
２４は、Ｎ+ 型不純物領域２１に接続され、Ｎ- 型ウェ
ル領域１３に正電位（＞ＶＤＤ）を与える。
【０１３７】スイッチ回路３１は、例えばＰチャネル型
ＭＯＳトランジスタＴ２とダイオ−ドＤとから構成され
る。ＭＯＳトランジスタＴ２の一方のソ−ス・ドレイン
領域及びダイオ−ドＤのアノ−ドは、高電位ＶＤＤを供
給する電源端子２２に接続されている。
【０１３８】ＭＯＳトランジスタＴ２の他方のソ−ス・
ドレイン領域及びダイオ−ドＤのカソ−ドは、Ｎ+ 型不
純物領域２１に接続されている。従って、ＭＯＳトラン
ジスタＴ１の他方のソ−ス・ドレイン領域及びダイオ−
ドＤのカソ−ドには、バイアス回路２４の出力電位ＶＢ
Ｐが印加される。
【０１３９】タイマ−＆スイッチング制御回路３２は、
例えばコンデンサＣ及び抵抗Ｒから構成されている。コ
ンデンサＣの一端は、電源端子２３に接続され、抵抗Ｒ
の一端は、電源端子２２に接続されている。コンデンサ
Ｃの他端と抵抗Ｒの他端は、互いに接続され、その接続
点は、ＭＯＳトランジスタＴ２のゲ−トに接続されてい
る。
【０１４０】上記構成の半導体集積回路は、電源投入
時、スイッチ回路３１により電源端子２２とＮ- 型ウェ
ル領域１３を短絡し、かつ、電源投入時から一定時間が
経過した後に、スイッチ回路３１により電源端子２２と
Ｎ- 型ウェル領域１３を切断するという動作を行う。
【０１４１】即ち、電源が投入されると、ノ−ドａは上
記（１）式に従い負電位になり、ＭＯＳトランジスタＴ
２がオン状態になる。従って、電源端子２２とＮ- 型ウ
ェル領域１３は、互いに短絡する。
【０１４２】この後、ノ−ドａの電位は、コンデンサＣ
の容量と抵抗Ｒの抵抗値で決まる時定数に従って、次第
に電源端子２２に放電されていく。電源投入時から一定
時間が経過し、ノ−ドａの電位ＶａがＭＯＳトランジス
タＴ２の閾値ＶＴ以上になると、ＭＯＳトランジスタＴ
２は、オフ状態になる。従って、電源端子２２とＮ-型
ウェル領域１３は、互いに切断される。
【０１４３】なお、本実施例においても、スイッチ回路
３１は、バイアス回路が正常動作し得る最低限の電位Ｖ
ＳＳｍｉｎ以下に電源電位ＶＳＳが下降した時点で、電
源端子２２とＮ- 型ウェル領域１３を切断する必要があ
る。
【０１４４】つまり、電源投入時からＶａ≧ＶＴとなる
時までに要する時間が、電源投入時からバイアス回路が
正常動作し得るまでに要する時間よりも長くなるよう
に、コンデンサＣの容量及び抵抗Ｒの抵抗値を設定して
やればよい。
【０１４５】上記構成においては、電源投入時におい
て、Ｐチャネル型ＭＯＳトランジスタが形成される基
板、例えばＮ- 型ウェル領域の電位が、過渡的に高電位
ＶＤＤよりも小さくならず、ラッチアップ現象を防止で
きるという効果が得られる。
【０１４６】
【発明の効果】以上、説明したように、本発明の半導体
集積回路によれば、次のような効果を奏する。例えば、
低電位ＶＳＳに接地電位を用いる場合、電源電位ＶＤＤ
が供給されてからバイアス回路が動作するまで、低電位
ＶＳＳを供給する電源端子とＮチャネルＭＯＳトランジ
スタが形成されるＰ型領域を短絡し、かつ、バイアス回
路が動作を開始した後に電源端子とＰ型領域を切断し、
当該Ｐ型領域に負電位を供給するように構成している。
【０１４７】従って、電源投入時において、Ｎチャネル
型ＭＯＳトランジスタが形成されるＰ型領域の電位が過
渡的に正電位に上昇することがなく、Ｎ型ソ−ス領域と
Ｐ型領域とに順方向電圧がかかることがないため、ラッ
チアップを防止することができる。
【０１４８】また、電源電位ＶＤＤが供給されてからバ
イアス回路が動作するまで、電源電位ＶＤＤを供給する
電源端子とＰチャネルＭＯＳトランジスタが形成される
Ｎ型領域を短絡し、かつ、バイアス回路が動作を開始し
た後に電源端子とＮ型領域を切断し、当該Ｎ型領域に電
源電位ＶＤＤより高い電位を供給するように構成すれ
ば、ＰチャネルＭＯＳトランジスタが形成されるＮ型領
域におけるラッチアップも防止できる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係わる半導体集積回路を
示す図。
【図２】図１の半導体集積回路のＸ部分を詳細に示す回
路図。
【図３】図１の半導体集積回路の動作を示す図。
【図４】本発明の第２実施例に係わる半導体集積回路を
示す図。
【図５】図４の半導体集積回路のＸ部分を詳細に示す回
路図。
【図６】図４の半導体集積回路のＮ- 型ウェル領域の電
位変化を示す図。
【図７】従来の半導体集積回路のＮ- 型ウェル領域の電
位変化を示す図。
【図８】本発明の第３実施例に係わる半導体集積回路を
示す図。
【図９】本発明の第４実施例に係わる半導体集積回路を
示す図。
【図１０】本発明の第５実施例に係わる半導体集積回路
を示す図。
【図１１】本発明の第６実施例に係わる半導体集積回路
を示す図。
【図１２】本発明の第７実施例に係わる半導体集積回路
を示す図。
【図１３】図１２の半導体集積回路の主要部を示す図。
【図１４】本発明の第８実施例に係わる半導体集積回路
を示す図。
【図１５】図１４の半導体集積回路の主要部を示す図。
【図１６】従来のＣＭＯＳインバ−タ回路を示す図。
【図１７】基板電位と寄生容量との関係を示す図。
【図１８】図１６のバイアス回路の一例を示す回路図。
【図１９】図１８のバイアス回路の主要ノ−ドの波形を
示す波形図。
【図２０】電源投入後の基板電位の変化を示す図。
【図２１】図１６のインバ−タ回路において寄生トラン
ジスタを示す図。
【図２２】図２１の等価回路を示す図。
【符号の説明】
１１ …Ｎ型シリコン基板、 １２ …Ｐ- 型ウェル領域、 １３ …Ｎ- 型ウェル領域、 １４ …Ｎ+ 型ソ−ス領域、 １５ …Ｎ+ 型ドレイン領域、 １６，１９ …ゲ−ト電極、 １７ …Ｐ+ 型ソ−ス領域、 １８ …Ｐ+ 型ドレイン領域、 ２０ …Ｐ+ 型不純物領域、 ２１ …Ｎ+ 型不純物領域、 ２２，２３ …電源端子、 ２４，２５ …バイアス回路、 ３１，３１ａ，３１ｂ …スイッチ回路、 ３２ …スイッチング制御回路、 ３３ …ＶＤＤレベル検出回路、 ３４ …ラッチ回路、 Ｔ１，Ｍ１〜Ｍｎ …Ｎチャネル型ＭＯＳトランジ
スタ、 Ｔ２ …Ｐチャネル型ＭＯＳトランジ
スタ、 Ｄ，Ｄ１〜Ｄｎ …ダイオ−ド、 Ｃ，Ｃ１，Ｃ２ …コンデンサ、 Ｉ１〜Ｉ３ …インバ−タ、 Ｒ１，Ｒ２ …抵抗。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１電位を供給するための第１電源端子
    と、 第２電位を供給するための第２電源端子と、 ソ−ス又はドレインが前記第１電源端子に接続される第
    １導電型の第１ＭＯＳトランジスタと、 前記第１ＭＯＳトランジスタが形成される第２導電型の
    第１領域と、 前記第１領域に第３電位を供給するための第１バイアス
    回路と、 少なくとも前記第１及び第２電源端子間に電源電圧を供
    給してから前記第１バイアス回路が動作するまで前記第
    １電源端子と前記第１領域を短絡し、前記第１バイアス
    回路が動作を開始した後に前記第１電源端子と前記第１
    領域を切断する手段とを具備する半導体集積回路。
  2. 【請求項２】 第１電位を供給するための第１電源端子
    と、 第２電位を供給するための第２電源端子と、 ソ−ス又はドレインが前記第１電源端子に接続される第
    １導電型の第１ＭＯＳトランジスタと、 前記第１ＭＯＳトランジスタが形成される第２導電型の
    第１領域と、 前記第１領域に第３電位を供給するための第１バイアス
    回路と、 少なくとも前記第１及び第２電源端子間に印加される電
    源電圧が前記第１バイアス回路を動作させる電圧に満た
    ない場合には前記第１電源端子と前記第１領域を短絡
    し、前記電源電圧が前記第１バイアス回路を動作させる
    電圧以上になった後に前記第１電源端子と前記第１領域
    を切断する手段とを具備する半導体集積回路。
  3. 【請求項３】 請求項１又は２に記載の半導体集積回路
    において、 前記第１ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳト
    ランジスタであり、前記第３電位は、前記第１電位より
    も低い電位であることを特徴とする半導体集積回路。
  4. 【請求項４】 請求項１又は２に記載の半導体集積回路
    において、 前記第１ＭＯＳトランジスタは、Ｐチャネル型ＭＯＳト
    ランジスタであり、前記第３電位は、前記第１電位より
    も高い電位であることを特徴とする半導体集積回路。
  5. 【請求項５】 請求項１又は２に記載の半導体集積回路
    において、 前記手段は、 前記第１電源端子と前記第１領域を短絡又は切断するた
    めのスイッチ回路と、 少なくとも前記第１電位と前記第２電位との差が所定レ
    ベルに満たないときには前記スイッチ回路を閉じ、前記
    第１電位と前記第２電位との差が所定レベル以上になっ
    たときに前記スイッチ回路を開くスイッチング制御回路
    とから構成されることを特徴とする半導体集積回路。
  6. 【請求項６】 請求項１又は２に記載の半導体集積回路
    において、 ソ−ス又はドレインが前記第２電源端子に接続される第
    ２導電型の第２ＭＯＳトランジスタと、 前記第２ＭＯＳトランジスタが形成される第１導電型の
    第２領域と、 前記第２領域に第４電位を供給するための第２バイアス
    回路とをさらに具備し、 前記手段は、少なくとも前記第１及び第２電源端子間に
    電源電圧を供給してから前記第２バイアス回路が動作す
    るまで前記第２電源端子と前記第２領域を短絡し、前記
    第２バイアス回路が動作を開始した後に前記第２電源端
    子と前記第２領域を切断することを特徴とする半導体集
    積回路。
  7. 【請求項７】 請求項１又は２に記載の半導体集積回路
    において、 ソ−ス又はドレインが前記第２電源端子に接続される第
    ２導電型の第２ＭＯＳトランジスタと、 前記第２ＭＯＳトランジスタが形成される第１導電型の
    第２領域と、 前記第２領域に第４電位を供給するための第２バイアス
    回路とをさらに具備し、 前記手段は、少なくとも前記第１及び第２電源端子間に
    印加される電源電圧が前記第２バイアス回路を動作させ
    る電圧に満たない場合には前記第２電源端子と前記第２
    領域を短絡し、前記電源電圧が前記第２バイアス回路を
    動作させる電圧以上になった後に前記第２電源端子と前
    記第２領域を切断することを特徴とする半導体集積回
    路。
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Publication number Priority date Publication date Assignee Title
KR100505597B1 (ko) * 1998-03-17 2005-10-12 삼성전자주식회사 래치업을억제하는벌크바이어스전압발생회로및그발생방법
KR100658549B1 (ko) * 2004-09-28 2006-12-19 산요덴키가부시키가이샤 반도체 장치, 전파 정류 회로 및 반파 정류 회로
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* Cited by examiner, † Cited by third party
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505597B1 (ko) * 1998-03-17 2005-10-12 삼성전자주식회사 래치업을억제하는벌크바이어스전압발생회로및그발생방법
KR100658549B1 (ko) * 2004-09-28 2006-12-19 산요덴키가부시키가이샤 반도체 장치, 전파 정류 회로 및 반파 정류 회로
US8072032B2 (en) 2006-08-08 2011-12-06 Renesas Electronics Corporation Semiconductor integrated circuit device having latchup preventing function
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