KR100505597B1 - 래치업을억제하는벌크바이어스전압발생회로및그발생방법 - Google Patents

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Abstract

본 발명은 앤모스 트랜지스터의 피웰에서 래치업(Latch-Up)을 억제하는 벌크 바이어스 전압 발생 회로 및 그 발생 방법을 개시한다. 벌크 바이어스 전압 발생 회로는 네거티브 전압을 발생하는 네거티브 전압 발생부, 접지 전압을 발생하는 접지 전압 발생부, 및 상기 네거티브 전압 발생부 및 상기 접지 전압 발생부 중 어느 하나를 인에이블함으로써 앤모스 트랜지스터의 피웰을 가드링하는 벌크 바이어스 전압(VBB)이 상기 네거티브 전압 및 접지 전압 중 어느 하나로 선택되는 선택부를 포함하여 정상적인 상태에서는 상기 네거티브 전압 발생부가 인에이블되고 과전류 발생등 비정상적인 상태에서는 상기 접지 전압 발생부가 인에이블된다.

Description

래치업을 억제하는 벌크 바이어스 전압 발생 회로 및 그 발생 방법.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 피웰의 웰 가드링을 위한 벌크 바이어스 전압을 네거티브 전압과 접지 전압으로 이원화함으로써 피웰의 래치업(Latch-Up)을 억제하는 벌크 바이어스 전압 발생 회로 및 그 발생 방법에 관한 것이다.
반도체 메모리 장치에서 인버터를 형성하기 위해서는 일반적으로 씨모스(CMOS;Complement Metal Oxide) 구조를 많이 사용한다. 상기 씨모스 구조는 앤피앤(NPN) 트랜지스터와 피앤피(PNP) 트랜지스터를 다이오드 형태로 연결한 것으로서 래치업(Latch-Up)에 취약한 문제점이 있다.
상기 래치업은 과대한 입력 전압 등에 의해 과전류가 발생하여 회로 동작이 이상하게 된다든지 파괴되는 현상이다. 상기 래치업이 발생하면 상기와 같은 칩 손상은 물론이고 테스터 및 보우드(board)도 손상된다.
상기 래치업을 감소시키기 위해 씨모스 구조에서는 웰 가드링(Well-Guardring)을 한다.
디램(DRAM)은 일반적으로 피모스(P-MOS) 트랜지스터의 앤웰(N-Well)은 전원 전압으로 웰 가드링을 하고, 앤모스(N-MOS) 트랜지스터의 피웰(P-Well)은 벌크 바이어스(Bulk Bias) 발전기의 마이너스 전압으로 웰 가드링을 한다. 상기와 같이 웰 가드링을 하면 래치업 방지뿐만아니라 디램의 리프레쉬(Refresh) 특성이 안정화되는 장점이 있다.
그러나 앤모스(N-MOS) 트랜지스터의 피웰(P-Well)을 벌크 바이어스(Bulk Bias) 발전기를 이용하여 네거티브 전압으로 웰 가드링을 하면 래치업 감소에 효과적이지만 피웰(P-Well)로 많은 전류가 유입될 경우 아래와 같은 문제점이 발생한다.
첫째, 반도체 내부에 형성되는 벌크 바이어스(Bulk Bias) 발전기는 목표 전압 유지 능력(DC Generator Capability)이 일정한데, 이를 필요 이상으로 증가시키려면 칩 크기가 증가하므로 생산성이 감소된다.
둘째, 피웰(P-Well)로 유입되는 전류가 상기 전압 유지 능력보다 클 경우 상기 벌크 바이어스(Bulk Bias) 발전기에서는 네거티브가 아닌 포지티브 전압이 되어 래치업이 발생하기 쉬운 상태로 변화된다. 일반적으로 피웰(P-Well)의 벌크 바이어스(Bulk Bias) 전압이 그라운드 전압에 비해 0.7V 이상 커지면 래치업이 발생한다.
도 1은 반도체 칩의 래치업의 모델링이다.
상기 도 1을 참조하면, 드레인은 제 1 전원전압(VCC1)에 연결된 앤모스 트랜지스터(1)와 소오스는 제 2 전원전압(VCC1)에 연결되고 게이트는 상기 앤모스 트랜지스터(1)의 드레인에 연결되고 드레인은 상기 앤모스 트랜지스터(1)의 게이트에 연결된 피모스 트랜지스터(2)를 구비한다.
상기 앤모스 트랜지스터(1)의 소오스인 제 1 노드(N1)가 테스터 장비의 그라운드 전압에 연결되고 상기 피앤피 트랜지스터(2)가 턴온되면, 상기 피앤피 트랜지스터(2)에는 제 1 전류(i1)가 흐르고 상기 제 1 전류(i1)에 의해 상기 피앤피 트랜지스터(2)의 드레인인 제 2 노드(N2)는 점점 전압이 증가되어 그 값이 0.7V 이상되면 상기 앤피앤 트랜지스터(1)가 턴온된다. 따라서 상기 앤피앤 트랜지스터(1)에는 제 2 전류(i2)가 흐르고 상기 제 2 전류(i2)는 상기 제 1 전류(i1)를 더욱 증가시키고 그 결과 상기 제 2 전류(i2)도 더욱 증가된다.
래치업(Latch-Up)은 상기와 같은 상호 작용으로 인해 반도체 칩이 손상되는 것으로, 반도체 칩 뿐만아니라 고가의 테스터 장비도 손상시킨다. 또한 초기 불량을 검출하기 위한 번인(Burn-In) 테스트시 상기 래치업으로 인한 과전류가 흐를 경우 램프온(lamp on)이 발생하면서 해당 보우드(board)의 전원을 차단하고 이로 인해 래치업이 발생한 칩과 같이 로딩된 다른 칩도 상기 번인 테스트가 진행되지 않는다. 따라서 래치업이 발생한 칩을 제외하고 다시 번인 테스트를 진행해야 하므로 생산성이 크게 저하된다.
따라서 래치업을 억제하는 것은 칩의 생산성 향상에 중요한 변수이다. 그러나 정상상태일 때는 상기 제 2 노드(N2)에 네거티브의 벌크 바이어스 전압(VBB)을 인가함으로써 래치업이 방지되지만 과다 전류가 유입되는 비정상적인 상태에서는 상기 벌크 바이어스 전압(VBB)이 쉽게 포지티브 전압으로 변화하여 래치업이 발생하는 문제점이 있다.
도 2는 종래 기술에 의한 벌크 바이어스 전압 발생 회로의 블록도이다.
상기 도 2를 참조하면, 벌크 바이어스 전압 발생 회로(20)는 레벨 검출기(21), 오실레이터(22), 및 펌핑부(23)를 포함한다.
상기 레벨 검출기(21)는 피웰(P-Well)에 공급되는 벌크 바이어스 전압(VBB)의 레벨을 검출하여 상기 벌크 바이어스 전압(VBB)이 일정 값의 네거티브 전압이 될 때 상기 펌핑부(23)를 디세이블한다.
상기 오실레이터(22)는 상기 레벨 검출기(21)의 출력단에 연결되어 논리 하이와 로우를 번갈아 출력하고, 상기 펌핑부(23)는 상기 벌크 바이어스 전압(VBB)이 일정 값의 네거티브 전압이 될 때까지 전압 펌핑한다.
도 3은 종래기술에 의한 벌크 바이어스 전압 발생 회로의 전압 유지 능력을 나타낸 그래프이다.
상기 도 3을 참조하면, 벌크 바이어스 전압(VBB)이 네거티브인 상태에서 피웰에 유입되는 벌크 바이어스 전류(iBB)가 과도하게 증가하면 a에서와 같이 비정상적으로 벌크 바이어스 전압(VBB)이 포지티브로 변경된다.
상기와 같이 상기 벌크 바이어스 전압(VBB)이 포지티브 전압으로 변경되는 비정상적인 동작이 발생하면, 상기 피웰에 접지 전압(VSS)을 인가하는 것보다 오히려 더 래치업에 취약해지는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 피웰의 웰 가드링을 위한 벌크 바이어스 전압을 이원화함으로써 피웰의 래치업(Latch-Up)을 억제하는 벌크 바이어스전압 발생 회로를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 피웰의 래치업(Latch-Up)을 억제하는 벌크 바이어스 전압 발생 방법을 제공하는데 있다.
상기 과제를 이루기 위하여 본 발명은, 네거티브 전압을 발생하는 네거티브 전압 발생부, 접지 전압을 발생하는 접지 전압 발생부, 및 상기 네거티브 전압 발생부 및 상기 접지 전압 발생부 중 어느 하나를 인에이블함으로써 앤모스 트랜지스터의 피웰을 가드링하는 벌크 바이어스 전압(VBB)이 상기 네거티브 전압 및 접지 전압 중 어느 하나로 선택되는 선택부를 포함하는 것을 특징으로하는 래치업(Latch-Up)을 억제하는 벌크 바이어스 전압 발생 회로를 제공한다.
상기 선택부는 벌크 바이어스 전압을 입력하고 상기 벌크 바이어스 전압이 네거티브인 경우와 포지티브인 경우 서로 다른 논리 상태를 출력하는 조건 검출부, 및 상기 조건 검출부의 출력단에 연결되며 고전원 전압(HVCC)이 공급될 때만 인에이블되며 상기 조건 검출부로 입력된 논리 상태를 래치한 제 1 전압(V1)을 출력하는 고전원 전압 단방향 래치부를 구비하고, 상기 네거티브 전압 발생부는 상기 제 1 전압(V1)에 응답하며 상기 벌크 바이어스 전압을 입력으로하여 이를 검출하는 레벨 검출기(level detector), 상기 레벨 검출기의 출력단에 연결되고 상기 벌크 바이어스 전압이 일정 값의 네거티브 전압이 될 때까지 논리 하이와 논리 로우를 번갈이 출력하는 오실레이터(oscillator), 및 상기 오실레이터의 출력단에 연결되며 전압 펌핑하여 네거티브의 벌크 바이어스 전압을 출력하는 펌핑부를 구비하고, 상기 접지 전압 발생부는 상기 제 1 전압(V1)을 입력하여 상기 제 1 전압(V1)의 레벨을 변경하는 레벨 쉬프팅부, 및 상기 레벨 쉬프팅부에서 출력된 전압을 입력하여 상기 벌크 바이어스 전압(VBB)을 접지 전압으로 유지하는 드라이빙부를 구비하는 것이 바람직하다.
또한 상기 제 1 전압(V1)이 논리 로우 및 논리 하이 중 어느 하나일 때 상기 접지 전압 발생부는 디세이블되고 상기 레벨 검출기가 인에이블됨으로써 상기 벌크 바이어스 전압은 네거티브로 유지되고, 상기 제 1 전압(V1)이 논리 로우 및 논리 하이 중 다른 하나일 때 상기 레벨 검출기가 디세이블되고 상기 접지 전압 발생부가 인에이블됨으로써 상기 벌크 바이어스 전압은 접지 전압으로 유지되는 것이 바람직하다.
상기 고전원 전압 단방향 래치부는 전원 전압이 일정값 이상으로 클 때 이를 검출하는 고전원 전압 검출부, 및 상기 고전원 검출부에서 출력된 논리 상태에 응답하여 인에이블되며 상기 조건 검출부로부터 입력되는 전압의 논리 상태가 바뀌더라도 일정한 논리 상태를 래치하는 래치부를 구비하고, 상기 래치부가 한번 인에이블된 상태에서는 상기 조건 검출부로부터 입력되는 전압의 논리 상태가 바뀌더라도 일정한 논리 상태를 출력하는 것이 바람직하다.
상기 드라이빙부는 게이트에 상기 제 1 전압(V1)이 입력되고 드레인은 상기 피웰(P-Well)에 연결되고 소오스는 전압 유지 능력이 큰 장비의 접지 전압(VSS)에 연결된 앤모스 트랜지스터를 구비하고, 상기 제 1 전압(V1)이 논리 하이일 때 상기 앤모스 트랜지스터가 턴온됨으로서 상기 피웰에는 접지 전압(VSS)이 공급되는 것이 바람직하다.
상기 레벨 쉬프팅부는 상기 제 1 전압(V1)이 논리 하이일 때 논리 하이의 외부 전원 전압(EVCC)을 출력하고, 상기 제 1 전압(V1)이 논리 로우일 때 논리 로우의 벌크 바이어스 전압을 출력하는 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명은, 앤모스 트랜지스터의 피-웰(P-Well)에 과전류가 발생하는 비정상적인 상태에서는 상기 피-웰(P-Well)을 가드링하는 벌크 바이어스 전압을 접지 전압으로 유지시키고,
이외의 정상 상태에서는 상기 벌크 바이어스 전압을 네거티브 전압으로 유지시키는 것을 특징으로하는 래치업을 억제하는 벌크 바이어스 전압 발생 방법을 제공한다.
상기 접지 전압은 전압 유지 능력이 매우 큰 장비의 접지 전압인 것이 바람직하다.
따라서 본 발명에 의한 래치업(Latch-Up)을 억제하는 벌크 바이어스 전압 발생 회로 및 그 발생 방법은 벌크 바이어스 전압(VBB)을 이원화하여 정상적인 경우에는 네거티브 전압을 발생하고 비정상적인 경우에는 접지 전압(VSS)을 발생함으로써 피웰 가드링의 래치업 현상을 억제한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명에 의한 래치업(Latch-Up)을 억제하는 벌크 바이어스 전압 발생 회로의 개념도이다.
상기 도 4를 참조하면, 본 발명에 의한 벌크 바이어스 전압 발생 회로(100)는 피웰(P-Well)의 벌크 바이어스 전압(VBB)을 이원화하기 위한 것으로서, 네거티브 전압을 발생하는 네거티브 전압 발생부(101), 전압 유지 능력이 큰 장비의 접지 전압(GROUND)을 출력하는 접지 전압 발생부(102), 및 상기 네거티브 전압 발생부(101)와 상기 접지 전압 발생부(102) 중 어느 하나를 선택하여 인에이블하는 선택부(103)를 포함한다.
상기 선택부(103)는 상기 피웰에 유입되는 전류가 상기 네거티브 전압 발생부(101)의 전압 유지 능력보다 작은 정상적인 동작이 진행될 경우 상기 네거티브 전압 발생부(101)를 인에이블하여 상기 피웰에 네거티브의 전압이 유지되도록하고, 상기 피웰에 유입되는 전류가 상기 네거티브 전압 발생부(101)의 전압 유지 능력보다 커서 상기 벌크 바이어스 전압(VBB)이 포지티브(positive) 전압이 되는 경우 상기 접지 전압 발생부(102)를 인에이블하여 상기 벌크 바이어스 전압(VBB)이 접지 전압(VSS)이 되도록한다.
도 5는 상기 도 4에 도시된 벌크 바이어스 전압 발생 회로(100)의 블록도이다.
상기 도 5를 참조하면, 네거티브 전압 발생부(101)는 벌크 바이어스 전압(VBB)을 검출하는 레벨 검출기(level detector, 111), 상기 레벨 검출기(111)의 출력단에 연결되고 상기 벌크 바이어스 전압(VBB)이 일정 값의 네거티브 전압을 검출할 때까지 인에이블되는 오실레이터(oscillator, 112), 및 상기 오실레이터(112)의 출력단에 연결되어 전압 펌핑하는 펌핑부(113)를 포함한다.
접지 전압 발생부(102)는 상기 벌크 바이어스 전압(VBB)을 접지 전압으로 유지하는 드라이빙부(117), 및 제 1 전압(V1)을 입력하고 상기 제 1 전압(V1)을 상기 드라이빙부(117)를 인에이블하기 위한 전압 레벨로 변경하는 레벨 쉬프팅부(116)를 포함하고, 상기 선택부(103)는 상기 벌크 바이어스 전압(VBB)을 입력으로하는 조건 검출부(114), 및 상기 조건 검출부(114)의 출력단에 연결되고 고전원 전압(HVCC)이 공급될 때만 인에이블되어 그 논리 상태에 따라 상기 네거티브 전압 발생부(101)와 접지 전압 발생부(102) 중 어느 하나를 인에이블하기 위한 제 1 전압(V1)을 출력하는 고전원 전압 단방향 래치부(115)를 포함한다.
도 6은 상기 도 5에 도시된 네거티브 전압 발생부(101)의 회로도이다.
상기 도 6을 참조하면, 레벨 검출기(111)는 게이트에 단방향 래치부(도 5의 116)에서 출력된 제 1 전압(V1)을 입력으로하고 드레인에는 외부 전원 전압(EVCC)이 공급되는 피모스 트랜지스터(121), 게이트에는 벌크 바이어스 전압(VBB)이 피드백되고 드레인은 상기 피모스 트랜지스터(121)의 소오스에 연결된 피모스 트랜지스터(122), 드레인은 상기 피모스 트랜지스터(122)의 소오스에 연결되고 게이트에 내부 전원 전압(IVCC)이 연결되어 항상 턴온 상태인 앤모스 트랜지스터(123), 및 상기 피모스 트랜지스터(121)의 소오스와 상기 피모스 트랜지스터(122)의 드레인이 연결되는 제 1 노드(n1)의 전압을 버퍼링하는 다수의 인버터들(124 내지 127)을 포함한다.
정상적인 경우, 즉 상기 제 1 전압(V1)이 논리 로우이고 상기 벌크 바이어스 전압(VBB)이 네거티브인 경우, 상기 제 1 노드(n1)는 논리 하이되고 상기 레벨 검출기(111)는 논리 하이를 출력한다. 이어서 상기 벌크 바이어스 전압(VBB)이 감소하다가 일정값이 되면 상기 제 1 노드(n1)는 논리 로우되어 상기 레벨 검출기(111)는 논리 로우를 출력한다.
비정상적인 경우, 즉 상기 제 1 전압(V1)이 논리 하이이고 상기 벌크 바이어스 전압(VBB)이 포지티브인 경우, 상기 피모스 트랜지스터들(121,122)은 턴오프되므로 상기 레벨 검출기(111)는 디세이블된 상태가 된다.
오실레이터(112)는 낸드 게이트(131), 및 상기 낸드 게이트(131)의 출력단에 직렬로 연결된 다수의 인버터들(132 내지 135)을 포함하고, 상기 낸드 게이트(131)의 입력단에는 상기 레벨 검출기(111)에서 출력된 전압과 상기 인버터(135)에서 출력된 전압이 입력된다.
상기 레벨 검출기(111)에서 출력된 전압이 논리 로우이면 상기 오실레이터(112)는 항상 논리 하이를 출력하고, 상기 레벨 검출기(111)에서 출력된 전압이 논리 하이이면 상기 오실레이터(112)는 논리 로우와 하이를 번갈아 출력한다.
펌핑부(113)는 그 일단이 상기 인버터(133)의 출력단에 연결된 커패시터(141), 게이트와 드레인이 상기 커패시터(141)의 다른 단에 연결되고 소오스는 접지 전압에 연결된 앤모스 트랜지스터(142), 및 게이트와 드레인이 연결되고 소오스는 상기 커패시터(141)의 다른 단에 연결된 앤모스 트랜지스터(143)를 포함한다.
이때 상기 앤모스 트랜지스터(143)의 게이트 및 드레인으로는 벌크 바이어스 전압(VBB)이 출력되고 상기 벌크 바이어스 전압(VBB)은 다시 상기 레벨 검출기(111)의 피모스 트랜지스터(122)로 피드백된다.
상기 커패시터(141)에 논리 로우와 논리 하이가 번갈아 입력되면, 상기 펌핑부(113)는 상기 벌크 바이어스 전압(VBB)을 보다 더 낮은 네거티브 전압이 될 때까지, 즉 상기 레벨 검출기(111)를 구성하는 피모스 트랜지스터들(121, 122)의 크기에 의해 결정되는 일정값이 될 때까지 전압 펌핑한다. 상기 벌크 바이어스 전압(VBB)이 상기 일정값이 될 때 상기 커패시터(141)에 논리 하이가 입력되고 그 결과 상기 앤모스 트랜지스터(143)가 턴 오프됨으로써 상기 펌핑부(113)는 전압 펌핑 동작을 멈춘다.
다시말해서, 상기 커패시터(141)에 일정하게 논리 하이가 입력되면 상기 펌핑부(113)는 디세이블된다.
따라서 상기 네거티브 전압 발생부(101)는 선택부(도 5의 103)에서 출력된 상기 제 1 전압(V1)이 논리 로우일 때 인에이블됨으로써 상기 벌크 바이어스 전압(VBB)이 일정값의 네거티브 전압이 되는 종래의 벌크 바이어스 전압 발생 회로와 동일하게 동작한다. 그러나 상기 제 1 전압(V1)이 논리 하이이면, 상기 네거티브 전압 발생부(101)는 디세이블되어 동작하지 않는다.
도 7은 상기 도 5에 도시된 접지 전압 발생부(102)의 회로도이다.
상기 도 7을 참조하면, 레벨 쉬프팅부(116)는 게이트는 선택부(도 5의 103)에서 출력된 제 1 전압(V1)이 입력되고 드레인에는 외부 전원 전압(EVCC)이 공급되는 피모스 트랜지스터(181), 상기 제 1 전압(V1)을 반전시키는 인버터(185), 게이트에는 상기 인버터(185)에서 출력된 전압이 입력되고 드레인에는 외부 전원 전압(EVCC)이 연결된 피모스 트랜지스터(183), 드레인은 상기 피모스 트랜지스터(181)의 소오스에 연결되고 게이트는 상기 피모스 트랜지스터(183)의 소오스에 연결되고 소오스에는 벌크 바이어스 전압(VBB)이 연결된 앤모스 트랜지스터(182), 및 드레인은 상기 피모스 트랜지스터(183)의 소오스에 연결되고 게이트는 상기 피모스 트랜지스터(181)의 소오스에 연결되고 소오스에는 벌크 바이어스 전압(VBB)이 연결된 앤모스 트랜지스터(184)를 포함한다.
이때 제 3 노드(n3)는 상기 레벨 쉬프팅부(116)의 출력 노드로서, 상기 피모스 트랜지스터(183)의 소오스, 상기 앤모스 트랜지스터(182)의 게이트, 및 상기 피모스 트랜지스터(184)의 드레인이 연결된다.
상기 레벨 쉬프팅부(116)의 동작을 살펴보면, 먼저 상기 제 1 전압(V1)이 논리 하이이면, 상기 피모스 트랜지스터(183)와 앤모스 트랜지스터(182)가 턴온되어 상기 제 3 노드(n3)로 외부 전원 전압(EVCC)이 출력된다. 그리고 상기 제 1 전압(V1)이 논리 로우이면 상기 피모스 트랜지스터(181)와 앤모스 트랜지스터(184)가 턴온되어 상기 제 3 노드(n3)로는 벌크 바이어스 전압(VBB)이 출력된다.
즉, 상기 레벨 쉬프팅부(116)는 상기 제 1 전압(V1)이 논리 하이/로우일 때 외부 전원 전압(EVCC)/벌크 바이어스 전압(VBB)으로 레벨을 변경하는 것으로서, 이는 드라이브부(117)에 공급되는 접지 전압(VSS)에서 상기 벌크 바이어스 전압(VBB)으로 직류(DC) 누설 전류가 흐르는 것을 차단하기 위한 것이다.
드라이빙부(117)는 게이트는 상기 레벨 쉬프팅부(116)의 제 3 노드(n3)에 연결되고 드레인은 피웰(P-Well)에 연결되고 소오스는 전압 유지 능력이 큰 장비의 접지 전압(VSS)에 연결되는 앤모스 트랜지스터(91)를 포함하고, 상기 앤모스 트랜지스터(91)의 게이트에 외부 전원 전압(EVCC)이 입력되면 상기 앤모스 트랜지스터(91)는 턴온되어 상기 피웰에는 접지 전압(VSS)의 벌크 바이어스 전압(VBB)이 공급된다.
상기 접지 전압 발생부(102)는 상기 레벨 쉬프팅부(116)를 구비하지 않고 상기 드라이빙부(117)만으로 형성할 수 있는데, 이때 상기 드라이빙부(117)의 게이트에는 제 1 전압(V1), 즉 논리 하이의 외부 전원 전압(EVCC) 또는 논리 로우인 접지 전압(VSS)이 바로 입력된다.
따라서 상기 접지 전압 발생부(102)는 상기 벌크 바이어스 전압(VBB)이 네거티브인 정상 상태에서는 상기 제 1 전압(V1)이 논리 로우됨으로써 디세이블되고, 상기 벌크 바이어스 전압(VBB)이 포지티브로 비정상 상태가 되면 상기 제 1 전압(V1)이 논리 하이됨으로써 인에이블된다. 상기 접지 전압 발생부(102)가 인에이블되면 상기 벌크 바이어스 전압(VBB)은 전압 유지 능력이 큰 장비의 접지 전압(VSS)으로 유지된다.
도 8은 상기 도 5에 도시된 선택부(103)의 회로도이다.
상기 도 8을 참조하면, 조건 검출부(114)는 드레인에는 내부 전원 전압(IVCC)이 입력되고 게이트에는 접지 전압(VSS)이 공급되어 항상 턴온 상태인 피모스 트랜지스터(151), 게이트에는 벌크 바이어스 전압(VBB)이 피드백되어 입력되고 드레인은 상기 피모스 트랜지스터(151)의 소오스에 연결된 피모스 트랜지스터(152), 상기 피모스 트랜지스터(152)의 소오스에 연결되고 게이트에는 내부 전원 전압(IVCC)이 공급되어 항상 턴온 상태인 앤모스 트랜지스터(153), 및 상기 피모스 트랜지스터(151)의 소오스와 상기 피모스 트랜지스터(152)의 드레인이 연결되는 제 2 노드(n2)에 나타난 전압을 버퍼링하는 다수의 인버터들(154 및 155)을 포함한다.
상기 벌크 바이어스 전압(VBB)이 네거티브인 정상 상태에서는, 상기 피모스 트랜지스터(152)가 턴온됨으로써 상기 제 2 노드(n2)는 논리 로우되고 상기 조건 검출부(114)는 논리 로우를 출력한다. 그러나 상기 벌크 바이어스 전압(VBB)이 포지티브로 비정상 상태에서는, 상기 피모스 트랜지스터(152)는 턴오프됨으로써 상기 제 2 노드(n2)는 논리 하이되고 상기 조건 검출부(114)는 논리 하이를 출력한다.
고전원 전압 단방향 래치부(115)는 고전원 전압에서만 인에이블되고 한번 인에이블된 상태에서는 상기 조건 검출부(114)로부터 입력되는 전압의 논리 상태가 바뀌더라도 일정한 논리 상태를 래치하는 것으로서, 고전원 전압 검출부(156), 및 래치부(157)를 포함한다.
상기 고전원 전압 검출부(156)는 직렬로 연결되고 각각 게이트와 소오스가 연결된 다수의 피모스 트랜지스터들(161 내지 167), 및 상기 피모스 트랜지스터(167)의 소오스 및 게이트에 나타난 전압을 버퍼링하는 다수의 인버터들(169 내지 170)을 포함하고 상기 피모스 트랜지스터(161)의 드레인에는 외부 전원 전압(EVCC)이 공급된다. 따라서 상기 고전원 전압 검출부(156)는 상기 외부 전원 전압(EVCC)이 상기 피모스 트랜지스터들(161 내지 167)의 문턱 전압(7Vtp) 이상의 고전압일 때 이를 검출하여 논리 하이를 출력함으로써 상기 래치부(157)를 인에이블한다.
상기 래치부(157)는 상기 고전원 전압 검출부(156)에서 출력된 전압과 상기 조건 검출부(114)에서 출력된 전압을 입력으로하는 낸드 게이트(171), 상기 낸드 게이트(171)에서 출력된 전압을 반전시키는 인버터(172), 상기 인버터(172)와 병렬로 연결되며 상기 인버터(172)에서 출력된 전압을 래치하는 인버터(173), 상기 인버터(172)에서 출력된 전압과 상기 고전원 전압 검출부(156)에서 출력된 전압을 입력으로하는 낸드 게이트(174), 상기 낸드 게이트(174)에서 출력된 전압을 반전시키는 인버터(175), 및 트레인에는 내부 전원 전압(IVCC)이 공급되고 게이트에는 상기 인버터(175)에서 출력된 전압이 입력되고 소오소는 상기 낸드 게이트(171)에 연결된 피모스 트랜지스터(176)를 포함한다.
상기 고전원 전압 검출부(156)에서 논리 하이가 출력하는 상태에서, 먼저 상기 조건 검출부(114)로부터 논리 로우가 입력되면 상기 인버터(172)는 논리 로우를 출력한다.
이어서 상기 조건 검출부(114)로부터 논리 하이가 입력되면 상기 인버터(172)는 논리 하이를 출력한다. 이때 상기 피모스 트랜지스터(156)는 턴오프되어 상기 낸드 게이트(171)를 디세이블하는데, 이는 상기 인버터(172)의 출력단에 논리 하이가 래치된 후 상기 낸드 게이트(171)의 입력 전압이 바뀌더라도 여전히 상기 인버터(172)의 출력단을 논리 하이로 유지하기 위한 것이다.
따라서 상기 선택부(103)는 상기 벌크 바이어스 전압(VBB)이 네거티브인 경우 네거티브 전압 발생부(도 5의 101)를 인에이블하고 상기 벌크 바이어스 전압(VBB)이 포지티브인 경우 접지 전압 발생부(도 5의 102)를 인에이블한다.
도 9는 본 발명에 의한 벌크 바이어스 전압 발생 회로의 전압 유지 능력을 나타낸 그래프이다.
상기 도 9를 참조하면, 벌크 바이어스 전압(VBB)이 네거티브인 상태에서 피웰에 유입되는 벌크 바이어스 전류(iBB)가 과도하게 증가하면 벌크 바이어스 전압(VBB)은 포지티브로 증가하지 않고 b에서와 같이 접지 전압(VSS,"0")을 유지함으로써 래치업이 억제된다.
즉, 칩의 결함에 의해 피웰(P-Well)로 유입되는 전류량이 수 밀리 암페어(MA) 미만일 경우에는 본 발명에 의한 벌크 바이어스 전압 발생 회로의 네거티브 전압으로 피웰을 가드링하는 것이 래치업 억제에 효과적이고, 그 전류량이 수십 밀리 암페어일 경우에는 전압 유지 능력이 매우 큰 장비의 그라운드 전압으로 웰 가드링을 하는 것이 래치업 억제에 효과적이다.
도 10은 본 발명에 의한 래치업(Latch-Up)을 억제하는 벌크 바이어스 전압 발생 방법을 설명하기 위한 순서도이다.
상기 도 10을 참조하면, 피-웰(P-Well)에 과전류가 발생하는 비정상적인 상태에서는 상기 피-웰(P-Well)을 가드링하기 위한 벌크 바이어스 전압을 접지 전압으로한다.
이외의 정상 상태에서는 상기 피-웰(P-Well)을 가드링하기 위한 벌크 바이어스 전압을 네거티브 전압으로한다.
이때 상기 접지 전압은 전압 유지 능력이 매우 큰 장비의 그라운드 전압을 이용함으로써 래치업 억제 효과는 더욱 커진다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상, 설명된 바와 같이 본 발명에 의한 벌크 바이어스 전압 발생 회로 및 그 발생 방법은 벌크 바이어스 전압(VBB)을 이원화하여 정상적인 경우에는 네거티브 전압을 발생하고 비정상적인 경우에는 접지 전압(VSS)을 발생함으로써 피웰 가드링의 래치업 현상을 억제한다.
도 1은 반도체 칩의 래치업의 모델링이다.
도 2는 종래 기술에 의한 벌크 바이어스 전압 발생 회로의 블록도이다.
도 3은 종래기술에 의한 벌크 바이어스 전압 발생 회로의 전압 유지 능력을 나타낸 그래프이다.
도 4는 본 발명에 의한 래치업(Latch-Up)을 억제하는 벌크 바이어스 전압 발생 회로의 개념도이다.
도 5는 상기 도 4에 도시된 벌크 바이어스 전압 발생 회로(100)의 블록도이다.
도 6은 상기 도 5에 도시된 네거티브 전압 발생부(101)의 회로도이다.
도 7은 상기 도 5에 도시된 접지 전압 발생부(102)의 회로도이다.
도 8은 상기 도 5에 도시된 선택부(103)의 회로도이다.
도 9는 본 발명에 의한 벌크 바이어스 전압 발생 회로의 전압 유지 능력을 나타낸 그래프이다.
도 10은 본 발명에 의한 래치업(Latch-Up)을 억제하는 벌크 바이어스 전압 발생 방법을 설명하기 위한 순서도이다.

Claims (7)

  1. 네거티브 전압을 발생하는 네거티브 전압 발생부;
    접지 전압을 발생하는 접지 전압 발생부; 및
    상기 네거티브 전압 발생부 및 상기 접지 전압 발생부 중 어느 하나를 인에이블시킴으로써 앤모스 트랜지스터의 피웰을 가드링하는 벌크 바이어스 전압(VBB)이 상기 네거티브 전압 및 접지 전압 중 어느 하나가 선택되는 선택부를 포함하며,
    상기 선택부는 고전원 전압이 공급될 때 상기 벌크 바이어스 전압의 논리상태에 응답하여 상기 네거티브 전압 발생부 및 상기 접지 전압 발생부 중 어느 하나를 인에이블시키는 것을 특징으로 하는 래치업(Latch-Up)을 억제하는 벌크 바이어스 전압 발생 회로.
  2. 제 1 항에 있어서, 상기 선택부는
    정상적인 상태에서는 상기 네거티브 전압 발생부를 인에이블하고 과전류 발생등 비정상적인 상태에서는 상기 접지 전압 발생부를 인에이블하는 것을 특징으로 하는 래치업을 억제하는 벌크 바이어스 전압 발생 회로.
  3. 벌크 바이어스 전압을 입력하고 상기 벌크 바이어스 전압이 네거티브인 경우와 포지티브인 경우 서로 다른 논리 상태를 출력하는 조건 검출부, 및 상기 조건 검출부의 출력단에 연결되며 고전원 전압(HVCC)이 공급될 때만 인에이블되며 상기 조건 검출부로 입력된 논리 상태를 래치한 제 1 전압(V1)을 출력하는 고전원 전압 단방향 래치부를 구비하는 선택부;
    상기 제 1 전압(V1)에 응답하며 상기 벌크 바이어스 전압을 입력으로 하여 이를 검출하는 레벨 검출기(level detector), 상기 레벨 검출기의 출력단에 연결되고 상기 벌크 바이어스 전압이 일정 값의 네거티브 전압이 될 때까지 논리 하이와 논리 로우를 번갈이 출력하는 오실레이터(oscillator), 및 상기 오실레이터의 출력단에 연결되며 전압 펌핑하여 네거티브의 벌크 바이어스 전압을 출력하는 펌핑부를 구비하는 네거티브 전압 발생부; 및
    상기 제 1 전압(V1)을 입력하여 상기 제 1 전압(V1)의 레벨을 변경하는 레벨 쉬프팅부, 및 상기 레벨 쉬프팅부에서 출력된 전압을 입력하여 상기 벌크 바이어스 전압(VBB)을 접지 전압으로 유지하는 드라이빙부를 구비하는 접지 전압 발생부를 포함하고,
    상기 제 1 전압(V1)이 논리 로우 및 논리 하이 중 어느 하나일 때 상기 접지 전압 발생부는 디세이블되고 상기 레벨 검출기가 인에이블됨으로써 상기 벌크 바이어스 전압은 네거티브로 유지되고, 상기 제 1 전압(V1)이 논리 로우 및 논리 하이 중 다른 하나일 때 상기 레벨 검출기가 디세이블되고 상기 접지 전압 발생부가 인에이블됨으로써 상기 벌크 바이어스 전압은 접지 전압으로 유지되는 것을 특징으로 하는 래치업을 억제하는 벌크 바이어스 전압 발생 회로.
  4. 제 3 항에 있어서, 상기 고전원 전압 단방향 래치부는
    전원 전압이 일정값 이상으로 클 때 이를 검출하는 고전원 전압 검출부; 및
    상기 고전원 검출부에서 출력된 논리 상태에 응답하여 인에이블되며 상기 조건 검출부로부터 입력되는 전압의 논리 상태가 바뀌더라도 일정한 논리 상태를 래치하는 래치부를 구비하고,
    상기 래치부가 한번 인에이블된 상태에서는 상기 조건 검출부로부터 입력되는 전압의 논리 상태가 바뀌더라도 일정한 논리 상태를 출력하는 것을 특징으로 하는 래치업을 억제하는 벌크 바이어스 전압 발생 회로.
  5. 제 3 항에 있어서, 상기 드라이빙부는
    게이트에 상기 제 1 전압(V1)이 입력되고 드레인은 상기 피웰(P-Well)에 연결되고 소오스는 전압 유지 능력이 큰 장비의 접지 전압(VSS)에 연결된 앤모스 트랜지스터를 구비하고,
    상기 제 1 전압(V1)이 논리 하이일 때 상기 앤모스 트랜지스터가 턴온됨으로서 상기 피웰에는 접지 전압(VSS)이 공급되는 것을 특징으로 하는 래치업을 억제하는 벌크 바이어스 전압 발생 회로.
  6. 제 3 항에 있어서, 상기 레벨 쉬프팅부는
    상기 제 1 전압(V1)이 논리 하이일 때 논리 하이의 외부 전원 전압(EVCC)을 출력하고, 상기 제 1 전압(V1)이 논리 로우일 때 논리 로우의 벌크 바이어스 전압을 출력하는 것을 특징으로 하는 래치업을 억제하는 벌크 바이어스 전압 발생 회로.
  7. 벌크 바이어스 전압을 입력하고 상기 벌크 바이어스 전압이 네거티브인 경우와 포지티브인 경우 서로 다른 논리 상태를 출력하는 조건 검출부, 및 상기 조건 검출부의 출력단에 연결되며 고전원 전압(HVCC)이 공급될 때만 인에이블되며 상기 조건 검출부로 입력된 논리 상태를 래치한 제 1 전압(V1)을 출력하는 고전원 전압 단방향 래치부를 구비하는 선택부;
    상기 제 1 전압(V1)에 응답하며 상기 벌크 바이어스 전압을 입력으로하여 이를 검출하는 레벨 검출기(level detector), 상기 레벨 검출기의 출력단에 연결되고 상기 벌크 바이어스 전압이 일정 값의 네거티브 전압이 될 때까지 논리 하이와 논리 로우를 번갈이 출력하는 오실레이터(oscillator), 및 상기 오실레이터의 출력단에 연결되며 전압 펌핑하여 네거티브의 벌크 바이어스 전압을 출력하는 펌핑부를 구비하는 네거티브 전압 발생부; 및
    상기 제 1 전압(V1)을 입력하여 상기 벌크 바이어스 전압(VBB)을 접지 전압으로 유지하는 접지 전압 발생부를 구비하고,
    상기 제 1 전압(V1)이 논리 로우 및 논리 하이 중 어느 하나일 때 상기 접지 전압 발생부는 디세이블되고 상기 레벨 검출기가 인에이블됨으로써 상기 벌크 바이어스 전압은 네거티브로 유지되고, 상기 제 1 전압(V1)이 논리 로우 및 논리 하이 중 다른 하나일 때 상기 레벨 검출기가 디세이블되고 상기 접지 전압 발생부가 인에이블됨으로써 상기 벌크 바이어스 전압은 접지 전압으로 유지되는 것을 특징으로 하는 래치업을 억제하는 벌크 바이어스 전압 발생 회로.
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* Cited by examiner, † Cited by third party
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JPH0837283A (ja) * 1994-07-21 1996-02-06 Toshiba Corp 半導体集積回路
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